JP7018593B2 - 撮像装置、および、カメラシステム - Google Patents

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Description

本開示は、撮像装置に関する。本開示は、特に、半導体基板に積層された光電変換膜を含む光電変換部を有する撮像装置に関する。
ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の撮像装置として積層型の撮像装置が提案されている。積層型の撮像装置では、半導体基板の最表面に光電変換膜が積層される。撮像装置は、光電変換膜内において光電変換によって発生した電荷を電荷蓄積領域（「フローティングディフュージョン」と呼ばれる）に蓄積する。撮像装置は、半導体基板内でＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）回路またはＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）回路を用いてその蓄積された電荷を読み出す。
撮像装置の分野においては、ノイズ低減の要求がある。特に、リセット時に発生するｋＴＣノイズを低減したいという要求がある。ｋＴＣノイズは「リセットノイズ」とも呼ばれる。
特許文献１は、フィードバック回路が設けられた撮像装置を開示している。フィードバック回路は、画素における増幅トランジスタの出力信号を負帰還させる。特許文献１は、電荷蓄積領域のリセット時にフィードバック回路を形成することによってｋＴＣノイズの影響を低減できることを開示している。また、フィードバックアンプの出力端子に接続されたフィードバック信号線と、電荷蓄積領域のうちフィードバック信号線と同層のメタル配線との間に、電源配線が配置されている。これにより、フィードバック信号線とメタル配線との間のカップリング容量を低減している。
参考のために、国際公開第２０１４／００２３６７号の開示内容の全てを本明細書に援用する。
また、特許文献２には、画素内でフィードバック回路を形成し、高速・低ノイズを実現する撮像装置が記載されている。
国際公開第２０１４／００２３６７号 特開２０１６－１２７５９３号公報
ｋＴＣノイズの影響をより低減することができる撮像装置、および、当該撮像装置を備えたカメラシステムが求められている。
本開示の限定的ではないある例示的な実施形態によれば、以下が提供される。
半導体基板と、半導体基板上に、第一の方向に配列された複数の画素と、第一の方向に沿って延び、複数の画素からの出力を伝送する信号線と、を備え、複数の画素のそれぞれは、光電変換により電荷を生成する光電変換部と、光電変換部に電気的に接続され、電荷を蓄積する電荷蓄積領域と、ゲートが電荷蓄積領域に接続され、電荷蓄積領域に蓄積された電荷の量に対応する信号を信号線に出力する増幅トランジスタと、第一端子、第二端子を有し、第一端子が電荷蓄積領域に接続された第一容量素子と、第三端子、第四端子を有し、第三端子が第二端子に接続され、第四端子が基準電位に接続される第二容量素子と、ソースおよびドレインの一方が第二端子に接続されたフィードバックトランジスタと、増幅トランジスタの出力を、フィードバックトランジスタを介して電荷蓄積領域に負帰還させる帰還経路を形成する帰還回路と、を備え、帰還経路のうち、フィードバックトランジスタから第一容量素子までの経路は、信号線よりも半導体基板側に位置する、撮像装置。
包括的または具体的な態様は、素子、デバイス、モジュール、システム、集積回路または方法で実現されてもよい。また、包括的または具体的な態様は、素子、デバイス、モジュール、システム、集積回路および方法の任意の組み合わせによって実現されてもよい。
開示された実施形態の追加的な効果および利点は、明細書および図面から明らかになる。効果および／または利点は、明細書および図面に開示の様々な実施形態または特徴によって個々に提供され、これらの１つ以上を得るために全てを必要とはしない。
本開示の一態様によれば、ｋＴＣノイズの影響をより低減することができる撮像装置、および、当該撮像装置を備えたカメラシステムが提供される。
図１は、実施の形態１に係る撮像装置の例示的な回路構成を模式的に示す図である。 図２は、実施の形態１に係る画素の例示的な回路構成を示す図である。 図３は、実施の形態１に係る画素における一部の素子および一部の配線のレイアウトの一例を模式的に示す平面図である。 図４は、図３に示すＡ－Ａ’線断面を模式的に示す断面図である。 図５は、図３に示すＢ－Ｂ’線断面を模式的に示す断面図である。 図６は、図３に示すＣ－Ｃ’線断面を模式的に示す断面図である。 図７は、実施の形態２に係る撮像装置の例示的な回路構成を模式的に示す図である。 図８は、図７に示す撮像装置における画素の例示的な回路構成を模式的に示す図である。 図９は、実施の形態２に係る画素における一部の素子および一部の配線のレイアウトの一例を模式的に示す平面図である。 図１０は、図９に示すＡ－Ａ’線断面を模式的に示す断面図である。 図１１は、図９に示すＢ－Ｂ’線断面を模式的に示す断面図である。 図１２は、図９に示すＣ－Ｃ’線断面を模式的に示す断面図である。 図１３は、実施の形態３に係る画素における一部の素子および一部の配線のレイアウトの一例を模式的に示す平面図である。 図１４は、図１３に示すＡ－Ａ’線断面を模式的に示す断面図である。 図１５は、図１３に示すＢ－Ｂ’線断面を模式的に示す断面図である。 図１６は、実施の形態４に係る画素における一部の素子および一部の配線のレイアウトの一例を模式的に示す平面図である。 図１７は、図１６に示すＡ－Ａ’線断面を模式的に示す断面図である。 図１８は、図１６に示すＢ－Ｂ’線断面を模式的に示す断面図である。 図１９は、実施の形態５に係る画素における一部の素子および一部の配線のレイアウトの一例を模式的に示す平面図である。 図２０は、図１９に示すＡ－Ａ’線断面を模式的に示す断面図である。 図２１は、図１９に示すＢ－Ｂ’線断面を模式的に示す断面図である。 図２２は、実施の形態６に係る画素における一部の素子および一部の配線のレイアウトの一例を模式的に示す平面図である。 図２３は、図２２に示すＡ－Ａ’線断面を模式的に示す断面図である。 図２４は、図２２に示すＢ－Ｂ’線断面を模式的に示す断面図である。 図２５は、実施の形態７に係る画素における一部の素子および一部の配線のレイアウトの一例を模式的に示す平面図である。 図２６は、図２５に示すＡ－Ａ’線断面を模式的に示す断面図である。 図２７は、図２５に示すＢ－Ｂ’線断面を模式的に示す断面図である。 図２８は、撮像装置を備えるカメラシステムの構成例を模式的に示すブロック図である。 図２９は、実施の形態１に係る画素の例示的な他の回路構成を示す図である。 図３０は、図７に示す撮像装置における画素の例示的な他の回路構成を模式的に示す図である。
本開示の一態様の概要は以下のとおりである。
［項目１］
半導体基板と、
前記半導体基板上に、第一の方向に配列された複数の画素と、
前記第一の方向に沿って延び、前記複数の画素からの出力を伝送する信号線と、
を備え、
前記複数の画素のそれぞれは、
光電変換により電荷を生成する光電変換部と、
前記光電変換部に電気的に接続され、前記電荷を蓄積する電荷蓄積領域と、
ゲートが前記電荷蓄積領域に接続され、前記電荷蓄積領域に蓄積された電荷の量に対応する信号を前記信号線に出力する増幅トランジスタと、
第一端子、第二端子を有し、第一端子が前記電荷蓄積領域に接続された第一容量素子と、
第三端子、第四端子を有し、前記第三端子が前記第二端子に接続され、前記第四端子が基準電位に接続される第二容量素子と、
ソースおよびドレインの一方が前記第二端子に接続されたフィードバックトランジスタと、
前記増幅トランジスタの出力を、前記フィードバックトランジスタを介して前記電荷蓄積領域に負帰還させる帰還経路を形成する帰還回路と、
を備え、
前記帰還経路のうち、前記フィードバックトランジスタから前記第一容量素子までの経路は、前記信号線よりも前記半導体基板側に位置する、
撮像装置
［項目２］
前記第二容量素子は、第一電極と、前記第一電極よりも前記半導体基板から遠くに位置する第二電極と、前記第一電極と前記第二電極との間の誘電体層と、を備え、
前記フィードバックトランジスタの前記ソースおよび前記ドレインの前記一方は、前記第一電極を介して、前記第一容量素子の前記第二端子に接続される、項目１に記載の撮像装置
［項目３］
前記フィードバックトランジスタの前記ソースおよび前記ドレインの前記一方は、前記半導体基板の上方の半導体層を介して、前記第一容量素子の前記第二端子に接続される、項目１に記載の撮像装置
［項目４］
前記増幅トランジスタのソースおよびドレインの一方と、前記フィードバックトランジスタの前記ソースおよび前記ドレインの他方とは、前記画素内で接続されており、
前記帰還経路のうち、前記増幅トランジスタから前記第一容量素子までの経路は、前記信号線よりも前記半導体基板側に位置する、項目１に記載の撮像装置
［項目５］
前記増幅トランジスタの前記ソースおよび前記ドレインの前記一方は、前記半導体基板の上方の半導体層を介して、前記フィードバックトランジスタの前記ソースおよび前記ドレインの前記他方に接続される、項目４に記載の撮像装置
［項目６］
前記増幅トランジスタは、前記増幅トランジスタの前記ソースおよび前記ドレインの前記一方として前記半導体基板内の第一拡散層を含み、
前記フィードバックトランジスタは、前記フィードバックトランジスタの前記ソースおよび前記ドレインの前記一方として前記半導体基板内の第二拡散層を含み、
前記第一拡散層と前記第二拡散層とは連続する単一の拡散層である、項目４に記載の撮像装置
［項目７］
前記帰還回路は、反転増幅器を含み、
前記増幅トランジスタのソースおよびドレインの一方は、前記反転増幅器を介して、前記フィードバックトランジスタの前記ソースおよび前記ドレインの他方に接続される、項目１～３のいずれか１項に記載の撮像装置
［項目８］
前記第一の方向に沿って延び、前記反転増幅器の出力を伝送するフィードバック線を備え、
前記フィードバック線は、前記信号線と同じ配線層に含まれる、項目７に記載の撮像装
［項目９］
前記第二容量素子は、前記信号線よりも前記半導体基板から遠くに位置する、項目１～８のいずれか１項に記載の撮像装置
［項目１０］
前記光電変換部は、前記電荷蓄積領域に接続された画素電極と、前記画素電極に対向する対向電極と、前記画素電極と前記対向電極との間の光電変換層とを含む、項目１～９のいずれか１項に記載の撮像装置
［項目１１］
前記光電変換部は、前記半導体基板内のフォトダイオードを含む、項目１～９のいずれか１項に記載の撮像装置
［項目１２］
前記電荷蓄積領域は、転送トランジスタを介して前記光電変換部に電気的に接続される、項目１１に記載の撮像装置
［項目１３］
前記項目１から１２のいずれか１項に記載の撮像装置と、
前記撮像装置に結像させるレンズ光学系と、
前記撮像装置から出力される信号を処理するカメラ信号処理部と
を備えるカメラシステム。
以下、図面を参照しながら、実施形態を詳細に説明する。なお、以下で説明する実施形態は、いずれも包括的または具体的な例を示す。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。本明細書において説明される種々の態様は、矛盾が生じない限り互いに組み合わせることが可能である。また、以下の実施形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。以下の説明において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、説明を省略することがある。
（実施の形態１）
図１は、実施の形態１に係る撮像装置の例示的な回路構成を模式的に示す図である。
同図に示す撮像装置１００は、複数の画素１０と周辺回路とを備える。
複数の画素１０は、半導体基板上に２次元に配列されることにより、画素領域を形成している。半導体基板は、その全体が半導体である基板に限定されない。半導体基板は、画素領域が形成される側の表面に半導体層が設けられた絶縁性基板などであってもよい。
図示する例では、複数の画素１０は、行方向および列方向に配列されている。本明細書において、行方向および列方向とは、行および列がそれぞれ延びる方向をいう。つまり、垂直方向が列方向であり、水平方向が行方向である。
なお、複数の画素１０は、１次元に配列されていてもよい。言い換えれば、撮像装置１００は、ラインセンサであり得る。
画素１０の各々は、電源配線２２に接続されている。各画素１０には、電源配線２２を介して所定の電源電圧が供給される。後に詳しく説明するように、画素１０の各々は、半導体基板に積層された光電変換膜を有する光電変換部を含んでいる。後に図面を参照して詳しく説明するように、光電変換部は、半導体基板の上に配線層を介して設けられる。また、図示するように、撮像装置１００は、すべての光電変換部に同一の一定電圧を印加するための蓄積制御線１７を有する。
周辺回路は、垂直走査回路１６と、負荷回路１９と、カラム信号処理回路２０と、水平信号読み出し回路２１と、反転増幅器２４とを含む。図示する構成において、カラム信号処理回路２０、負荷回路１９および反転増幅器２４は、２次元に配列された画素１０の列毎に配置されている。つまり、この例では、周辺回路は、複数のカラム信号処理回路２０と、複数の負荷回路１９と、複数の反転増幅器２４とを含む。
垂直走査回路１６（「行走査回路」とも呼ばれる）は、アドレス信号線３０およびリセット信号線２６に接続されている。垂直走査回路１６は、アドレス信号線３０またはリセット信号線２６に所定の電圧を印加することにより、各行に配置された複数の画素１０を行単位で選択する。これにより、選択された画素１０の信号電圧の読み出し、または第二電極のリセットが実行される。
図示する例では、垂直走査回路１６は、フィードバック制御線２８および感度調整線３２にも接続されている。垂直走査回路１６がフィードバック制御線２８に所定の電圧を印加することにより、画素１０の出力を負帰還させるフィードバック回路を形成することができる。
垂直走査回路１６は、感度調整線３２を介して複数の画素１０に所定の電圧を供給することができる。後に詳しく説明するように、本開示では、画素１０の各々は、画素内に１以上の容量素子を有する。本明細書において、「容量素子（ｃａｐａｃｉｔｏｒ）」は、電極の間に絶縁膜などの誘電体が挟まれた構造を意味する。本明細書における「電極」は、金属から形成された電極に限定されず、ポリシリコン層などを広く含むように解釈される。
各列に配置された画素１０は、各列に対応した垂直信号線１８を介してカラム信号処理回路２０（「行信号蓄積回路」とも呼ばれる）に電気的に接続されている。垂直信号線１８には、負荷回路１９が電気的に接続されている。カラム信号処理回路２０は、相関二重サンプリングに代表される雑音抑圧信号処理およびアナログ－デジタル変換（ＡＤ変換）などを行う。画素１０の列に対応して設けられた複数のカラム信号処理回路２０には、水平信号読み出し回路２１（「列走査回路」とも呼ばれる）が電気的に接続されている。水平信号読み出し回路２１は、複数のカラム信号処理回路２０から水平共通信号線２３に信号を順次読み出す。
図１に示す構成では、複数の反転増幅器２４が各列に対応して設けられている。反転増幅器２４の負側の入力端子は、対応する垂直信号線１８に接続されている。反転増幅器２４の正側の入力端子には、所定の電圧Ｖｒｅｆが供給される。電圧Ｖｒｅｆは、例えば１Ｖまたは１Ｖ近傍の正電圧である。また、反転増幅器２４の出力端子は、各列に対応して設けられたフィードバック線２５を介して、その反転増幅器２４の負側の入力端子との接続を有する複数の画素１０に接続されている。反転増幅器２４は、画素１０からの出力を負帰還させるフィードバック回路の一部を構成する。反転増幅器２４をフィードバックアンプと呼んでもよい。
図２は、画素の例示的な回路構成を示す図である。
画素１０は、入射光を光電変換する光電変換部１５と、光電変換部によって生成された信号を検出する信号検出回路ＳＣとを含む。
光電変換部１５は、典型的には、第一電極１５ａと第二電極１５ｃとの間に光電変換膜１５ｂが挟まれた構造を有する。後に図面を参照して説明するように、光電変換膜１５ｂは、画素１０が形成される半導体基板に積層されている。光電変換膜１５ｂは、有機材料またはアモルファスシリコンなどの無機材料から形成される。
光電変換膜１５ｂの受光面側に、第一電極１５ａが設けられる。第一電極１５ａは、透明な導電性材料から形成される。透明な導電性材料の例としては、ＩＴＯが挙げられる。光電変換膜１５ｂを介して第一電極１５ａに対向する側に第二電極１５ｃが設けられる。第二電極１５ｃは、光電変換膜１５ｂにおいて光電変換によって発生した電荷を収集する。第二電極１５ｃは、アルミニウム、銅などの金属、または、不純物がドープされることにより導電性が付与されたポリシリコンなどから形成される。
図示するように、第一電極１５ａは、蓄積制御線１７に接続されており、第二電極１５ｃは、電荷蓄積領域４４（「フローティングディフュージョンノード」とも呼ばれる）に接続されている。蓄積制御線１７を介して第一電極１５ａの電位を制御することにより、光電変換によって生じた正孔－電子対のうち、正孔および電子のいずれか一方を第二電極１５ｃによって収集することができる。信号電荷として正孔を利用する場合、第二電極１５ｃよりも第一電極１５ａの電位を高くすればよい。以下では、信号電荷として正孔を利用する場合を例示する。例えば１０Ｖ程度の電圧が、蓄積制御線１７を介して第一電極１５ａに印加される。これにより、信号電荷が電荷蓄積領域４４に蓄積される。もちろん、信号電荷として電子を利用してもよい。
画素１０が有する信号検出回路ＳＣは、増幅トランジスタ３４と、リセットトランジスタ３６と、第一容量素子４１と、第二容量素子４２とを含む。図示する構成において、第二容量素子４２は、第一容量素子４１よりも大きな容量値を有する。図２に例示する構成において、リセットトランジスタ３６のソースおよびドレインのうちの一方、および、第一容量素子４１の一方の電極は、電荷蓄積領域４４に接続されている。つまり、これらは、第二電極１５ｃとの電気的な接続を有する。リセットトランジスタ３６のソースおよびドレインのうちの他方、および、第一容量素子４１の他方の電極は、第二容量素子４２の一方の電極に接続されている。別の言い方をすれば、第一容量素子４１は、リセットトランジスタ３６のソースおよびドレインの間に接続されている。以下では、第一容量素子４１と第二の第二容量素子４２との接続点を含むノードをリセットドレインノード４６と呼ぶことがある。
第二容量素子４２の電極のうち、リセットドレインノード４６に接続されていない方の電極は、感度調整線３２に接続されている。感度調整線３２の電位は、例えば０Ｖに設定される。感度調整線３２の電位は、撮像装置１００の動作時において固定されている必要はない。例えば、垂直走査回路１６（図１参照）からパルス電圧が供給されてもよい。後述するように、感度調整線３２は、電荷蓄積領域４４の電位の制御に利用可能である。
図示するように、増幅トランジスタ３４のゲートは、電荷蓄積領域４４に接続されている。言い換えれば、増幅トランジスタ３４のゲートは、第二電極１５ｃとの電気的な接続を有する。増幅トランジスタ３４のソースおよびドレインの一方（ＮチャンネルＭＯＳであればドレイン）は、電源配線２２（ソースフォロア電源）に接続されており、他方は、増幅トランジスタ３４から出力される電気信号を伝送する信号線である垂直信号線１８に接続されている。増幅トランジスタ３４と、負荷回路１９（図１参照）とによって、ソースフォロア回路が形成される。増幅トランジスタ３４は、光電変換部１５によって生成された信号を増幅する。
図示するように、画素１０は、アドレストランジスタ４０（行選択トランジスタ）を含む。アドレストランジスタ４０のソースまたはドレインは、増幅トランジスタ３４のソースおよびドレインのうち、電源配線２２に接続されない側に接続されている。アドレストランジスタ４０のゲートは、アドレス信号線３０に接続されている。図２に例示する構成では、アドレストランジスタ４０は、信号検出回路ＳＣの一部を構成している。
電荷蓄積領域４４に蓄積された信号電荷の量に応じた電圧が増幅トランジスタ３４のゲートに印加される。増幅トランジスタ３４は、この電圧を増幅する。増幅トランジスタ３４によって増幅された電圧が、電気信号としてアドレストランジスタ４０によって選択的に読み出される。
図２に例示する構成では、画素１０は、フィードバックトランジスタ３８をさらに含んでいる。フィードバックトランジスタ３８は、ソースおよびドレインの一方がリセットドレインノード４６に接続され、他方がフィードバック線２５に接続されている。つまり、図示する構成では、リセットトランジスタ３６のソースおよびドレインのうちのリセットドレインノード４６に接続されている側と、フィードバック線２５とが、フィードバックトランジスタ３８を介して接続されている。フィードバックトランジスタ３８のゲートは、フィードバック制御線２８に接続されている。フィードバック制御線２８の電圧を制御することにより、フィードバックトランジスタ３８をＯＮとすれば、リセットトランジスタ３６をＯＮにすることにより、電荷蓄積領域４４と、フィードバックトランジスタ３８とを含む帰還経路が形成される。つまり、信号検出回路ＳＣの出力を負帰還させるフィードバック回路ＦＣを形成することができる。フィードバック回路の形成は、フィードバック線２５を共有する複数の画素１０のうちの１つに対して実行される。
なお、増幅トランジスタ３４、リセットトランジスタ３６、アドレストランジスタ４０およびフィードバックトランジスタ３８の各々は、ＮチャンネルＭＯＳであってもよいし、ＰチャンネルＭＯＳであってもよい。これらの全てがＮチャンネルＭＯＳまたはＰチャンネルＭＯＳのいずれかに統一されている必要もない。以下では、増幅トランジスタ３４、リセットトランジスタ３６、アドレストランジスタ４０およびフィードバックトランジスタ３８がＮチャンネルＭＯＳである場合を例示する。
（画素の平面図、デバイス構造）
次に、図３、図４、図５および図６を参照しながら、画素１０のデバイス構造を説明する。
図３は、画素における一部の素子および一部の配線のレイアウトの一例を模式的に示す平面図である。図４は、リセットドレインノードと増幅トランジスタとの間の断面を模式的に示す断面図である。図５は、フィードバックトランジスタ、アドレストランジスタ、増幅トランジスタのそれぞれの間の断面を模式的に示す断面図である。図６は、リセットトランジスタと増幅トランジスタとの間の断面を模式的に示す断面図である。
画素１０は、半導体基板上に配列されている。ここでは、半導体基板２としてｐ型シリコン（Ｓｉ）基板を用いる例を説明する。
本実施の形態の場合、画素１０内に４つのトランジスタ、すなわち、増幅トランジスタ３４、リセットトランジスタ３６、フィードバックトランジスタ３８、および、アドレストランジスタ４０が配置されている。画素１０の各素子は、半導体基板２に形成された素子分離領域２ｓによって分離されている。この例では、リセットトランジスタ３６およびフィードバックトランジスタ３８の組と、増幅トランジスタ３４とアドレストランジスタ４０とが、素子分離領域２ｓによって分離されている。
ここでは、増幅トランジスタ３４、リセットトランジスタ３６、フィードバックトランジスタ３８およびアドレストランジスタ４０は半導体基板２上に形成されている。なお、この半導体基板２上には、第一容量素子４１および第二容量素子４２も形成されている。つまり、ここでは、半導体基板２に信号検出回路ＳＣが形成されている。
リセットトランジスタ３６とフィードバックトランジスタ３８の間には、リセットドレインノード４６が形成されている。リセットドレインノード４６は、半導体基板２内に形成された拡散層３６ｄを含んでいる。拡散層３６ｄは、フィードバックトランジスタ３８のソースおよびドレインの一方である。フィードバックトランジスタ３８のソースおよびドレインの他方である拡散層３８ｄは、ポリシリコンプラグｓｐ１、ポリシリコン層ｓ１およびコンタクトプラグｃｐ１を介して、フィードバック線２５に接続される。図示する例では、リセットトランジスタ３６およびフィードバックトランジスタ３８は、ソースおよびドレインの一方として拡散層３６ｄを共有している。
図６に示すように、増幅トランジスタ３４のゲート電極３４ｅと、リセットトランジスタ３６のソースおよびドレインのうちの一方である拡散層３６ｓとは、ポリシリコン層ｓ１を介して電気的に接続されている。このポリシリコン層ｓ１は、配線を介して光電変換部１５に接続されている。この例では、電荷蓄積領域４４は、配線と、ポリシリコン層ｓ１と、拡散層３６ｓとを含んでいる。拡散層３６ｓは、光電変換部１５において生成された電荷（信号電荷）を蓄積する機能を有する。
画素１０は、半導体基板２上に光電変換部１５を有する。半導体基板２上には、第一絶縁層４ａ、第二絶縁層４ｂ、第三絶縁層４ｃ、第四絶縁層４ｄおよび第五絶縁層４ｅが積層されている。第一絶縁層４ａから第五絶縁層４ｅは層間絶縁層であり、例えば二酸化シリコン（ＳｉＯ２）から形成される。また、半導体基板２と光電変換部１５との間に、配線層６が配置されている。図４に例示する構成では、配線層６は、第一配線層６１、第一配線層６１よりも光電変換部１５側に位置する第二配線層６２、および、第二配線層６２よりも光電変換部１５側に位置する第三配線層６３を含む多層配線構造を有する。第一配線層６１は、第二絶縁層４ｂ内に形成されている。第二配線層６２は、第三絶縁層４ｃ内に形成されている。第三配線層６３は、第四絶縁層４ｄ内に形成されている。上述のリセット信号線２６、フィードバック制御線２８、およびアドレス信号線３０など、行方向に延びる配線は、第一配線層６１と同層であり得る。垂直信号線１８は、電荷蓄積領域４４に蓄積された電荷の量に対応して増幅トランジスタ３４から出力される電気信号が流れる信号線である。２つの配線層の間は、図６に示すように、ビアｖｃ、ビアｖｄまたはビアｖｅによって電気的に接続されている。配線層および絶縁層の数は、任意に設定可能であり、図示する例に限定されない。
第五絶縁層４ｅ上に光電変換部１５の光電変換膜１５ｂが積層されている。光電変換膜１５ｂにおいて、被写体からの光が入射する側の受光面１５ｈ上に、第一電極１５ａが配置されている。光電変換膜１５ｂの、受光面１５ｈの反対側の面には、第二電極１５ｃが配置されている。第二電極１５ｃは、複数の画素１０の間において電気的に分離されている。
図６に例示する構成では、複数の画素間に渡って帰還経路を形成するフィードバック線２５は、配線層６の一部である。言い換えれば、半導体基板２と光電変換部１５との間に配置された配線層６は、画素１０内にフィードバック線２５の少なくとも一部を含んでいる。フィードバック線２５は、複数の画素上に延びており、フィードバック回路ＦＣ（図２参照）の一部分であって帰還経路を構成する。ここでは、フィードバック線２５は、第二配線層６２と同層に形成されている。第二配線層６２は、垂直信号線１８を含んでいる。
このように、フィードバック線２５が、多層配線構造に含まれる複数の配線層のうち、最下層以外の配線層に設けられていると、拡散層３６ｓとフィードバック線２５との間のカップリングをより効果的に抑制し得る。なお、本明細書において、「最下層」は、半導体基板２に最も近い層を意味する。「最下層」には、ポリシリコン層ｓ１も含まれる。
図６に示すように、フィードバック線２５の周囲にシールド電極を配置してもよい。本明細書において、「シールド電極」は、動作時に一定の電圧が供給される電極または配線を意味する。フィードバック線２５の周囲にシールド電極を配置すえることにより、拡散層３６ｓとフィードバック線２５との間のカップリングをより低減し得る。図４に例示する構成では、フィードバック線２５の左右に、第二配線層６２と同層のシールド電極ｓｈ３およびｓｈ４が配置されており、フィードバック線２５の上部にシールド電極ｓｈ５が配置されている。各シールド電極は、例えば垂直走査回路１６（図１参照）または不図示の電源供給回路と電気的に接続されることにより、一定の電圧を供給可能に構成される。
図４から図６に例示する構成において、半導体基板２は、支持基板２ａと、ウェル２ｗと、不純物層２ｇｗと、拡散層３６ｓとを有している。ウェル２ｗは比較的高いアクセプタ濃度を有している。ここでは、ウェル２ｗはＰ型領域である。不純物層２ｇｗは、ウェル２ｗとは逆の導電型の領域である。ここでは、不純物層２ｇｗはＮ型領域である。拡散層３６ｓは、ここではＮ型領域である。支持基板２ａとウェル２ｗとは、不純物層２ｇｗに形成された接続領域（図示せず）によって電気的に接続されている。接続領域は、ウェル２ｗと同じ導電型の不純物領域である。拡散層３６ｓとのコンタクトとして、ポリシリコンから形成されたプラグを用いることにより、暗電流を抑制できるという利点が得られる。金属プラグを用いたときのような金属／半導体界面に起因する結晶欠陥の影響を回避し得るためである。図６に例示する構成では、ポリシリコンプラグｓｐ１を介して、ポリシリコン層ｓ１と増幅トランジスタ３４のゲート電極３４ｅとが電気的に接続されている。
図４では、増幅トランジスタ３４は、ソースおよびドレインをそれぞれ形成する拡散層３４ｓおよび拡散層３４ｄと、半導体基板２上に形成されたゲート絶縁膜３４ｇと、ゲート絶縁膜３４ｇ上に形成されたゲート電極３４ｅとを含む。ゲート絶縁膜３４ｇは、典型的には二酸化シリコン膜である。ここでは、ゲート電極３４ｅは、ポリシリコンから形成された電極である。ゲート絶縁膜３４ｇ、ゲート電極３４ｅ、および、拡散層３４ｓと拡散層３４ｄとの間に形成されるチャネル領域３４ｃが示されている。チャネル領域３４ｃは、所定の注入条件のもとでアクセプタまたはドナーがイオン注入された領域であり得る。イオン注入を用いることにより、増幅トランジスタ３４において所望の閾値電圧を実現し得る。リセットトランジスタ３６、フィードバックトランジスタ３８およびアドレストランジスタ４０も、増幅トランジスタ３４とほぼ同様の構成を有し得る。
図４に示すように、第二容量素子４２は、下部電極４２ｄと、下部電極４２ｄ上に設けられた絶縁膜４２ｇと、絶縁膜４２ｇ上に設けられた上部電極４２ｅを含む。絶縁膜４２ｇは、例えば、ＨｆＯ２などの高誘電体膜、または、窒化膜から形成される。下部電極４２ｄは、拡散層３６ｄと電気的に接続されている。本開示の実施形態において、第二容量素子４２は、いわゆるＭＩＭ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｍｅｔａｌ）キャパシタである。上部電極４２ｅは、感度調整線３２（図２、図５参照）と電気的に接続される。上部電極４２ｅには、感度調整線３２を介して、電圧源から所定の電圧が印加される。ここでは電圧源は垂直走査回路１６である。上部電極４２ｅの電位を制御することにより、電荷蓄積領域４４の電位を制御し得る。言い換えれば、感度調整線３２を介して上部電極４２ｅに供給される電圧を調整することにより、撮像装置１００の感度を調整し得る。また、上部電極４２ｅに一定の電圧を供給することにより、上部電極４２ｅの電位を一定の電位に保持し得る。これにより、比較的大きな容量値を有する第二容量素子４２の上部電極４２ｅをシールド電極として機能させることが可能である。
図４に例示する構成において、第一容量素子４１は、上部電極４１ｗと、増幅トランジスタ３４のゲート電極３４ｅと、上部電極４１ｗとゲート電極３４ｅとに挟まれた絶縁膜４１ｇとから形成されている。上部電極４１ｗは、ポリシリコン層ｓ１から形成される。また、上部電極４１ｗとリセットドレインノード４６とは、ポリシリコンプラグｓｐ１、ポリシリコン層ｓ１、コンタクトプラグｃｐ１、および、接続線７１を介して接続される。接続線７１は、第一配線層６１と同層に形成されている。接続線７１は、銅などの金属によって形成される。接続線７１は、隣り合う画素１０に跨がることなく画素１０のそれぞれに形成されている。接続線７１は、第二容量素子４２よりも光電変換部１５側に配置されており、第二配線層６２よりも半導体基板２側に配置される。コンタクトプラグｃｐ１は、第二容量素子４２に設けられた孔を貫通している。
絶縁膜４１ｇは、層間絶縁層の一部でありうる。上部電極４１ｗは、半導体基板２の法線方向から見たとき、その少なくとも一部がゲート電極３４ｅと重なりを有する。上部電極４１ｗは、第二容量素子４２の下部電極４２ｄに接続されている。ゲート電極３４ｅは、ポリシリコンプラグｓｐ１、ポリシリコン層ｓ１、コンタクトプラグｃｐ１、第一配線層６１、ビアｖｃ、第二配線層６２、ビアｖｄ、第三配線層６３およびビアｖｅを介して第二電極１５ｃと電気的に接続されている。典型的には、コンタクトプラグｃｐ１、第一配線層６１、第二配線層６２および第三配線層６３、ならびに、ビアｖｃ～ｖｅは、金属から形成される。ポリシリコンプラグｓｐ１、ゲート電極３４ｅ、コンタクトプラグｃｐ１、第一配線層６１、第二配線層６２および第三配線層６３、ビアｖｃ～ｖｅ、ならびに、拡散層３６ｓは、光電変換部１５において生成された電荷を蓄積する。
図６に例示する構成において、フィードバック線２５の下方に、第二容量素子４２を配置しても良い。図６に示すように、第二容量素子４２の内、少なくとも上部電極４２ｅをフィードバック線２５の下方に配置することで、拡散層３６ｓとフィードバック線２５との間のカップリングを低減することができる。このことにより、拡散層３６ｓとフィードバック線２５との間のカップリングに起因するクロストークをより低減することができるため、撮像装置１００へのノイズの影響をより低減し得る。
また、図５に示すように、帰還経路の一部をなす増幅トランジスタ３４とアドレストランジスタ４０との接続には、ポリシリコン層ｓ１が用いられている。具体的には、拡散層３４ｓと拡散層４０ｓとをポリシリコン層ｓ１で接続している。つまり、拡散層３４ｓと拡散層４０ｓとの接続部分は、第一配線層６１よりも半導体基板２側であって、かつ、第二容量素子４２の半導体基板２側に配置されている。
図２に例示する回路構成においては、画素１０を行単位で選択してノイズキャンセルの動作を実行する。つまり、ノイズキャンセルは、典型的には、列方向に沿って並ぶ複数の画素１０のうちの１つを順次に選択して行われる。しかしながら、画素１０の列毎に複数本のフィードバック線を配置することにより、２以上の行を選択して同時にノイズキャンセルを実行することも可能である。このような構成によれば、より高速にノイズキャンセルを完了し得る。例えば画素１０の列毎にフィードバック線を２本配置し、これらの一方に奇数行の画素１０を接続し、他方に偶数行の画素１０を接続すれば、２行単位のノイズキャンセルの動作を実現し得る。このように、画素１０内におけるフィードバック線２５の本数は１本に限定されない。
なお、本実施形態において、光電変換部１５はフォトダイオードであってもよい。図２９は、本実施形態に係る画素の例示的な他の回路構成を示す図である。図２９に示すように、光電変換部１５としてフォトダイオード１１を用いてもよい。フォトダイオード１１は、半導体基板２内に形成された埋め込み型のフォトダイオード１１であってもよい。また、光電変換部１５と電荷蓄積領域４４との間に転送トランジスタ６０を設けてもよい。光電変換部１５としてフォトダイオード１１を用いた回路構成においても、電荷蓄積領域４４は、転送トランジスタ６０を介して光電変換部１５に電気的に接続される。すなわち、電荷蓄積領域４４は光電変換部１５に電気的に接続されている。
（実施の形態２）
図７は、実施の形態２に係る撮像装置の例示的な回路構成を模式的に示す図である。図８は、図７に示す撮像装置における画素の例示的な回路構成を模式的に示す図である。
実施の形態２における、実施の形態１との相違点は、各画素１０が、帰還経路ｆｂｌを備える点である。以下では、実施の形態１と重複する説明は繰り返さない。
図８に示すように、実施の形態２に係る撮像装置１００の画素１０は、信号検出回路ＳＣを有している。信号検出回路ＳＣは帰還経路ｆｂｌを含んでいる。信号検出回路ＳＣは、増幅トランジスタ３４を含む。増幅トランジスタ３４のゲートは、光電変換部１５の第二電極１５ｃに接続されている。増幅トランジスタ３４のソースおよびドレインの一方は、電源配線２２に接続されており、他方は、アドレストランジスタ４０を介して垂直信号線１８に接続されている。垂直信号線１８は、増幅トランジスタ３４から出力される電気信号を伝送する。つまり、垂直信号線１８は、信号検出回路ＳＣの信号を読み出すための信号線である。垂直信号線１８は、典型的には、信号検出回路ＳＣの出力線である。ここでは、垂直信号線１８は、フィードバックトランジスタ３８を介して、リセットトランジスタ３６のソースおよびドレインの一方に電気的に接続されている。
図示するように、実施の形態２では、フィードバックトランジスタ３８のソースおよびドレインの一方と、増幅トランジスタ３４のソースおよびドレインのうちの垂直信号線１８に接続されている側とが接続されている。すなわち、帰還経路が画素１０毎に形成されている。また、増幅トランジスタ３４の出力をフィードバックトランジスタ３８に負帰還させる帰還経路ｆｂｌが形成されている。言い換えれば、実施の形態２では、光電変換部１５によって生成された信号が増幅トランジスタ３４を介してフィードバックトランジスタ３８に負帰還される。また、実施の形態２では帰還経路は複数の画素１０間に跨がっていない。なお、図８に例示する構成では、増幅トランジスタ３４の出力が電荷蓄積領域４４のリセットにおける基準電圧として利用される。本明細書において帰還経路ｆｂ１とは、電荷蓄積領域４４から、増幅トランジスタ３４、フィードバックトランジスタ３８および、第一容量素子４１またはリセットトランジスタ３６を介して、電荷蓄積領域４４に至る経路を意味する。
実施の形態２では、ノイズキャンセルのためのフィードバックを、各画素１０内で実行可能である。これにより、垂直信号線１８の時定数の影響を受けることなく、ノイズキャンセルを高速に実行し得る。なお、図８に例示する回路構成では、増幅トランジスタ３４の出力電圧をリセットトランジスタ３６に印加している。このような構成により、リセットトランジスタ３６をＯＦＦする前後における電荷蓄積領域４４の電圧の変化を小さくできるので、より高速なノイズ抑制を実現し得る。
図８に示す構成において、電源配線２２には、電圧切り替え回路５４が接続されている。電圧切り替え回路５４は、第一スイッチ５１および第二スイッチ５２の組を有する。電圧切り替え回路５４は、電源配線２２に対して第一の電圧Ｖａ１および第二の電圧Ｖａ２のいずれを供給するかを切り替える。第一の電圧Ｖａ１は、例えば０Ｖ（接地）であり、第二の電圧Ｖａ２は、例えば電源電圧である。電圧切り替え回路５４は、画素毎に設けられてもよいし、複数の画素間で共有されてもよい。このような回路構成によっても、実施の形態１と同様に、ｋＴＣノイズの影響を縮小し得る。
具体的には、垂直信号線１８には、定電流源８が接続されている。アドレストランジスタ４０がオンのとき、アドレストランジスタ４０、増幅トランジスタ３４、および定電流源８によって、ソースフォロア回路が形成される。電荷蓄積領域４４に蓄積された信号電荷に応じた信号は、垂直信号線１８に出力され、外部に読み出される。なお、定電流源８は、画素毎に設けられていてもよい。定電流源８は、１画素あたりの素子数を削減するために、複数の画素により共有されていてもよい。
電荷蓄積領域４４をリセットする場合、アドレストランジスタ４０をオフ状態とし、増幅トランジスタ３４と垂直信号線１８とを電気的に分離する。また、フィードバックトランジスタ３８をオン状態にする。また、電圧切り替え回路５４の第一スイッチ５１はオン状態にする。つまり、増幅トランジスタ３４のソースおよびドレインのうち、垂直信号線１８に接続されていない方には電圧Ｖａ１が印加されている。さらに、リセットトランジスタ３６をオンにすることにより、電荷蓄積領域４４はリセットされ、電荷蓄積領域４４の電圧は、基準電圧ＶＲ２となる。
次に、リセットトランジスタ３６をオフにする。このとき、信号検出回路ＳＣは、増幅率が－Ａ×Ｂ倍の帰還回路を形成している。そのため、リセットトランジスタ３６をオフしたときに発生する、電荷蓄積領域４４におけるｋＴＣノイズは、１／（１＋Ａ×Ｂ）倍に抑制される。このようにすることにより、ｋＴＣノイズを抑制できる。
また、ノイズ抑制期間において、フィードバック制御線２８の電圧をハイレベルとローレベルとの間、例えば中間の電圧に設定する。その場合、フィードバックトランジスタ３８の動作帯域は第１の帯域よりも狭い第２の帯域となる。
第２の帯域が、増幅トランジスタ３４の動作帯域よりも狭い状態においては、フィードバックトランジスタ３８で発生する熱ノイズは、帰還経路ｆｂｌにより、１／（１＋Ａ×Ｂ）1/2倍に抑制される。この状態で、フィードバック制御線２８の電圧をローレベルにし、フィードバックトランジスタ３８をオフする。すると、この時に電荷蓄積領域４４に残存するｋＴＣノイズは、リセットトランジスタ３６に起因したｋＴＣノイズと、フィードバックトランジスタ３８に起因したｋＴＣノイズとを二乗和した値となる。
第一容量素子４１の容量をＣｓとし、電荷蓄積領域４４の容量をＣＦＤとする。この場合、帰還による抑制がない状態において発生するフィードバックトランジスタ３８のｋＴＣノイズは、帰還による抑制がない状態で発生するリセットトランジスタ３６のｋＴＣノイズに比べて（ＣＦＤ／Ｃｓ）1/2倍になる。この点を考慮し、帰還がない場合と比較すると、帰還がある場合のｋＴＣノイズは、｛１＋（１＋Ａ×Ｂ）×ＣＦＤ／Ｃｓ｝1/2／（１＋Ａ×Ｂ）倍に抑制される。
露光／読み出し期間において、アドレス信号線３０の電圧をハイレベルにして、アドレストランジスタ４０をオンにし、増幅トランジスタ３４のソースおよびドレインの他方の電圧がＶａ２になるように電圧切り替え回路５４を制御する。この状態においては、増幅トランジスタ３４と定電流源８とがソースフォロア回路を形成する。垂直信号線１８は、電荷蓄積領域４４に蓄積された信号電荷に応じた電圧となる。そのとき、ソースフォロア回路の増幅率は１倍程度である。
電荷蓄積領域４４の電圧は、光電変換部１５において生成された電気信号に応じた分だけＶＲ２から変化している。電荷蓄積領域４４の電圧は、１倍程度の増幅率で垂直信号線１８に出力される。
ランダムノイズは光電変換部１５において生成された信号電荷が０である時の出力の揺らぎ、すなわち、ｋＴＣノイズを意味する。ｋＴＣノイズは、ノイズ抑制期間に｛１＋（１＋Ａ×Ｂ）×ＣＦＤ／Ｃｓ｝1/2／（１＋Ａ×Ｂ）倍に抑制され、さらに、露光／読み出し期間において、１倍程度の増幅率で垂直信号線１８に出力される。その結果、ランダムノイズが抑制された良好な画像データを取得することができる。
図９は、実施の形態２に係る画素における一部の素子および一部の配線のレイアウトの一例を模式的に示す平面図である。図１０は、リセットドレインノードと増幅トランジスタとの間の断面を模式的に示す断面図である。図１１は、フィードバックトランジスタ、アドレストランジスタ、増幅トランジスタのそれぞれの間の断面を模式的に示す断面図である。図１２は、リセットトランジスタと増幅トランジスタとの間の断面を模式的に示す断面図である。
図９および図１０から図１２に示すように、帰還経路ｆｂｌは、第二配線層６２よりも半導体基板２側（下層）のレイヤに形成されている。第二配線層６２は、垂直信号線１８およびフィードバック線２５を含む。垂直信号線１８およびフィードバック線２５は、いずれも複数の画素１０にまたがって形成される。ここで、アドレストランジスタ４０はソースおよびドレインとして拡散層４０ｓと拡散層４０ｄとを有している。拡散層４０ｓは、増幅トランジスタ３４のソースおよびドレインの一方である拡散層３４ｓと接続されている。
具体的には、図１０に示すように、拡散層３６ｄと第一容量素子４１とは、ポリシリコンプラグｓｐ１、ポリシリコン層ｓ１、コンタクトプラグｃｐ１、および、接続線７１を介して接続される。接続線７１は、第一配線層６１と同層に形成されている。接続線７１は、銅などの金属によって形成される。接続線７１は、隣り合う画素１０に跨がることなく画素１０のそれぞれに形成されている。接続線７１は、第二容量素子４２よりも光電変換部１５側に配置されており、第二配線層６２よりも半導体基板２側に配置される。コンタクトプラグｃｐ１は、第２容量素子４２に設けられた孔を貫通している。
図１１に示すように、フィードバックトランジスタ３８のソースおよびドレインの一方としての拡散層３８ｄとアドレストランジスタ４０のソースおよびドレインの一方としての拡散層４０ｓとが、ポリシリコン層ｓ１を介して接続されている。同様に、アドレストランジスタ４０の拡散層４０ｓと増幅トランジスタ３４の拡散層３４ｓとが、ポリシリコン層ｓ１を介して接続されている。ポリシリコン層ｓ１は、第二配線層６２よりも半導体基板２側に位置し、かつ、第一配線層６１よりも半導体基板２側に位置している。
図１２に示すように、増幅トランジスタ３４のゲート電極３４ｅと、リセットトランジスタ３６のソースおよびドレインの一方としての拡散層３６ｓとは、ポリシリコン層ｓ１を介して電気的に接続されている。このポリシリコン層ｓ１は、配線を介して光電変換部１５に接続されている。ポリシリコン層ｓ１は、第一配線層６１よりも半導体基板２側に配置される。
実施の形態２では、ノイズキャンセルは、画素１０毎に実行される。帰還経路ｆｂｌは垂直信号線１８と電気的に接続されているので、垂直信号線１８に混入したノイズが、拡散層３６ｓの電圧に影響を与える可能性がある。したがって、拡散層３６ｓと垂直信号線１８との間のカップリングを抑制することが有益である。実施の形態２では、ポリシリコン層ｓ１において画素内で帰還経路ｆｂｌを形成することにより、帰還経路ｆｂｌが垂直信号線１８よりも下の層に配置される。このことにより、垂直信号線１８と拡散層３６ｓとの間のカップリングが抑制され、カップリングに起因するクロストークが防止される。したがって、撮像装置１００におけるノイズの影響を低減することが可能である。
なお、本実施形態において、光電変換部１５は、フォトダイオードであってもよい。図３０は、図７に示す撮像装置における画素の例示的な他の回路構成を模式的に示す図である。図３０に示すように、光電変換部１５としてフォトダイオード１１を用いてもよい。フォトダイオード１１は、半導体基板２内に形成された埋め込み型のフォトダイオード１１であってもよい。また、光電変換部１５と電荷蓄積領域４４との間に転送トランジスタ６０を設けてもよい。光電変換部１５としてフォトダイオード１１を用いた回路構成においても、電荷蓄積領域４４は、転送トランジスタ６０を介して光電変換部１５に電気的に接続される。すなわち、電荷蓄積領域４４は光電変換部１５に電気的に接続されている。以下に説明する各実施形態においても同様に、光電変換部１５としてフォトダイオード１１を用いた回路構成としてもよい。
（実施の形態３）
続いて、撮像装置１００の他の実施の形態について説明する。なお、前記実施の形態１、２と同様の作用や機能、同様の形状や機構や構造を有するもの（部分）には同じ符号を付して説明を省略する場合がある。また、以下では実施の形態１、２と異なる点を中心に説明し、同じ内容については説明を省略する場合がある。
図１３は、実施の形態３に係る画素における一部の素子および一部の配線のレイアウトの一例を模式的に示す平面図である。図１４は、リセットドレインノードと増幅トランジスタとの間の断面を模式的に示す断面図である。図１５は、実施の形態３に係るフィードバックトランジスタ、アドレストランジスタ、増幅トランジスタのそれぞれの間の断面を模式的に示す断面図である。
実施の形態３では、拡散層３６ｄと第一容量素子４１との接続方法が実施の形態２と異なっている。具体的には、図１４に示すように、拡散層３６ｄと第一容量素子４１とが、第二容量素子４２の下部電極４２ｄで接続されている。下部電極４２ｄは、第二配線層６２より半導体基板２側である第二層間絶縁層４ｂ内に形成されている。
また図１５に示すように、フィードバックトランジスタ３８の拡散層３８ｄ、アドレストランジスタ４０の拡散層４０ｓおよび増幅トランジスタ３４の拡散層３４ｓが、ポリシリコン層ｓ１を介して接続されている。当該接続態様については実施の形態２と同様である。
実施の形態３においても、実施の形態２と同様の効果が得られる。
また、実施の形態３では、拡散層３６ｄと第一容量素子４１とを、第二容量素子４２の下部電極４２ｄで接続している。このことにより、第二容量素子４２を貫通させた配線を別途設ける必要がないため、第二容量素子４２の面積を大きくすることができる。それによって、撮像のダイナミックレンジを広げることが可能となる。
（実施の形態４）
続いて、撮像装置１００の他の実施の形態について説明する。なお、前記実施の形態１、２、３と同様の作用や機能、同様の形状や機構や構造を有するもの（部分）には同じ符号を付して説明を省略する場合がある。また、以下では実施の形態１、２、３と異なる点を中心に説明し、同じ内容については説明を省略する場合がある。
図１６は、実施の形態４に係る画素における一部の素子および一部の配線のレイアウトの一例を模式的に示す平面図である。図１７は、リセットドレインノードと増幅トランジスタとの間の断面を模式的に示す断面図である。図１８は、フィードバックトランジスタ、アドレストランジスタ、増幅トランジスタのそれぞれの間の断面を模式的に示す断面図である。
実施の形態４では、拡散層３６ｄと第一容量素子４１との接続方法が実施の形態２と異なっている。具体的には、図１７に示すように、拡散層３６ｄと第一容量素子４１とが、ポリシリコン層ｓ１で接続されている。また図１８に示すように、フィードバックトランジスタ３８の拡散層３８ｄ、アドレストランジスタ４０の拡散層４０ｓおよび増幅トランジスタ３４の拡散層３４ｓがポリシリコン層ｓ１を介して接続されている。当該接続態様については実施の形態２と同様である。
本実施の形態でも実施の形態２および実施の形態３と同様の効果が得られる。また、本実施形態では、拡散層３６ｄと第一容量素子４１とが、コンタクトプラグｃｐ１を介さずに接続されている。そのため、帰還経路内のコンタクトプラグｃｐ１―ポリシリコン層ｓ１間の接続を減らすことができる。また、容量素子４２の下部電極４２ｄとコンタクトプラグｃｐ１との接続も減らすことができる。これにより、帰還経路内の接触抵抗成分を低減することができる。したがって、帰還経路内の電流の減少を防ぐことができるため、フィードバック速度の低下を抑制することができる。
（実施の形態５）
続いて、撮像装置１００の他の実施の形態について説明する。なお、前記実施の形態１～４と同様の作用や機能、同様の形状や機構や構造を有するもの（部分）には同じ符号を付して説明を省略する場合がある。また、以下では実施の形態１～４と異なる点を中心に説明し、同じ内容については説明を省略する場合がある。
図１９は、実施の形態５に係る画素における一部の素子および一部の配線のレイアウトの一例を模式的に示す平面図である。図２０は、リセットドレインノードと増幅トランジスタとの間の断面を模式的に示す断面図である。図２１は、フィードバックトランジスタ、アドレストランジスタ、増幅トランジスタのそれぞれの間の断面を模式的に示す断面図である。
拡散層３６ｄと第一容量素子４１との間の接続は、実施の形態４と同様である。具体的には、図２０に示すように、拡散層３６ｄと第一容量素子４１とは、ポリシリコン層ｓ１で接続している。ポリシリコン層ｓ１は、第二容量素子４２の下部電極４２ｄよりも半導体基板２に近い層である。
実施の形態５では、拡散層３８ｄと拡散層４０ｓ、および拡散層４０ｓと拡散層３４ｓとの接続方法が実施の形態４と異なっている。具体的には、図２１に示すように、１つの拡散層が、拡散層３８ｄ、拡散層４０ｓ、および拡散層３４ｓの役割を果たしている。つまり、フィードバックトランジスタ３８、アドレストランジスタ４０および増幅トランジスタ３４が、１つの拡散層を共有している。
実施の形態５でも、実施の形態４と同様の効果が得られる。また、実施の形態４では、拡散層３８ｓ、拡散層４０ｓ、および拡散層３４ｓを素子分離領域２ｓで分離した上で、ポリシリコンプラグｓｐ１やポリシリコン層ｓ１で接続していた。一方本実施形態では、そもそも拡散層間の分離を行っていない。このことにより、コンタクト接触抵抗を含まない分だけ、帰還経路ｆｂｌの内部抵抗を低減することができる。
（実施の形態６）
続いて、撮像装置１００の他の実施の形態について説明する。なお、前記実施の形態１～５と同様の作用や機能、同様の形状や機構や構造を有するもの（部分）には同じ符号を付して説明を省略する場合がある。また、以下では実施の形態１～５と異なる点を中心に説明し、同じ内容については説明を省略する場合がある。
図２２は、実施の形態６に係る画素における一部の素子および一部の配線のレイアウトの一例を模式的に示す平面図である。図２３は、リセットドレインノードと増幅トランジスタとの間の断面を模式的に示す断面図である。図２４は、フィードバックトランジスタ、アドレストランジスタ、増幅トランジスタのそれぞれの間の断面を模式的に示す断面図である。
本実施の形態では、第二容量素子４２の配置が実施の形態２と異なっている。具体的には、特に図２３に示すように、第二容量素子４２が、半導体基板２に対し垂直信号線１８よりも上層に配置されている。第二容量素子４２の下部電極４２ｄは、拡散層３６ｄに接続され、第二容量素子４２の上部電極４２ｅは、感度調整線３２に接続されている。
拡散層３６ｄと第一容量素子４１との接続は、実施の形態２と同様である。
また、図２４に示すように、拡散層３８ｄと拡散層４０ｓ、および拡散層４０ｓと拡散層３４ｓとの接続も、実施の形態１から実施の形態４と同様である。
本実施の形態でも、実施の形態１から実施の形態５と同様の効果が得られる。
また、本実施の形態では第二容量素子４２を第二配線層６２よりも上層に配置している。このことにより、第二配線層６２よりも下層に帰還経路ｆｂｌを容易に形成できる。また、第二容量素子４２を第二配線層６２よりも下に形成する場合には、第二容量素子４２は、拡散層３６ｄと第一容量素子４１とを接続するポリシリコンプラグｓｐ１との接触を避けるために、配置できる領域や面積に限りがあった。一方本実施の形態では、第二容量素子４２の面積を大きくとることができる。従って、ダイナミックレンジをより増加させることができる。
（実施の形態７）
続いて、撮像装置１００の他の実施の形態について説明する。なお、前記実施の形態１～６と同様の作用や機能、同様の形状や機構や構造を有するもの（部分）には同じ符号を付して説明を省略する場合がある。また、以下では実施の形態１～６と異なる点を中心に説明し、同じ内容については説明を省略する場合がある。
図２５は、実施の形態７に係る画素における一部の素子および一部の配線のレイアウトの一例を模式的に示す平面図である。図２６は、リセットドレインノードと増幅トランジスタとの間の断面を模式的に示す断面図である。図２７は、フィードバックトランジスタ、アドレストランジスタ、増幅トランジスタのそれぞれの間の断面を模式的に示す断面図である。
本実施の形態では、第一容量素子４１の構成が実施の形態６と異なっている。具体的には、図２６に示すように、第二電極１５ｃと、第二容量素子４２の上部電極４２ｅと、間に位置する第五絶縁層４ｅとで、第一容量素子４１を形成している。つまり、第一容量素子４１が、半導体基板２に対し垂直信号線１８よりも上層に配置されている。本実施の形態では、第二容量素子４２の下部電極４２ｄは、感度調整線３２に接続され、第二容量素子４２の上部電極４２ｅは、拡散層３６ｄに接続されている。
拡散層３８ｄと拡散層４０ｓ、および拡散層４０ｓと拡散層３４ｓとの接続は、図２７に示すように、実施の形態４と同様である。
本実施の形態においても、実施の形態１から実施の形態６と同様の効果が得られる。また、第二配線層６２第二配線層６２よりも光電変換部１５側に第一容量素子４１を配置することで、第一容量素子４１の大容量化も図ることが可能となる。
（カメラシステム）
図２８を参照して、本実施の形態の撮像装置１００を備えたカメラシステム１０５を説明する。
図２８は、本実施の形態によるカメラシステムの構成例を模式的に示す。カメラシステム１０５は、レンズ光学系６０１と、撮像装置１００と、システムコントローラ６０３と、カメラ信号処理部６０４とを備えている。
レンズ光学系６０１は、例えばオートフォーカス用レンズ、ズーム用レンズおよび絞りを含んでいる。レンズ光学系６０１は、撮像装置１００の撮像面に光を集光する。
撮像装置１００として、上述の実施の形態による撮像装置１００が用いられる。システムコントローラ６０３は、カメラシステム１０５全体を制御する。システムコントローラ６０３は、例えばマイクロコンピュータによって実現され得る。
カメラ信号処理部６０４は、撮像装置１００からの出力信号を処理する信号処理回路として機能する。カメラ信号処理部６０４は、例えばガンマ補正、色補間処理、空間補間処理、およびオートホワイトバランスなどの処理を行う。カメラ信号処理部６０４は、例えばＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）などによって実現され得る。
本実施の形態によるカメラシステムによれば、上述の実施の形態による撮像装置を利用することによって、読出時のリセットノイズ（ｋＴＣノイズ）を適切に抑制して電荷を正確に読み出すことができ、良好な画像を取得できる。
加えて、被写体が暗く、比較的高い感度で撮像が可能な第一モードと、被写体が明るく低い感度で撮像が可能な第二モードとを切り替えて撮影することが可能なカメラシステムを実現することが可能である。さらに、広いダイナミックレンジと低ノイズ化を実現することが可能となる。
本実施の形態によれば、ｋＴＣノイズを低減し得る。また、簡易な構成によってダイナミックレンジの拡大を実現し得るので、デジタルカメラなどに有用である。
なお、本開示は、上記実施の形態に限定されるものではない。例えば、本明細書において記載した構成要素を任意に組み合わせて、また、構成要素のいくつかを除外して実現される別の実施の形態を本開示の実施の形態としてもよい。また、上記実施の形態に対して本開示の主旨、すなわち、請求の範囲に記載される文言が示す意味を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例も本開示に含まれる。
本実施形態によれば、ｋＴＣノイズの影響を低減し得る。本実施形態は、デジタルカメラなどに有用である。
２ 半導体基板
２ｓ 素子分離領域
２ｗ ウェル
４ａ 第一層間絶縁層
４ｂ 第二層間絶縁層
４ｃ 第三層間絶縁層
４ｄ 第四層間絶縁層
４ｅ 第五層間絶縁層
６ 配線層
１０ 画素
１５ 光電変換部
１５ａ 第一電極
１５ｂ 光電変換膜
１５ｃ 第二電極
１５ｈ 受光面
１６ 垂直走査回路
１７ 蓄積制御線
１８ 垂直信号線
１９ 負荷回路
２０ カラム信号処理回路
２１ 水平信号読み出し回路
２２ 電源配線
２３ 水平共通信号線
２４ 反転増幅器
２５ フィードバック線
２６ リセット信号線
２８ フィードバック制御線
３０ アドレス信号線
３２ 感度調整線
３４ 増幅トランジスタ
３４ｃ チャネル領域
３４ｅ ゲート電極
３６ リセットトランジスタ
３８ フィードバックトランジスタ
４０ アドレストランジスタ
４１ 第一容量素子
４１ｗ 上部電極
４２ 第二容量素子
４２ｄ 下部電極
４２ｅ 上部電極
４４ 電荷蓄積領域
４６ リセットドレインノード
５１ 第一スイッチ
５２ 第二スイッチ
５４ 電圧切り替え回路
６１ 第一配線層
６２ 第二配線層
６３ 第三配線層
ＦＣ フィードバック回路
ＳＣ 信号検出回路
ｓ１ ポリシリコン層
１００ 撮像装置
１０５ カメラシステム
６０１ レンズ光学系
６０３ システムコントローラ
６０４ カメラ信号処理部
ｃｐ１ コンタクトプラグ
ｆｂｌ 帰還経路
ｓｐ１ ポリシリコンプラグ

Claims (15)

  1. 半導体基板と、
    前記半導体基板上に、第一の方向に配列された複数の画素と、
    前記第一の方向に沿って延び、前記複数の画素からの出力を伝送する信号線と、
    を備え、
    前記複数の画素のそれぞれは、
    光電変換により電荷を生成する光電変換部と、
    前記電荷を蓄積する電荷蓄積領域と、
    ゲートが前記電荷蓄積領域に接続され、前記電荷蓄積領域に蓄積された電荷の量に対応する信号を前記信号線に出力する増幅トランジスタと、
    第一端子、第二端子を有し、第一端子が前記電荷蓄積領域に接続された第一容量素子と、
    第三端子、第四端子を有し、前記第三端子が前記第二端子に接続され、前記第四端子が基準電位に接続される第二容量素子と、
    ソースおよびドレインの一方が前記第二端子に接続されたフィードバックトランジスタと、
    前記増幅トランジスタの出力を、前記電荷蓄積領域に負帰還させる帰還経路を形成する帰還回路と、
    を備え、
    前記帰還経路のうち、前記フィードバックトランジスタから前記第一容量素子までの経路は、前記信号線よりも前記半導体基板側に位置し、
    前記増幅トランジスタのソースおよびドレインの一方と、前記フィードバックトランジスタの前記ソースおよび前記ドレインの他方とは、前記画素内で接続されており、
    前記帰還経路のうち、前記増幅トランジスタから前記第一容量素子までの経路は、前記信号線よりも前記半導体基板側に位置し、
    前記増幅トランジスタは、前記増幅トランジスタの前記ソースおよび前記ドレインの前記一方として前記半導体基板内の第一拡散層を含み、
    前記フィードバックトランジスタは、前記フィードバックトランジスタの前記ソースおよび前記ドレインの前記一方として前記半導体基板内の第二拡散層を含み、
    前記第一拡散層と前記第二拡散層とは連続する単一の拡散層である、
    撮像装置。
  2. 前記第二容量素子は、第一電極と、前記第一電極よりも前記半導体基板から遠くに位置する第二電極と、前記第一電極と前記第二電極との間の誘電体層と、を備え、
    前記フィードバックトランジスタの前記ソースおよび前記ドレインの前記一方は、前記第一電極を介して、前記第一容量素子の前記第二端子に接続される、
    請求項１に記載の撮像装置。
  3. 前記フィードバックトランジスタの前記ソースおよび前記ドレインの前記一方は、前記半導体基板の上方の半導体層を介して、前記第一容量素子の前記第二端子に接続される、
    請求項１または２に記載の撮像装置。
  4. 前記増幅トランジスタの前記ソースおよび前記ドレインの前記一方は、前記半導体基板の上方の半導体層を介して、前記フィードバックトランジスタの前記ソースおよび前記ドレインの前記他方に接続される、
    請求項１に記載の撮像装置。
  5. 前記帰還回路は、反転増幅器を含み、
    前記増幅トランジスタのソースおよびドレインの一方は、前記反転増幅器を介して、前記フィードバックトランジスタの前記ソースおよび前記ドレインの他方に接続される、
    請求項１から４のいずれかに記載の撮像装置。
  6. 前記第一の方向に沿って延び、前記反転増幅器の出力を伝送するフィードバック線を備え、
    前記フィードバック線は、前記信号線と同じ配線層に含まれる、
    請求項５に記載の撮像装置
  7. 前記第二容量素子は、前記信号線よりも前記半導体基板から遠くに位置する、
    請求項１から６のいずれかに記載の撮像装置。
  8. 前記光電変換部は、前記電荷蓄積領域に接続された画素電極と、前記画素電極に対向する対向電極と、前記画素電極と前記対向電極との間の光電変換層とを含む、
    請求項１から７のいずれかに記載の撮像装置。
  9. 前記光電変換部は、前記半導体基板内のフォトダイオードを含む、
    請求項１から８のいずれかに記載の撮像装置。
  10. 前記電荷蓄積領域は、転送トランジスタを介して前記光電変換部に電気的に接続される、請求項９に記載の撮像装置。
  11. 前記請求項１から１０のいずれかに記載の撮像装置と、
    前記撮像装置に結像させるレンズ光学系と、
    前記撮像装置から出力される信号を処理するカメラ信号処理部と
    を備えるカメラシステム。
  12. 半導体基板と、
    前記半導体基板上に、第一の方向に配列された複数の画素と、
    を備え、
    前記複数の画素のそれぞれは、
    光電変換により電荷を生成する光電変換部と、
    前記電荷を蓄積する電荷蓄積領域と、
    ゲートが前記電荷蓄積領域に接続され、前記電荷蓄積領域に蓄積された電荷の量に対応する信号を出力する増幅トランジスタと、
    第１ソースおよび第１ドレインの一方が前記電荷蓄積領域に接続された第１トランジスタと、
    前記増幅トランジスタの出力を、前記第１トランジスタを介して前記電荷蓄積領域に帰還させる帰還経路を形成する帰還回路と、
    を備え、
    前記増幅トランジスタは、ソースおよびドレインの一方として前記半導体基板内の第一拡散層を含み、
    前記第１トランジスタは、前記第１ソースおよび前記第１ドレインの他方として前記半導体基板内の第二拡散層を含み、
    前記第一拡散層と前記第二拡散層とは連続する単一の拡散層である、
    撮像装置。
  13. 半導体基板と、
    前記半導体基板上に配列された複数の画素と、
    を備え、
    前記複数の画素のそれぞれは、
    光電変換により電荷を生成する光電変換部と、
    前記電荷を蓄積する電荷蓄積領域と、
    ゲートが前記電荷蓄積領域に接続され、前記電荷蓄積領域に蓄積された電荷の量に対応する信号を出力する増幅トランジスタと、
    第１ソースおよび第１ドレインの一方が前記電荷蓄積領域に接続された第１トランジスタと、
    第２ソースおよび第２ドレインの一方が第１ソースおよび第１ドレインの他方に接続された第２トランジスタと、
    前記増幅トランジスタの出力を、前記第１トランジスタを介して前記電荷蓄積領域に帰還させる帰還経路を形成する帰還回路と、
    を備え、
    前記増幅トランジスタは、ソースおよびドレインの一方として前記半導体基板内の第一拡散層を含み、
    前記第２トランジスタは、前記第２ソースおよび前記第２ドレインの前記一方として前記半導体基板内の第二拡散層を含み、
    前記第一拡散層と前記第二拡散層とは連続する単一の拡散層である、
    撮像装置。
  14. 半導体基板と、
    前記半導体基板上に配列された複数の画素と、
    を備え、
    前記複数の画素のそれぞれは、
    光電変換により電荷を生成する光電変換部と、
    前記電荷を蓄積する電荷蓄積領域と、
    ゲートが前記電荷蓄積領域に接続され、前記電荷蓄積領域に蓄積された電荷の量に対応する信号を出力する増幅トランジスタと、
    第１ソースおよび第１ドレインの一方が前記電荷蓄積領域に接続された第１トランジスタと、
    第２ソースおよび第２ドレインの一方が第１ソースおよび第１ドレインの他方に接続された第２トランジスタと、
    前記増幅トランジスタの出力を、前記第１トランジスタを介して前記電荷蓄積領域に帰還させる帰還経路を形成する帰還回路と、
    を備え、
    前記第１トランジスタは、前記第１ソースおよび前記第１ドレインの他方として前記半導体基板内の第一拡散層を含み、
    前記第２トランジスタは、前記第２ソースおよび前記第２ドレインの前記一方として前記半導体基板内の第二拡散層を含み、
    前記第一拡散層と前記第二拡散層とは連続する単一の拡散層である、
    撮像装置。
  15. さらに、前記複数の画素からの出力を伝送する信号線を備え、
    前記第２トランジスタの第２ソースおよび第２ドレインの他方が前記信号線に接続する、
    請求項１３または１４に記載の撮像装置。
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