JP7386442B2 - 撮像装置 - Google Patents

撮像装置 Download PDF

Info

Publication number
JP7386442B2
JP7386442B2 JP2020565586A JP2020565586A JP7386442B2 JP 7386442 B2 JP7386442 B2 JP 7386442B2 JP 2020565586 A JP2020565586 A JP 2020565586A JP 2020565586 A JP2020565586 A JP 2020565586A JP 7386442 B2 JP7386442 B2 JP 7386442B2
Authority
JP
Japan
Prior art keywords
wiring
terminal
imaging device
transistor
capacitive element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020565586A
Other languages
English (en)
Other versions
JPWO2020144910A1 (ja
Inventor
雅史 村上
恭典 井上
好弘 佐藤
佳壽子 西村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Intellectual Property Management Co Ltd
Original Assignee
Panasonic Intellectual Property Management Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Intellectual Property Management Co Ltd filed Critical Panasonic Intellectual Property Management Co Ltd
Publication of JPWO2020144910A1 publication Critical patent/JPWO2020144910A1/ja
Application granted granted Critical
Publication of JP7386442B2 publication Critical patent/JP7386442B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04NPICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/40Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled
    • H04N25/42Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled by switching between different modes of operation using different resolutions or aspect ratios, e.g. switching between interlaced and non-interlaced mode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144Devices controlled by radiation
    • H01L27/146Imager structures
    • H01L27/14601Structural or functional details thereof
    • H01L27/14609Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144Devices controlled by radiation
    • H01L27/146Imager structures
    • H01L27/14601Structural or functional details thereof
    • H01L27/14609Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/1461Pixel-elements with integrated switching, control, storage or amplification elements characterised by the photosensitive area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144Devices controlled by radiation
    • H01L27/146Imager structures
    • H01L27/14601Structural or functional details thereof
    • H01L27/14625Optical elements or arrangements associated with the device
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04NPICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/65Noise processing, e.g. detecting, correcting, reducing or removing noise applied to reset noise, e.g. KTC noise related to CMOS structures by techniques other than CDS
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04NPICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70SSIS architectures; Circuits associated therewith
    • H04N25/76Addressed sensors, e.g. MOS or CMOS sensors
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04NPICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70SSIS architectures; Circuits associated therewith
    • H04N25/76Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/771Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising storage means other than floating diffusion

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Description

本開示は、撮像装置に関する。
近年、ビデオカメラ、デジタルスチルカメラ、監視カメラおよび車載カメラなど、様々な製品分野で、撮像装置が広く使用されている。撮像装置として、CCD(Charge Coupled Device)型固体撮像素子およびCMOS(Complementary Metal Oxide Semiconductor)型固体撮像素子が例示される。
特許文献1,2および3には、撮像装置の例が記載されている。
特開2006-217410号公報 特開2012-147169号公報 特開2006-148284号公報
本開示は、撮像装置の感度の変更に適した技術を提供する。
本開示は、
第1画素を備える撮像装置であって、
前記第1画素は、
入射光を信号電荷に変換する光電変換部と、
少なくとも露光の期間において前記光電変換部に電気的に接続されている第1端子と、第2端子と、を含む第1容量素子と、
第1ソースと第1ドレインとを含み、前記第1ソースおよび前記第1ドレインの一方は前記第2端子に電気的に接続され、前記第1ソースおよび前記第1ドレインの他方には直流電位が印加される第1トランジスタと、
を備える撮像装置を提供する。
本開示は、撮像装置の感度の変更に適した技術を提供する。
図1は、第1の実施形態に係る撮像装置の、例示的な回路構成を示す模式図である。 図2は、図1に示す画素の、例示的な回路構成を示す模式図である。 図3は、比較例に係る回路構成を示す模式図である。 図4は、第1の実施形態に係る撮像装置の、第1モードにおけるトランジスタの動作の一例を説明するためのタイミングチャートである。 図5は、第1の実施形態に係る撮像装置の、第2モードにおけるトランジスタの動作の一例を説明するためのタイミングチャートである。 図6は、変形例に係る回路構成を示す模式図である。 図7は、第2の実施形態に係る撮像装置の、例示的な回路構成を示す模式図である。 図8は、図7に示す画素の、例示的な回路構成を示す模式図である。 図9は、第2の実施形態に係る撮像装置の、第1モードにおけるトランジスタの動作の一例を説明するためのタイミングチャートである。 図10は、第2の実施形態に係る撮像装置の、第2モードにおけるトランジスタの動作の一例を説明するためのタイミングチャートである。 図11は、第3の実施形態に係る撮像装置の、例示的な回路構成を示す模式図である。 図12は、第1の例に係る画素の構造を示す模式図である。 図13は、第1の例に係る画素の構造を示す模式図である。 図14は、第1の例に係る画素の構造を示す模式図である。 図15は、第1の例に係る画素の構造を示す模式図である。 図16は、第1の例に係る画素の構造を示す模式図である。 図17は、第1の例に係る画素の構造を示す模式図である。 図18は、第2の例に係る画素の構造を示す模式図である。 図19は、第3の例に係る画素の構造を示す模式図である。 図20は、第3の例に係る画素の構造を示す模式図である。 図21は、第3の例に係る画素の構造を示す模式図である。 図22は、第3の例に係る画素の構造を示す模式図である。 図23は、第3の例に係る画素の構造を示す模式図である。 図24は、第3の例に係る画素の構造を示す模式図である。 図25は、第4の例に係る画素の構造を示す模式図である。 図26は、第4の例に係る画素の構造を示す模式図である。 図27は、フォトダイオードを用いた画素の構造を示す模式図である。 図28は、フォトダイオードを用いた画素の構造を示す模式図である。 図29は、カメラシステムの構成例を示す模式図である。
(本開示の基礎となった知見)
撮像装置の感度の変更に適した技術は、撮像装置の商品性を高め得る。そのような技術は、例えば、ワイドなダイナミックレンジを実現し得る。
(本開示に係る一態様の概要)
本開示の第1態様に係る撮像装置は、
第1画素を備える撮像装置であって、
前記第1画素は、
入射光を信号電荷に変換する光電変換部と、
少なくとも露光の期間において前記光電変換部に電気的に接続されている第1端子と、第2端子と、を含む第1容量素子と、
第1ソースと第1ドレインとを含み、前記第1ソースおよび前記第1ドレインの一方は前記第2端子に電気的に接続され、前記第1ソースおよび前記第1ドレインの他方には直流電位が印加される第1トランジスタと、
を備える。
第1態様は、撮像装置の感度の変更に適している。なお、第1態様では、第1容量素子の第1端子が、少なくとも露光の期間において光電変換部に電気的に接続されている。例えば、第1容量素子の第1端子と光電変換部の間にトランジスタなどのスイッチが存在せず、第1容量素子の第1端子が、直接または配線を介して、光電変換部に電気的に接続されていてもよい。これにより、第1容量素子の第1端子が、光電変換部に常に接続される。後述する第19態様でも同様である。
本開示の第2態様において、例えば、第1態様に係る撮像装置では、
前記第1ソースおよび前記第1ドレインの前記他方は、固定電位に接続されていてもよい。
第2態様のように第1ソースおよび第1ドレインの他方に固定電位を接続すれば、該他方に直流電位が印加される構成を容易に実現できる。
本開示の第3態様において、例えば、第2態様に係る撮像装置では、
前記固定電位は接地電位であってもよい。
第3態様の接地電位は、固定電位の具体例である。
本開示の第4態様において、例えば、第1から第3態様のいずれか1つに係る撮像装置は、
撮影モードに応じて前記第1トランジスタをオンまたはオフする制御回路をさらに備えていてもよい。
第4態様によれば、撮影モードに応じて第1トランジスタのオンオフを制御できる。
本開示の第5態様において、例えば、第4態様に係る撮像装置では、
前記撮影モードは、第1モードと第2モードとを含んでいてもよく、
前記第2モードでの感度は、前記第1モードでの感度よりも低くてもよく、
前記第1モードでは、前記第1トランジスタがオフである状態で、前記信号電荷が読み出されてもよく、
前記第2モードでは、前記第1トランジスタがオンである状態で、前記信号電荷が読み出されていてもよい。
第5態様によれば、感度が高い第1モードと感度が低い第2モードとを実現できる。
本開示の第6態様において、例えば、第1から第5態様のいずれか1つに係る撮像装置では、
前記第1画素は、第2ソースと、第2ドレインと、第2ゲートと、を含む第2トランジスタを有していてもよく、
前記第1端子は、前記第2ゲートであってもよく、
前記第2端子は、前記第2ソースおよび前記第2ドレインの一方であってもよい。
第6態様によれば、トランジスタを利用して第1容量素子を実現できる。
本開示の第7態様において、例えば、第1から第5態様のいずれか1つに係る撮像装置は、
酸化物絶縁体の層である絶縁層と、
前記絶縁層内に設けられた第1配線と、
前記絶縁層内に設けられた第2配線と、
をさらに備えていてもよく、
前記第1容量素子は、誘電体層を含んでいてもよく、
前記第1端子は、前記第1配線の少なくとも一部を含んでいてもよく、
前記第2端子は、前記第2配線の少なくとも一部を含んでいてもよく、
前記誘電体層は、前記第1配線および前記第2配線が埋め込まれた前記絶縁層の一部を含んでいてもよい。
第7態様によれば、MOM(Metal-Oxide-Metal)構造を有する第1容量素子を実現できる。
本開示の第8態様において、例えば、第1から第5態様のいずれか1つに係る撮像装置は、
絶縁層を備えていてもよく、
前記第1容量素子は、前記絶縁層内に設けられていてもよく、
前記第1容量素子は、誘電体層を含んでいてもよく、
前記第1端子は、第1電極であってもよく、
前記第2端子は、第2電極であってもよく、
前記誘電体層と前記絶縁層とでは、組成が異なっていてもよい。
第8態様によれば、MIM(Metal-Insulator-Metal)構造を有する第1容量素子を実現できる。
本開示の第9態様において、例えば、第1から第8態様のいずれか1つに係る撮像装置は、
電圧が変動する電圧変動配線と、
第1シールドと、
をさらに備えていてもよく、
前記電圧変動配線および前記第1シールドは、前記第1画素内に位置していてもよく、
前記電圧変動配線と前記第1シールドとの間の距離は、前記電圧変動配線と前記第1容量素子との間の距離よりも小さくてもよい。
第9態様の第1シールドは、電圧変動配線と第1容量素子との間のカップリングを抑制するのに適している。カップリングを抑制すると、電圧変動配線の電圧が変動しても、その変動は、光電変換部で生成された電荷が存在する領域に影響を及ぼし難い。このことは、信号電荷に対応する信号へのノイズの混入を抑制する観点から有利である。
本開示の第10態様において、例えば、第9態様に係る撮像装置では、
前記第1シールドの電圧が固定された状態で、前記電圧変動配線の電圧が変更されてもよい。
第10態様は、上記ノイズの混入を抑制する観点から有利である。
本開示の第11態様において、例えば、第9態様または第10態様に係る撮像装置は、
半導体基板をさらに備えていてもよく、
前記半導体基板の厚さ方向に直交する第1の断面において、前記第1シールドは、前記電圧変動配線と前記第1容量素子との間にあってもよい。
第11態様は、上記ノイズの混入を抑制する観点から有利である。
本開示の第12態様において、例えば、第9から第11態様のいずれか1つに係る撮像装置は、
半導体基板をさらに備えていてもよく、
前記半導体基板の厚さ方向に平行な第2の断面において、前記第1シールドは、前記電圧変動配線と前記第1容量素子との間にあってもよい。
第12態様は、上記ノイズの混入を抑制する観点から有利である。
本開示の第13態様において、例えば、第9から第12態様のいずれか1つに係る撮像装置では、
前記電圧変動配線と前記第1容量素子とを結ぶ線分が、前記第1シールドを通ってもよい。
第13態様は、上記ノイズの混入を抑制する観点から有利である。
本開示の第14態様において、例えば、第1から第13態様のいずれか1つに係る撮像装置では、
前記第1画素は、前記光電変換部および前記第1端子と電気的に接続された第1拡散領域を有していてもよい。
第14態様の第1拡散領域には、光電変換部で生成された信号電荷が蓄積され得る。
本開示の第15態様において、例えば、第14態様に係る撮像装置では、
前記第1画素は、
第3ソースおよび第3ドレインを含む第3トランジスタと、
第4ゲートを含む第4トランジスタと、
を有していてもよく、
前記第1拡散領域は、前記第3ソースおよび前記第3ドレインの一方であってもよく、
前記第1拡散領域は、前記第4ゲートに電気的に接続されていてもよい。
第15態様では、第3トランジスタを利用して第1拡散領域を実現できる。第4トランジスタは、光電変換部で生成された信号電荷を増幅して該信号電荷に対応する信号を生成するのに利用できる。
本開示の第16態様において、例えば、第14態様または第15態様に係る撮像装置では、
前記光電変換部は、画素電極と、対向電極と、前記画素電極と前記対向電極との間に配置された光電変換層と、を含んでいてもよく、
前記画素電極は、前記第1拡散領域および前記第1端子と電気的に接続されていてもよい。
第16態様の光電変換部は、光電変換部の一具体例である。
本開示の第17態様において、例えば、第14態様に係る撮像装置では、
前記光電変換部は、フォトダイオードであってもよく、
前記フォトダイオードは、前記第1拡散領域を含んでいてもよい。
第17態様の光電変換部は、光電変換部の一具体例である。
本開示の第18態様において、例えば、第14態様または15態様に係る撮像装置では、
前記第1画素は、第5トランジスタを有していてもよく、
前記光電変換部は、フォトダイオードであってもよく、
前記第5トランジスタを介して、前記フォトダイオードから前記第1拡散領域に前記信号電荷が転送されていてもよい。
第18態様の光電変換部は、光電変換部の一具体例である。
本開示の第19態様に係るカメラシステムは、
第1画素を備える撮像装置であって、
前記第1画素は、
入射光を信号電荷に変換する光電変換部と、
少なくとも露光の期間において前記光電変換部に電気的に接続されている第1端子と、第2端子と、を含む第1容量素子と、
第1ソースと第1ドレインとを含み、前記第1ソースおよび前記第1ドレインの一方は前記第2端子に電気的に接続され、前記第1ソースおよび前記第1ドレインの他方には直流電位が印加される第1トランジスタと、
を備える撮像装置と、
撮影モードに応じて前記第1トランジスタをオンまたはオフする制御回路と、
を備える。
第19態様は、撮影モードに応じて撮像装置の感度を変更するのに適している。
以下の実施形態では、2つの物体間の距離は、2つの物体を結ぶ最短の線分の長さを指す。
以下の実施形態では、ビアホールおよびその内部の導体をまとめて「ビア」と呼ぶ。
以下の実施形態では、「ノード」という用語を用いることがある。ノードは、電気回路における複数の要素間の電気的な接続部を意味し、該要素間の電気的な接続を担う配線などを含む概念である。
以下の実施形態では、第1、第2、第3・・・という序数詞を用いることがある。ある要素に序数詞が付されている場合に、より若番の同種類の要素が存在することは必須ではない。必要に応じて序数詞の番号を変更することができる。同一または類似の構成については同一の符号を付して重複する説明を省略する場合がある。
(第1の実施形態)
図1に、第1の実施形態に係る撮像装置の例示的な回路構成を、模式的に示す。図1に示す撮像装置101は、複数の画素11と周辺回路とを備える。複数の画素11は、半導体基板上に2次元に配列されることにより、感光領域を形成している。なお、感光領域を、画素領域と称してもよい。半導体基板は、その全体が半導体である基板に限定されない。半導体基板は、絶縁性基板と、この絶縁性基板上に設けられた半導体層とを含んでもよい。半導体層側の表面には感光領域が形成される。
図示する例では、複数の画素11は、行方向および列方向に配列されている。本明細書において、行方向および列方向とは、行および列がそれぞれ延びる方向をいう。図面中、紙面における垂直方向が列方向であり、水平方向が行方向である。複数の画素11は、1次元に配列されていてもよい。言い換えれば、撮像装置101は、ラインセンサであり得る。
画素11の各々は、電源配線22に接続されている。各画素11には、電源配線22を介して所定の電源電圧が供給される。後に詳しく説明するように、本実施形態の画素11の各々は、半導体基板に積層された光電変換層を有する光電変換部を含んでいる。また、図示するように、撮像装置101は、すべての光電変換部に同一の一定電圧を印加するための蓄積制御線17を有する。
画素11の各々は、リセット電圧線77にも接続されている。各画素11には、リセット電圧線77を介してリセット設定電圧Vrが供給される。
撮像装置101の周辺回路は、垂直走査回路16と、負荷回路19と、カラム信号処理回路20と、水平信号読み出し回路21と、を含む。垂直走査回路16を、行走査回路16と称してもよい。カラム信号処理回路20を、行信号蓄積回路20と称してもよい。水平信号読み出し回路21を、列走査回路と21と称してもよい。図示する構成において、カラム信号処理回路20および負荷回路19は、2次元に配列された画素11の列毎に配置されている。つまり、この例では、周辺回路は、複数のカラム信号処理回路20と、複数の負荷回路19とを含む。
垂直走査回路16は、アドレス信号線30およびリセット信号線26に接続されている。垂直走査回路16は、アドレス信号線30に所定の電圧を印加することにより、各行に配置された複数の画素11を行単位で選択する。これにより、選択された画素11の信号電圧の読み出しが実行される。
垂直走査回路16は、切替制御線75にも接続されている。後述するように、垂直走査回路16が切替制御線75を介して複数の画素11に所定の電圧を供給することにより、撮像装置101の感度を変更することができる。
後に詳しく説明するように、本開示では、画素11の各々は、画素内に1以上の容量素子を有する。本明細書において、「容量素子(capacitor)」は、誘電体を介して一対の端子が設けられた構造を意味する。誘電体は、典型的には絶縁体である。本明細書における「端子」は、金属から形成された端子に限定されず、ポリシリコン層などを広く含むように解釈される。本明細書における「端子」は、半導体基板の一部分であってもよい。
各列に配置された画素11は、各列に対応した垂直信号線18を介してカラム信号処理回路20に電気的に接続されている。垂直信号線18には、負荷回路19が電気的に接続されている。カラム信号処理回路20は、相関二重サンプリングに代表される雑音抑圧信号処理およびアナログ-デジタル変換(AD変換)などを行う。画素11の列に対応して設けられた複数のカラム信号処理回路20には、水平信号読み出し回路21が電気的に接続されている。水平信号読み出し回路21は、複数のカラム信号処理回路20から水平共通信号線23に信号を順次読み出す。
図2は、図1に示す画素11の、例示的な回路構成を示す。画素11は、光電変換部15と、信号検出回路SCと、感度切替回路GSCと、を含む。
光電変換部15は、入射光を信号電荷に変換する。光電変換部15は、本実施形態では、対向電極15aと画素電極15cとの間に光電変換層15bが挟まれた構造を有する。後に図面を参照して説明するように、光電変換層15bは、画素11が形成される半導体基板に積層されている。光電変換層15bは、有機材料またはアモルファスシリコンなどの無機材料から形成される。光電変換層15bは、有機材料から構成される層と無機材料から構成される層とを含んでいてもよい。典型的には、光電変換層15bは、膜形状を有する。
光電変換層15bの受光面側に、対向電極15aが設けられる。対向電極15aは、ITOなどの透明な導電性材料から形成される。光電変換層15bを介して対向電極15aに対向する側に画素電極15cが設けられる。画素電極15cは、光電変換層15bにおいて光電変換によって発生した信号電荷を収集する。画素電極15cは、アルミニウム、銅などの金属、金属窒化物、または、不純物がドープされることにより導電性が付与されたポリシリコンなどから形成される。
図示するように、対向電極15aは、蓄積制御線17に接続されており、画素電極15cは、電荷蓄積ノード(「フローティングディフュージョンノード」とも呼ばれる)44に接続されている。蓄積制御線17を介して対向電極15aの電位を制御することにより、光電変換によって生じた正孔-電子対のうち、正孔および電子のいずれか一方を画素電極15cによって収集することができる。信号電荷として正孔を利用する場合、画素電極15cよりも対向電極15aの電位を高くすればよい。以下では、信号電荷として正孔を利用する場合を例示する。例えば10V程度の電圧が、蓄積制御線17を介して対向電極15aに印加される。詳細については後述するように、電荷蓄積ノード44およびその電気的接続部によって電荷蓄積部が形成される。対向電極15aへの電圧印加により、信号電荷が電荷蓄積部に蓄積される。もちろん、信号電荷として電子を利用してもよい。
画素11が有する信号検出回路SCは、増幅トランジスタ34と、第1のリセットトランジスタ36とを含む。図2に例示する構成において、第1のリセットトランジスタ36のソースおよびドレインのうちの一方は、電荷蓄積ノード44に接続されている。具体的に、後述する図12および13を参照して説明する例では、第1のリセットトランジスタ36のソースおよびドレインのうちの一方は第1拡散領域44zを構成しており、第1拡散領域44zは、電荷蓄積ノード44に接続されている。第1のリセットトランジスタ36のソースおよびドレインのうちの他方は、リセット電圧線77に接続されている。
図2に戻って、増幅トランジスタ34のゲートは、電荷蓄積ノード44に接続されている。増幅トランジスタ34のゲートは、画素電極15cとの電気的な接続を有する。増幅トランジスタ34のソースおよびドレインの一方は、電源配線22に接続されており、他方は、アドレストランジスタ40を介して垂直信号線18に接続されている。増幅トランジスタ34のソースおよびドレインの一方は、増幅トランジスタ34がNチャンネルMOSである場合は、ドレインであり得る。図示の例では、電源配線22は、ソースフォロア電源である。増幅トランジスタ34と、図1に示した負荷回路19とによって、ソースフォロア回路が形成される。増幅トランジスタ34は、光電変換部15によって生成された信号を増幅する。
図示するように、画素11は、アドレストランジスタ40を含む。アドレストランジスタ40のソースまたはドレインは、増幅トランジスタ34のソースおよびドレインのうち、電源配線22に接続されない側に接続されている。アドレストランジスタ40のゲートは、アドレス信号線30に接続されている。図2に例示する構成では、アドレストランジスタ40は、信号検出回路SCの一部を構成している。
電荷蓄積部に蓄積された信号電荷の量に応じた電圧が増幅トランジスタ34のゲートに印加される。増幅トランジスタ34は、この電圧を増幅する。増幅トランジスタ34によって増幅された電圧が、信号電圧としてアドレストランジスタ40によって選択的に読み出される。
画素11が有する感度切替回路GSCは、第1容量素子71と、感度切替トランジスタ72と、を含む。第1容量素子71は、第1端子71aと、第2端子71bと、誘電体層と、を含む。感度切替トランジスタ72は、ゲートと、ソースと、ドレインと、を含む。
第1容量素子71では、誘電体層を介して第1端子71aおよび第2端子71bが設けられている。図2に例示する構成において、第1端子71aは、電荷蓄積ノード44に接続されている。第1端子71aは、光電変換部15に電気的に接続されている。具体的には、第1端子71aは、画素電極15cに電気的に接続されている。
感度切替トランジスタ72のソースおよびドレインのうちの一方は、第2端子71bに電気的に接続されている。感度切替トランジスタ72のソースおよびドレインのうちの他方には、直流電位が印加される。
上記の直流電位は、固定電位であってもよく、接地電位であってもよい。一方、直流電位は固定電位でなく、ある期間と別の期間とで直流電位の大きさは異なっていてもよい。「感度切替トランジスタ72のソースおよびドレインのうちの他方には直流電位が印加される」という表現は、このような場合も包含する概念である。
本実施形態では、感度切替トランジスタ72のソースおよびドレインのうちの他方は、固定電位VFに接続されている。具体的には、感度切替トランジスタ72のソースおよびドレインのうちの他方は、固定電位VFを有する固定電位部48に電気的に接続されている。固定電位部48は、第1容量素子71を介して電荷蓄積ノード44の電位の変動を抑制する機能を有する。
固定電位VFは、例えば、接地電位である。ここで、接地電位は、撮像装置101の接地電位である。このようにすれば、固定電位部48のインピーダンスを下げることができる。これにより、固定電位部48の上記機能を高めることができる。
別例では、直流電位は、リセット電圧線77の電位と同じ電位である。このようにすれば、リセット時において、第1容量素子71の第1端子71aの電位と第2端子71bの電位を同電位にできる。これにより、第1端子71aと第2端子71bの間に適正範囲を超える電圧がかかり難くなる。このことは、第1端子71aと第2端子71bの間のリーク電流を抑制する観点から有利である。また、このことは、第1容量素子71の信頼性を確保する観点から有利である。リセット電圧線77の電位は、例えば1V程度である。直流電位がリセット電圧線77の電位と同じ電位である場合において、これらの電位は、固定電位であってもよく、ある期間と別の期間とでその大きさが変更されてもよい。
複数の画素11のうちの1つを、便宜上、第1画素11と称することができる。第1画素11は、上述の光電変換部15と、第1容量素子71と、感度切替トランジスタ72と、を有していると言える。
なお、増幅トランジスタ34、第1のリセットトランジスタ36、アドレストランジスタ40および感度切替トランジスタ72の各々は、NチャンネルMOSであってもよいし、PチャンネルMOSであってもよい。これらの全てがNチャンネルMOSまたはPチャンネルMOSのいずれかに統一されている必要もない。以下では、増幅トランジスタ34、第1のリセットトランジスタ36、アドレストランジスタ40および感度切替トランジスタ72がNチャンネルMOSである場合を例示する。
(撮像装置101の動作の概略)
図2に例示する構成によれば、感度切替トランジスタ72のゲート電圧を適切に制御することにより、撮像装置101の感度を変更することが可能である。
本実施形態では、撮像装置101は、撮影モードに応じて感度切替トランジスタ72をオンまたはオフする制御回路を備える。このようにすれば、行毎に感度を変更できる。本実施形態では、図1に示す垂直走査回路16が、制御回路に対応する。ただし、撮像装置101は、制御回路として、垂直走査回路16とは異なる要素を備えていてもよい。また、全ての画素11の感度切替トランジスタ72を一括してオンまたはオフしてもかまわない。
本実施形態では、撮影モードは、第1モードと、第2モードとを含む。第2モードでの感度は、第1モードでの感度よりも低い。第1モードでは、感度切替トランジスタ72がオフである状態で、信号電荷が読み出される。第2モードでは、感度切替トランジスタ72がオンである状態で、信号電荷が読み出される。
上述のとおり、電荷蓄積部に蓄積された信号電荷の量に応じた電圧が、増幅トランジスタ34のゲートに印加される。増幅トランジスタ34は、この電圧を増幅する。アドレストランジスタ40は、増幅された電圧を信号電圧として読み出す。上述の信号電荷の読み出しは、アドレストランジスタ40による信号電圧の読み出しに対応する。
一具体例では、制御回路は、撮影モードが第1モードである期間において、読み出される信号電圧が第1閾値電圧を跨いで大きくなったときに、撮影モードを第1モードから第2モードに切り替える。制御回路は、撮影モードが第2モードである期間において、読み出される信号電圧が第2閾値電圧を跨いで小さくなったときに、撮影モードを第2モードから第1モードに切り替える。このようにすれば、照度が小さいときに撮影モードを第1モードに設定でき、照度が大きいときに撮影モードを第1モードに設定できる。第1閾値電圧と第2閾値電圧とは、同じであってもよく、異なっていてもよい。
本実施形態では、制御回路である垂直走査回路16が、切替制御線75を介して、感度切替トランジスタ72のゲートに所定の電圧を供給できる。ゲートにこの電圧が供給された期間において、感度切替トランジスタ72はオンである。ゲートにこの電圧が供給されていない期間において、感度切替トランジスタ72はオフである。
[フローティング制御による感度の変更]
感度切替トランジスタ72がオンである期間において、固定電位VFが、感度切替トランジスタ72を介して第2端子71bに供給される。この場合、第2端子71bの電位が固定されるので、第1容量素子71は、容量として見える。これに対し、感度切替トランジスタ72がオフである期間において、第2端子71bに固定電位VFは供給されない。この場合、第2端子71bはフローティング状態であるため、第1容量素子71は、容量として実質的に見えない。第1容量素子71を容量として見えるようにすることにより、感度を相対的に低くすることができる。反対に、第1容量素子71を容量として実質的に見えないようにすることにより、感度を相対的に高くすることができる。つまり、第2端子71bをフローティング状態にするか否かを制御することにより、感度を変更できる。この制御を、フローティング制御と称することができる。
以下、第1容量素子71が容量として見える状態と実質的に見えない状態について、詳細に説明する。第1容量素子71の容量値を、Cxと定義する。第1容量素子71に蓄積された信号電荷の量を、Qxと定義する。第1容量素子71の第1端子71aと第2端子71bの間の電圧を、Vxと定義する。このとき、Cx=Qx/Vxの関係式が成立する。感度切替トランジスタ72がオフである期間において、第2端子71bには直流電位が印加されず、第2端子71bはフローティング状態にあり、第2端子71bには電荷は実質的に蓄積されない。この期間では、Qx≒0であるため、Cx=Qx/Vx≒0である。この状態が、第1容量素子71が容量として実質的に見えない状態である。一方、感度切替トランジスタ72がオンである期間において、第2端子71bには直流電位が印加される。この期間では、第1容量素子71が容量としての特性を示していると言える程度に第2端子71bに電荷が蓄積される。この状態が、第1容量素子71が容量として見える状態である。
別の言い方をすると、感度切替トランジスタ72および第1端子71aが採り得る状態は、第1状態と、第2状態と、を含む。第1状態において、感度切替トランジスタ72はオフ状態であり、第1端子71aはフローティング状態である。第2状態において、感度切替トランジスタ72はオン状態であり、感度切替トランジスタ72を介して第2端子71bに直流電位が供給されている。
仮に、先行技術の撮像装置に倣い、感度切替トランジスタ72および固定電位部48を省略し、固定された2種類の電圧を選択的に第2端子71bに供給できるようにしたとする。そのようにした場合、感度を調整できる幅は限定的である。具体的には、この場合には、Vxを2種類から選択することでCxを変化させることはできる。しかし、このようにしても、Cxをゼロにすることはできない。また、Vxが採り得る値の範囲は、限定的である。このため、Cx=Qx/Vxの関係式から理解されるように、Cxが採り得る値の範囲も限定的である。このことは、感度を調整できる幅が限定的であることを意味する。
これに対し、上述のフローティング制御によれば、感度を大幅に調整できる。具体的には、上述のフローティング制御によれば、Qx≒0にでき、従ってCx≒0にできる。これにより、感度の大幅な調整が可能となる。以上の理由で、図2に示す感度切替回路GSCは、感度の調整に適している。
上述の説明から理解されるように、第1容量素子71と感度切替トランジスタ72との間のノード47は、フローティング状態にも非フローティング状態にもなり得る。
[高飽和化]
感度切替トランジスタ72と第1容量素子71の組み合わせは、感度を制御するだけではなく、電荷蓄積部に蓄積することができる信号電荷の最大量(飽和電荷量)を大きくする(すなわち、高飽和化する)ことができる。
第1容量素子71の容量値Cx、第1容量素子71に蓄積された信号電荷の量Qx、第1容量素子71の第1端子71aと第2端子71bの間の電圧Vxについて、前述のとおりCx=Qx/Vxの関係式が成立する。すなわち、Qx=Cx×Vxの関係式が成立する。
感度切替トランジスタ72がオンである期間において、第2端子71bには直流電位が印加される。この期間では、第1容量素子71が、容量としての特性を示す。
本実施形態の一例においては、光電変換部15が、第1容量素子71の第1端子71aに電気的に接続される。よって、光電変換部15で生成された信号電荷の一部をQxとして第1容量素子71に蓄積することができる。すなわち、光電変換部15が第1容量素子71に電気的に接続される場合は、光電変換部15が第1容量素子71に電気的に接続されない場合に比べて、電荷蓄積部に蓄積できる信号電荷の最大量をQx=Cx×Vx分、大きくとることができる。
本実施形態によると、高照度のもとで蓄積できる信号電荷の最大量(飽和電荷量)を大きくとることができため、従来技術で課題となる被写体の明るい箇所、例えば明るい青空などが真っ白になる現象(白飛び)を改善することができる。また、信号ノイズ比S/Nの点においても信号電荷の最大量を大きくとることは有利である。
電荷蓄積部に蓄積される信号電荷をSxと定義し、光ショットノイズをNxと定義すると、Nx=√Sxと表すことができる。すなわち信号ノイズ比S/N=Sx/√Sx=√Sxと表すことができるため、信号電荷Sxの最大量を大きくとることでS/Nを大きくすることができる。
前記のとおり、本実施形態の一例においては、光電変換部15と第1容量素子71を電気的に接続することにより、電荷蓄積部に蓄積することができる信号電荷の最大量(飽和電荷量)を大きくとることができ、白飛びやS/Nを改善することができる。
[リーク電流の低減]
仮に、第1容量素子71および感度切替トランジスタ72の接続が図2とは反対であり、固定電位部48から電荷蓄積ノード44に向かって順に第1容量素子71および感度切替トランジスタ72が接続されているとする。この接続がなされた状態を、図3に示す。図3に示す比較例において、第1容量素子71と感度切替トランジスタ72の間の部分は、電位が固定されていないフローティング部49である。感度切替トランジスタ72がオフである期間において、第1容量素子71には、感度切替トランジスタ72がオンであるときに流入した信号電荷が蓄積されていることがある。第1容量素子71に信号電荷が蓄積されているときに感度切替トランジスタ72をオンすると、大きなリーク電流が感度切替トランジスタ72のドレイン・ソース間を流れることがある。また、そのリーク電流が収束するまでに時間がかかることがある。そのようなリーク電流は、画質を低下させるおそれがある。なお、この文脈において、リーク電流は、光電変換による信号電荷の生成をその発生原因としない電流を指す。
これに対し、図2に示す感度切替回路GSCでは、大きなリーク電流が感度切替トランジスタ72のドレイン・ソース間を流れ難い。また、感度切替トランジスタ72のドレインまたはソースに固定電位VFが供給された状態が維持されるため、感度切替トランジスタ72をオンする際に感度切替トランジスタ72のドレイン・ソース間でリーク電流が発生したとしても、リーク電流はすぐに収束する。このため、感度切替トランジスタ72をオンする際のリーク電流に伴う画質の低下が生じ難い。このため、図2に示す感度切替回路GSCは、リーク電流に伴うノイズの増加を抑制し、高いダイナミックレンジを得るのに適している。
[小型化]
感度切替トランジスタ72と第1容量素子71の組み合わせは、画素の大幅な大型化を招くことなく設けることができる。つまり、感度切替回路GSCの採用は、撮像装置101の小型化の観点から有利である。
次に、図面を参照しながら、撮像装置101の動作の一例を説明する。
まず、第1モードにおける撮像装置101の動作の概略を説明する。上述のとおり、第1モードは、感度が相対的に高いモードである。第1モードは、低照度のもとでの撮像に適したモードである。低照度のもとでは、感度が高いと有益である。
図4は、第1モードにおけるトランジスタの動作の一例を説明するためのタイミングチャートである。図4において、ADD、RST1およびGCTは、それぞれ、アドレストランジスタ40のゲート電圧、第1のリセットトランジスタ36のゲート電圧および感度切替トランジスタ72のゲート電圧の変化の一例を模式的に示す。図4に示す例では、時刻t0において、アドレストランジスタ40、第1のリセットトランジスタ36および感度切替トランジスタ72は、いずれもオフである。簡単のため、以下では、電子シャッタの動作の説明を省略する。
まず、時刻t1において、アドレス信号線30の電位を制御することにより、アドレストランジスタ40をオンにする。このとき、電荷蓄積部に蓄積されている信号電荷の読み出しが行われる。
次に、時刻t2において、リセット信号線26の電位を制御することにより、第1のリセットトランジスタ36をオンにする。これにより、リセット電圧線77から電荷蓄積部にリセット設定電圧Vrが供給され、電荷蓄積部の電位がリセットされる。リセット設定電圧Vrは、例えば、1Vである。リセット設定電圧Vrは、増幅トランジスタ34の閾値Vtによっては0Vでもよい。ここで、閾値Vtは、増幅トランジスタ34にドレイン電流が流れ始めるときのゲート・ソース間電圧を指す。
次に、時刻t3において、第1のリセットトランジスタ36をオフにする。以下では、時刻t2において第1のリセットトランジスタ36をオンしてから第1のリセットトランジスタ36をオフにするまでの期間を「リセット期間」と呼ぶことがある。リセット期間は、図4では、時刻t2から時刻t3までの期間である。図4中、リセット期間を矢印Rstにより模式的に示す。
次に、時刻t4において、露光を開始する。図示する例では、第1のリセットトランジスタ36がオフにされてから露光が開始されるまでの間に、タイムラグがある。ただし、第1のリセットトランジスタ36をオフにすると同時に露光を開始してもよい。
図4中、露光の期間を矢印Expにより模式的に示す。露光の期間において所定のタイミングで、リセット電圧の読み出しが行われる。このタイミングは、時刻t5に対応する。なお、リセット電圧の読み出しに要する時間は短時間であるので、アドレストランジスタ40のオン状態が継続したままでリセット電圧の読み出しが実行されても構わない。
時刻t1と時刻t2の間において読み出された信号と、時刻t5において読み出された信号との差分をとることにより、固定ノイズを除去した信号が得られる。このようにして、固定ノイズが除去された信号が得られる。
第1モードでは、切替制御線75から感度切替トランジスタ72のゲートに電圧が供給されない。ゲート電圧はLowレベルに維持され、感度切替トランジスタ72はオフ状態に維持される。こうして、第1容量素子71が容量として実質的に見えない状態が維持され、感度が相対的に高い状態が維持される。
次に、図5を参照しながら、第2モードにおける撮像装置101の動作の概略を説明する。上述のとおり、第2モードは、感度が相対的に低いモードである。第2モードは、高照度のもとでの撮像に適したモードである。高照度のもとでは、感度が低いと有益である。以下では、第1モードと重複する説明は、省略することがある。
図5は、第2モードにおけるトランジスタの動作の一例を説明するためのタイミングチャートである。第2モードでは、切替制御線75から感度切替トランジスタ72のゲートに電圧が供給される。ゲート電圧はHighレベルに維持され、感度切替トランジスタ72はオン状態に維持される。こうして、第1容量素子71が容量として見える状態が維持され、感度が相対的に低い状態が維持される。
第1の実施形態に、種々の改変を加えることができる。一変形例では、図6に示すように、画素11は、オーバーフロートランジスタ39を有する。オーバーフロートランジスタ39のソースおよびドレインの一方とゲートとは、電荷蓄積ノード44に接続されている。オーバーフロートランジスタ39のソースおよびドレインの他方は、電荷回収線29に接続されている。電荷蓄積部に蓄積された信号電荷の量が所定の大きさを超えて電荷蓄積部の電位が所定の電位を超えると、オーバーフロートランジスタ39はオンする。これにより、電荷蓄積部における過剰な信号電荷が、オーバーフロートランジスタ39のソースおよびドレインを介して電荷回収線29へと排出される。
以下、他のいくつかの実施形態について説明する。以下では、既に説明した実施形態とその後に説明される実施形態とで共通する要素には同じ参照符号を付し、それらの説明を省略することがある。各実施形態に関する説明は、技術的に矛盾しない限り、相互に適用されうる。技術的に矛盾しない限り、各実施形態は、相互に組み合わされてもよい。
(第2の実施形態)
図7に、第2の実施形態に係る撮像装置201の例示的な回路構成を、模式的に示す。
撮像装置201の周辺回路は、反転増幅器24を含む。図示する構成において、反転増幅器24は、2次元に配列された画素12の列毎に配置されている。つまり、この例では、周辺回路は、複数の反転増幅器24を含む。
第2の実施形態でも、垂直走査回路16は、アドレス信号線30に所定の電圧を印加することにより、各行に配置された複数の画素12を行単位で選択する。第2の実施形態では、これにより、選択された画素12の信号電圧の読み出しと、後述する画素電極15cのリセットとが実行される。
図示する例では、垂直走査回路16は、フィードバック制御線28および制御線32にも接続されている。後述するように、垂直走査回路16がフィードバック制御線28に所定の電圧を印加することにより、画素12の出力を負帰還させるフィードバック回路を形成することができる。また、垂直走査回路16は、制御線32を介して複数の画素12に所定の電圧を供給することができる。
図7に例示する構成では、複数の電源配線22が各列に対応して設けられている。各列の電源配線22は、その列の画素12に接続されている。
図7に例示する構成では、複数の反転増幅器24が各列に対応して設けられている。反転増幅器24の負側の入力端子は、対応する垂直信号線18に接続されている。反転増幅器24の正側の入力端子には、所定の電圧(例えば1Vまたは1V近傍の正電圧)Vrefが供給される。また、反転増幅器24の出力端子は、各列に対応して設けられたフィードバック線25を介して、その反転増幅器24の負側の入力端子との接続を有する複数の画素12に接続されている。反転増幅器24は、画素12からの出力を負帰還させるフィードバック回路の一部を構成する。反転増幅器24をフィードバックアンプと呼んでもよい。反転増幅器24は、反転増幅利得を変化させるためのゲイン調整端子24aを含む。反転増幅器24の動作は後述する。
図8は、図7に示す画素12の、例示的な回路構成を示す。
画素12は、第2容量素子41および第3容量素子42が直列に接続された容量回路45を含む。図示する構成において、第3容量素子42は、第2容量素子41よりも大きな容量値を有する。図8に例示する構成において、第1のリセットトランジスタ36のソースおよびドレインのうちの一方、および、第2容量素子41の一方の電極は、電荷蓄積ノード44に接続されている。つまり、これらは、画素電極15cとの電気的な接続を有する。
第1のリセットトランジスタ36のソースおよびドレインのうちの他方、および、第2容量素子41の他方の電極は、第3容量素子42の一方の電極に接続されている。つまり、この例では、第2容量素子41は、第1のリセットトランジスタ36に並列接続されている。第2容量素子41と、第1のリセットトランジスタ36とを並列接続することにより、電荷蓄積ノード44に対するトランジスタ接合リークを低減し得る。したがって、暗電流を低減し得る。以下では、第2容量素子41と第3容量素子42との接続点を含むノードを、リセットドレインノード46と呼ぶことがある。
第3容量素子42の端子のうち、リセットドレインノード46に接続されていない方の端子は、制御線32に接続されている。制御線32は、この端子の電位の制御に用いられる。制御線32の電位は、例えば0V(基準電位)に設定される。制御線32の電位は、撮像装置201の動作時において固定されている必要はない。例えば、垂直走査回路16からパルス電圧が供給されてもよい。後述するように、制御線32は、電荷蓄積ノード44の電位の制御に利用可能である。もちろん、撮像装置201の動作時において、制御線32の電位が固定されていてもよい。
図8に例示する構成では、画素12は、ソースおよびドレインの一方がリセットドレインノード46に接続され、他方がフィードバック線25に接続された第2のリセットトランジスタ38を含んでいる。つまり、図示する構成では、第1のリセットトランジスタ36のソースおよびドレインのうちのリセットドレインノード46に接続されている側と、フィードバック線25とが、第2のリセットトランジスタ38を介して接続されている。第2のリセットトランジスタ38のゲートは、フィードバック制御線28に接続されている。後に詳しく説明するように、フィードバック制御線28の電圧を制御することにより、信号検出回路SCの出力をフィードバックさせるフィードバック回路FCを形成することができる。この例のフィードバックは、信号検出回路SCの出力の負帰還が行われる。
なお、第2のリセットトランジスタ38は、NチャンネルMOSであってもよいし、PチャンネルMOSであってもよい。第2のリセットトランジスタ38と他のトランジスタとがNチャンネルMOSまたはPチャンネルMOSのいずれかに統一されている必要もない。以下では、第2のリセットトランジスタ38がNチャンネルMOSである場合を例示する。
(撮像装置201の動作の概略)
次に、図面を参照しながら、撮像装置201の動作の一例を説明する。以下に説明するように、図8に例示する構成によれば、第1のリセットトランジスタ36および第2のリセットトランジスタ38のゲート電圧を適切に制御することにより、感度の異なる複数の撮影モードを切り替えることが可能である。
第1の実施形態と同様、撮影モードは、第1モードと、第2モードとを含む。第1モードは、比較的高い感度で撮像が可能なモードである。第2モードは、比較的低い感度で撮像が可能なモードである。
まず、第1モードにおける撮像装置201の動作の概略を説明する。上述のとおり、第1モードは、感度が相対的に高いモードである。第1モードは、低照度のもとでの撮像に適したモードである。低照度のもとでは、感度が高いと有益である。
図9は、第1モードにおけるトランジスタの動作の一例を説明するためのタイミングチャートである。図9において、RST2およびGCNTは、それぞれ、第2のリセットトランジスタ38のゲート電圧および反転増幅器24のゲイン調整端子24aに印加される電圧の変化の一例を模式的に示す。図9に示す例では、時刻t0において、第2のリセットトランジスタ38は、オフである。また、反転増幅器24のゲイン調整端子24aの電圧は、ある所定の値である。
まず、時刻t1において、アドレス信号線30の電位を制御することにより、アドレストランジスタ40をオンにする。このとき、電荷蓄積部に蓄積されている信号電荷の読み出しが行われる。
次に、時刻t2において、リセット信号線26およびフィードバック制御線28の電位を制御することにより、第1のリセットトランジスタ36および第2のリセットトランジスタ38をオンにする。これにより、電荷蓄積ノード44とフィードバック線25とが第1のリセットトランジスタ36および第2のリセットトランジスタ38を介して接続され、信号検出回路SCの出力を負帰還させるフィードバック回路FCが形成される。リセットドレインノード46とフィードバック線25との間に第2のリセットトランジスタ38を介在させることにより、第2のリセットトランジスタ38によって選択的にフィードバック回路FCを形成して光電変換部15の信号をフィードバックさせることができる。
この例では、フィードバック回路FCの形成は、フィードバック線25を共有する複数の画素12のうちの1つに対して実行される。アドレストランジスタ40のゲート電圧の制御により、フィードバック回路FCの形成の対象となる画素12を選択し、所望の画素12に対して、後述するリセットおよび/またはノイズキャンセルを実行し得る。
ここでは、フィードバック回路FCは、増幅トランジスタ34、反転増幅器24および第2のリセットトランジスタ38を含む負帰還増幅回路である。時刻t1においてオンとされたアドレストランジスタ40は、増幅トランジスタ34の出力をフィードバック回路FCに対する入力として供給する。
電荷蓄積ノード44とフィードバック線25とが電気的に接続されることにより、電荷蓄積部がリセットされる。このとき、信号検出回路SCの出力が負帰還されることにより、垂直信号線18の電圧が、反転増幅器24の正側の入力端子に印加された電圧Vrefに収束する。つまり、この例では、リセットにおける基準電圧は、電圧Vrefである。図8に例示する構成においては、電源電圧(例えば3.3V)と接地(0V)との範囲内で電圧Vrefを任意に設定できる。言い換えれば、リセットにおける基準電圧として、一定の範囲内であれば任意の電圧を利用できる。例えば、リセットにおける基準電圧として、電源電圧以外の電圧を利用できる。
また、時刻t2において、反転増幅器24のゲイン調整端子24aの電位を制御し、反転増幅器24のゲインを低下させる。反転増幅器24において、ゲインGと帯域Bの積G×Bは一定であるため、ゲインGを低下させると帯域Bは広くなる。このため、負帰還増幅回路における、上述した収束を速めることが可能となる。帯域Bが広くなるとは、カットオフ周波数が高くなることを指す。
次に、時刻t3において、第1のリセットトランジスタ36をオフにする。以下では、時刻t2において第1のリセットトランジスタ36および第2のリセットトランジスタ38をオンしてから第1のリセットトランジスタ36をオフにするまでの期間を「リセット期間」と呼ぶことがある。リセット期間は、図9では、時刻t2から時刻t3までの期間である。図9中、リセット期間を矢印Rstにより模式的に示す。時刻t3において第1のリセットトランジスタ36をオフすることによりkTCノイズが発生する。そのため、リセット後における電荷蓄積部の電圧にkTCノイズが加わる。
図8を参照すればわかるように、第2のリセットトランジスタ38がオンである間は、フィードバック回路FCが形成された状態が継続している。そのため、時刻t3において第1のリセットトランジスタ36をオフにすることによって生じたkTCノイズが、フィードバック回路FCの利得をAとすると、1/(1+A)の大きさまでキャンセルされる。
この例では、第1のリセットトランジスタ36をオフする直前(ノイズキャンセル開始の直前)における垂直信号線18の電圧は、反転増幅器24の負側の入力端子に印加された電圧Vrefとほぼ等しい。このように、ノイズキャンセル開始時における垂直信号線18の電圧をノイズキャンセル後の目標電圧Vrefに近づけておくことにより、比較的短い時間でkTCノイズをキャンセルすることができる。以下では、第1のリセットトランジスタ36をオフしてから第2のリセットトランジスタ38をオフにするまでの期間を「ノイズキャンセル期間」と呼ぶことがある。ノイズキャンセル期間は、図9では、時刻t3から時刻t4までの期間である。図9中、ノイズキャンセル期間を矢印Nclにより模式的に示す。
また、時刻t3において、反転増幅器24のゲインは、低下させられた状態にある。このため、ノイズキャンセル期間の初期においては、高速に、ノイズのキャンセルを行うことができる。
続いて、時刻t3’において、反転増幅器24のゲイン調整端子24aの電位を制御し、反転増幅器24のゲインを高くする。これにより、ノイズレベルをより低下させる。この時、ゲインGと帯域Bの積G×Bは一定であるため、ゲインGを高めることにより、帯域Bは狭くなる。つまり、負帰還増幅回路における収束に時間を要する。しかし、t3~t3’の間において、既に垂直信号線18の電圧を収束レベル付近に制御しているため、収束すべき電圧の幅は小さくなっており、帯域が狭くなることによる収束時間の増大を抑制することができる。なお、帯域Bは狭くなるとは、カットオフ周波数が低くなることを指す。
このように、第2の実施形態によれば、リセットトランジスタをオフすることによって生じるkTCノイズを縮小し、かつ、発生したkTCノイズを比較的短い時間でキャンセルすることが可能である。
次に、時刻t4において、第2のリセットトランジスタ38をオフにし、所定の期間、露光を実行する。時刻t4において第2のリセットトランジスタ38をオフすることにより、kTCノイズが発生する。このとき電荷蓄積部の電圧に加わるkTCノイズの大きさは、画素12中に第2容量素子41および第3容量素子42を設けず、第2のリセットトランジスタ38を電荷蓄積ノード44に直接接続した場合のおおよそ(Cfd/C2)1/2×(C1/(C1+Cfd))倍である。上記の式中、Cfd、C1およびC2は、それぞれ、電荷蓄積ノード44の容量値、第2容量素子41の容量値および第3容量素子42の容量値を表す。なお、式中の「×」は乗算を表す。このように、第3容量素子42の容量値C2が大きいほど、発生するノイズ自体が小さく、第2容量素子41の容量値C1が小さいほど、減衰率が大きい。したがって、第2の実施形態によれば、第2容量素子41の容量値C1および第3容量素子42の容量値C2を適切に設定することにより、第2のリセットトランジスタ38をオフすることによって生じるkTCノイズを十分に縮小することが可能である。
図9中、露光の期間を矢印Expにより模式的に示す。露光の期間において所定のタイミングで、kTCノイズがキャンセルされたリセット電圧の読み出しが行われる。このタイミングは、時刻t5に対応する。なお、リセット電圧の読み出しに要する時間は短時間であるので、アドレストランジスタ40のオン状態が継続したままでリセット電圧の読み出しが実行されても構わない。
時刻t1と時刻t2の間において読み出された信号と、時刻t5において読み出された信号との差分をとることにより、固定ノイズを除去した信号が得られる。このようにして、kTCノイズおよび固定ノイズが除去された信号が得られる。
なお、第1のリセットトランジスタ36および第2のリセットトランジスタ38がオフとされた状態において、第3容量素子42は、第2容量素子41を介して電荷蓄積ノード44に接続されている。ここで、第2容量素子41を介さずに電荷蓄積ノード44と第3容量素子42とを直接に接続した場合を想定する。この場合において、第3容量素子42を直接に接続したときにおける、信号電荷の蓄積領域全体の容量値は、(Cfd+C2)である。つまり、第3容量素子42が比較的大きな容量値C2を有すると、信号電荷の蓄積領域全体の容量値も大きな値となるので、高い変換ゲイン(高いSN比といってもよい)が得られない。そこで、本開示の実施形態では、第2容量素子41を介して第3容量素子42を電荷蓄積ノード44に接続している。このような構成における、信号電荷の蓄積領域全体の容量値は、おおよそ(Cfd+(C1C2)/(C1+C2))と表される。ここで、第2容量素子41が比較的小さな容量値C1を有し、かつ、第3容量素子42が比較的大きな容量値C2を有する場合、信号電荷の蓄積領域全体の容量値は、おおよそ(Cfd+C1)となる。すなわち、信号電荷の蓄積領域全体の容量値の増加は小さい。このように、比較的小さな容量値を有する第2容量素子41を介して第3容量素子42を電荷蓄積ノード44に接続することにより、変換ゲインの低下を抑制することが可能である。
第1モードでは、切替制御線75から感度切替トランジスタ72のゲートに電圧が供給されない。ゲート電圧はLowレベルに維持され、感度切替トランジスタ72はオフ状態に維持される。こうして、第1容量素子71が容量として実質的に見えない状態が維持され、感度が相対的に高い状態が維持される。
次に、図10を参照しながら、第2モードにおける撮像装置201の動作の概略を説明する。上述のとおり、第2モードは、感度が相対的に低いモードである。第2モードは、高照度のもとでの撮像に適したモードである。高照度のもとでは、感度が低いと有益である。以下では、第1モードと重複する説明は、省略することがある。
図10は、第2モードにおけるトランジスタの動作の一例を説明するためのタイミングチャートである。第2モードでは、切替制御線75から感度切替トランジスタ72のゲートに電圧が供給される。ゲート電圧はHighレベルに維持され、感度切替トランジスタ72はオン状態に維持される。こうして、第1容量素子71が容量として見える状態が維持され、感度が相対的に低い状態が維持される。
なお、上記のように、第2モードでは、第1容量素子71が容量として見える。このため、第1モードで行ったC1、C2およびCfdを用いた定量的な議論は、第2モードにおいては、第1容量素子71を考慮したものに変更される。
(第3の実施形態)
図11は、第3の実施形態に係る撮像装置における画素13の、例示的な回路構成を模式的に示す。図11に例示するように、第3の実施形態の撮像装置は、画素13の各列に反転増幅器24の代わりに切替回路50が設けられている点で、第2の実施形態の撮像装置201と異なる。このため、第3の実施形態に係る撮像装置の各列を構成している複数の画素13において、フィードバック線25は、画素13間を接続していない。
各画素13において、フィードバック線25は、第2のリセットトランジスタ38のソースまたはドレインのうち、リセットドレインノード46に接続されていない側と接続されている。アドレストランジスタ40は、増幅トランジスタ34のソースまたはドレインの一方とフィードバック線25との間に設けられている。アドレストランジスタ40のフィードバック線25に接続されたソースまたはドレインは、垂直信号線18に接続されている。以下、第2の実施形態の撮像装置201と異なる点を主として説明する。
切替回路50は、電源配線22に並列に接続されたスイッチ素子51、51’と、垂直信号線18に並列に接続されたスイッチ素子52’、52とを含む。スイッチ素子51、51’はそれぞれ、電源電圧(AVDD)および基準電位(AVSS)に接続される。また、スイッチ素子52’、52はそれぞれ、定電流源27’、27を介して、電源電圧(AVDD)および基準電位(AVSS)に接続される。
画素13において、信号読み出し時には、アドレストランジスタ40のゲートにアドレス信号線30を介して電圧を印加することによって各列の画素13の1つを選択する。また、切替回路50のスイッチ素子51およびスイッチ素子52をオンにすることによって、例えば、増幅トランジスタ34からアドレストランジスタ40へ向かう向きに定電流源27から電流が流れ、増幅トランジスタ34で増幅された電荷蓄積部の電位が検出される。
一方、リセット動作時には、切替回路50のスイッチ素子51’およびスイッチ素子52’をオンにすることによって、アドレストランジスタ40および増幅トランジスタ34には信号読み出し時とは逆向きの電流が流れる。これにより増幅トランジスタ34、アドレストランジスタ40、フィードバック線25、第2のリセットトランジスタ38および第1のリセットトランジスタ36を含むフィードバック回路FCが構成される。この時、アドレストランジスタ40および増幅トランジスタ34がカスコード接続されているため、大きなゲインを得ることができる。そのため、フィードバック回路FCは、大きな利得でノイズキャンセルを行うことができる。
本実施形態の撮像装置は、第2の実施形態と同様に、kTCノイズを低減することが可能である。
また、本実施形態の撮像装置によれば、反転増幅器24を備えておらず、アドレストランジスタ40および増幅トランジスタ34は、信号検出回路SCと、フィードバック回路FCのアンプとを兼ねている。このため、撮像装置の回路を構成する面積を小さくすることができる。また、撮像装置の消費電力を低減することができる。さらに、カスコード接続によって大きなゲインを得ることができるため、第2容量素子41および第3容量素子42の容量が小さい場合でも、kTCノイズを低減することが可能となる。
(垂直信号線18およびフィードバック線25の数)
図1および図7では、列ごとに1本の垂直信号線18が設けられている。しかし、列ごとに複数の垂直信号線18が設けられることもあり得る。例えば、感光領域においてベイヤー配列の画素アレイが構成されている場合、各列において、互いに異なる2種類の色の画素が互い違いに並ぶ。各列において、ある色の画素で読み出された信号を流すための1または複数の垂直信号線18を設け、別の色の画素で読み出された信号を流すための1または複数の垂直信号線18を設けることが考えられる。また、図7では、列ごとに1本のフィードバック線25が設けられている。しかし、同様に、列ごとに複数のフィードバック線25が設けられることもあり得る。
列ごとに複数の垂直信号線18が設けられている場合、1つの画素を複数の垂直信号線18が通過することもあり得る。同様に、列ごとに複数のフィードバック線25が設けられている場合、1つの画素を複数のフィードバック線25が通過することもあり得る。
以下で説明する図12から図28は、1つの画素を2本の垂直信号線18および2本のフィードバック線25が通過する例を示す。2本の垂直信号線18の一方を垂直信号線18jと表記し、他方を垂直信号線18kと表記する。2本のフィードバック線25の一方をフィードバック線25jと表記し、他方をフィードバック線25kと表記する。ただし、1つの画素を通る垂直信号線18の数は、1本であってもよく、3本以上であってもよい。1つの画素を通るフィードバック線25の数についても同様である。
上述の説明と同様、図12から図28を参照して説明する画素を、便宜上、第1画素と称することができる。
(画素の構造の第1の例)
第2および第3の実施形態に適用可能な画素の構造の第1の例を、図12から図17に模式的に示す。
図12から図17に示す画素には、第1隣接画素と第2隣接画素とが隣接している。第1隣接画素および第2隣接画素の位置は、図12から図17に示されている。
第1の例の第1容量素子71は、MOM構造を有する。MOM構造は、金属または金属化合物から形成された2つの電極の間に酸化物から形成された誘電体が設けられた構造を指す。MOM構造を有する容量素子では、配線間の寄生容量が容量素子の容量として利用される。
第1の例の第3容量素子42は、MIM(Metal-Insulator-Metal)構造を有する。MIM構造は、金属または金属化合物から形成された2つの電極の間に誘電体が挟まれた構造を指す。
図12に、第1の例の画素の、半導体基板2の厚さ方向に平行な断面を模式的に示す。図12に示すように、半導体基板2と、絶縁層4と、光電変換部15とが、この順に積層されている。絶縁層4では、配線領域Mと、第3容量素子42とが設けられている。第3容量素子42は、配線領域Mと半導体基板2との間に設けられている。ただし、第3容量素子42は、配線領域Mと光電変換部15との間に設けられていてもよい。配線領域Mは、配線層M1と、配線層M2と、配線層M3と、を含む。配線層M1と、配線層M2と、配線層M3とは、半導体基板2の厚さ方向についてこの順に設けられている。この例では、配線層の数は3つである。ただし、配線層の数は、1つであってもよく、2つであってもよく、4つ以上であってもよい。
図12に示すように、配線層M1は、シールド配線81aと、端子配線71a1と、端子配線71b1と、シールド配線83aと、を含む。配線層M2は、シールド配線81bと、垂直信号線18jと、シールド配線84bと、FD配線44bと、シールド配線85bと、垂直信号線18kと、シールド配線82bと、端子配線71a2と、端子配線71b2と、端子配線71a3と、端子配線71b3と、シールド配線83bと、を含む。配線層M3は、シールド配線81cと、フィードバック線25jと、シールド配線84cと、FD配線44cと、シールド配線85cと、フィードバック線25kと、シールド配線82cと、端子配線71a4と、端子配線71b4と、端子配線71b5と、シールド配線83cと、を含む。
第1の例の第1容量素子71では、第1端子71aは、端子配線71a1と、端子配線71a2と、端子配線71a3と、端子配線71a4と、を含む。ただし、これらの配線の各々は、その一部のみが第1端子71aに属していてもよい。端子配線71a1、端子配線71a2、端子配線71a3および端子配線71a4は、複数のビアによって接続されている。第2端子71bは、端子配線71b1と、端子配線71b2と、端子配線71b3と、端子配線71b4と、端子配線71b5と、を含む。ただし、これらの配線の各々は、その一部のみが第2端子71bに属していてもよい。端子配線71b1、端子配線71b2、端子配線71b3、端子配線71b4および端子配線71b5は、複数のビアによって接続されている。誘電体層は、半導体基板2上に設けられた絶縁層4を構成する酸化物絶縁体の一部である。
シールド配線81a、シールド配線81bおよびシールド配線81cは、複数のビアによって接続されている。シールド配線84bおよびシールド配線84cは、ビアによって接続されている。シールド配線85bおよびシールド配線85cは、ビアによって接続されている。シールド配線82bおよびシールド配線82cは、ビアによって接続されている。シールド配線83a、シールド配線83bおよびシールド配線83cは、複数のビアによって接続されている。
なお、図12において、端子配線71a4は2つの四角で模式的に表されており、2つの四角の上には点線が示されている。点線は、これら2つの四角で示された領域が電気的に接続されていることを表している。これらの領域が電気的に接続されていることは、図17から理解され得る。図16,17などの点線が表すところも同様である。
なお、図12において、太い矢印は、矢印の端部の構成間で電磁的なシールドがなされていることを意味している。
図13に、半導体基板2の厚さ方向に平行に観察したときの、増幅トランジスタ34と、アドレストランジスタ40と、第1のリセットトランジスタ36と、第2のリセットトランジスタ38と、感度切替トランジスタ72と、の配置を模式的に示す。トランジスタ34,40,36,38および72は、半導体基板2に設けられている。
図13では、配線領域Mに設けられたシールド配線81c,82cおよび83cも示されている。半導体基板2の厚さ方向に平行に観察したとき、増幅トランジスタ34と、アドレストランジスタ40と、第1のリセットトランジスタ36と、第2のリセットトランジスタ38とは、シールド配線81cとシールド配線82cとの間に設けられている。半導体基板2の厚さ方向に平行に観察したとき、感度切替トランジスタ72は、シールド配線82cとシールド配線83cとの間に設けられている。
図14に、半導体基板2の厚さ方向に平行に観察したときの、第3容量素子42を示す。
図15に、半導体基板2の厚さ方向に平行に観察したときの、配線層M1を示す。配線層M1において、シールド配線81aと、端子配線71a1と、端子配線71b1と、シールド配線83aとは、この順に並んでいる。
シールド配線81aは、端子配線71a1と第1隣接画素との間に配置されているため、端子配線71a1と第1隣接画素との間のカップリングを抑制し得る。シールド配線81aは、端子配線71b1と第1隣接画素との間に配置されているため、端子配線71b1と第1隣接画素との間のカップリングを抑制し得る。シールド配線83aは、端子配線71a1と第2隣接画素との間に配置されているため、端子配線71a1と第2隣接画素との間のカップリングを抑制し得る。シールド配線83aは、端子配線71b1と第2隣接画素との間に配置されているため、端子配線71b1と第2隣接画素との間のカップリングを抑制し得る。
図16に、半導体基板2の厚さ方向に平行に観察したときの、配線層M2を示す。配線層M2において、シールド配線81bと、垂直信号線18jと、シールド配線84bと、FD配線44bと、シールド配線85bと、垂直信号線18kと、シールド配線82bと、端子配線71a2と、端子配線71b2と、端子配線71a3と、端子配線71b3と、シールド配線83bとは、この順に並んでいる。
シールド配線84bは、垂直信号線18jとFD配線44bとの間に設けられているため、垂直信号線18jとFD配線44bとの間のカップリングを抑制し得る。シールド配線85bは、垂直信号線18kとFD配線44bとの間に設けられているため、垂直信号線18kとFD配線44bとの間のカップリングを抑制し得る。
シールド配線82bは、垂直信号線18kと端子配線71a2との間に設けられているため、垂直信号線18kと端子配線71a2との間のカップリングを抑制し得る。シールド配線82bは、垂直信号線18kと端子配線71b2との間に設けられているため、垂直信号線18kと端子配線71b2との間のカップリングを抑制し得る。シールド配線82bは、垂直信号線18kと端子配線71a3との間に設けられているため、垂直信号線18kと端子配線71a3との間のカップリングを抑制し得る。シールド配線82bは、垂直信号線18kと端子配線71b3との間に設けられているため、垂直信号線18kと端子配線71b3との間のカップリングを抑制し得る。
シールド配線82bは、配線層M1と配線層M2との間のカップリングも抑制し得る。具体的には、図12から理解されるように、シールド配線82bは、垂直信号線18kと端子配線71b1との間に設けられているため、垂直信号線18kと端子配線71b1との間のカップリングを抑制し得る。
シールド配線81bは、FD配線44b、端子配線71a2、端子配線71b2、端子配線71a3および端子配線71b3と、第1隣接画素と、の間に配置されている。このため、シールド配線81bは、配線44b、71a2、71b2、71a3および71b3と、第1隣接画素と、の間のカップリングを抑制し得る。シールド配線83bは、FD配線44b、端子配線71a2、端子配線71b2、端子配線71a3および端子配線71b3と、第2隣接画素と、の間に配置されている。このため、シールド配線83bは、配線44b、71a2、71b2、71a3および71b3と、第2隣接画素と、の間のカップリングを抑制し得る。
図17に、半導体基板2の厚さ方向に平行に観察したときの、配線層M3を示す。配線層M3において、シールド配線81cと、フィードバック線25jと、シールド配線84cと、FD配線44cと、シールド配線85cと、フィードバック線25kと、シールド配線82cと、端子配線71a4と、端子配線71b4と、端子配線71b5と、シールド配線83cとは、この順に並んでいる。
シールド配線84cは、フィードバック線25jとFD配線44cとの間に設けられているため、フィードバック線25jとFD配線44cとの間のカップリングを抑制し得る。シールド配線85cは、フィードバック線25kとFD配線44cとの間に設けられているため、フィードバック線25kとFD配線44cとの間のカップリングを抑制し得る。
シールド配線82cは、フィードバック線25kと端子配線71a4との間に設けられているため、フィードバック線25kと端子配線71a4との間のカップリングを抑制し得る。シールド配線82cは、フィードバック線25kと端子配線71b4との間に設けられているため、フィードバック線25kと端子配線71b4との間のカップリングを抑制し得る。シールド配線82cは、フィードバック線25kと端子配線71b5との間に設けられているため、フィードバック線25kと端子配線71b5との間のカップリングを抑制し得る。
シールド配線81cは、FD配線44c、端子配線71a4、端子配線71b4および端子配線71b5と、第1隣接画素と、の間に配置されている。このため、シールド配線81cは、配線44c、71a4、71b4および71b5と、第1隣接画素と、の間のカップリングを抑制し得る。シールド配線83cは、FD配線44c、端子配線71a4、端子配線71b4および端子配線71b5と、第2隣接画素と、の間に配置されている。このため、シールド配線83cは、配線44c、71a4、71b4および71b5と、第2隣接画素と、の間のカップリングを抑制し得る。
図12に示すように、FD配線44cは、FDビア44vによって、画素電極15cに接続されている。図12および図13から理解されるように、第1のリセットトランジスタ36のソースおよびドレインの一方によって、第1拡散領域44zが構成されている。第1拡散領域44zと第1容量素子71(具体的には第1端子71a)とは、ビア44pによって接続されている。第1拡散領域44z、ビア44p、端子配線71a1、FD配線44b、端子配線71a2、端子配線71a3、FD配線44c、端子配線71a4、FDビア44vおよび画素電極15cは、電気的に接続されている。ビア44p、FD配線44b、FD配線44c、FDビア44v等は、電荷蓄積ノード44に含まれる。また、第1拡散領域44z、ビア44p、端子配線71a1、FD配線44b、端子配線71a2、端子配線71a3、FD配線44c、端子配線71a4、FDビア44vおよび画素電極15cは、電荷蓄積部に含まれる。
ここで、電荷蓄積部は、光電変換部によって生成された信号電荷が蓄積される構造全体を指す。電荷蓄積部に含まれる要素としては、例えば、電荷蓄積ノード44、光電変換部15の画素電極15c、第1拡散領域44z、増幅トランジスタ34のゲート、第1容量素子71の第1端子71a、第2容量素子41の一方の電極等が挙げられる。
また、第1容量素子71と感度切替トランジスタ72との間におけるノード47およびその電気的接続部を、電気部分TCと定義する。電気部分TCは、電気部分TCと電荷蓄積部との間に第1容量素子71の誘電体層が介在するように設けられている。電気部分TCは、フローティング状態にも非フローティング状態にも制御され得る。
図12および図13から理解されるように、感度切替トランジスタ72のソースおよびドレインの一方によって、第2拡散領域47zが構成されている。図示の例では、感度切替トランジスタ72のドレインによって、第2拡散領域47zが構成されている。第2拡散領域47zは、第2端子71bと電気的に接続されている。具体的には、第2拡散領域47zと第2端子71b(具体的には端子配線71b1)とはビア47pによって接続されている。つまり、第2拡散領域47z、ビア47p、端子配線71b1、端子配線71b2、端子配線71b3、端子配線71b4および端子配線71b5は、電気的に接続されている。ビア47pは、ノード47に含まれる。図示の例では、具体的には、ビア47pはノード47に対応している。第2拡散領域47z、ビア47pおよび第2端子71bは、電気部分TCに含まれる。つまり、第2拡散領域47z、ビア47p、端子配線71b1、端子配線71b2、端子配線71b3、端子配線71b4および端子配線71b5は、電気部分TCに含まれる。
上述の説明から理解されるように、この例では、撮像装置は、酸化物絶縁体の層である絶縁層4と、絶縁層4内に設けられた第1配線と、絶縁層4内に設けられた第2配線と、を備える。第1容量素子71は、誘電体層を含む。第1端子71aは、第1配線の少なくとも一部を含む。第2端子71bは、第2配線の少なくとも一部を含む。誘電体層は、第1配線および第2配線が埋め込まれた絶縁層4の一部を含む。このような第1容量素子71は、第1容量素子71におけるリーク電流を抑制する観点から有利である。具体的には、第1の例の第1容量素子71は、上記のように、MOM構造を有する。
端子配線71a1は、上記第1配線に該当し得る。端子配線71a2は、上記第1配線に該当し得る。端子配線71a3は、上記第1配線に該当し得る。端子配線71a4は、上記第1配線に該当し得る。
端子配線71b1は、上記第2配線に該当し得る。端子配線71b2は、上記第2配線に該当し得る。端子配線71b3は、上記第2配線に該当し得る。端子配線71b4は、上記第2配線に該当し得る。端子配線71b5は、上記第2配線に該当し得る。
第1の例の第1容量素子71では、電荷蓄積部と電気部分TCとの間の寄生容量が、第1容量素子71の容量として利用されている。
なお、第1の実施形態の画素の構造として、第1の例の構造から第2のリセットトランジスタ38、フィードバック線25、第2容量素子41などを省略した構造を採用可能である。この点は、後述する第2から第4の例についても同様である。
以下、他のいくつかの画素の構造の例について説明する。以下では、既に説明した例とその後に説明される例とで共通する要素には同じ参照符号を付し、それらの説明を省略することがある。各例に関する説明は、技術的に矛盾しない限り、相互に適用されうる。技術的に矛盾しない限り、各例は、相互に組み合わされてもよい。
(画素の構造の第2の例)
第2および第3の実施形態に適用可能な画素の構造の第2の例を、図18に模式的に示す。
図18に示す第2の例の画素は、FD配線44bおよびFD配線44cを含まない。FDビア44vは、端子配線71a4と画素電極15cとを接続している。このようにすれば、第1の例よりも、電荷蓄積部と電気部分TCとの間の寄生容量をより積極的に利用した第1容量素子71を実現できる。寄生容量の積極的な利用により、第1容量素子71の容量値を大きくとることが可能となり、感度を調整できる範囲を拡げることができる。
(画素の構造の第3の例)
第2および第3の実施形態に適用可能な画素の構造の第3の例を、図19から図24に模式的に示す。
第3の例と第1および第2の例とでは、第1容量素子71が異なる。具体的には、第3の例の第1容量素子71は、MIM構造を有する。
図19に、第3の例の画素の、半導体基板2の厚さ方向に平行な断面を模式的に示す。図19に示すように、第3の例の画素は、端子配線71a1、端子配線71a2、端子配線71a3、端子配線71a4、第2端子71b、端子配線71b1、端子配線71b2、端子配線71b3、端子配線71b4および端子配線71b5を有さない。第3の例の画素は、FD配線44aおよびシールド配線82aを含む。第3の例の画素では、配線領域Mと半導体基板2との間に、第1容量素子71が設けられている。第3の例の画素は、一連のビア82vを備える。
シールド配線82a、シールド配線82bおよびシールド配線82cは、複数のビアによって接続されている。シールド配線82aは、一連のビア82vに接続されている。一連のビア82vは、シールド配線82aから、第3容量素子42と第1容量素子71との間の領域を経由して、半導体基板2に向かって延びている。図示の例では、一連のビア82vは、半導体基板2に達している。
配線層M1は、シールド配線81aと、FD配線44aと、シールド配線82aと、シールド配線83aと、を含む。
なお、図19において、第1容量素子71の第1端子71aとFD配線44aとの間に、点線が描かれている。この点線は、第1端子71aとFD配線44aとが電気的に接続されていることを表している。
具体的には、第3の例の第1容量素子71では、第1端子71aおよび第2端子71bが電極である。第1端子71aを構成する電極が、FD配線44aと電気的に接続されている。また、第3の例の第1容量素子71は絶縁層4内に設けられており、第1容量素子71の誘電体層と絶縁層4とは互いに別体である。
図20に、半導体基板2の厚さ方向に平行に観察したときの、増幅トランジスタ34と、アドレストランジスタ40と、第1のリセットトランジスタ36と、第2のリセットトランジスタ38と、感度切替トランジスタ72と、の配置を模式的に示す。図20では、配線領域Mに設けられたシールド配線81c,82cおよび83cも示されている。図20では、一連のビア82vも示されている。
図21に、半導体基板2の厚さ方向に平行に観察したときの、第3容量素子42および第1容量素子71を示す。第3容量素子42および第1容量素子71の間に、一連のビア82vが配置されている。一連のビア82vにおける各ビア間の間隔は、例えば0.01μm以上10μm以下であり、一具体例では0.02μm以上2μm以下である。図示の例では、半導体基板2の厚さ方向に平行に観察したとき、一連のビア82vは、並び方向adについて、第3容量素子42および第1容量素子71の寸法よりも広い範囲に分布している。
図22に、半導体基板2の厚さ方向に平行に観察したときの、配線層M1を示す。配線層M1において、シールド配線81aと、FD配線44aと、シールド配線82aと、シールド配線83aとは、この順に並んでいる。
第3の例では、一連のビア82vは、第3容量素子42と第1容量素子71との間に配置されているため、第3容量素子42と第1容量素子71との間のカップリングを抑制し得る。一連のビア82vは、垂直信号線18kと第1容量素子71との間に配置されているため、垂直信号線18kと第1容量素子71との間のカップリングを抑制し得る。
第3の例では、シールド配線82aは、垂直信号線18kと第1容量素子71との間に配置されているため、垂直信号線18kと第1容量素子71との間のカップリングを抑制し得る。
上述の説明から理解されるように、この例では、撮像装置は、絶縁層4を備える。第1容量素子71は、絶縁層4内に設けられている。第1端子71aは、第1電極である。第2端子71bは、第2電極である。誘電体層と絶縁層とでは、組成が異なる。このような第1容量素子71は、第1容量素子71におけるリーク電流を抑制する観点から有利である。
(画素の構造の第4の例)
第2および第3の実施形態に適用可能な画素の構造の第4の例を、図25および図26に模式的に示す。
第4の例と第3の例とでは、第1容量素子71が異なる。第4の例では、第1画素は、第2ソースと、第2ドレインと、第2ゲートと、を含む第2トランジスタを有する。第1端子71aは、第2ゲートである。第2端子71bは、第2ソースおよび第2ドレインの一方である。第2ゲートを第1端子71aとして用いることは、第2ソースまたは第2ドレインを第1端子71aとして用いる場合に比べ、第1容量素子71におけるリーク電流を抑制する観点から有利である。具体的には、半導体基板2と電気的に絶縁された第2ゲートを第1端子71aとして用いることにより、第2ソースおよび第2ドレインの領域で生じる半導体基板2のリーク電流の影響を抑制できる。上述の説明から理解されるように、第4の例では、第2トランジスタと第1容量素子71とが完全に別個に存在するのではなく、第2トランジスタと第1容量素子71とで一部の要素が共有されている。このようにすれば、第2トランジスタを利用して第1容量素子71を構成できる。
第4の例の第1容量素子71は、例えばMOSトランジスタであり、一具体例ではDMOS(depletion type MOS)トランジスタである。
第4の例と第3の例とでは、第3容量素子42も異なる。具体的には、第4の例では、第3の例に比べ、第3容量素子42の一方の電極42aが、第1容量素子71に近い位置まで延びている。図示の例では、第3容量素子42の一方の電極42aは、配線領域Mに面しており、第3容量素子42の他方の電極42bは、半導体基板2に面している。
以下、第1から第4の例で構成されているシールド構造について記載する。
シールド構造では、上述したシールド配線が電磁シールドとして利用され得る。具体的には、シールド配線81a、シールド配線81b、シールド配線81c、シールド配線82a、シールド配線82b、シールド配線82c、シールド配線83a、シールド配線83b、シールド配線83c、シールド配線84b、シールド配線84c、シールド配線85bおよびシールド配線85cが、電磁シールドとして利用され得る。これらの配線は、それぞれ、図1または図7に示されている1本の電源配線22の一部であり得る。なお、1本の電源配線22が複数の部分に分岐し、当該複数の部分が1つの画素を通ることはあり得る。ただし、これらの配線は、電源配線22とは異なる要素によって構成されていてもよい。これらの配線は、例えば、半導体基板2に接地電位を供給するグランド線であってもよく、シールドのための専用線であってもよい。
シールド構造では、ビア、電極なども、電磁シールドとして利用され得る。具体的には、図19から21に示した第3の例における一連のビア82vも、電磁シールドとして利用され得る。また、図25に示した第4の例における第3容量素子42の電極42aも、電磁シールドとして利用され得る。
第1から第4の例では、撮像装置は、電圧が変動する電圧変動配線と、第1シールドと、を備える。電圧変動配線および第1シールドは、第1画素内に位置している。電圧変動配線と第1シールドとの間の距離は、電圧変動配線と第1容量素子71との間の距離よりも小さい。この構成に係る第1シールドは、電圧変動配線と第1容量素子71との間のカップリングを抑制するのに適している。カップリングを抑制すると、電圧変動配線の電圧が変動しても、その変動は、光電変換部15で生成された電荷が存在する電荷蓄積部に影響を及ぼし難い。このことは、信号電荷に対応する信号へのノイズの混入を抑制する観点から有利である。
第1の例および第2の例において、垂直信号線18kおよびシールド配線82bの組み合わせは、電圧変動配線および第1シールドの組み合わせに該当し得る。フィードバック線25kおよびシールド配線82cの組み合わせは、電圧変動配線および第1シールドの組み合わせに該当し得る。フィードバック線25kおよびシールド配線82bの組み合わせは、電圧変動配線および第1シールドの組み合わせに該当し得る。
第3の例において、垂直信号線18kおよびシールド配線82aの組み合わせは、電圧変動配線および第1シールドの組み合わせに該当し得る。垂直信号線18kおよび一連のビア82vの組み合わせは、電圧変動配線および第1シールドの組み合わせに該当し得る。
第4の例において、垂直信号線18kおよび電極42aの組み合わせは、電圧変動配線および第1シールドの組み合わせに該当し得る。
第1から第4の例において、第1シールドの電圧が固定された状態で、電圧変動配線の電圧が変更され得る。そのようにすることは、上記ノイズの混入を抑制する観点から有利である。
半導体基板2の厚さ方向に直交する第1の断面において、第1シールドは、電圧変動配線と第1容量素子71との間にあり得る。そのようにすることは、上記ノイズの混入を抑制する観点から有利である。そのような電圧変動配線および第1シールドの組み合わせに、第1の例および第2の例の垂直信号線18kおよびシールド配線82bの組み合わせが該当し得る。そのような電圧変動配線および第1シールドの組み合わせに、第1の例および第2の例のフィードバック線25kおよびシールド配線82cの組み合わせが該当し得る。
半導体基板2の厚さ方向に平行な第2の断面において、第1シールドは、電圧変動配線と第1容量素子71との間にあり得る。そのようにすることは、上記ノイズの混入を抑制する観点から有利である。そのような電圧変動配線および第1シールドの組み合わせに、第1の例および第2の例の垂直信号線18kおよびシールド配線82bの組み合わせが該当し得る。そのような電圧変動配線および第1シールドの組み合わせに、第1の例および第2の例のフィードバック線25kおよびシールド配線82cの組み合わせが該当し得る。そのような電圧変動配線および第1シールドの組み合わせに、第1の例および第2の例のフィードバック線25kおよびシールド配線82bの組み合わせが該当し得る。そのような電圧変動配線および第1シールドの組み合わせに、第3の例の垂直信号線18kおよびシールド配線82aの組み合わせが該当し得る。そのような電圧変動配線および第1シールドの組み合わせに、第3の例の垂直信号線18kおよび一連のビア82vの組み合わせが該当し得る。そのような電圧変動配線および第1シールドの組み合わせに、第4の例の垂直信号線18kおよび電極42aの組み合わせが該当し得る。
具体的には、第1シールドは、電圧変動配線と第1容量素子71の間の電気力線の少なくとも一部を遮蔽し得る。第1シールドが電圧変動配線と第1容量素子71の間の電気力線の少なくとも一部を遮蔽している場合、第1シールドは電圧変動配線と第1容量素子71の間にあると言える。具体的には、この場合、上記の第1の断面または第2断面において、第1シールドは電圧変動配線と第1容量素子71の間にあると言える。
電圧変動配線と第1容量素子71とを結ぶ線分が、第1シールドを通っていてもよい。そのようにすることは、上記ノイズの混入を抑制する観点から有利である。
以下、第1から第4の例に係る撮像装置の構成について記載する。
第1から第4の例では、第1画素は、光電変換部15および第1端子71aと電気的に接続された第1拡散領域44zを有する。第1画素は、第1のリセットトランジスタ36と、増幅トランジスタ34と、を有する。第1拡散領域44zは、第1のリセットトランジスタ36のソースおよびドレインの一方である。第1拡散領域44zは、増幅トランジスタ34のゲートに電気的に接続されている。
また、第1から第4の例では、光電変換部15は、画素電極15cと、対向電極15aと、画素電極15cと対向電極15aとの間に配置された光電変換層15bと、を含む。画素電極15cは、第1拡散領域44zおよび第1端子71aと電気的に接続されている。
ただし、撮像装置は、別の構成を有していてもよい。
例えば、図27に示す例では、撮像装置は、光電変換部としてフォトダイオード15PDを備える。フォトダイオード15PDは、第1拡散領域44zを含む。フォトダイオード15PDは、半導体基板2に設けられている。
また例えば、図28に示す例では、第1画素は、転送トランジスタ90を有する。第1画素は、光電変換部としてフォトダイオード15PDを備える。転送トランジスタ90を介して、フォトダイオード15PDから第1拡散領域44zに信号電荷が転送される。フォトダイオード15PDは、第1拡散領域44zとは別の拡散領域を含んでいる。この例でも、フォトダイオード15PDは、半導体基板2に設けられている。つまり、当該別の拡散領域は、半導体基板2に設けられている。
なお、図27および28に示すフォトダイオード15PDを用いた例は、第1から第4の例のいずれにも適用可能である。
感度切替トランジスタ72を、第1トランジスタ72と称してもよい。第1のリセットトランジスタ36を、第3トランジスタ36と称してもよい。増幅トランジスタ34を、第4トランジスタ34と称してもよい。転送トランジスタ90を、第5トランジスタ90と称してもよい。第2のリセットトランジスタ38を、第6トランジスタ38と称してもよい。オーバーフロートランジスタ39を、第7トランジスタ39と称してもよい。
(カメラシステム)
図29を参照して、一例に係るカメラシステム105を説明する。
図29は、カメラシステム105の構成例を模式的に示す。カメラシステム105は、レンズ光学系601と、撮像装置602と、システムコントローラ603と、カメラ信号処理部604とを備えている。
レンズ光学系601は、例えばオートフォーカス用レンズ、ズーム用レンズおよび絞りを含んでいる。レンズ光学系601は、撮像装置602の撮像面に光を集光する。撮像装置602として、上述した第1から第3の実施形態による撮像装置を用いることができる。
システムコントローラ603は、カメラシステム105全体を制御する。システムコントローラ603は、例えばマイクロコンピュータによって実現され得る。
カメラ信号処理部604は、撮像装置602からの出力信号を処理する信号処理回路として機能する。カメラ信号処理部604は、例えばガンマ補正、色補間処理、空間補間処理、およびオートホワイトバランスなどの処理を行う。カメラ信号処理部604は、例えばDSP(Digital Signal Processor)などによって実現され得る。
カメラシステム105は、撮影モードに応じて感度切替トランジスタ72をオンまたはオフする制御回路を備え得る。システムコントローラ603が、制御回路に対応し得る。システムコントローラ603を制御回路として用いる場合も、垂直走査回路16を制御回路として用いる場合と同様に、制御回路により感度切替トランジスタ72を制御し得る。ただし、カメラシステム105は、上記制御回路として、システムコントローラ603とは異なる要素を備えていてもよい。
本開示に係る撮像装置は、種々の撮像装置として有用である。また、本開示に係る撮像装置は、デジタルカメラ、デジタルビデオカメラ、カメラ付携帯電話、電子内視鏡などの医療用カメラ、車載カメラ、ロボット用カメラなどの用途にも応用できる。
2 半導体基板
11,12,13 画素
15 光電変換部
15a 対向電極
15b 光電変換層
15c 画素電極
15PD フォトダイオード
16 垂直走査回路
17 蓄積制御線
18,18j,18k 垂直信号線
19 負荷回路
20 カラム信号処理回路
21 水平信号読み出し回路
22 電源配線
23 水平共通信号線
24 反転増幅器
24a ゲイン調整端子
25,25j,25k フィードバック線
26 リセット信号線
27,27’ 定電流源
28 フィードバック制御線
29 電荷回収線
30 アドレス信号線
32 制御線
34 増幅トランジスタ
36 第1のリセットトランジスタ
38 第2のリセットトランジスタ
39 オーバーフロートランジスタ
40 アドレストランジスタ
41 第2容量素子
42 第3容量素子
42a,42b 電極
44 電荷蓄積ノード
44a,44b,44c FD配線
44p,44v,47p ビア
44z 第1拡散領域
45 容量回路
46 リセットドレインノード
47 ノード
47z 第2拡散領域
48 固定電位部
50 切替回路
51,51’,52,52’ スイッチ素子
71 第1容量素子
71a 第1端子
71a1,71a2,71a3,71a4 端子配線
71b 第2端子
71b1,71b2,71b3,71b4,71b5 端子配線
72 感度切替トランジスタ
75 切替制御線
77 リセット電圧線
81a,81b,81c,82a,82b,82c,83a,83b,83c,84b,84c,85b,85c シールド配線
90 転送トランジスタ
101,201 撮像装置
105 カメラシステム
601 レンズ光学系
602 撮像装置
603 システムコントローラ
604 カメラ信号処理部
FC フィードバック回路
GSC 感度切替回路
M 配線領域
M1,M2,M3 配線層
SC 信号検出回路

Claims (19)

  1. 第1画素を備える撮像装置であって、
    前記第1画素は、
    入射光を信号電荷に変換する光電変換部と、
    少なくとも露光の期間において前記光電変換部に電気的に接続されている第1端子と、第2端子と、を含む第1容量素子と、
    第1ソースと第1ドレインとを含み、前記第1ソースおよび前記第1ドレインの一方は前記第2端子に電気的に接続され、前記第1ソースおよび前記第1ドレインの他方には直流電位が印加される第1トランジスタと、
    を備える撮像装置。
  2. 前記第1ソースおよび前記第1ドレインの前記他方は、固定電位に接続されている、
    請求項1に記載の撮像装置。
  3. 前記固定電位は接地電位である、
    請求項2に記載の撮像装置。
  4. 撮影モードに応じて前記第1トランジスタをオンまたはオフする制御回路をさらに備える、
    請求項1から請求項3のいずれか一項に記載の撮像装置。
  5. 前記撮影モードは、第1モードと第2モードとを含み、
    前記第2モードでの感度は、前記第1モードでの感度よりも低く、
    前記第1モードでは、前記第1トランジスタがオフである状態で、前記信号電荷が読み出され、
    前記第2モードでは、前記第1トランジスタがオンである状態で、前記信号電荷が読み出される、
    請求項4に記載の撮像装置。
  6. 前記第1画素は、第2ソースと、第2ドレインと、第2ゲートと、を含む第2トランジスタを有し、
    前記第1端子は、前記第2ゲートであり、
    前記第2端子は、前記第2ソースおよび前記第2ドレインの一方である、
    請求項1から請求項5のいずれか一項に記載の撮像装置。
  7. 酸化物絶縁体の層である絶縁層と、
    前記絶縁層内に設けられた第1配線と、
    前記絶縁層内に設けられた第2配線と、
    をさらに備え、
    前記第1容量素子は、誘電体層を含み、
    前記第1端子は、前記第1配線の少なくとも一部を含み、
    前記第2端子は、前記第2配線の少なくとも一部を含み、
    前記誘電体層は、前記第1配線および前記第2配線が埋め込まれた前記絶縁層の一部を含む、
    請求項1から請求項5のいずれか一項に記載の撮像装置。
  8. 絶縁層を備え、
    前記第1容量素子は、前記絶縁層内に設けられ、
    前記第1容量素子は、誘電体層を含み、
    前記第1端子は、第1電極であり、
    前記第2端子は、第2電極であり、
    前記誘電体層と前記絶縁層とでは、組成が異なる、
    請求項1から請求項5のいずれか一項に記載の撮像装置。
  9. 前記撮像装置は、
    電圧が変動する電圧変動配線と、
    第1シールドと、
    をさらに備え、
    前記電圧変動配線および前記第1シールドは、前記第1画素内に位置し、
    前記電圧変動配線と前記第1シールドとの間の距離は、前記電圧変動配線と前記第1容量素子との間の距離よりも小さい、
    請求項1から請求項8のいずれか一項に記載の撮像装置。
  10. 前記第1シールドの電圧が固定された状態で、前記電圧変動配線の電圧が変更される、
    請求項9に記載の撮像装置。
  11. 半導体基板をさらに備え、
    前記半導体基板の厚さ方向に直交する第1の断面において、前記第1シールドは、前記電圧変動配線と前記第1容量素子との間にある、
    請求項9または請求項10に記載の撮像装置。
  12. 半導体基板をさらに備え、
    前記半導体基板の厚さ方向に平行な第2の断面において、前記第1シールドは、前記電圧変動配線と前記第1容量素子との間にある、
    請求項9から請求項11のいずれか一項に記載の撮像装置。
  13. 前記電圧変動配線と前記第1容量素子とを結ぶ線分が、前記第1シールドを通る、
    請求項9から請求項12のいずれか一項に記載の撮像装置。
  14. 前記第1画素は、前記光電変換部および前記第1端子と電気的に接続された第1拡散領域を有する、
    請求項1から請求項13のいずれか一項に記載の撮像装置。
  15. 前記第1画素は、
    第3ソースおよび第3ドレインを含む第3トランジスタと、
    第4ゲートを含む第4トランジスタと、
    を有し、
    前記第1拡散領域は、前記第3ソースおよび前記第3ドレインの一方であり、
    前記第1拡散領域は、前記第4ゲートに電気的に接続されている、
    請求項14に記載の撮像装置。
  16. 前記光電変換部は、画素電極と、対向電極と、前記画素電極と前記対向電極との間に配置された光電変換層と、を含み、
    前記画素電極は、前記第1拡散領域および前記第1端子と電気的に接続されている、
    請求項14または請求項15に記載の撮像装置。
  17. 前記光電変換部は、フォトダイオードであり、
    前記フォトダイオードは、前記第1拡散領域を含む、
    請求項14に記載の撮像装置。
  18. 前記第1画素は、第5トランジスタを有し、
    前記光電変換部は、フォトダイオードであり、
    前記第5トランジスタを介して、前記フォトダイオードから前記第1拡散領域に前記信号電荷が転送される、
    請求項14または請求項15に記載の撮像装置。
  19. 第1画素を備える撮像装置であって、
    前記第1画素は、
    入射光を信号電荷に変換する光電変換部と、
    少なくとも露光の期間において前記光電変換部に電気的に接続されている第1端子と、第2端子と、を含む第1容量素子と、
    第1ソースと第1ドレインとを含み、前記第1ソースおよび前記第1ドレインの一方は前記第2端子に電気的に接続され、前記第1ソースおよび前記第1ドレインの他方には直流電位が印加される第1トランジスタと、
    を備える撮像装置と、
    撮影モードに応じて前記第1トランジスタをオンまたはオフする制御回路と、
    を備えるカメラシステム。
JP2020565586A 2019-01-08 2019-10-17 撮像装置 Active JP7386442B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2019001199 2019-01-08
JP2019001199 2019-01-08
PCT/JP2019/040825 WO2020144910A1 (ja) 2019-01-08 2019-10-17 撮像装置

Publications (2)

Publication Number Publication Date
JPWO2020144910A1 JPWO2020144910A1 (ja) 2021-11-18
JP7386442B2 true JP7386442B2 (ja) 2023-11-27

Family

ID=71521177

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020565586A Active JP7386442B2 (ja) 2019-01-08 2019-10-17 撮像装置

Country Status (5)

Country Link
US (1) US11336842B2 (ja)
EP (1) EP3910934B1 (ja)
JP (1) JP7386442B2 (ja)
CN (1) CN112640433B (ja)
WO (1) WO2020144910A1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112640433B (zh) * 2019-01-08 2024-07-12 松下知识产权经营株式会社 摄像装置
JPWO2022153857A1 (ja) * 2021-01-15 2022-07-21
EP4280591A4 (en) 2021-01-15 2024-05-29 Panasonic Intellectual Property Management Co., Ltd. IMAGING DEVICE AND CAMERA SYSTEM
WO2022255010A1 (ja) * 2021-06-01 2022-12-08 パナソニックIpマネジメント株式会社 撮像装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014230212A (ja) 2013-05-24 2014-12-08 キヤノン株式会社 光電変換装置及び撮像システム
JP2016086407A (ja) 2014-10-23 2016-05-19 パナソニックIpマネジメント株式会社 撮像装置および画像取得装置
JP2017092820A (ja) 2015-11-13 2017-05-25 キヤノン株式会社 放射線撮像装置およびフォトンカウンティングの方法
JP2017135693A (ja) 2016-01-21 2017-08-03 パナソニックIpマネジメント株式会社 撮像装置
JP2018014691A (ja) 2016-07-22 2018-01-25 キヤノン株式会社 放射線撮像装置及び放射線撮像システム
JP2018125848A (ja) 2017-02-03 2018-08-09 パナソニックIpマネジメント株式会社 撮像装置

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW550944B (en) * 2001-03-09 2003-09-01 Honda Motor Co Ltd Photosensitive circuit
US7075049B2 (en) 2003-06-11 2006-07-11 Micron Technology, Inc. Dual conversion gain imagers
JP5019705B2 (ja) 2004-11-17 2012-09-05 ソニー株式会社 固体撮像装置及び固体撮像装置の駆動方法
JP4497366B2 (ja) 2005-02-04 2010-07-07 国立大学法人東北大学 光センサおよび固体撮像装置
JP5066704B2 (ja) * 2005-02-04 2012-11-07 国立大学法人東北大学 固体撮像装置、および固体撮像装置の動作方法
US8184191B2 (en) * 2006-08-09 2012-05-22 Tohoku University Optical sensor and solid-state imaging device
JP5267867B2 (ja) * 2009-03-06 2013-08-21 ルネサスエレクトロニクス株式会社 撮像装置
JP5634194B2 (ja) * 2010-09-28 2014-12-03 キヤノン株式会社 放射線撮像装置及びその制御方法
JP2012147169A (ja) * 2011-01-11 2012-08-02 Renesas Electronics Corp 固体撮像装置
JP5682385B2 (ja) * 2011-03-10 2015-03-11 セイコーエプソン株式会社 電気光学装置および電子機器
JP2014112580A (ja) * 2012-12-05 2014-06-19 Sony Corp 固体撮像素子および駆動方法
GB2510372B (en) * 2013-01-31 2018-10-03 Res & Innovation Uk Imaging sensor
US9729808B2 (en) * 2013-03-12 2017-08-08 Tower Semiconductor Ltd. Single-exposure high dynamic range CMOS image sensor pixel with internal charge amplifier
KR20140128636A (ko) * 2013-04-29 2014-11-06 한국과학기술원 리셋 전압 조절 가능한 고감도 cmos 영상 센서 장치
CN111968998A (zh) * 2014-12-26 2020-11-20 松下知识产权经营株式会社 摄像装置
JP6307771B2 (ja) * 2014-12-26 2018-04-11 パナソニックIpマネジメント株式会社 撮像装置
CN107409179B (zh) * 2015-03-16 2020-06-16 索尼公司 固态成像装置、固态成像装置的驱动方法和电子设备
JP6555468B2 (ja) * 2015-04-02 2019-08-07 パナソニックIpマネジメント株式会社 撮像装置
JP6754157B2 (ja) * 2015-10-26 2020-09-09 ソニーセミコンダクタソリューションズ株式会社 撮像装置
JP6920652B2 (ja) * 2017-02-03 2021-08-18 パナソニックIpマネジメント株式会社 撮像装置
CN108807434B (zh) * 2017-04-26 2023-12-05 松下知识产权经营株式会社 摄像装置及照相机系统
CN108878462B (zh) * 2017-05-12 2023-08-15 松下知识产权经营株式会社 摄像装置及照相机系统
JP2019080305A (ja) * 2017-10-20 2019-05-23 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、固体撮像素子の駆動方法および電子機器
JP7033932B2 (ja) * 2018-01-17 2022-03-11 キヤノン株式会社 放射線撮像装置、放射線撮像装置の制御方法およびプログラム
CN110099229B (zh) * 2018-01-30 2023-04-28 松下知识产权经营株式会社 摄像装置
EP3540774B1 (en) * 2018-03-16 2020-09-30 Teledyne Dalsa B.V. Image sensor and imaging system comprising the same
US11431926B2 (en) * 2018-11-09 2022-08-30 Semiconductor Components Industries, Llc Image sensors having high dynamic range imaging pixels
CN112640433B (zh) * 2019-01-08 2024-07-12 松下知识产权经营株式会社 摄像装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014230212A (ja) 2013-05-24 2014-12-08 キヤノン株式会社 光電変換装置及び撮像システム
JP2016086407A (ja) 2014-10-23 2016-05-19 パナソニックIpマネジメント株式会社 撮像装置および画像取得装置
JP2017092820A (ja) 2015-11-13 2017-05-25 キヤノン株式会社 放射線撮像装置およびフォトンカウンティングの方法
JP2017135693A (ja) 2016-01-21 2017-08-03 パナソニックIpマネジメント株式会社 撮像装置
JP2018014691A (ja) 2016-07-22 2018-01-25 キヤノン株式会社 放射線撮像装置及び放射線撮像システム
JP2018125848A (ja) 2017-02-03 2018-08-09 パナソニックIpマネジメント株式会社 撮像装置

Also Published As

Publication number Publication date
WO2020144910A1 (ja) 2020-07-16
CN112640433A (zh) 2021-04-09
JPWO2020144910A1 (ja) 2021-11-18
EP3910934A4 (en) 2022-03-30
EP3910934A1 (en) 2021-11-17
EP3910934B1 (en) 2023-11-29
CN112640433B (zh) 2024-07-12
US11336842B2 (en) 2022-05-17
US20210185249A1 (en) 2021-06-17

Similar Documents

Publication Publication Date Title
JP7329745B2 (ja) 撮像装置
US10681291B2 (en) Imaging device including photoelectric converter
US10770491B2 (en) Imaging device including photoelectric converter and capacitor with a capacitor and a switching element connected in series between a first electrode of a photoelectric converter and a voltage source or a ground
JP7386442B2 (ja) 撮像装置
JP6785433B2 (ja) 撮像装置
JP7018593B2 (ja) 撮像装置、および、カメラシステム
US11233958B2 (en) Imaging device
JP7133799B2 (ja) 撮像装置、および、カメラシステム
US20210143218A1 (en) Imaging device
JP6587123B2 (ja) 撮像装置
JP2023101585A (ja) 撮像装置
CN112449135A (zh) 具有可调放大器电路的成像系统
TW202023267A (zh) 固態攝像裝置及電子機器
WO2023166832A1 (ja) 撮像装置
WO2023199560A1 (ja) 撮像装置およびカメラシステム
US20220256106A1 (en) Imaging device and control method
WO2022153628A1 (ja) 撮像装置及びカメラシステム

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220817

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20231017

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20231101

R151 Written notification of patent or utility model registration

Ref document number: 7386442

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151