JPWO2020144910A1 - 撮像装置 - Google Patents

Abstract

撮像装置１０１は、第１画素１１を備える。第１画素１１は、光電変換部１５と、第１容量素子７１と、第１トランジスタ７２と、を有する。光電変換部１５は、入射光を信号電荷に変換する。第１容量素子７１は、少なくとも露光の期間において光電変換部１５に電気的に接続されている第１端子７１ａと、第２端子７１ｂと、を含む。第１トランジスタ７２は、第１ソースと第１ドレインとを含み、第１ソースおよび第１ドレインの一方は第２端子７１ｂに電気的に接続され、第１ソースおよび第１ドレインの他方には直流電位が印加される。

Description

本開示は、撮像装置に関する。

近年、ビデオカメラ、デジタルスチルカメラ、監視カメラおよび車載カメラなど、様々な製品分野で、撮像装置が広く使用されている。撮像装置として、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）型固体撮像素子およびＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型固体撮像素子が例示される。

特許文献１，２および３には、撮像装置の例が記載されている。

特開２００６−２１７４１０号公報 特開２０１２−１４７１６９号公報 特開２００６−１４８２８４号公報

本開示は、撮像装置の感度の変更に適した技術を提供する。

本開示は、
第１画素を備える撮像装置であって、
前記第１画素は、
入射光を信号電荷に変換する光電変換部と、
少なくとも露光の期間において前記光電変換部に電気的に接続されている第１端子と、第２端子と、を含む第１容量素子と、
第１ソースと第１ドレインとを含み、前記第１ソースおよび前記第１ドレインの一方は前記第２端子に電気的に接続され、前記第１ソースおよび前記第１ドレインの他方には直流電位が印加される第１トランジスタと、
を備える撮像装置を提供する。

本開示は、撮像装置の感度の変更に適した技術を提供する。

図１は、第１の実施形態に係る撮像装置の、例示的な回路構成を示す模式図である。 図２は、図１に示す画素の、例示的な回路構成を示す模式図である。 図３は、比較例に係る回路構成を示す模式図である。 図４は、第１の実施形態に係る撮像装置の、第１モードにおけるトランジスタの動作の一例を説明するためのタイミングチャートである。 図５は、第１の実施形態に係る撮像装置の、第２モードにおけるトランジスタの動作の一例を説明するためのタイミングチャートである。 図６は、変形例に係る回路構成を示す模式図である。 図７は、第２の実施形態に係る撮像装置の、例示的な回路構成を示す模式図である。 図８は、図７に示す画素の、例示的な回路構成を示す模式図である。 図９は、第２の実施形態に係る撮像装置の、第１モードにおけるトランジスタの動作の一例を説明するためのタイミングチャートである。 図１０は、第２の実施形態に係る撮像装置の、第２モードにおけるトランジスタの動作の一例を説明するためのタイミングチャートである。 図１１は、第３の実施形態に係る撮像装置の、例示的な回路構成を示す模式図である。 図１２は、第１の例に係る画素の構造を示す模式図である。 図１３は、第１の例に係る画素の構造を示す模式図である。 図１４は、第１の例に係る画素の構造を示す模式図である。 図１５は、第１の例に係る画素の構造を示す模式図である。 図１６は、第１の例に係る画素の構造を示す模式図である。 図１７は、第１の例に係る画素の構造を示す模式図である。 図１８は、第２の例に係る画素の構造を示す模式図である。 図１９は、第３の例に係る画素の構造を示す模式図である。 図２０は、第３の例に係る画素の構造を示す模式図である。 図２１は、第３の例に係る画素の構造を示す模式図である。 図２２は、第３の例に係る画素の構造を示す模式図である。 図２３は、第３の例に係る画素の構造を示す模式図である。 図２４は、第３の例に係る画素の構造を示す模式図である。 図２５は、第４の例に係る画素の構造を示す模式図である。 図２６は、第４の例に係る画素の構造を示す模式図である。 図２７は、フォトダイオードを用いた画素の構造を示す模式図である。 図２８は、フォトダイオードを用いた画素の構造を示す模式図である。 図２９は、カメラシステムの構成例を示す模式図である。

（本開示の基礎となった知見）
撮像装置の感度の変更に適した技術は、撮像装置の商品性を高め得る。そのような技術は、例えば、ワイドなダイナミックレンジを実現し得る。

（本開示に係る一態様の概要）
本開示の第１態様に係る撮像装置は、
第１画素を備える撮像装置であって、
前記第１画素は、
入射光を信号電荷に変換する光電変換部と、
少なくとも露光の期間において前記光電変換部に電気的に接続されている第１端子と、第２端子と、を含む第１容量素子と、
第１ソースと第１ドレインとを含み、前記第１ソースおよび前記第１ドレインの一方は前記第２端子に電気的に接続され、前記第１ソースおよび前記第１ドレインの他方には直流電位が印加される第１トランジスタと、
を備える。

第１態様は、撮像装置の感度の変更に適している。なお、第１態様では、第１容量素子の第１端子が、少なくとも露光の期間において光電変換部に電気的に接続されている。例えば、第１容量素子の第１端子と光電変換部の間にトランジスタなどのスイッチが存在せず、第１容量素子の第１端子が、直接または配線を介して、光電変換部に電気的に接続されていてもよい。これにより、第１容量素子の第１端子が、光電変換部に常に接続される。後述する第１９態様でも同様である。

本開示の第２態様において、例えば、第１態様に係る撮像装置では、
前記第１ソースおよび前記第１ドレインの前記他方は、固定電位に接続されていてもよい。

第２態様のように第１ソースおよび第１ドレインの他方に固定電位を接続すれば、該他方に直流電位が印加される構成を容易に実現できる。

本開示の第３態様において、例えば、第２態様に係る撮像装置では、
前記固定電位は接地電位であってもよい。

第３態様の接地電位は、固定電位の具体例である。

本開示の第４態様において、例えば、第１から第３態様のいずれか１つに係る撮像装置は、
撮影モードに応じて前記第１トランジスタをオンまたはオフする制御回路をさらに備えていてもよい。

第４態様によれば、撮影モードに応じて第１トランジスタのオンオフを制御できる。

本開示の第５態様において、例えば、第４態様に係る撮像装置では、
前記撮影モードは、第１モードと第２モードとを含んでいてもよく、
前記第２モードでの感度は、前記第１モードでの感度よりも低くてもよく、
前記第１モードでは、前記第１トランジスタがオフである状態で、前記信号電荷が読み出されてもよく、
前記第２モードでは、前記第１トランジスタがオンである状態で、前記信号電荷が読み出されていてもよい。

第５態様によれば、感度が高い第１モードと感度が低い第２モードとを実現できる。

本開示の第６態様において、例えば、第１から第５態様のいずれか１つに係る撮像装置では、
前記第１画素は、第２ソースと、第２ドレインと、第２ゲートと、を含む第２トランジスタを有していてもよく、
前記第１端子は、前記第２ゲートであってもよく、
前記第２端子は、前記第２ソースおよび前記第２ドレインの一方であってもよい。

第６態様によれば、トランジスタを利用して第１容量素子を実現できる。

本開示の第７態様において、例えば、第１から第５態様のいずれか１つに係る撮像装置は、
酸化物絶縁体の層である絶縁層と、
前記絶縁層内に設けられた第１配線と、
前記絶縁層内に設けられた第２配線と、
をさらに備えていてもよく、
前記第１容量素子は、誘電体層を含んでいてもよく、
前記第１端子は、前記第１配線の少なくとも一部を含んでいてもよく、
前記第２端子は、前記第２配線の少なくとも一部を含んでいてもよく、
前記誘電体層は、前記第１配線および前記第２配線が埋め込まれた前記絶縁層の一部を含んでいてもよい。

第７態様によれば、ＭＯＭ（Metal-Oxide-Metal）構造を有する第１容量素子を実現できる。

本開示の第８態様において、例えば、第１から第５態様のいずれか１つに係る撮像装置は、
絶縁層を備えていてもよく、
前記第１容量素子は、前記絶縁層内に設けられていてもよく、
前記第１容量素子は、誘電体層を含んでいてもよく、
前記第１端子は、第１電極であってもよく、
前記第２端子は、第２電極であってもよく、
前記誘電体層と前記絶縁層とでは、組成が異なっていてもよい。

第８態様によれば、ＭＩＭ（Metal-Insulator-Metal）構造を有する第１容量素子を実現できる。

本開示の第９態様において、例えば、第１から第８態様のいずれか１つに係る撮像装置は、
電圧が変動する電圧変動配線と、
第１シールドと、
をさらに備えていてもよく、
前記電圧変動配線および前記第１シールドは、前記第１画素内に位置していてもよく、
前記電圧変動配線と前記第１シールドとの間の距離は、前記電圧変動配線と前記第１容量素子との間の距離よりも小さくてもよい。

第９態様の第１シールドは、電圧変動配線と第１容量素子との間のカップリングを抑制するのに適している。カップリングを抑制すると、電圧変動配線の電圧が変動しても、その変動は、光電変換部で生成された電荷が存在する領域に影響を及ぼし難い。このことは、信号電荷に対応する信号へのノイズの混入を抑制する観点から有利である。

本開示の第１０態様において、例えば、第９態様に係る撮像装置では、
前記第１シールドの電圧が固定された状態で、前記電圧変動配線の電圧が変更されてもよい。

第１０態様は、上記ノイズの混入を抑制する観点から有利である。

本開示の第１１態様において、例えば、第９態様または第１０態様に係る撮像装置は、
半導体基板をさらに備えていてもよく、
前記半導体基板の厚さ方向に直交する第１の断面において、前記第１シールドは、前記電圧変動配線と前記第１容量素子との間にあってもよい。

第１１態様は、上記ノイズの混入を抑制する観点から有利である。

本開示の第１２態様において、例えば、第９から第１１態様のいずれか１つに係る撮像装置は、
半導体基板をさらに備えていてもよく、
前記半導体基板の厚さ方向に平行な第２の断面において、前記第１シールドは、前記電圧変動配線と前記第１容量素子との間にあってもよい。

第１２態様は、上記ノイズの混入を抑制する観点から有利である。

本開示の第１３態様において、例えば、第９から第１２態様のいずれか１つに係る撮像装置では、
前記電圧変動配線と前記第１容量素子とを結ぶ線分が、前記第１シールドを通ってもよい。

第１３態様は、上記ノイズの混入を抑制する観点から有利である。

本開示の第１４態様において、例えば、第１から第１３態様のいずれか１つに係る撮像装置では、
前記第１画素は、前記光電変換部および前記第１端子と電気的に接続された第１拡散領域を有していてもよい。

第１４態様の第１拡散領域には、光電変換部で生成された信号電荷が蓄積され得る。

本開示の第１５態様において、例えば、第１４態様に係る撮像装置では、
前記第１画素は、
第３ソースおよび第３ドレインを含む第３トランジスタと、
第４ゲートを含む第４トランジスタと、
を有していてもよく、
前記第１拡散領域は、前記第３ソースおよび前記第３ドレインの一方であってもよく、
前記第１拡散領域は、前記第４ゲートに電気的に接続されていてもよい。

第１５態様では、第３トランジスタを利用して第１拡散領域を実現できる。第４トランジスタは、光電変換部で生成された信号電荷を増幅して該信号電荷に対応する信号を生成するのに利用できる。

本開示の第１６態様において、例えば、第１４態様または第１５態様に係る撮像装置では、
前記光電変換部は、画素電極と、対向電極と、前記画素電極と前記対向電極との間に配置された光電変換層と、を含んでいてもよく、
前記画素電極は、前記第１拡散領域および前記第１端子と電気的に接続されていてもよい。

第１６態様の光電変換部は、光電変換部の一具体例である。

本開示の第１７態様において、例えば、第１４態様に係る撮像装置では、
前記光電変換部は、フォトダイオードであってもよく、
前記フォトダイオードは、前記第１拡散領域を含んでいてもよい。

第１７態様の光電変換部は、光電変換部の一具体例である。

本開示の第１８態様において、例えば、第１４態様または１５態様に係る撮像装置では、
前記第１画素は、第５トランジスタを有していてもよく、
前記光電変換部は、フォトダイオードであってもよく、
前記第５トランジスタを介して、前記フォトダイオードから前記第１拡散領域に前記信号電荷が転送されていてもよい。

第１８態様の光電変換部は、光電変換部の一具体例である。

本開示の第１９態様に係るカメラシステムは、
第１画素を備える撮像装置であって、
前記第１画素は、
入射光を信号電荷に変換する光電変換部と、
少なくとも露光の期間において前記光電変換部に電気的に接続されている第１端子と、第２端子と、を含む第１容量素子と、
第１ソースと第１ドレインとを含み、前記第１ソースおよび前記第１ドレインの一方は前記第２端子に電気的に接続され、前記第１ソースおよび前記第１ドレインの他方には直流電位が印加される第１トランジスタと、
を備える撮像装置と、
撮影モードに応じて前記第１トランジスタをオンまたはオフする制御回路と、
を備える。

第１９態様は、撮影モードに応じて撮像装置の感度を変更するのに適している。

以下の実施形態では、２つの物体間の距離は、２つの物体を結ぶ最短の線分の長さを指す。

以下の実施形態では、ビアホールおよびその内部の導体をまとめて「ビア」と呼ぶ。

以下の実施形態では、「ノード」という用語を用いることがある。ノードは、電気回路における複数の要素間の電気的な接続部を意味し、該要素間の電気的な接続を担う配線などを含む概念である。

以下の実施形態では、第１、第２、第３・・・という序数詞を用いることがある。ある要素に序数詞が付されている場合に、より若番の同種類の要素が存在することは必須ではない。必要に応じて序数詞の番号を変更することができる。同一または類似の構成については同一の符号を付して重複する説明を省略する場合がある。

（第１の実施形態）
図１に、第１の実施形態に係る撮像装置の例示的な回路構成を、模式的に示す。図１に示す撮像装置１０１は、複数の画素１１と周辺回路とを備える。複数の画素１１は、半導体基板上に２次元に配列されることにより、感光領域を形成している。なお、感光領域を、画素領域と称してもよい。半導体基板は、その全体が半導体である基板に限定されない。半導体基板は、絶縁性基板と、この絶縁性基板上に設けられた半導体層とを含んでもよい。半導体層側の表面には感光領域が形成される。

図示する例では、複数の画素１１は、行方向および列方向に配列されている。本明細書において、行方向および列方向とは、行および列がそれぞれ延びる方向をいう。図面中、紙面における垂直方向が列方向であり、水平方向が行方向である。複数の画素１１は、１次元に配列されていてもよい。言い換えれば、撮像装置１０１は、ラインセンサであり得る。

画素１１の各々は、電源配線２２に接続されている。各画素１１には、電源配線２２を介して所定の電源電圧が供給される。後に詳しく説明するように、本実施形態の画素１１の各々は、半導体基板に積層された光電変換層を有する光電変換部を含んでいる。また、図示するように、撮像装置１０１は、すべての光電変換部に同一の一定電圧を印加するための蓄積制御線１７を有する。

画素１１の各々は、リセット電圧線７７にも接続されている。各画素１１には、リセット電圧線７７を介してリセット設定電圧Ｖｒが供給される。

撮像装置１０１の周辺回路は、垂直走査回路１６と、負荷回路１９と、カラム信号処理回路２０と、水平信号読み出し回路２１と、を含む。垂直走査回路１６を、行走査回路１６と称してもよい。カラム信号処理回路２０を、行信号蓄積回路２０と称してもよい。水平信号読み出し回路２１を、列走査回路と２１と称してもよい。図示する構成において、カラム信号処理回路２０および負荷回路１９は、２次元に配列された画素１１の列毎に配置されている。つまり、この例では、周辺回路は、複数のカラム信号処理回路２０と、複数の負荷回路１９とを含む。

垂直走査回路１６は、アドレス信号線３０およびリセット信号線２６に接続されている。垂直走査回路１６は、アドレス信号線３０に所定の電圧を印加することにより、各行に配置された複数の画素１１を行単位で選択する。これにより、選択された画素１１の信号電圧の読み出しが実行される。

垂直走査回路１６は、切替制御線７５にも接続されている。後述するように、垂直走査回路１６が切替制御線７５を介して複数の画素１１に所定の電圧を供給することにより、撮像装置１０１の感度を変更することができる。

後に詳しく説明するように、本開示では、画素１１の各々は、画素内に１以上の容量素子を有する。本明細書において、「容量素子（ｃａｐａｃｉｔｏｒ）」は、誘電体を介して一対の端子が設けられた構造を意味する。誘電体は、典型的には絶縁体である。本明細書における「端子」は、金属から形成された端子に限定されず、ポリシリコン層などを広く含むように解釈される。本明細書における「端子」は、半導体基板の一部分であってもよい。

各列に配置された画素１１は、各列に対応した垂直信号線１８を介してカラム信号処理回路２０に電気的に接続されている。垂直信号線１８には、負荷回路１９が電気的に接続されている。カラム信号処理回路２０は、相関二重サンプリングに代表される雑音抑圧信号処理およびアナログ−デジタル変換（ＡＤ変換）などを行う。画素１１の列に対応して設けられた複数のカラム信号処理回路２０には、水平信号読み出し回路２１が電気的に接続されている。水平信号読み出し回路２１は、複数のカラム信号処理回路２０から水平共通信号線２３に信号を順次読み出す。

図２は、図１に示す画素１１の、例示的な回路構成を示す。画素１１は、光電変換部１５と、信号検出回路ＳＣと、感度切替回路ＧＳＣと、を含む。

光電変換部１５は、入射光を信号電荷に変換する。光電変換部１５は、本実施形態では、対向電極１５ａと画素電極１５ｃとの間に光電変換層１５ｂが挟まれた構造を有する。後に図面を参照して説明するように、光電変換層１５ｂは、画素１１が形成される半導体基板に積層されている。光電変換層１５ｂは、有機材料またはアモルファスシリコンなどの無機材料から形成される。光電変換層１５ｂは、有機材料から構成される層と無機材料から構成される層とを含んでいてもよい。典型的には、光電変換層１５ｂは、膜形状を有する。

光電変換層１５ｂの受光面側に、対向電極１５ａが設けられる。対向電極１５ａは、ＩＴＯなどの透明な導電性材料から形成される。光電変換層１５ｂを介して対向電極１５ａに対向する側に画素電極１５ｃが設けられる。画素電極１５ｃは、光電変換層１５ｂにおいて光電変換によって発生した信号電荷を収集する。画素電極１５ｃは、アルミニウム、銅などの金属、金属窒化物、または、不純物がドープされることにより導電性が付与されたポリシリコンなどから形成される。

図示するように、対向電極１５ａは、蓄積制御線１７に接続されており、画素電極１５ｃは、電荷蓄積ノード（「フローティングディフュージョンノード」とも呼ばれる）４４に接続されている。蓄積制御線１７を介して対向電極１５ａの電位を制御することにより、光電変換によって生じた正孔−電子対のうち、正孔および電子のいずれか一方を画素電極１５ｃによって収集することができる。信号電荷として正孔を利用する場合、画素電極１５ｃよりも対向電極１５ａの電位を高くすればよい。以下では、信号電荷として正孔を利用する場合を例示する。例えば１０Ｖ程度の電圧が、蓄積制御線１７を介して対向電極１５ａに印加される。詳細については後述するように、電荷蓄積ノード４４およびその電気的接続部によって電荷蓄積部が形成される。対向電極１５ａへの電圧印加により、信号電荷が電荷蓄積部に蓄積される。もちろん、信号電荷として電子を利用してもよい。

画素１１が有する信号検出回路ＳＣは、増幅トランジスタ３４と、第１のリセットトランジスタ３６とを含む。図２に例示する構成において、第１のリセットトランジスタ３６のソースおよびドレインのうちの一方は、電荷蓄積ノード４４に接続されている。具体的に、後述する図１２および１３を参照して説明する例では、第１のリセットトランジスタ３６のソースおよびドレインのうちの一方は第１拡散領域４４ｚを構成しており、第１拡散領域４４ｚは、電荷蓄積ノード４４に接続されている。第１のリセットトランジスタ３６のソースおよびドレインのうちの他方は、リセット電圧線７７に接続されている。

図２に戻って、増幅トランジスタ３４のゲートは、電荷蓄積ノード４４に接続されている。増幅トランジスタ３４のゲートは、画素電極１５ｃとの電気的な接続を有する。増幅トランジスタ３４のソースおよびドレインの一方は、電源配線２２に接続されており、他方は、アドレストランジスタ４０を介して垂直信号線１８に接続されている。増幅トランジスタ３４のソースおよびドレインの一方は、増幅トランジスタ３４がＮチャンネルＭＯＳである場合は、ドレインであり得る。図示の例では、電源配線２２は、ソースフォロア電源である。増幅トランジスタ３４と、図１に示した負荷回路１９とによって、ソースフォロア回路が形成される。増幅トランジスタ３４は、光電変換部１５によって生成された信号を増幅する。

図示するように、画素１１は、アドレストランジスタ４０を含む。アドレストランジスタ４０のソースまたはドレインは、増幅トランジスタ３４のソースおよびドレインのうち、電源配線２２に接続されない側に接続されている。アドレストランジスタ４０のゲートは、アドレス信号線３０に接続されている。図２に例示する構成では、アドレストランジスタ４０は、信号検出回路ＳＣの一部を構成している。

電荷蓄積部に蓄積された信号電荷の量に応じた電圧が増幅トランジスタ３４のゲートに印加される。増幅トランジスタ３４は、この電圧を増幅する。増幅トランジスタ３４によって増幅された電圧が、信号電圧としてアドレストランジスタ４０によって選択的に読み出される。

画素１１が有する感度切替回路ＧＳＣは、第１容量素子７１と、感度切替トランジスタ７２と、を含む。第１容量素子７１は、第１端子７１ａと、第２端子７１ｂと、誘電体層と、を含む。感度切替トランジスタ７２は、ゲートと、ソースと、ドレインと、を含む。

第１容量素子７１では、誘電体層を介して第１端子７１ａおよび第２端子７１ｂが設けられている。図２に例示する構成において、第１端子７１ａは、電荷蓄積ノード４４に接続されている。第１端子７１ａは、光電変換部１５に電気的に接続されている。具体的には、第１端子７１ａは、画素電極１５ｃに電気的に接続されている。

感度切替トランジスタ７２のソースおよびドレインのうちの一方は、第２端子７１ｂに電気的に接続されている。感度切替トランジスタ７２のソースおよびドレインのうちの他方には、直流電位が印加される。

上記の直流電位は、固定電位であってもよく、接地電位であってもよい。一方、直流電位は固定電位でなく、ある期間と別の期間とで直流電位の大きさは異なっていてもよい。「感度切替トランジスタ７２のソースおよびドレインのうちの他方には直流電位が印加される」という表現は、このような場合も包含する概念である。

本実施形態では、感度切替トランジスタ７２のソースおよびドレインのうちの他方は、固定電位ＶＦに接続されている。具体的には、感度切替トランジスタ７２のソースおよびドレインのうちの他方は、固定電位ＶＦを有する固定電位部４８に電気的に接続されている。固定電位部４８は、第１容量素子７１を介して電荷蓄積ノード４４の電位の変動を抑制する機能を有する。

固定電位ＶＦは、例えば、接地電位である。ここで、接地電位は、撮像装置１０１の接地電位である。このようにすれば、固定電位部４８のインピーダンスを下げることができる。これにより、固定電位部４８の上記機能を高めることができる。

別例では、直流電位は、リセット電圧線７７の電位と同じ電位である。このようにすれば、リセット時において、第１容量素子７１の第１端子７１ａの電位と第２端子７１ｂの電位を同電位にできる。これにより、第１端子７１ａと第２端子７１ｂの間に適正範囲を超える電圧がかかり難くなる。このことは、第１端子７１ａと第２端子７１ｂの間のリーク電流を抑制する観点から有利である。また、このことは、第１容量素子７１の信頼性を確保する観点から有利である。リセット電圧線７７の電位は、例えば１Ｖ程度である。直流電位がリセット電圧線７７の電位と同じ電位である場合において、これらの電位は、固定電位であってもよく、ある期間と別の期間とでその大きさが変更されてもよい。

複数の画素１１のうちの１つを、便宜上、第１画素１１と称することができる。第１画素１１は、上述の光電変換部１５と、第１容量素子７１と、感度切替トランジスタ７２と、を有していると言える。

なお、増幅トランジスタ３４、第１のリセットトランジスタ３６、アドレストランジスタ４０および感度切替トランジスタ７２の各々は、ＮチャンネルＭＯＳであってもよいし、ＰチャンネルＭＯＳであってもよい。これらの全てがＮチャンネルＭＯＳまたはＰチャンネルＭＯＳのいずれかに統一されている必要もない。以下では、増幅トランジスタ３４、第１のリセットトランジスタ３６、アドレストランジスタ４０および感度切替トランジスタ７２がＮチャンネルＭＯＳである場合を例示する。

（撮像装置１０１の動作の概略）
図２に例示する構成によれば、感度切替トランジスタ７２のゲート電圧を適切に制御することにより、撮像装置１０１の感度を変更することが可能である。

本実施形態では、撮像装置１０１は、撮影モードに応じて感度切替トランジスタ７２をオンまたはオフする制御回路を備える。このようにすれば、行毎に感度を変更できる。本実施形態では、図１に示す垂直走査回路１６が、制御回路に対応する。ただし、撮像装置１０１は、制御回路として、垂直走査回路１６とは異なる要素を備えていてもよい。また、全ての画素１１の感度切替トランジスタ７２を一括してオンまたはオフしてもかまわない。

本実施形態では、撮影モードは、第１モードと、第２モードとを含む。第２モードでの感度は、第１モードでの感度よりも低い。第１モードでは、感度切替トランジスタ７２がオフである状態で、信号電荷が読み出される。第２モードでは、感度切替トランジスタ７２がオンである状態で、信号電荷が読み出される。

上述のとおり、電荷蓄積部に蓄積された信号電荷の量に応じた電圧が、増幅トランジスタ３４のゲートに印加される。増幅トランジスタ３４は、この電圧を増幅する。アドレストランジスタ４０は、増幅された電圧を信号電圧として読み出す。上述の信号電荷の読み出しは、アドレストランジスタ４０による信号電圧の読み出しに対応する。

一具体例では、制御回路は、撮影モードが第１モードである期間において、読み出される信号電圧が第１閾値電圧を跨いで大きくなったときに、撮影モードを第１モードから第２モードに切り替える。制御回路は、撮影モードが第２モードである期間において、読み出される信号電圧が第２閾値電圧を跨いで小さくなったときに、撮影モードを第２モードから第１モードに切り替える。このようにすれば、照度が小さいときに撮影モードを第１モードに設定でき、照度が大きいときに撮影モードを第１モードに設定できる。第１閾値電圧と第２閾値電圧とは、同じであってもよく、異なっていてもよい。

本実施形態では、制御回路である垂直走査回路１６が、切替制御線７５を介して、感度切替トランジスタ７２のゲートに所定の電圧を供給できる。ゲートにこの電圧が供給された期間において、感度切替トランジスタ７２はオンである。ゲートにこの電圧が供給されていない期間において、感度切替トランジスタ７２はオフである。

［フローティング制御による感度の変更］
感度切替トランジスタ７２がオンである期間において、固定電位ＶＦが、感度切替トランジスタ７２を介して第２端子７１ｂに供給される。この場合、第２端子７１ｂの電位が固定されるので、第１容量素子７１は、容量として見える。これに対し、感度切替トランジスタ７２がオフである期間において、第２端子７１ｂに固定電位ＶＦは供給されない。この場合、第２端子７１ｂはフローティング状態であるため、第１容量素子７１は、容量として実質的に見えない。第１容量素子７１を容量として見えるようにすることにより、感度を相対的に低くすることができる。反対に、第１容量素子７１を容量として実質的に見えないようにすることにより、感度を相対的に高くすることができる。つまり、第２端子７１ｂをフローティング状態にするか否かを制御することにより、感度を変更できる。この制御を、フローティング制御と称することができる。

以下、第１容量素子７１が容量として見える状態と実質的に見えない状態について、詳細に説明する。第１容量素子７１の容量値を、Ｃｘと定義する。第１容量素子７１に蓄積された信号電荷の量を、Ｑｘと定義する。第１容量素子７１の第１端子７１ａと第２端子７１ｂの間の電圧を、Ｖｘと定義する。このとき、Ｃｘ＝Ｑｘ／Ｖｘの関係式が成立する。感度切替トランジスタ７２がオフである期間において、第２端子７１ｂには直流電位が印加されず、第２端子７１ｂはフローティング状態にあり、第２端子７１ｂには電荷は実質的に蓄積されない。この期間では、Ｑｘ≒０であるため、Ｃｘ＝Ｑｘ／Ｖｘ≒０である。この状態が、第１容量素子７１が容量として実質的に見えない状態である。一方、感度切替トランジスタ７２がオンである期間において、第２端子７１ｂには直流電位が印加される。この期間では、第１容量素子７１が容量としての特性を示していると言える程度に第２端子７１ｂに電荷が蓄積される。この状態が、第１容量素子７１が容量として見える状態である。

別の言い方をすると、感度切替トランジスタ７２および第１端子７１ａが採り得る状態は、第１状態と、第２状態と、を含む。第１状態において、感度切替トランジスタ７２はオフ状態であり、第１端子７１ａはフローティング状態である。第２状態において、感度切替トランジスタ７２はオン状態であり、感度切替トランジスタ７２を介して第２端子７１ｂに直流電位が供給されている。

仮に、先行技術の撮像装置に倣い、感度切替トランジスタ７２および固定電位部４８を省略し、固定された２種類の電圧を選択的に第２端子７１ｂに供給できるようにしたとする。そのようにした場合、感度を調整できる幅は限定的である。具体的には、この場合には、Ｖｘを２種類から選択することでＣｘを変化させることはできる。しかし、このようにしても、Ｃｘをゼロにすることはできない。また、Ｖｘが採り得る値の範囲は、限定的である。このため、Ｃｘ＝Ｑｘ／Ｖｘの関係式から理解されるように、Ｃｘが採り得る値の範囲も限定的である。このことは、感度を調整できる幅が限定的であることを意味する。

これに対し、上述のフローティング制御によれば、感度を大幅に調整できる。具体的には、上述のフローティング制御によれば、Ｑｘ≒０にでき、従ってＣｘ≒０にできる。これにより、感度の大幅な調整が可能となる。以上の理由で、図２に示す感度切替回路ＧＳＣは、感度の調整に適している。

上述の説明から理解されるように、第１容量素子７１と感度切替トランジスタ７２との間のノード４７は、フローティング状態にも非フローティング状態にもなり得る。

［高飽和化］
感度切替トランジスタ７２と第１容量素子７１の組み合わせは、感度を制御するだけではなく、電荷蓄積部に蓄積することができる信号電荷の最大量（飽和電荷量）を大きくする（すなわち、高飽和化する）ことができる。

第１容量素子７１の容量値Ｃｘ、第１容量素子７１に蓄積された信号電荷の量Ｑｘ、第１容量素子７１の第１端子７１ａと第２端子７１ｂの間の電圧Ｖｘについて、前述のとおりＣｘ＝Ｑｘ／Ｖｘの関係式が成立する。すなわち、Ｑｘ＝Ｃｘ×Ｖｘの関係式が成立する。

感度切替トランジスタ７２がオンである期間において、第２端子７１ｂには直流電位が印加される。この期間では、第１容量素子７１が、容量としての特性を示す。

本実施形態の一例においては、光電変換部１５が、第１容量素子７１の第１端子７１ａに電気的に接続される。よって、光電変換部１５で生成された信号電荷の一部をＱｘとして第１容量素子７１に蓄積することができる。すなわち、光電変換部１５が第１容量素子７１に電気的に接続される場合は、光電変換部１５が第１容量素子７１に電気的に接続されない場合に比べて、電荷蓄積部に蓄積できる信号電荷の最大量をＱｘ＝Ｃｘ×Ｖｘ分、大きくとることができる。

本実施形態によると、高照度のもとで蓄積できる信号電荷の最大量（飽和電荷量）を大きくとることができため、従来技術で課題となる被写体の明るい箇所、例えば明るい青空などが真っ白になる現象（白飛び）を改善することができる。また、信号ノイズ比Ｓ／Ｎの点においても信号電荷の最大量を大きくとることは有利である。

電荷蓄積部に蓄積される信号電荷をＳｘと定義し、光ショットノイズをＮｘと定義すると、Ｎｘ＝√Ｓｘと表すことができる。すなわち信号ノイズ比Ｓ／Ｎ＝Ｓｘ／√Ｓｘ＝√Ｓｘと表すことができるため、信号電荷Ｓｘの最大量を大きくとることでＳ／Ｎを大きくすることができる。

前記のとおり、本実施形態の一例においては、光電変換部１５と第１容量素子７１を電気的に接続することにより、電荷蓄積部に蓄積することができる信号電荷の最大量（飽和電荷量）を大きくとることができ、白飛びやＳ／Ｎを改善することができる。

［リーク電流の低減］
仮に、第１容量素子７１および感度切替トランジスタ７２の接続が図２とは反対であり、固定電位部４８から電荷蓄積ノード４４に向かって順に第１容量素子７１および感度切替トランジスタ７２が接続されているとする。この接続がなされた状態を、図３に示す。図３に示す比較例において、第１容量素子７１と感度切替トランジスタ７２の間の部分は、電位が固定されていないフローティング部４９である。感度切替トランジスタ７２がオフである期間において、第１容量素子７１には、感度切替トランジスタ７２がオンであるときに流入した信号電荷が蓄積されていることがある。第１容量素子７１に信号電荷が蓄積されているときに感度切替トランジスタ７２をオンすると、大きなリーク電流が感度切替トランジスタ７２のドレイン・ソース間を流れることがある。また、そのリーク電流が収束するまでに時間がかかることがある。そのようなリーク電流は、画質を低下させるおそれがある。なお、この文脈において、リーク電流は、光電変換による信号電荷の生成をその発生原因としない電流を指す。

これに対し、図２に示す感度切替回路ＧＳＣでは、大きなリーク電流が感度切替トランジスタ７２のドレイン・ソース間を流れ難い。また、感度切替トランジスタ７２のドレインまたはソースに固定電位ＶＦが供給された状態が維持されるため、感度切替トランジスタ７２をオンする際に感度切替トランジスタ７２のドレイン・ソース間でリーク電流が発生したとしても、リーク電流はすぐに収束する。このため、感度切替トランジスタ７２をオンする際のリーク電流に伴う画質の低下が生じ難い。このため、図２に示す感度切替回路ＧＳＣは、リーク電流に伴うノイズの増加を抑制し、高いダイナミックレンジを得るのに適している。

［小型化］
感度切替トランジスタ７２と第１容量素子７１の組み合わせは、画素の大幅な大型化を招くことなく設けることができる。つまり、感度切替回路ＧＳＣの採用は、撮像装置１０１の小型化の観点から有利である。

次に、図面を参照しながら、撮像装置１０１の動作の一例を説明する。

まず、第１モードにおける撮像装置１０１の動作の概略を説明する。上述のとおり、第１モードは、感度が相対的に高いモードである。第１モードは、低照度のもとでの撮像に適したモードである。低照度のもとでは、感度が高いと有益である。

図４は、第１モードにおけるトランジスタの動作の一例を説明するためのタイミングチャートである。図４において、ＡＤＤ、ＲＳＴ１およびＧＣＴは、それぞれ、アドレストランジスタ４０のゲート電圧、第１のリセットトランジスタ３６のゲート電圧および感度切替トランジスタ７２のゲート電圧の変化の一例を模式的に示す。図４に示す例では、時刻ｔ０において、アドレストランジスタ４０、第１のリセットトランジスタ３６および感度切替トランジスタ７２は、いずれもオフである。簡単のため、以下では、電子シャッタの動作の説明を省略する。

まず、時刻ｔ１において、アドレス信号線３０の電位を制御することにより、アドレストランジスタ４０をオンにする。このとき、電荷蓄積部に蓄積されている信号電荷の読み出しが行われる。

次に、時刻ｔ２において、リセット信号線２６の電位を制御することにより、第１のリセットトランジスタ３６をオンにする。これにより、リセット電圧線７７から電荷蓄積部にリセット設定電圧Ｖｒが供給され、電荷蓄積部の電位がリセットされる。リセット設定電圧Ｖｒは、例えば、１Ｖである。リセット設定電圧Ｖｒは、増幅トランジスタ３４の閾値Ｖｔによっては０Ｖでもよい。ここで、閾値Ｖｔは、増幅トランジスタ３４にドレイン電流が流れ始めるときのゲート・ソース間電圧を指す。

次に、時刻ｔ３において、第１のリセットトランジスタ３６をオフにする。以下では、時刻ｔ２において第１のリセットトランジスタ３６をオンしてから第１のリセットトランジスタ３６をオフにするまでの期間を「リセット期間」と呼ぶことがある。リセット期間は、図４では、時刻ｔ２から時刻ｔ３までの期間である。図４中、リセット期間を矢印Ｒｓｔにより模式的に示す。

次に、時刻ｔ４において、露光を開始する。図示する例では、第１のリセットトランジスタ３６がオフにされてから露光が開始されるまでの間に、タイムラグがある。ただし、第１のリセットトランジスタ３６をオフにすると同時に露光を開始してもよい。

図４中、露光の期間を矢印Ｅｘｐにより模式的に示す。露光の期間において所定のタイミングで、リセット電圧の読み出しが行われる。このタイミングは、時刻ｔ５に対応する。なお、リセット電圧の読み出しに要する時間は短時間であるので、アドレストランジスタ４０のオン状態が継続したままでリセット電圧の読み出しが実行されても構わない。

時刻ｔ１と時刻ｔ２の間において読み出された信号と、時刻ｔ５において読み出された信号との差分をとることにより、固定ノイズを除去した信号が得られる。このようにして、固定ノイズが除去された信号が得られる。

第１モードでは、切替制御線７５から感度切替トランジスタ７２のゲートに電圧が供給されない。ゲート電圧はＬｏｗレベルに維持され、感度切替トランジスタ７２はオフ状態に維持される。こうして、第１容量素子７１が容量として実質的に見えない状態が維持され、感度が相対的に高い状態が維持される。

次に、図５を参照しながら、第２モードにおける撮像装置１０１の動作の概略を説明する。上述のとおり、第２モードは、感度が相対的に低いモードである。第２モードは、高照度のもとでの撮像に適したモードである。高照度のもとでは、感度が低いと有益である。以下では、第１モードと重複する説明は、省略することがある。

図５は、第２モードにおけるトランジスタの動作の一例を説明するためのタイミングチャートである。第２モードでは、切替制御線７５から感度切替トランジスタ７２のゲートに電圧が供給される。ゲート電圧はＨｉｇｈレベルに維持され、感度切替トランジスタ７２はオン状態に維持される。こうして、第１容量素子７１が容量として見える状態が維持され、感度が相対的に低い状態が維持される。

第１の実施形態に、種々の改変を加えることができる。一変形例では、図６に示すように、画素１１は、オーバーフロートランジスタ３９を有する。オーバーフロートランジスタ３９のソースおよびドレインの一方とゲートとは、電荷蓄積ノード４４に接続されている。オーバーフロートランジスタ３９のソースおよびドレインの他方は、電荷回収線２９に接続されている。電荷蓄積部に蓄積された信号電荷の量が所定の大きさを超えて電荷蓄積部の電位が所定の電位を超えると、オーバーフロートランジスタ３９はオンする。これにより、電荷蓄積部における過剰な信号電荷が、オーバーフロートランジスタ３９のソースおよびドレインを介して電荷回収線２９へと排出される。

以下、他のいくつかの実施形態について説明する。以下では、既に説明した実施形態とその後に説明される実施形態とで共通する要素には同じ参照符号を付し、それらの説明を省略することがある。各実施形態に関する説明は、技術的に矛盾しない限り、相互に適用されうる。技術的に矛盾しない限り、各実施形態は、相互に組み合わされてもよい。

（第２の実施形態）
図７に、第２の実施形態に係る撮像装置２０１の例示的な回路構成を、模式的に示す。

撮像装置２０１の周辺回路は、反転増幅器２４を含む。図示する構成において、反転増幅器２４は、２次元に配列された画素１２の列毎に配置されている。つまり、この例では、周辺回路は、複数の反転増幅器２４を含む。

第２の実施形態でも、垂直走査回路１６は、アドレス信号線３０に所定の電圧を印加することにより、各行に配置された複数の画素１２を行単位で選択する。第２の実施形態では、これにより、選択された画素１２の信号電圧の読み出しと、後述する画素電極１５ｃのリセットとが実行される。

図示する例では、垂直走査回路１６は、フィードバック制御線２８および制御線３２にも接続されている。後述するように、垂直走査回路１６がフィードバック制御線２８に所定の電圧を印加することにより、画素１２の出力を負帰還させるフィードバック回路を形成することができる。また、垂直走査回路１６は、制御線３２を介して複数の画素１２に所定の電圧を供給することができる。

図７に例示する構成では、複数の電源配線２２が各列に対応して設けられている。各列の電源配線２２は、その列の画素１２に接続されている。

図７に例示する構成では、複数の反転増幅器２４が各列に対応して設けられている。反転増幅器２４の負側の入力端子は、対応する垂直信号線１８に接続されている。反転増幅器２４の正側の入力端子には、所定の電圧（例えば１Ｖまたは１Ｖ近傍の正電圧）Ｖｒｅｆが供給される。また、反転増幅器２４の出力端子は、各列に対応して設けられたフィードバック線２５を介して、その反転増幅器２４の負側の入力端子との接続を有する複数の画素１２に接続されている。反転増幅器２４は、画素１２からの出力を負帰還させるフィードバック回路の一部を構成する。反転増幅器２４をフィードバックアンプと呼んでもよい。反転増幅器２４は、反転増幅利得を変化させるためのゲイン調整端子２４ａを含む。反転増幅器２４の動作は後述する。

図８は、図７に示す画素１２の、例示的な回路構成を示す。

画素１２は、第２容量素子４１および第３容量素子４２が直列に接続された容量回路４５を含む。図示する構成において、第３容量素子４２は、第２容量素子４１よりも大きな容量値を有する。図８に例示する構成において、第１のリセットトランジスタ３６のソースおよびドレインのうちの一方、および、第２容量素子４１の一方の電極は、電荷蓄積ノード４４に接続されている。つまり、これらは、画素電極１５ｃとの電気的な接続を有する。

第１のリセットトランジスタ３６のソースおよびドレインのうちの他方、および、第２容量素子４１の他方の電極は、第３容量素子４２の一方の電極に接続されている。つまり、この例では、第２容量素子４１は、第１のリセットトランジスタ３６に並列接続されている。第２容量素子４１と、第１のリセットトランジスタ３６とを並列接続することにより、電荷蓄積ノード４４に対するトランジスタ接合リークを低減し得る。したがって、暗電流を低減し得る。以下では、第２容量素子４１と第３容量素子４２との接続点を含むノードを、リセットドレインノード４６と呼ぶことがある。

第３容量素子４２の端子のうち、リセットドレインノード４６に接続されていない方の端子は、制御線３２に接続されている。制御線３２は、この端子の電位の制御に用いられる。制御線３２の電位は、例えば０Ｖ（基準電位）に設定される。制御線３２の電位は、撮像装置２０１の動作時において固定されている必要はない。例えば、垂直走査回路１６からパルス電圧が供給されてもよい。後述するように、制御線３２は、電荷蓄積ノード４４の電位の制御に利用可能である。もちろん、撮像装置２０１の動作時において、制御線３２の電位が固定されていてもよい。

図８に例示する構成では、画素１２は、ソースおよびドレインの一方がリセットドレインノード４６に接続され、他方がフィードバック線２５に接続された第２のリセットトランジスタ３８を含んでいる。つまり、図示する構成では、第１のリセットトランジスタ３６のソースおよびドレインのうちのリセットドレインノード４６に接続されている側と、フィードバック線２５とが、第２のリセットトランジスタ３８を介して接続されている。第２のリセットトランジスタ３８のゲートは、フィードバック制御線２８に接続されている。後に詳しく説明するように、フィードバック制御線２８の電圧を制御することにより、信号検出回路ＳＣの出力をフィードバックさせるフィードバック回路ＦＣを形成することができる。この例のフィードバックは、信号検出回路ＳＣの出力の負帰還が行われる。

なお、第２のリセットトランジスタ３８は、ＮチャンネルＭＯＳであってもよいし、ＰチャンネルＭＯＳであってもよい。第２のリセットトランジスタ３８と他のトランジスタとがＮチャンネルＭＯＳまたはＰチャンネルＭＯＳのいずれかに統一されている必要もない。以下では、第２のリセットトランジスタ３８がＮチャンネルＭＯＳである場合を例示する。

（撮像装置２０１の動作の概略）
次に、図面を参照しながら、撮像装置２０１の動作の一例を説明する。以下に説明するように、図８に例示する構成によれば、第１のリセットトランジスタ３６および第２のリセットトランジスタ３８のゲート電圧を適切に制御することにより、感度の異なる複数の撮影モードを切り替えることが可能である。

第１の実施形態と同様、撮影モードは、第１モードと、第２モードとを含む。第１モードは、比較的高い感度で撮像が可能なモードである。第２モードは、比較的低い感度で撮像が可能なモードである。

まず、第１モードにおける撮像装置２０１の動作の概略を説明する。上述のとおり、第１モードは、感度が相対的に高いモードである。第１モードは、低照度のもとでの撮像に適したモードである。低照度のもとでは、感度が高いと有益である。

図９は、第１モードにおけるトランジスタの動作の一例を説明するためのタイミングチャートである。図９において、ＲＳＴ２およびＧＣＮＴは、それぞれ、第２のリセットトランジスタ３８のゲート電圧および反転増幅器２４のゲイン調整端子２４ａに印加される電圧の変化の一例を模式的に示す。図９に示す例では、時刻ｔ０において、第２のリセットトランジスタ３８は、オフである。また、反転増幅器２４のゲイン調整端子２４ａの電圧は、ある所定の値である。

まず、時刻ｔ１において、アドレス信号線３０の電位を制御することにより、アドレストランジスタ４０をオンにする。このとき、電荷蓄積部に蓄積されている信号電荷の読み出しが行われる。

次に、時刻ｔ２において、リセット信号線２６およびフィードバック制御線２８の電位を制御することにより、第１のリセットトランジスタ３６および第２のリセットトランジスタ３８をオンにする。これにより、電荷蓄積ノード４４とフィードバック線２５とが第１のリセットトランジスタ３６および第２のリセットトランジスタ３８を介して接続され、信号検出回路ＳＣの出力を負帰還させるフィードバック回路ＦＣが形成される。リセットドレインノード４６とフィードバック線２５との間に第２のリセットトランジスタ３８を介在させることにより、第２のリセットトランジスタ３８によって選択的にフィードバック回路ＦＣを形成して光電変換部１５の信号をフィードバックさせることができる。

この例では、フィードバック回路ＦＣの形成は、フィードバック線２５を共有する複数の画素１２のうちの１つに対して実行される。アドレストランジスタ４０のゲート電圧の制御により、フィードバック回路ＦＣの形成の対象となる画素１２を選択し、所望の画素１２に対して、後述するリセットおよび／またはノイズキャンセルを実行し得る。

ここでは、フィードバック回路ＦＣは、増幅トランジスタ３４、反転増幅器２４および第２のリセットトランジスタ３８を含む負帰還増幅回路である。時刻ｔ１においてオンとされたアドレストランジスタ４０は、増幅トランジスタ３４の出力をフィードバック回路ＦＣに対する入力として供給する。

電荷蓄積ノード４４とフィードバック線２５とが電気的に接続されることにより、電荷蓄積部がリセットされる。このとき、信号検出回路ＳＣの出力が負帰還されることにより、垂直信号線１８の電圧が、反転増幅器２４の正側の入力端子に印加された電圧Ｖｒｅｆに収束する。つまり、この例では、リセットにおける基準電圧は、電圧Ｖｒｅｆである。図８に例示する構成においては、電源電圧（例えば３．３Ｖ）と接地（０Ｖ）との範囲内で電圧Ｖｒｅｆを任意に設定できる。言い換えれば、リセットにおける基準電圧として、一定の範囲内であれば任意の電圧を利用できる。例えば、リセットにおける基準電圧として、電源電圧以外の電圧を利用できる。

また、時刻ｔ２において、反転増幅器２４のゲイン調整端子２４ａの電位を制御し、反転増幅器２４のゲインを低下させる。反転増幅器２４において、ゲインＧと帯域Ｂの積Ｇ×Ｂは一定であるため、ゲインＧを低下させると帯域Ｂは広くなる。このため、負帰還増幅回路における、上述した収束を速めることが可能となる。帯域Ｂが広くなるとは、カットオフ周波数が高くなることを指す。

次に、時刻ｔ３において、第１のリセットトランジスタ３６をオフにする。以下では、時刻ｔ２において第１のリセットトランジスタ３６および第２のリセットトランジスタ３８をオンしてから第１のリセットトランジスタ３６をオフにするまでの期間を「リセット期間」と呼ぶことがある。リセット期間は、図９では、時刻ｔ２から時刻ｔ３までの期間である。図９中、リセット期間を矢印Ｒｓｔにより模式的に示す。時刻ｔ３において第１のリセットトランジスタ３６をオフすることによりｋＴＣノイズが発生する。そのため、リセット後における電荷蓄積部の電圧にｋＴＣノイズが加わる。

図８を参照すればわかるように、第２のリセットトランジスタ３８がオンである間は、フィードバック回路ＦＣが形成された状態が継続している。そのため、時刻ｔ３において第１のリセットトランジスタ３６をオフにすることによって生じたｋＴＣノイズが、フィードバック回路ＦＣの利得をＡとすると、１／（１＋Ａ）の大きさまでキャンセルされる。

この例では、第１のリセットトランジスタ３６をオフする直前（ノイズキャンセル開始の直前）における垂直信号線１８の電圧は、反転増幅器２４の負側の入力端子に印加された電圧Ｖｒｅｆとほぼ等しい。このように、ノイズキャンセル開始時における垂直信号線１８の電圧をノイズキャンセル後の目標電圧Ｖｒｅｆに近づけておくことにより、比較的短い時間でｋＴＣノイズをキャンセルすることができる。以下では、第１のリセットトランジスタ３６をオフしてから第２のリセットトランジスタ３８をオフにするまでの期間を「ノイズキャンセル期間」と呼ぶことがある。ノイズキャンセル期間は、図９では、時刻ｔ３から時刻ｔ４までの期間である。図９中、ノイズキャンセル期間を矢印Ｎｃｌにより模式的に示す。

また、時刻ｔ３において、反転増幅器２４のゲインは、低下させられた状態にある。このため、ノイズキャンセル期間の初期においては、高速に、ノイズのキャンセルを行うことができる。

続いて、時刻ｔ３’において、反転増幅器２４のゲイン調整端子２４ａの電位を制御し、反転増幅器２４のゲインを高くする。これにより、ノイズレベルをより低下させる。この時、ゲインＧと帯域Ｂの積Ｇ×Ｂは一定であるため、ゲインＧを高めることにより、帯域Ｂは狭くなる。つまり、負帰還増幅回路における収束に時間を要する。しかし、ｔ３〜ｔ３’の間において、既に垂直信号線１８の電圧を収束レベル付近に制御しているため、収束すべき電圧の幅は小さくなっており、帯域が狭くなることによる収束時間の増大を抑制することができる。なお、帯域Ｂは狭くなるとは、カットオフ周波数が低くなることを指す。

このように、第２の実施形態によれば、リセットトランジスタをオフすることによって生じるｋＴＣノイズを縮小し、かつ、発生したｋＴＣノイズを比較的短い時間でキャンセルすることが可能である。

次に、時刻ｔ４において、第２のリセットトランジスタ３８をオフにし、所定の期間、露光を実行する。時刻ｔ４において第２のリセットトランジスタ３８をオフすることにより、ｋＴＣノイズが発生する。このとき電荷蓄積部の電圧に加わるｋＴＣノイズの大きさは、画素１２中に第２容量素子４１および第３容量素子４２を設けず、第２のリセットトランジスタ３８を電荷蓄積ノード４４に直接接続した場合のおおよそ（Ｃｆｄ／Ｃ２）^1/2×（Ｃ１／（Ｃ１＋Ｃｆｄ））倍である。上記の式中、Ｃｆｄ、Ｃ１およびＣ２は、それぞれ、電荷蓄積ノード４４の容量値、第２容量素子４１の容量値および第３容量素子４２の容量値を表す。なお、式中の「×」は乗算を表す。このように、第３容量素子４２の容量値Ｃ２が大きいほど、発生するノイズ自体が小さく、第２容量素子４１の容量値Ｃ１が小さいほど、減衰率が大きい。したがって、第２の実施形態によれば、第２容量素子４１の容量値Ｃ１および第３容量素子４２の容量値Ｃ２を適切に設定することにより、第２のリセットトランジスタ３８をオフすることによって生じるｋＴＣノイズを十分に縮小することが可能である。

図９中、露光の期間を矢印Ｅｘｐにより模式的に示す。露光の期間において所定のタイミングで、ｋＴＣノイズがキャンセルされたリセット電圧の読み出しが行われる。このタイミングは、時刻ｔ５に対応する。なお、リセット電圧の読み出しに要する時間は短時間であるので、アドレストランジスタ４０のオン状態が継続したままでリセット電圧の読み出しが実行されても構わない。

時刻ｔ１と時刻ｔ２の間において読み出された信号と、時刻ｔ５において読み出された信号との差分をとることにより、固定ノイズを除去した信号が得られる。このようにして、ｋＴＣノイズおよび固定ノイズが除去された信号が得られる。

なお、第１のリセットトランジスタ３６および第２のリセットトランジスタ３８がオフとされた状態において、第３容量素子４２は、第２容量素子４１を介して電荷蓄積ノード４４に接続されている。ここで、第２容量素子４１を介さずに電荷蓄積ノード４４と第３容量素子４２とを直接に接続した場合を想定する。この場合において、第３容量素子４２を直接に接続したときにおける、信号電荷の蓄積領域全体の容量値は、（Ｃｆｄ＋Ｃ２）である。つまり、第３容量素子４２が比較的大きな容量値Ｃ２を有すると、信号電荷の蓄積領域全体の容量値も大きな値となるので、高い変換ゲイン（高いＳＮ比といってもよい）が得られない。そこで、本開示の実施形態では、第２容量素子４１を介して第３容量素子４２を電荷蓄積ノード４４に接続している。このような構成における、信号電荷の蓄積領域全体の容量値は、おおよそ（Ｃｆｄ＋（Ｃ１Ｃ２）／（Ｃ１＋Ｃ２））と表される。ここで、第２容量素子４１が比較的小さな容量値Ｃ１を有し、かつ、第３容量素子４２が比較的大きな容量値Ｃ２を有する場合、信号電荷の蓄積領域全体の容量値は、おおよそ（Ｃｆｄ＋Ｃ１）となる。すなわち、信号電荷の蓄積領域全体の容量値の増加は小さい。このように、比較的小さな容量値を有する第２容量素子４１を介して第３容量素子４２を電荷蓄積ノード４４に接続することにより、変換ゲインの低下を抑制することが可能である。

第１モードでは、切替制御線７５から感度切替トランジスタ７２のゲートに電圧が供給されない。ゲート電圧はＬｏｗレベルに維持され、感度切替トランジスタ７２はオフ状態に維持される。こうして、第１容量素子７１が容量として実質的に見えない状態が維持され、感度が相対的に高い状態が維持される。

次に、図１０を参照しながら、第２モードにおける撮像装置２０１の動作の概略を説明する。上述のとおり、第２モードは、感度が相対的に低いモードである。第２モードは、高照度のもとでの撮像に適したモードである。高照度のもとでは、感度が低いと有益である。以下では、第１モードと重複する説明は、省略することがある。

図１０は、第２モードにおけるトランジスタの動作の一例を説明するためのタイミングチャートである。第２モードでは、切替制御線７５から感度切替トランジスタ７２のゲートに電圧が供給される。ゲート電圧はＨｉｇｈレベルに維持され、感度切替トランジスタ７２はオン状態に維持される。こうして、第１容量素子７１が容量として見える状態が維持され、感度が相対的に低い状態が維持される。

なお、上記のように、第２モードでは、第１容量素子７１が容量として見える。このため、第１モードで行ったＣ１、Ｃ２およびＣｆｄを用いた定量的な議論は、第２モードにおいては、第１容量素子７１を考慮したものに変更される。

（第３の実施形態）
図１１は、第３の実施形態に係る撮像装置における画素１３の、例示的な回路構成を模式的に示す。図１１に例示するように、第３の実施形態の撮像装置は、画素１３の各列に反転増幅器２４の代わりに切替回路５０が設けられている点で、第２の実施形態の撮像装置２０１と異なる。このため、第３の実施形態に係る撮像装置の各列を構成している複数の画素１３において、フィードバック線２５は、画素１３間を接続していない。

各画素１３において、フィードバック線２５は、第２のリセットトランジスタ３８のソースまたはドレインのうち、リセットドレインノード４６に接続されていない側と接続されている。アドレストランジスタ４０は、増幅トランジスタ３４のソースまたはドレインの一方とフィードバック線２５との間に設けられている。アドレストランジスタ４０のフィードバック線２５に接続されたソースまたはドレインは、垂直信号線１８に接続されている。以下、第２の実施形態の撮像装置２０１と異なる点を主として説明する。

切替回路５０は、電源配線２２に並列に接続されたスイッチ素子５１、５１’と、垂直信号線１８に並列に接続されたスイッチ素子５２’、５２とを含む。スイッチ素子５１、５１’はそれぞれ、電源電圧（ＡＶＤＤ）および基準電位（ＡＶＳＳ）に接続される。また、スイッチ素子５２’、５２はそれぞれ、定電流源２７’、２７を介して、電源電圧（ＡＶＤＤ）および基準電位（ＡＶＳＳ）に接続される。

画素１３において、信号読み出し時には、アドレストランジスタ４０のゲートにアドレス信号線３０を介して電圧を印加することによって各列の画素１３の１つを選択する。また、切替回路５０のスイッチ素子５１およびスイッチ素子５２をオンにすることによって、例えば、増幅トランジスタ３４からアドレストランジスタ４０へ向かう向きに定電流源２７から電流が流れ、増幅トランジスタ３４で増幅された電荷蓄積部の電位が検出される。

一方、リセット動作時には、切替回路５０のスイッチ素子５１’およびスイッチ素子５２’をオンにすることによって、アドレストランジスタ４０および増幅トランジスタ３４には信号読み出し時とは逆向きの電流が流れる。これにより増幅トランジスタ３４、アドレストランジスタ４０、フィードバック線２５、第２のリセットトランジスタ３８および第１のリセットトランジスタ３６を含むフィードバック回路ＦＣが構成される。この時、アドレストランジスタ４０および増幅トランジスタ３４がカスコード接続されているため、大きなゲインを得ることができる。そのため、フィードバック回路ＦＣは、大きな利得でノイズキャンセルを行うことができる。

本実施形態の撮像装置は、第２の実施形態と同様に、ｋＴＣノイズを低減することが可能である。

また、本実施形態の撮像装置によれば、反転増幅器２４を備えておらず、アドレストランジスタ４０および増幅トランジスタ３４は、信号検出回路ＳＣと、フィードバック回路ＦＣのアンプとを兼ねている。このため、撮像装置の回路を構成する面積を小さくすることができる。また、撮像装置の消費電力を低減することができる。さらに、カスコード接続によって大きなゲインを得ることができるため、第２容量素子４１および第３容量素子４２の容量が小さい場合でも、ｋＴＣノイズを低減することが可能となる。

（垂直信号線１８およびフィードバック線２５の数）
図１および図７では、列ごとに１本の垂直信号線１８が設けられている。しかし、列ごとに複数の垂直信号線１８が設けられることもあり得る。例えば、感光領域においてベイヤー配列の画素アレイが構成されている場合、各列において、互いに異なる２種類の色の画素が互い違いに並ぶ。各列において、ある色の画素で読み出された信号を流すための１または複数の垂直信号線１８を設け、別の色の画素で読み出された信号を流すための１または複数の垂直信号線１８を設けることが考えられる。また、図７では、列ごとに１本のフィードバック線２５が設けられている。しかし、同様に、列ごとに複数のフィードバック線２５が設けられることもあり得る。

列ごとに複数の垂直信号線１８が設けられている場合、１つの画素を複数の垂直信号線１８が通過することもあり得る。同様に、列ごとに複数のフィードバック線２５が設けられている場合、１つの画素を複数のフィードバック線２５が通過することもあり得る。

以下で説明する図１２から図２８は、１つの画素を２本の垂直信号線１８および２本のフィードバック線２５が通過する例を示す。２本の垂直信号線１８の一方を垂直信号線１８ｊと表記し、他方を垂直信号線１８ｋと表記する。２本のフィードバック線２５の一方をフィードバック線２５ｊと表記し、他方をフィードバック線２５ｋと表記する。ただし、１つの画素を通る垂直信号線１８の数は、１本であってもよく、３本以上であってもよい。１つの画素を通るフィードバック線２５の数についても同様である。

上述の説明と同様、図１２から図２８を参照して説明する画素を、便宜上、第１画素と称することができる。

（画素の構造の第１の例）
第２および第３の実施形態に適用可能な画素の構造の第１の例を、図１２から図１７に模式的に示す。

図１２から図１７に示す画素には、第１隣接画素と第２隣接画素とが隣接している。第１隣接画素および第２隣接画素の位置は、図１２から図１７に示されている。

第１の例の第１容量素子７１は、ＭＯＭ構造を有する。ＭＯＭ構造は、金属または金属化合物から形成された２つの電極の間に酸化物から形成された誘電体が設けられた構造を指す。ＭＯＭ構造を有する容量素子では、配線間の寄生容量が容量素子の容量として利用される。

第１の例の第３容量素子４２は、ＭＩＭ（Metal-Insulator-Metal）構造を有する。ＭＩＭ構造は、金属または金属化合物から形成された２つの電極の間に誘電体が挟まれた構造を指す。

図１２に、第１の例の画素の、半導体基板２の厚さ方向に平行な断面を模式的に示す。図１２に示すように、半導体基板２と、絶縁層４と、光電変換部１５とが、この順に積層されている。絶縁層４では、配線領域Ｍと、第３容量素子４２とが設けられている。第３容量素子４２は、配線領域Ｍと半導体基板２との間に設けられている。ただし、第３容量素子４２は、配線領域Ｍと光電変換部１５との間に設けられていてもよい。配線領域Ｍは、配線層Ｍ１と、配線層Ｍ２と、配線層Ｍ３と、を含む。配線層Ｍ１と、配線層Ｍ２と、配線層Ｍ３とは、半導体基板２の厚さ方向についてこの順に設けられている。この例では、配線層の数は３つである。ただし、配線層の数は、１つであってもよく、２つであってもよく、４つ以上であってもよい。

図１２に示すように、配線層Ｍ１は、シールド配線８１ａと、端子配線７１ａ１と、端子配線７１ｂ１と、シールド配線８３ａと、を含む。配線層Ｍ２は、シールド配線８１ｂと、垂直信号線１８ｊと、シールド配線８４ｂと、ＦＤ配線４４ｂと、シールド配線８５ｂと、垂直信号線１８ｋと、シールド配線８２ｂと、端子配線７１ａ２と、端子配線７１ｂ２と、端子配線７１ａ３と、端子配線７１ｂ３と、シールド配線８３ｂと、を含む。配線層Ｍ３は、シールド配線８１ｃと、フィードバック線２５ｊと、シールド配線８４ｃと、ＦＤ配線４４ｃと、シールド配線８５ｃと、フィードバック線２５ｋと、シールド配線８２ｃと、端子配線７１ａ４と、端子配線７１ｂ４と、端子配線７１ｂ５と、シールド配線８３ｃと、を含む。

第１の例の第１容量素子７１では、第１端子７１ａは、端子配線７１ａ１と、端子配線７１ａ２と、端子配線７１ａ３と、端子配線７１ａ４と、を含む。ただし、これらの配線の各々は、その一部のみが第１端子７１ａに属していてもよい。端子配線７１ａ１、端子配線７１ａ２、端子配線７１ａ３および端子配線７１ａ４は、複数のビアによって接続されている。第２端子７１ｂは、端子配線７１ｂ１と、端子配線７１ｂ２と、端子配線７１ｂ３と、端子配線７１ｂ４と、端子配線７１ｂ５と、を含む。ただし、これらの配線の各々は、その一部のみが第２端子７１ｂに属していてもよい。端子配線７１ｂ１、端子配線７１ｂ２、端子配線７１ｂ３、端子配線７１ｂ４および端子配線７１ｂ５は、複数のビアによって接続されている。誘電体層は、半導体基板２上に設けられた絶縁層４を構成する酸化物絶縁体の一部である。

シールド配線８１ａ、シールド配線８１ｂおよびシールド配線８１ｃは、複数のビアによって接続されている。シールド配線８４ｂおよびシールド配線８４ｃは、ビアによって接続されている。シールド配線８５ｂおよびシールド配線８５ｃは、ビアによって接続されている。シールド配線８２ｂおよびシールド配線８２ｃは、ビアによって接続されている。シールド配線８３ａ、シールド配線８３ｂおよびシールド配線８３ｃは、複数のビアによって接続されている。

なお、図１２において、端子配線７１ａ４は２つの四角で模式的に表されており、２つの四角の上には点線が示されている。点線は、これら２つの四角で示された領域が電気的に接続されていることを表している。これらの領域が電気的に接続されていることは、図１７から理解され得る。図１６，１７などの点線が表すところも同様である。

なお、図１２において、太い矢印は、矢印の端部の構成間で電磁的なシールドがなされていることを意味している。

図１３に、半導体基板２の厚さ方向に平行に観察したときの、増幅トランジスタ３４と、アドレストランジスタ４０と、第１のリセットトランジスタ３６と、第２のリセットトランジスタ３８と、感度切替トランジスタ７２と、の配置を模式的に示す。トランジスタ３４，４０，３６，３８および７２は、半導体基板２に設けられている。

図１３では、配線領域Ｍに設けられたシールド配線８１ｃ，８２ｃおよび８３ｃも示されている。半導体基板２の厚さ方向に平行に観察したとき、増幅トランジスタ３４と、アドレストランジスタ４０と、第１のリセットトランジスタ３６と、第２のリセットトランジスタ３８とは、シールド配線８１ｃとシールド配線８２ｃとの間に設けられている。半導体基板２の厚さ方向に平行に観察したとき、感度切替トランジスタ７２は、シールド配線８２ｃとシールド配線８３ｃとの間に設けられている。

図１４に、半導体基板２の厚さ方向に平行に観察したときの、第３容量素子４２を示す。

図１５に、半導体基板２の厚さ方向に平行に観察したときの、配線層Ｍ１を示す。配線層Ｍ１において、シールド配線８１ａと、端子配線７１ａ１と、端子配線７１ｂ１と、シールド配線８３ａとは、この順に並んでいる。

シールド配線８１ａは、端子配線７１ａ１と第１隣接画素との間に配置されているため、端子配線７１ａ１と第１隣接画素との間のカップリングを抑制し得る。シールド配線８１ａは、端子配線７１ｂ１と第１隣接画素との間に配置されているため、端子配線７１ｂ１と第１隣接画素との間のカップリングを抑制し得る。シールド配線８３ａは、端子配線７１ａ１と第２隣接画素との間に配置されているため、端子配線７１ａ１と第２隣接画素との間のカップリングを抑制し得る。シールド配線８３ａは、端子配線７１ｂ１と第２隣接画素との間に配置されているため、端子配線７１ｂ１と第２隣接画素との間のカップリングを抑制し得る。

図１６に、半導体基板２の厚さ方向に平行に観察したときの、配線層Ｍ２を示す。配線層Ｍ２において、シールド配線８１ｂと、垂直信号線１８ｊと、シールド配線８４ｂと、ＦＤ配線４４ｂと、シールド配線８５ｂと、垂直信号線１８ｋと、シールド配線８２ｂと、端子配線７１ａ２と、端子配線７１ｂ２と、端子配線７１ａ３と、端子配線７１ｂ３と、シールド配線８３ｂとは、この順に並んでいる。

シールド配線８４ｂは、垂直信号線１８ｊとＦＤ配線４４ｂとの間に設けられているため、垂直信号線１８ｊとＦＤ配線４４ｂとの間のカップリングを抑制し得る。シールド配線８５ｂは、垂直信号線１８ｋとＦＤ配線４４ｂとの間に設けられているため、垂直信号線１８ｋとＦＤ配線４４ｂとの間のカップリングを抑制し得る。

シールド配線８２ｂは、垂直信号線１８ｋと端子配線７１ａ２との間に設けられているため、垂直信号線１８ｋと端子配線７１ａ２との間のカップリングを抑制し得る。シールド配線８２ｂは、垂直信号線１８ｋと端子配線７１ｂ２との間に設けられているため、垂直信号線１８ｋと端子配線７１ｂ２との間のカップリングを抑制し得る。シールド配線８２ｂは、垂直信号線１８ｋと端子配線７１ａ３との間に設けられているため、垂直信号線１８ｋと端子配線７１ａ３との間のカップリングを抑制し得る。シールド配線８２ｂは、垂直信号線１８ｋと端子配線７１ｂ３との間に設けられているため、垂直信号線１８ｋと端子配線７１ｂ３との間のカップリングを抑制し得る。

シールド配線８２ｂは、配線層Ｍ１と配線層Ｍ２との間のカップリングも抑制し得る。具体的には、図１２から理解されるように、シールド配線８２ｂは、垂直信号線１８ｋと端子配線７１ｂ１との間に設けられているため、垂直信号線１８ｋと端子配線７１ｂ１との間のカップリングを抑制し得る。

シールド配線８１ｂは、ＦＤ配線４４ｂ、端子配線７１ａ２、端子配線７１ｂ２、端子配線７１ａ３および端子配線７１ｂ３と、第１隣接画素と、の間に配置されている。このため、シールド配線８１ｂは、配線４４ｂ、７１ａ２、７１ｂ２、７１ａ３および７１ｂ３と、第１隣接画素と、の間のカップリングを抑制し得る。シールド配線８３ｂは、ＦＤ配線４４ｂ、端子配線７１ａ２、端子配線７１ｂ２、端子配線７１ａ３および端子配線７１ｂ３と、第２隣接画素と、の間に配置されている。このため、シールド配線８３ｂは、配線４４ｂ、７１ａ２、７１ｂ２、７１ａ３および７１ｂ３と、第２隣接画素と、の間のカップリングを抑制し得る。

図１７に、半導体基板２の厚さ方向に平行に観察したときの、配線層Ｍ３を示す。配線層Ｍ３において、シールド配線８１ｃと、フィードバック線２５ｊと、シールド配線８４ｃと、ＦＤ配線４４ｃと、シールド配線８５ｃと、フィードバック線２５ｋと、シールド配線８２ｃと、端子配線７１ａ４と、端子配線７１ｂ４と、端子配線７１ｂ５と、シールド配線８３ｃとは、この順に並んでいる。

シールド配線８４ｃは、フィードバック線２５ｊとＦＤ配線４４ｃとの間に設けられているため、フィードバック線２５ｊとＦＤ配線４４ｃとの間のカップリングを抑制し得る。シールド配線８５ｃは、フィードバック線２５ｋとＦＤ配線４４ｃとの間に設けられているため、フィードバック線２５ｋとＦＤ配線４４ｃとの間のカップリングを抑制し得る。

シールド配線８２ｃは、フィードバック線２５ｋと端子配線７１ａ４との間に設けられているため、フィードバック線２５ｋと端子配線７１ａ４との間のカップリングを抑制し得る。シールド配線８２ｃは、フィードバック線２５ｋと端子配線７１ｂ４との間に設けられているため、フィードバック線２５ｋと端子配線７１ｂ４との間のカップリングを抑制し得る。シールド配線８２ｃは、フィードバック線２５ｋと端子配線７１ｂ５との間に設けられているため、フィードバック線２５ｋと端子配線７１ｂ５との間のカップリングを抑制し得る。

シールド配線８１ｃは、ＦＤ配線４４ｃ、端子配線７１ａ４、端子配線７１ｂ４および端子配線７１ｂ５と、第１隣接画素と、の間に配置されている。このため、シールド配線８１ｃは、配線４４ｃ、７１ａ４、７１ｂ４および７１ｂ５と、第１隣接画素と、の間のカップリングを抑制し得る。シールド配線８３ｃは、ＦＤ配線４４ｃ、端子配線７１ａ４、端子配線７１ｂ４および端子配線７１ｂ５と、第２隣接画素と、の間に配置されている。このため、シールド配線８３ｃは、配線４４ｃ、７１ａ４、７１ｂ４および７１ｂ５と、第２隣接画素と、の間のカップリングを抑制し得る。

図１２に示すように、ＦＤ配線４４ｃは、ＦＤビア４４ｖによって、画素電極１５ｃに接続されている。図１２および図１３から理解されるように、第１のリセットトランジスタ３６のソースおよびドレインの一方によって、第１拡散領域４４ｚが構成されている。第１拡散領域４４ｚと第１容量素子７１（具体的には第１端子７１ａ）とは、ビア４４ｐによって接続されている。第１拡散領域４４ｚ、ビア４４ｐ、端子配線７１ａ１、ＦＤ配線４４ｂ、端子配線７１ａ２、端子配線７１ａ３、ＦＤ配線４４ｃ、端子配線７１ａ４、ＦＤビア４４ｖおよび画素電極１５ｃは、電気的に接続されている。ビア４４ｐ、ＦＤ配線４４ｂ、ＦＤ配線４４ｃ、ＦＤビア４４ｖ等は、電荷蓄積ノード４４に含まれる。また、第１拡散領域４４ｚ、ビア４４ｐ、端子配線７１ａ１、ＦＤ配線４４ｂ、端子配線７１ａ２、端子配線７１ａ３、ＦＤ配線４４ｃ、端子配線７１ａ４、ＦＤビア４４ｖおよび画素電極１５ｃは、電荷蓄積部に含まれる。

ここで、電荷蓄積部は、光電変換部によって生成された信号電荷が蓄積される構造全体を指す。電荷蓄積部に含まれる要素としては、例えば、電荷蓄積ノード４４、光電変換部１５の画素電極１５ｃ、第１拡散領域４４ｚ、増幅トランジスタ３４のゲート、第１容量素子７１の第１端子７１ａ、第２容量素子４１の一方の電極等が挙げられる。

また、第１容量素子７１と感度切替トランジスタ７２との間におけるノード４７およびその電気的接続部を、電気部分ＴＣと定義する。電気部分ＴＣは、電気部分ＴＣと電荷蓄積部との間に第１容量素子７１の誘電体層が介在するように設けられている。電気部分ＴＣは、フローティング状態にも非フローティング状態にも制御され得る。

図１２および図１３から理解されるように、感度切替トランジスタ７２のソースおよびドレインの一方によって、第２拡散領域４７ｚが構成されている。図示の例では、感度切替トランジスタ７２のドレインによって、第２拡散領域４７ｚが構成されている。第２拡散領域４７ｚは、第２端子７１ｂと電気的に接続されている。具体的には、第２拡散領域４７ｚと第２端子７１ｂ（具体的には端子配線７１ｂ１）とはビア４７ｐによって接続されている。つまり、第２拡散領域４７ｚ、ビア４７ｐ、端子配線７１ｂ１、端子配線７１ｂ２、端子配線７１ｂ３、端子配線７１ｂ４および端子配線７１ｂ５は、電気的に接続されている。ビア４７ｐは、ノード４７に含まれる。図示の例では、具体的には、ビア４７ｐはノード４７に対応している。第２拡散領域４７ｚ、ビア４７ｐおよび第２端子７１ｂは、電気部分ＴＣに含まれる。つまり、第２拡散領域４７ｚ、ビア４７ｐ、端子配線７１ｂ１、端子配線７１ｂ２、端子配線７１ｂ３、端子配線７１ｂ４および端子配線７１ｂ５は、電気部分ＴＣに含まれる。

上述の説明から理解されるように、この例では、撮像装置は、酸化物絶縁体の層である絶縁層４と、絶縁層４内に設けられた第１配線と、絶縁層４内に設けられた第２配線と、を備える。第１容量素子７１は、誘電体層を含む。第１端子７１ａは、第１配線の少なくとも一部を含む。第２端子７１ｂは、第２配線の少なくとも一部を含む。誘電体層は、第１配線および第２配線が埋め込まれた絶縁層４の一部を含む。このような第１容量素子７１は、第１容量素子７１におけるリーク電流を抑制する観点から有利である。具体的には、第１の例の第１容量素子７１は、上記のように、ＭＯＭ構造を有する。

端子配線７１ａ１は、上記第１配線に該当し得る。端子配線７１ａ２は、上記第１配線に該当し得る。端子配線７１ａ３は、上記第１配線に該当し得る。端子配線７１ａ４は、上記第１配線に該当し得る。

端子配線７１ｂ１は、上記第２配線に該当し得る。端子配線７１ｂ２は、上記第２配線に該当し得る。端子配線７１ｂ３は、上記第２配線に該当し得る。端子配線７１ｂ４は、上記第２配線に該当し得る。端子配線７１ｂ５は、上記第２配線に該当し得る。

第１の例の第１容量素子７１では、電荷蓄積部と電気部分ＴＣとの間の寄生容量が、第１容量素子７１の容量として利用されている。

なお、第１の実施形態の画素の構造として、第１の例の構造から第２のリセットトランジスタ３８、フィードバック線２５、第２容量素子４１などを省略した構造を採用可能である。この点は、後述する第２から第４の例についても同様である。

以下、他のいくつかの画素の構造の例について説明する。以下では、既に説明した例とその後に説明される例とで共通する要素には同じ参照符号を付し、それらの説明を省略することがある。各例に関する説明は、技術的に矛盾しない限り、相互に適用されうる。技術的に矛盾しない限り、各例は、相互に組み合わされてもよい。

（画素の構造の第２の例）
第２および第３の実施形態に適用可能な画素の構造の第２の例を、図１８に模式的に示す。

図１８に示す第２の例の画素は、ＦＤ配線４４ｂおよびＦＤ配線４４ｃを含まない。ＦＤビア４４ｖは、端子配線７１ａ４と画素電極１５ｃとを接続している。このようにすれば、第１の例よりも、電荷蓄積部と電気部分ＴＣとの間の寄生容量をより積極的に利用した第１容量素子７１を実現できる。寄生容量の積極的な利用により、第１容量素子７１の容量値を大きくとることが可能となり、感度を調整できる範囲を拡げることができる。

（画素の構造の第３の例）
第２および第３の実施形態に適用可能な画素の構造の第３の例を、図１９から図２４に模式的に示す。

第３の例と第１および第２の例とでは、第１容量素子７１が異なる。具体的には、第３の例の第１容量素子７１は、ＭＩＭ構造を有する。

図１９に、第３の例の画素の、半導体基板２の厚さ方向に平行な断面を模式的に示す。図１９に示すように、第３の例の画素は、端子配線７１ａ１、端子配線７１ａ２、端子配線７１ａ３、端子配線７１ａ４、第２端子７１ｂ、端子配線７１ｂ１、端子配線７１ｂ２、端子配線７１ｂ３、端子配線７１ｂ４および端子配線７１ｂ５を有さない。第３の例の画素は、ＦＤ配線４４ａおよびシールド配線８２ａを含む。第３の例の画素では、配線領域Ｍと半導体基板２との間に、第１容量素子７１が設けられている。第３の例の画素は、一連のビア８２ｖを備える。

シールド配線８２ａ、シールド配線８２ｂおよびシールド配線８２ｃは、複数のビアによって接続されている。シールド配線８２ａは、一連のビア８２ｖに接続されている。一連のビア８２ｖは、シールド配線８２ａから、第３容量素子４２と第１容量素子７１との間の領域を経由して、半導体基板２に向かって延びている。図示の例では、一連のビア８２ｖは、半導体基板２に達している。

配線層Ｍ１は、シールド配線８１ａと、ＦＤ配線４４ａと、シールド配線８２ａと、シールド配線８３ａと、を含む。

なお、図１９において、第１容量素子７１の第１端子７１ａとＦＤ配線４４ａとの間に、点線が描かれている。この点線は、第１端子７１ａとＦＤ配線４４ａとが電気的に接続されていることを表している。

具体的には、第３の例の第１容量素子７１では、第１端子７１ａおよび第２端子７１ｂが電極である。第１端子７１ａを構成する電極が、ＦＤ配線４４ａと電気的に接続されている。また、第３の例の第１容量素子７１は絶縁層４内に設けられており、第１容量素子７１の誘電体層と絶縁層４とは互いに別体である。

図２０に、半導体基板２の厚さ方向に平行に観察したときの、増幅トランジスタ３４と、アドレストランジスタ４０と、第１のリセットトランジスタ３６と、第２のリセットトランジスタ３８と、感度切替トランジスタ７２と、の配置を模式的に示す。図２０では、配線領域Ｍに設けられたシールド配線８１ｃ，８２ｃおよび８３ｃも示されている。図２０では、一連のビア８２ｖも示されている。

図２１に、半導体基板２の厚さ方向に平行に観察したときの、第３容量素子４２および第１容量素子７１を示す。第３容量素子４２および第１容量素子７１の間に、一連のビア８２ｖが配置されている。一連のビア８２ｖにおける各ビア間の間隔は、例えば０．０１μｍ以上１０μｍ以下であり、一具体例では０．０２μｍ以上２μｍ以下である。図示の例では、半導体基板２の厚さ方向に平行に観察したとき、一連のビア８２ｖは、並び方向ａｄについて、第３容量素子４２および第１容量素子７１の寸法よりも広い範囲に分布している。

図２２に、半導体基板２の厚さ方向に平行に観察したときの、配線層Ｍ１を示す。配線層Ｍ１において、シールド配線８１ａと、ＦＤ配線４４ａと、シールド配線８２ａと、シールド配線８３ａとは、この順に並んでいる。

第３の例では、一連のビア８２ｖは、第３容量素子４２と第１容量素子７１との間に配置されているため、第３容量素子４２と第１容量素子７１との間のカップリングを抑制し得る。一連のビア８２ｖは、垂直信号線１８ｋと第１容量素子７１との間に配置されているため、垂直信号線１８ｋと第１容量素子７１との間のカップリングを抑制し得る。

第３の例では、シールド配線８２ａは、垂直信号線１８ｋと第１容量素子７１との間に配置されているため、垂直信号線１８ｋと第１容量素子７１との間のカップリングを抑制し得る。

上述の説明から理解されるように、この例では、撮像装置は、絶縁層４を備える。第１容量素子７１は、絶縁層４内に設けられている。第１端子７１ａは、第１電極である。第２端子７１ｂは、第２電極である。誘電体層と絶縁層とでは、組成が異なる。このような第１容量素子７１は、第１容量素子７１におけるリーク電流を抑制する観点から有利である。

（画素の構造の第４の例）
第２および第３の実施形態に適用可能な画素の構造の第４の例を、図２５および図２６に模式的に示す。

第４の例と第３の例とでは、第１容量素子７１が異なる。第４の例では、第１画素は、第２ソースと、第２ドレインと、第２ゲートと、を含む第２トランジスタを有する。第１端子７１ａは、第２ゲートである。第２端子７１ｂは、第２ソースおよび第２ドレインの一方である。第２ゲートを第１端子７１ａとして用いることは、第２ソースまたは第２ドレインを第１端子７１ａとして用いる場合に比べ、第１容量素子７１におけるリーク電流を抑制する観点から有利である。具体的には、半導体基板２と電気的に絶縁された第２ゲートを第１端子７１ａとして用いることにより、第２ソースおよび第２ドレインの領域で生じる半導体基板２のリーク電流の影響を抑制できる。上述の説明から理解されるように、第４の例では、第２トランジスタと第１容量素子７１とが完全に別個に存在するのではなく、第２トランジスタと第１容量素子７１とで一部の要素が共有されている。このようにすれば、第２トランジスタを利用して第１容量素子７１を構成できる。

第４の例の第１容量素子７１は、例えばＭＯＳトランジスタであり、一具体例ではＤＭＯＳ（depletion type MOS）トランジスタである。

第４の例と第３の例とでは、第３容量素子４２も異なる。具体的には、第４の例では、第３の例に比べ、第３容量素子４２の一方の電極４２ａが、第１容量素子７１に近い位置まで延びている。図示の例では、第３容量素子４２の一方の電極４２ａは、配線領域Ｍに面しており、第３容量素子４２の他方の電極４２ｂは、半導体基板２に面している。

以下、第１から第４の例で構成されているシールド構造について記載する。

シールド構造では、上述したシールド配線が電磁シールドとして利用され得る。具体的には、シールド配線８１ａ、シールド配線８１ｂ、シールド配線８１ｃ、シールド配線８２ａ、シールド配線８２ｂ、シールド配線８２ｃ、シールド配線８３ａ、シールド配線８３ｂ、シールド配線８３ｃ、シールド配線８４ｂ、シールド配線８４ｃ、シールド配線８５ｂおよびシールド配線８５ｃが、電磁シールドとして利用され得る。これらの配線は、それぞれ、図１または図７に示されている１本の電源配線２２の一部であり得る。なお、１本の電源配線２２が複数の部分に分岐し、当該複数の部分が１つの画素を通ることはあり得る。ただし、これらの配線は、電源配線２２とは異なる要素によって構成されていてもよい。これらの配線は、例えば、半導体基板２に接地電位を供給するグランド線であってもよく、シールドのための専用線であってもよい。

シールド構造では、ビア、電極なども、電磁シールドとして利用され得る。具体的には、図１９から２１に示した第３の例における一連のビア８２ｖも、電磁シールドとして利用され得る。また、図２５に示した第４の例における第３容量素子４２の電極４２ａも、電磁シールドとして利用され得る。

第１から第４の例では、撮像装置は、電圧が変動する電圧変動配線と、第１シールドと、を備える。電圧変動配線および第１シールドは、第１画素内に位置している。電圧変動配線と第１シールドとの間の距離は、電圧変動配線と第１容量素子７１との間の距離よりも小さい。この構成に係る第１シールドは、電圧変動配線と第１容量素子７１との間のカップリングを抑制するのに適している。カップリングを抑制すると、電圧変動配線の電圧が変動しても、その変動は、光電変換部１５で生成された電荷が存在する電荷蓄積部に影響を及ぼし難い。このことは、信号電荷に対応する信号へのノイズの混入を抑制する観点から有利である。

第１の例および第２の例において、垂直信号線１８ｋおよびシールド配線８２ｂの組み合わせは、電圧変動配線および第１シールドの組み合わせに該当し得る。フィードバック線２５ｋおよびシールド配線８２ｃの組み合わせは、電圧変動配線および第１シールドの組み合わせに該当し得る。フィードバック線２５ｋおよびシールド配線８２ｂの組み合わせは、電圧変動配線および第１シールドの組み合わせに該当し得る。

第３の例において、垂直信号線１８ｋおよびシールド配線８２ａの組み合わせは、電圧変動配線および第１シールドの組み合わせに該当し得る。垂直信号線１８ｋおよび一連のビア８２ｖの組み合わせは、電圧変動配線および第１シールドの組み合わせに該当し得る。

第４の例において、垂直信号線１８ｋおよび電極４２ａの組み合わせは、電圧変動配線および第１シールドの組み合わせに該当し得る。

第１から第４の例において、第１シールドの電圧が固定された状態で、電圧変動配線の電圧が変更され得る。そのようにすることは、上記ノイズの混入を抑制する観点から有利である。

半導体基板２の厚さ方向に直交する第１の断面において、第１シールドは、電圧変動配線と第１容量素子７１との間にあり得る。そのようにすることは、上記ノイズの混入を抑制する観点から有利である。そのような電圧変動配線および第１シールドの組み合わせに、第１の例および第２の例の垂直信号線１８ｋおよびシールド配線８２ｂの組み合わせが該当し得る。そのような電圧変動配線および第１シールドの組み合わせに、第１の例および第２の例のフィードバック線２５ｋおよびシールド配線８２ｃの組み合わせが該当し得る。

半導体基板２の厚さ方向に平行な第２の断面において、第１シールドは、電圧変動配線と第１容量素子７１との間にあり得る。そのようにすることは、上記ノイズの混入を抑制する観点から有利である。そのような電圧変動配線および第１シールドの組み合わせに、第１の例および第２の例の垂直信号線１８ｋおよびシールド配線８２ｂの組み合わせが該当し得る。そのような電圧変動配線および第１シールドの組み合わせに、第１の例および第２の例のフィードバック線２５ｋおよびシールド配線８２ｃの組み合わせが該当し得る。そのような電圧変動配線および第１シールドの組み合わせに、第１の例および第２の例のフィードバック線２５ｋおよびシールド配線８２ｂの組み合わせが該当し得る。そのような電圧変動配線および第１シールドの組み合わせに、第３の例の垂直信号線１８ｋおよびシールド配線８２ａの組み合わせが該当し得る。そのような電圧変動配線および第１シールドの組み合わせに、第３の例の垂直信号線１８ｋおよび一連のビア８２ｖの組み合わせが該当し得る。そのような電圧変動配線および第１シールドの組み合わせに、第４の例の垂直信号線１８ｋおよび電極４２ａの組み合わせが該当し得る。

具体的には、第１シールドは、電圧変動配線と第１容量素子７１の間の電気力線の少なくとも一部を遮蔽し得る。第１シールドが電圧変動配線と第１容量素子７１の間の電気力線の少なくとも一部を遮蔽している場合、第１シールドは電圧変動配線と第１容量素子７１の間にあると言える。具体的には、この場合、上記の第１の断面または第２断面において、第１シールドは電圧変動配線と第１容量素子７１の間にあると言える。

電圧変動配線と第１容量素子７１とを結ぶ線分が、第１シールドを通っていてもよい。そのようにすることは、上記ノイズの混入を抑制する観点から有利である。

以下、第１から第４の例に係る撮像装置の構成について記載する。

第１から第４の例では、第１画素は、光電変換部１５および第１端子７１ａと電気的に接続された第１拡散領域４４ｚを有する。第１画素は、第１のリセットトランジスタ３６と、増幅トランジスタ３４と、を有する。第１拡散領域４４ｚは、第１のリセットトランジスタ３６のソースおよびドレインの一方である。第１拡散領域４４ｚは、増幅トランジスタ３４のゲートに電気的に接続されている。

また、第１から第４の例では、光電変換部１５は、画素電極１５ｃと、対向電極１５ａと、画素電極１５ｃと対向電極１５ａとの間に配置された光電変換層１５ｂと、を含む。画素電極１５ｃは、第１拡散領域４４ｚおよび第１端子７１ａと電気的に接続されている。

ただし、撮像装置は、別の構成を有していてもよい。

例えば、図２７に示す例では、撮像装置は、光電変換部としてフォトダイオード１５ＰＤを備える。フォトダイオード１５ＰＤは、第１拡散領域４４ｚを含む。フォトダイオード１５ＰＤは、半導体基板２に設けられている。

また例えば、図２８に示す例では、第１画素は、転送トランジスタ９０を有する。第１画素は、光電変換部としてフォトダイオード１５ＰＤを備える。転送トランジスタ９０を介して、フォトダイオード１５ＰＤから第１拡散領域４４ｚに信号電荷が転送される。フォトダイオード１５ＰＤは、第１拡散領域４４ｚとは別の拡散領域を含んでいる。この例でも、フォトダイオード１５ＰＤは、半導体基板２に設けられている。つまり、当該別の拡散領域は、半導体基板２に設けられている。

なお、図２７および２８に示すフォトダイオード１５ＰＤを用いた例は、第１から第４の例のいずれにも適用可能である。

感度切替トランジスタ７２を、第１トランジスタ７２と称してもよい。第１のリセットトランジスタ３６を、第３トランジスタ３６と称してもよい。増幅トランジスタ３４を、第４トランジスタ３４と称してもよい。転送トランジスタ９０を、第５トランジスタ９０と称してもよい。第２のリセットトランジスタ３８を、第６トランジスタ３８と称してもよい。オーバーフロートランジスタ３９を、第７トランジスタ３９と称してもよい。

（カメラシステム）
図２９を参照して、一例に係るカメラシステム１０５を説明する。

図２９は、カメラシステム１０５の構成例を模式的に示す。カメラシステム１０５は、レンズ光学系６０１と、撮像装置６０２と、システムコントローラ６０３と、カメラ信号処理部６０４とを備えている。

レンズ光学系６０１は、例えばオートフォーカス用レンズ、ズーム用レンズおよび絞りを含んでいる。レンズ光学系６０１は、撮像装置６０２の撮像面に光を集光する。撮像装置６０２として、上述した第１から第３の実施形態による撮像装置を用いることができる。

システムコントローラ６０３は、カメラシステム１０５全体を制御する。システムコントローラ６０３は、例えばマイクロコンピュータによって実現され得る。

カメラ信号処理部６０４は、撮像装置６０２からの出力信号を処理する信号処理回路として機能する。カメラ信号処理部６０４は、例えばガンマ補正、色補間処理、空間補間処理、およびオートホワイトバランスなどの処理を行う。カメラ信号処理部６０４は、例えばＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）などによって実現され得る。

カメラシステム１０５は、撮影モードに応じて感度切替トランジスタ７２をオンまたはオフする制御回路を備え得る。システムコントローラ６０３が、制御回路に対応し得る。システムコントローラ６０３を制御回路として用いる場合も、垂直走査回路１６を制御回路として用いる場合と同様に、制御回路により感度切替トランジスタ７２を制御し得る。ただし、カメラシステム１０５は、上記制御回路として、システムコントローラ６０３とは異なる要素を備えていてもよい。

本開示に係る撮像装置は、種々の撮像装置として有用である。また、本開示に係る撮像装置は、デジタルカメラ、デジタルビデオカメラ、カメラ付携帯電話、電子内視鏡などの医療用カメラ、車載カメラ、ロボット用カメラなどの用途にも応用できる。

２ 半導体基板
１１，１２，１３ 画素
１５ 光電変換部
１５ａ 対向電極
１５ｂ 光電変換層
１５ｃ 画素電極
１５ＰＤ フォトダイオード
１６ 垂直走査回路
１７ 蓄積制御線
１８，１８ｊ，１８ｋ 垂直信号線
１９ 負荷回路
２０ カラム信号処理回路
２１ 水平信号読み出し回路
２２ 電源配線
２３ 水平共通信号線
２４ 反転増幅器
２４ａ ゲイン調整端子
２５，２５ｊ，２５ｋ フィードバック線
２６ リセット信号線
２７，２７’ 定電流源
２８ フィードバック制御線
２９ 電荷回収線
３０ アドレス信号線
３２ 制御線
３４ 増幅トランジスタ
３６ 第１のリセットトランジスタ
３８ 第２のリセットトランジスタ
３９ オーバーフロートランジスタ
４０ アドレストランジスタ
４１ 第２容量素子
４２ 第３容量素子
４２ａ，４２ｂ 電極
４４ 電荷蓄積ノード
４４ａ，４４ｂ，４４ｃ ＦＤ配線
４４ｐ，４４ｖ，４７ｐ ビア
４４ｚ 第１拡散領域
４５ 容量回路
４６ リセットドレインノード
４７ ノード
４７ｚ 第２拡散領域
４８ 固定電位部
５０ 切替回路
５１，５１’，５２，５２’ スイッチ素子
７１ 第１容量素子
７１ａ 第１端子
７１ａ１，７１ａ２，７１ａ３，７１ａ４ 端子配線
７１ｂ 第２端子
７１ｂ１，７１ｂ２，７１ｂ３，７１ｂ４，７１ｂ５ 端子配線
７２ 感度切替トランジスタ
７５ 切替制御線
７７ リセット電圧線
８１ａ，８１ｂ，８１ｃ，８２ａ，８２ｂ，８２ｃ，８３ａ，８３ｂ，８３ｃ，８４ｂ，８４ｃ，８５ｂ，８５ｃ シールド配線
９０ 転送トランジスタ
１０１，２０１ 撮像装置
１０５ カメラシステム
６０１ レンズ光学系
６０２ 撮像装置
６０３ システムコントローラ
６０４ カメラ信号処理部
ＦＣ フィードバック回路
ＧＳＣ 感度切替回路
Ｍ 配線領域
Ｍ１，Ｍ２，Ｍ３ 配線層
ＳＣ 信号検出回路

Claims (19)

1. 第１画素を備える撮像装置であって、
   前記第１画素は、
   入射光を信号電荷に変換する光電変換部と、
   少なくとも露光の期間において前記光電変換部に電気的に接続されている第１端子と、第２端子と、を含む第１容量素子と、
   第１ソースと第１ドレインとを含み、前記第１ソースおよび前記第１ドレインの一方は前記第２端子に電気的に接続され、前記第１ソースおよび前記第１ドレインの他方には直流電位が印加される第１トランジスタと、
   を備える撮像装置。
2. 前記第１ソースおよび前記第１ドレインの前記他方は、固定電位に接続されている、
   請求項１に記載の撮像装置。
3. 前記固定電位は接地電位である、
   請求項２に記載の撮像装置。
4. 撮影モードに応じて前記第１トランジスタをオンまたはオフする制御回路をさらに備える、
   請求項１から請求項３のいずれか一項に記載の撮像装置。
5. 前記撮影モードは、第１モードと第２モードとを含み、
   前記第２モードでの感度は、前記第１モードでの感度よりも低く、
   前記第１モードでは、前記第１トランジスタがオフである状態で、前記信号電荷が読み出され、
   前記第２モードでは、前記第１トランジスタがオンである状態で、前記信号電荷が読み出される、
   請求項４に記載の撮像装置。
6. 前記第１画素は、第２ソースと、第２ドレインと、第２ゲートと、を含む第２トランジスタを有し、
   前記第１端子は、前記第２ゲートであり、
   前記第２端子は、前記第２ソースおよび前記第２ドレインの一方である、
   請求項１から請求項５のいずれか一項に記載の撮像装置。
7. 酸化物絶縁体の層である絶縁層と、
   前記絶縁層内に設けられた第１配線と、
   前記絶縁層内に設けられた第２配線と、
   をさらに備え、
   前記第１容量素子は、誘電体層を含み、
   前記第１端子は、前記第１配線の少なくとも一部を含み、
   前記第２端子は、前記第２配線の少なくとも一部を含み、
   前記誘電体層は、前記第１配線および前記第２配線が埋め込まれた前記絶縁層の一部を含む、
   請求項１から請求項５のいずれか一項に記載の撮像装置。
8. 絶縁層を備え、
   前記第１容量素子は、前記絶縁層内に設けられ、
   前記第１容量素子は、誘電体層を含み、
   前記第１端子は、第１電極であり、
   前記第２端子は、第２電極であり、
   前記誘電体層と前記絶縁層とでは、組成が異なる、
   請求項１から請求項５のいずれか一項に記載の撮像装置。
9. 前記撮像装置は、
   電圧が変動する電圧変動配線と、
   第１シールドと、
   をさらに備え、
   前記電圧変動配線および前記第１シールドは、前記第１画素内に位置し、
   前記電圧変動配線と前記第１シールドとの間の距離は、前記電圧変動配線と前記第１容量素子との間の距離よりも小さい、
   請求項１から請求項８のいずれか一項に記載の撮像装置。
10. 前記第１シールドの電圧が固定された状態で、前記電圧変動配線の電圧が変更される、
    請求項９に記載の撮像装置。
11. 半導体基板をさらに備え、
    前記半導体基板の厚さ方向に直交する第１の断面において、前記第１シールドは、前記電圧変動配線と前記第１容量素子との間にある、
    請求項９または請求項１０に記載の撮像装置。
12. 半導体基板をさらに備え、
    前記半導体基板の厚さ方向に平行な第２の断面において、前記第１シールドは、前記電圧変動配線と前記第１容量素子との間にある、
    請求項９から請求項１１のいずれか一項に記載の撮像装置。
13. 前記電圧変動配線と前記第１容量素子とを結ぶ線分が、前記第１シールドを通る、
    請求項９から請求項１２のいずれか一項に記載の撮像装置。
14. 前記第１画素は、前記光電変換部および前記第１端子と電気的に接続された第１拡散領域を有する、
    請求項１から請求項１３のいずれか一項に記載の撮像装置。
15. 前記第１画素は、
    第３ソースおよび第３ドレインを含む第３トランジスタと、
    第４ゲートを含む第４トランジスタと、
    を有し、
    前記第１拡散領域は、前記第３ソースおよび前記第３ドレインの一方であり、
    前記第１拡散領域は、前記第４ゲートに電気的に接続されている、
    請求項１４に記載の撮像装置。
16. 前記光電変換部は、画素電極と、対向電極と、前記画素電極と前記対向電極との間に配置された光電変換層と、を含み、
    前記画素電極は、前記第１拡散領域および前記第１端子と電気的に接続されている、
    請求項１４または請求項１５に記載の撮像装置。
17. 前記光電変換部は、フォトダイオードであり、
    前記フォトダイオードは、前記第１拡散領域を含む、
    請求項１４に記載の撮像装置。
18. 前記第１画素は、第５トランジスタを有し、
    前記光電変換部は、フォトダイオードであり、
    前記第５トランジスタを介して、前記フォトダイオードから前記第１拡散領域に前記信号電荷が転送される、
    請求項１４または請求項１５に記載の撮像装置。
19. 第１画素を備える撮像装置であって、
    前記第１画素は、
    入射光を信号電荷に変換する光電変換部と、
    少なくとも露光の期間において前記光電変換部に電気的に接続されている第１端子と、第２端子と、を含む第１容量素子と、
    第１ソースと第１ドレインとを含み、前記第１ソースおよび前記第１ドレインの一方は前記第２端子に電気的に接続され、前記第１ソースおよび前記第１ドレインの他方には直流電位が印加される第１トランジスタと、
    を備える撮像装置と、
    撮影モードに応じて前記第１トランジスタをオンまたはオフする制御回路と、
    を備えるカメラシステム。

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