TW202025713A - 固態攝像裝置及電子機器 - Google Patents

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Abstract

本發明抑制畫質降低。實施形態之固態攝像裝置(1)具備複數個單位像素(100)，前述複數個單位像素(100)包含：光電轉換元件(PD)，其產生相應於入射光量之電荷；傳送電晶體(102)，其傳送前述光電轉換元件中產生之前述電荷；電荷蓄積部(FD)，其蓄積由前述傳送電晶體傳送之前述電荷；放大電晶體(1051、1052)，其對前述電荷蓄積部並聯連接，且包含至少2個指狀物；及選擇電晶體(106)，其相對於前述放大電晶體之各指狀物一對一地設置。

Description

固態攝像裝置及電子機器
本發明係關於一種固態攝像裝置及電子機器。
在CMOS(Complementary Metal Oxide Semiconductor，互補式金屬氧化物半導體)型固態攝像裝置(以下，稱為CMOS圖像感測器或簡稱為圖像感測器)中，以浮動擴散區域(浮動擴散部：FD)將在光電子轉換部(受光部)產生之信號電荷轉換為電壓。由FD轉換之電壓經由放大電晶體構成之源極隨耦器電路被讀出為輸出電壓(也稱為像素信號)。
若將信號檢測電容設為C，將相應於受光信號之信號電荷量設為Q，則像素之輸出電壓V以V=Q/C賦予。因而，若信號檢測電容C較小，則可增大輸出電壓V，亦即可提高感度。
因而，先前，藉由以下述部分構成像素，即：光電轉換元件，其一端被接地；源極接地型放大電晶體，其閘極電極連接於該光電轉換元件之另一端，源極電極被接地，汲極電極連接於負載電路；電容元件，其連接於該放大電晶體之汲極電極與閘極電極之間；及重置電晶體，其並聯連接於該電容元件，減小電容元件之電容，而實現高感度信號輸出。 [先前技術文獻] [專利文獻]
[專利文獻1]日本特開2008-271280號公報
[發明所欲解決之問題]
然而，伴隨著近年來之像素之進一步微細化，而自各個像素獲得充分之電壓值之信號電壓變得越發困難。若輸出電壓較小，則輸出電壓中之雜訊成分所佔之比例變大，其結果為，產生輸出圖像受到雜訊之影響而畫質降低之問題。
因而，在本發明中提案一種可抑制畫質之降低之固態攝像裝置及電子機器。 [解決問題之技術手段]
為了解決上述之問題，本發明之一形態之固態攝像裝置具備複數個單位像素，前述複數個單位像素包含：光電轉換元件，其產生相應於入射光量之電荷；傳送電晶體，其傳送前述光電轉換元件中產生之前述電荷；電荷蓄積部，其蓄積由前述傳送電晶體傳送之前述電荷；放大電晶體，其對前述電荷蓄積部並聯連接，且包含至少2個指狀物；及選擇電晶體，其相對於前述放大電晶體之各指狀物一對一地設置。
以下，針對本發明之一實施形態，基於圖式詳細地說明。此外，在以下之實施形態中，藉由對於同一部位賦予同一符號而省略重複之說明。
且，依照以下所示之項目順序說明本發明。 1.序言 2.第1實施形態 2.1 CMOS圖像感測器之系統構成例 2.2單位像素之電路構成例 2.3單位像素之基本功能例 2.4單位像素之配置例 2.5差動放大讀出電路之例 2.6差動放大讀出電路之驅動例 2.6.1第1差動讀出模式(高轉換效率) 2.6.2第2差動讀出模式(低轉換效率) 2.7差動放大讀出電路與源極隨耦器讀出電路之切換 2.7.1第1連接狀態(源極隨耦器讀出電路) 2.7.2第2連接狀態(源極隨耦器讀出電路) 2.7.3第3連接狀態(差動放大讀出電路) 2.7.4第4連接狀態(差動放大讀出電路) 2.8作用、效果 3.第2實施形態 3.1單位像素之配置例 3.2差動放大讀出電路與源極隨耦器讀出電路之切換 3.3作用、效果 4.第3實施形態 4.1單位像素之配置例 4.2作用、效果
1.序言 在一般之CMOS圖像感測器中，如圖1所示，利用下述部分構成單位像素900，即：作為光電轉換元件之光電二極體(以下稱為PD)901、對在PD 901產生之電子進行電壓轉換之浮動擴散區域(浮動擴散部。以下稱為FD)903、及將FD 903之電壓設為閘極輸入之放大電晶體905。此外，FD也被稱為電荷蓄積部。
自各單位像素900，經由由放大電晶體905構成之源極隨耦器電路(以下稱為源極隨耦器讀出電路)讀出類比輸出電壓(像素信號)，並轉換(AD(Analog to Digital，類比轉數位)轉換)為數位電壓值。
另一方面，作為自單位像素900讀出像素信號之構成，除源極隨耦器讀出以外，還存在以2個單位像素900構成差動型放大電路(以下簡稱為差動放大電路)，經由該差動放大電路讀出像素信號之構成(以下稱為差動放大讀出電路)。
在PD 901產生之電子以相應於構成FD 903之節點之寄生電容的每一電子之電壓轉換效率(μV/e- )被轉換為電壓。相應於該信號電子數之FD 903之電壓振幅ΔVfd 經由放大電晶體905自各單位像素900讀出。此時，在讀出之像素信號中重疊有雜訊。
作為雜訊之主要之產生源，存在單位像素900內之放大電晶體905產生之像素雜訊(也稱為隨機雜訊)Vn_pix(μV(微伏特)rms)、將自各單位像素900經由垂直信號線VSL讀出之電壓放大之電路等之類比電路(Analog Front End：AFE，類比前端：AFE)產生之AFE雜訊Vn_afe(μVrms)、及AD轉換電路(ADC)產生之ADC雜訊Vn_adc(μVrms)等。
在以下之說明中，如圖2所示，將輸入換算為在FD 903產生之電壓雜訊者定義為像素雜訊Vn_pix，將換算為在垂直信號線VSL產生之電壓雜訊者定義為AFE雜訊Vn_afe，將換算為在ADC 920之輸入節點產生之雜訊者定義為ADC雜訊Vn_adc。
在源極隨耦器讀出電路中，垂直信號線VSL之電壓振幅ΔVvsl 相對於FD 903之電壓振幅ΔVfd 之增益Asf 係以ΔVvsl =Asf ×ΔVfd 求得，其值為約0.8～1.0倍。又，在將FD 903之電子電壓轉換之轉換效率(μV/e- )設為ηfd 時，亦即在將垂直信號線VSL之電子電壓轉換之轉換效率(μV/e- )設為ηvsl 時，ηvsl =Asf ×ηfd 。
此處，若將自PD 901讀出之信號之電子數(也稱為信號電子數)設為Nsig_e，則可表現為ΔVvsl =ηvsl ×Nsig_e =ηfd ×Asf ×Nsig_e。為求簡單，在AFE中不進行電壓放大，亦即增益為1倍，若將在ADC 920之輸出中重疊之雜訊換算為在垂直信號線VSL產生之電壓雜訊並設為Vn_total(μVrms)，則總雜訊Vn_total為ADC雜訊Vn_adc、AFE雜訊Vn_afe、及雜訊Afd ×Vn_pix之和(平方相加平均值)。其表示總雜訊Vn_total相對於因信號電子數Nsig_e所致之垂直信號線VSL之電壓振幅ΔVvsl 重疊。此外，Afd 為FD 903之增益。
基於畫質之觀點，重要的是多少雜訊相對於某一信號電子數Nsig_e重疊。在將總雜訊Vn_total換算為FD 903之電子數(單位e- rms)時，總雜訊Vn_total之電子數Vn_total_e以下述之式(1)表示。 [數1]
Figure 02_image001
根據式(1)可知，由於ηvsl =Asf ×ηfd ，故若增大增益Asf ，則可減小ADC雜訊Vn_adc及AFE雜訊Vn_afe之影響，若增大轉換效率ηfd ，則可減小ADC雜訊Vn_adc、AFE雜訊Vn_afe及像素雜訊Vn_pix之影響。
增益Asf 如前述般為源極隨耦器電路之電壓增益，一般而言為0.8～1.0，理論上為1.0以下。因而，難以改善增益Asf 。另一方面，轉換效率ηfd 係由自FD 903觀察之寄生電容之合計Cfd 決定，且ηfd =e/Cfd 。e在電子量子方面為1.602×10-19 庫侖常數。
針對用於減少雜訊之電容削減有其實體性界限。又，如圖3A及圖3B所示，若為了縮小單位像素900之節距(以下稱為像素節距)，而採用在複數個單位像素900間共有電晶體(例如重置電晶體904或放大電晶體905等。以下也稱為像素電晶體)之構造，則伴隨著共有像素900A之自複數個傳送電晶體902至放大電晶體905之配線之延長，而FD 903之寄生電容Cfd 變大，越發難以增大轉換效率ηfd 。
如上述般，在源極隨耦器讀出電路中，由於該增益Asf 為1倍左右，故若無法藉由將單位像素900微細化而增大轉換效率ηfd ，則也無法較大地設計轉換效率ηvsl ，而存在無法減少雜訊之問題。
另一方面，在差動放大讀出電路中，垂直信號線VSL之電壓振幅ΔVvsl 之增益Adif 係由作為FD 903之寄生電容Cfd 之一部的與垂直信號線VSL之重疊電容Cgd 決定。此外，在重疊電容Cgd 中不僅包含放大電晶體905之寄生電容，還可包含為了調整增益Adif 而以配線電容等有意附加之電容。
在將差動放大讀出電路之差動放大電路之開環增益設為-Av時，ηvsl =e/｛Cgd +Cfd /-Av｝。同樣地，若將在差動放大讀出電路中之總雜訊換算為FD 903之電子數，則總雜訊Vn_total之電子數Vn_total_e係由以下之式(2)表示。 [數2]
Figure 02_image003
由式(2)可知，在差動放大讀出電路中亦然，若增大轉換效率ηvsl 及ηfd ，則可減少雜訊。
此處，對源極隨耦器讀出電路之式(1)與差動放大讀出電路之式(2)進行比較可知，在ADC雜訊Vn_adc及AFE雜訊Vn_afe中，式(1)之轉換效率ηvsl 為Asf ×ηfd ，增益Asf 最大也就為1.0，故ηvsl ≦ηfd =e/Cfd 。因而，在難以減小寄生電容Cfd 之狀況下，無法增大轉換效率ηvsl 。
相對於此，由於式(2)之轉換效率ηvsl 可由以下之式(3)表現。此外，在式(3)中，Cfd-vsl 為FD 903與垂直信號線VSL之配線間電容。 [數3]
Figure 02_image005
在式(3)中，開環增益-Av一般而言為大至數10～100左右之值。因而，具有較大之電容值之FD 903之寄生電容Cfd 係由較高之開環增益-Av抑制。藉此，可抑制寄生電容Cfd 之影響，其結果為，可表現為ηvsl ≒e/Cgd 。
重疊電容Cgd 由於為寄生電容Cfd 之一部分，故為小於寄生電容Cfd 之值。再者，如圖4所示，由於重疊電容Cgd 為寄生於放大電晶體905之電容，故即便採用在複數個單位像素900間共有放大電晶體905之構造(參照圖3B)，仍不妨礙削減電容。亦即，轉換效率ηvsl 可設為差動放大讀出電路之轉換效率為更大之值。其顯示基於減少雜訊之觀點，差動放大讀出電路較源極隨耦器讀出電路為有利。
然而，差動放大讀出電路雖然轉換效率大於源極隨耦器讀出電路，但可讀出之最大輸入電子數為小。即，差動型放大讀出時之動態範圍為小。因而，實用性上而言，較佳為以搭載固態攝像元件之攝像裝置之自動曝光(AE：Auto Exposure)控制系統相應於攝像照度條件等切換源極隨耦器讀出與差動放大讀出，但若在切換時之攝像圖像之輸出信號位準及總雜訊等存在較大之變化，則輸出圖像之明亮度及雜訊之程度變化。因而，難以減少將切換源極隨耦器讀出與差動放大讀出之構成組裝入AE控制系統時之畫質之降低。
因而，例如，為了接近源極隨耦器讀出之特性，而藉由在FD 903與垂直信號線VSL之間有意附加電容(相當於Cgd )，而可降低轉換效率而擴大動態範圍，但若轉換效率降低，則AFE雜訊Vn_afe及ADC雜訊Vn_adc之抑制率降低。此外，由於像素雜訊Vn_pix與FD 903之總電容成反比例，故總雜訊Vn_total惡化，其結果為，產生充分暗之場景下之低雜訊讀出等差動放大讀出電路之優點減少之問題。
又，若差動放大讀出電路之轉換效率ηvsl 變得過高，則上述之式(3)之分母之寄生電容Cfd之不均一之影響變大，因而，也產生PRNU(Photo Response Non-Uniformity，光回應不均勻性)特性惡化，而畫質降低之問題。
因而，在以下之實施形態中可調整差動放大讀出時之轉換效率。藉此，由於可根據狀況而調整差動放大讀出時之轉換效率，故例如可實現源極隨耦器讀出與差動放大讀出之無縫切換、隨機雜訊之減少、及PRNU特性經提高之固態攝像裝置及電子機器。
2.第1實施形態 其次，針對第1實施形態之固態攝像裝置及電子機器，參照圖式詳細地說明。
2.1 CMOS圖像感測器之系統構成例 圖5係顯示作為搭載於本實施形態之電子機器之固態攝像裝置之CMOS圖像感測器之概略構成例的系統構成圖。如圖5所示，CMOS圖像感測器1具備：像素陣列部13、垂直驅動電路12、行讀出電路部14、行信號處理電路15、水平驅動電路16、系統控制部11及信號處理部17。該等像素陣列部13、垂直驅動電路12、行讀出電路部14、行信號處理電路15、水平驅動電路16、系統控制部11及信號處理部17設置於同一半導體基板(晶片)上或電性連接之複數個積層半導體基板(晶片)上。
在像素陣列部13中呈矩陣狀二維配置有具有光電轉換元件(PD 101)之有效單位像素(以下稱為單位像素)100，該光電轉換元件(PD 101)可對相應於入射光量之電荷量進行光電轉換並蓄積於內部且作為信號進行輸出。又，像素陣列部13有除包含有效單位像素100以外，還包含呈列及/或行狀配置有不具有PD之構造之虛設單位像素、及藉由對受光面遮光而遮斷來自外部之光入射之遮光單位像素等之區域之情形。此外，遮光單位像素除為將受光面遮光之構造之以外，可具備與有效單位像素100同樣之構成。
此外，以下，也有將相應於入射光量之電荷量之光電荷簡單地記述為“電荷”，將單位像素100簡單地記述為“像素”之情形。
在像素陣列部13中相對於矩陣狀之像素排列就每一列沿圖式中之左右方向(像素列之像素之排列方向)形成像素驅動線LD，就每一行沿圖式中之上下方向(像素行之像素之排列方向)形成垂直像素配線LV。像素驅動線LD之一端連接於與垂直驅動電路12之各列對應之輸出端。
行讀出電路部14至少包含：就每一行對像素陣列部13內之選擇列之單位像素100供給定電流之電路、電流鏡電路、及切換讀出對象單位像素100之切換開關等，與像素陣列部13內之選擇像素之電晶體一起構成放大器，將光電荷信號轉換為電壓信號並朝垂直像素配線LV輸出。
垂直驅動電路12包含移位暫存器及位址解碼器等，所有像素同時或以列單位等驅動像素陣列部13之各單位像素100。該垂直驅動電路12雖然針對其具體的構成省略圖示，但為具有讀出掃描系統、排除掃描系統、或批次排除及批次傳送之構成。
讀出掃描系統為了自單位像素100讀出信號，而以列單位依序選擇掃描像素陣列部13之單位像素100。在列驅動(滾動快門動作)之情形下，針對排除，相對於由讀出掃描系統進行讀出掃描之讀出列，較該讀出掃描提前快門速度之時間份額進行排除掃描。又，在全域曝光(全域快門動作)之情形下，較批次傳送提前快門速度之時間份額進行批次排除。利用此排除自讀出列之單位像素100之PD 101排除(重置)不必要之電荷。而且，藉由不必要之電荷之排除(重置)而進行所謂之電子快門動作。
此處，所謂電子快門動作係意指捨棄直至即將進行電子快門動作之前為止積存於PD 101之不必要之電荷而重新開始曝光(開始光電荷之蓄積)之動作。
由讀出掃描系統之讀出動作讀出之像素信號之信號位準係與在緊接其前之讀出動作或電子快門動作以後入射之光量對應者。在列驅動之情形下，自緊接其前之讀出動作之讀出時序或電子快門動作之排除時序至此次之讀出動作之讀出時序之期間為單位像素100中之光電荷之蓄積期間(曝光期間)。在全域曝光之情形下，自批次排除至批次傳送之時間為蓄積時間(曝光時間)。
自由垂直驅動電路12選擇掃描之像素列之各單位像素100輸出之像素信號經由垂直像素配線LV各者對行信號處理電路15供給。行信號處理電路15就像素陣列部13之每一像素行對於自選擇列之各單位像素100經由垂直像素配線LV輸出之像素信號進行特定之信號處理且暫時保持信號處理後之像素信號。
具體而言，行信號處理電路15作為信號處理例如進行雜訊去除處理或CDS(Correlated Double Sampling：相關雙取樣)處理等。藉由該行信號處理電路15之CDS處理，而重置雜訊或放大電晶體105之臨限值偏差等之像素固有之固定模式雜訊。此外，也可構成為在行信號處理電路15中除具有雜訊去除處理以外，例如還具有AD轉換功能，將像素信號作為數位信號輸出。
水平驅動電路16包含移位暫存器及位址解碼器等，依序選擇與行信號處理電路15之像素行對應之單位電路。藉由該水平驅動電路16之選擇掃描，而由行信號處理電路15進行完信號處理之像素信號依次朝信號處理部17輸出。
系統控制部11包含產生各種時序信號之時序產生器等，基於由時序產生器產生之各種時序信號進行垂直驅動電路12、行信號處理電路15、及水平驅動電路16等之驅動控制。
CMOS圖像感測器1更具備信號處理部17、及未圖示之資料儲存部。信號處理部17至少具有加算處理功能，對於自行信號處理電路15輸出之像素信號進行加算處理等各種信號處理。資料儲存部於在信號處理部17之信號處理之際暫時儲存該處理所需之資料。針對該等信號處理部17及資料儲存部，既可搭載於與CMOS圖像感測器1相同之基板上，也可為由設置於與CMOS圖像感測器1不同之基板之外部信號處理部、例如DSP(Digital Signal Processor，數位信號處理器)或軟體進行之處理。
2.2單位像素之電路構成例 其次，針對在圖5之像素陣列部13中呈矩陣狀配置之單位像素100之電路構成例進行說明。
圖6係顯示本實施形態之有效像素區域之單位像素之概略構成例的電路圖。如圖6所示，單位像素100由下述部分構成，即：PD 101、傳送電晶體102、重置電晶體104、第1放大電晶體1051 、第1選擇電晶體1061 、第2放大電晶體1052 、第2選擇電晶體1062 、作為一端連接於垂直驅動電路12之像素驅動線LD的第1選擇電晶體驅動線1161 、第2選擇電晶體驅動線1162 、重置電晶體驅動線114、傳送電晶體驅動線112、及作為一端連接於行讀出電路部14之垂直像素配線LV的垂直信號線VSL、垂直重置輸入線VRD、以及垂直電流供給線VCOM。
PD 101對入射之光進行光電轉換。傳送電晶體102傳送在PD 101產生之電荷。FD 103蓄積傳送電晶體102傳送之電荷。第1及第2放大電晶體1051 及1052 使與蓄積於FD 103之電荷相應之電壓之像素信號出現在垂直信號線VSL。重置電晶體104放出蓄積於FD 103之電荷。第1及第2選擇電晶體1061 及1062 選擇讀出對象單位像素100。
PD 101之陽極被接地，陰極連接於傳送電晶體102之源極。傳送電晶體102之汲極連接於重置電晶體104之源極以及第1及第2放大電晶體1051 及1052 之閘極，該連接點構成作為FD 103而發揮功能之節點。重置電晶體104串聯地配置於FD 103與垂直重置輸入線VRD之間。
重置電晶體104之汲極連接於垂直重置輸入線VRD。第1及第2放大電晶體1051 及1052 之源極分別連接於垂直電流供給線VCOM。第1放大電晶體1051 之汲極連接於第1選擇電晶體1061 之源極，第2放大電晶體1052 之汲極連接於第2選擇電晶體1062 之源極。第1及第2選擇電晶體1061 及1062 之汲極分別連接於垂直信號線VSL。
傳送電晶體102之閘極、重置電晶體104之閘極、以及第1及第2選擇電晶體1061 及1062 之閘極經由像素驅動線LV分別連接於垂直驅動電路12，被分別供給作為驅動信號之脈衝。
如此，本實施形態之單位像素100具備對於FD 103並聯連接有2個放大電晶體(1051 及1052 )之閘極之構成。換言之，本實施形態之單位像素100具備將放大電晶體分割為2個之雙指狀物之構成。藉此，由於可將FD 103與垂直信號線VSL之間之重疊電容Cgd 增加至例如2倍，故可有效地降低轉換效率ηvsl 。
又，在本實施形態中，由於在2個放大電晶體(1051 及1052 )各者設置有一對一對應之選擇電晶體(1061 及1062 )，故亦可根據狀況等而調整轉換效率ηvsl 。例如，在要求較高之轉換效率ηvsl 之狀況下，當未選擇第1及第2放大電晶體1051 及1052 中一者而欲降低轉換效率ηvsl 時，能夠以選擇第1及第2放大電晶體1051 及1052 兩者之方式進行控制。
2.3單位像素之基本功能例 其次，針對單位像素100之基本功能進行說明。重置電晶體104依照自垂直驅動電路12供給之重置信號RST，將蓄積於FD 103之電荷之排出導通/關斷。在朝重置電晶體104之閘極輸入高位準之重置信號RST時，FD 103被箝位為經由垂直重置輸入線VRD施加之電壓。藉此，排出(重置)蓄積於FD 103之電荷。又，在朝重置電晶體104之閘極輸入低位準之重置信號RST時，FD 103與垂直重置輸入線VRD電性切斷，而成為浮動狀態。
PD 101對入射光進行光電轉換，產生相應於其光量之電荷。所產生之電荷蓄積於PD 101之陰極側。傳送電晶體102依照自垂直驅動電路12供給之傳送控制信號TRG，將電荷自PD 101朝FD 103之傳送導通/關斷。例如，在朝傳送電晶體102之閘極輸入高位準之傳送控制信號TRG時，朝FD 103傳送蓄積於PD 101之電荷。另一方面，在朝傳送電晶體102之閘極供給低位準之傳送控制信號TRG時，停止來自PD 101之電荷傳送。此外，在傳送電晶體102停止朝FD 103傳送電荷之期間內，經光電轉換之電荷蓄積於PD 101。
FD 103具有蓄積自PD 101經由傳送電晶體102傳送而來之電荷並轉換為電壓之功能。因而，在重置電晶體104關斷之浮動狀態下，將FD 103之電位相應於蓄積之電荷量予以調變。
第1及第2放大電晶體1051 及1052 作為連接於各自之閘極或將FD 103之電位變動設為輸入信號之放大器而發揮功能，其輸出電壓信號經由連接於各自之汲極之第1或第2選擇電晶體1061 或1062 朝垂直信號線VSL作為像素信號輸出。
第1選擇電晶體1061 依照自垂直驅動電路12供給之選擇控制信號SEL1，將來自第1放大電晶體1051 之電壓信號朝垂直信號線VSL之輸出導通/關斷。例如，在朝第1選擇電晶體1061 之閘極輸入高位準之選擇控制信號SEL1時，將來自第1放大電晶體1051 之電壓信號朝垂直信號線VSL輸出，在輸入低位準之選擇控制信號SEL1時，停止朝垂直信號線VSL輸出電壓信號。
同樣地，第2選擇電晶體1062 依照自垂直驅動電路12供給之選擇控制信號SEL2，將來自第2放大電晶體1052 之電壓信號朝垂直信號線VSL之輸出導通/關斷。例如，在朝第2選擇電晶體1062 之閘極輸入高位準之選擇控制信號SEL2時，將來自第2放大電晶體1052 之電壓信號朝垂直信號線VSL輸出，在輸入低位準之選擇控制信號SEL2時，停止朝垂直信號線VSL輸出電壓信號。
利用該等動作，可在連接有複數個單位像素100之垂直信號線VSL中取出所選擇之單位像素100之輸出。
2.4單位像素之配置例 其次，針對將單位像素100製入1個晶片時之像素配置，參照圖式詳細地說明。
圖7係顯示本實施形態之單位像素之配置例之俯視圖。如圖7所示，在單位像素100中，由形成於半導體基板之n型半導體區域1011、包圍n型半導體區域1011之p型半導體區域1012形成PD 101。在PD 101之n型半導體區域1011之例如大致中央配置有傳送電晶體102。又，在與n型半導體區域1011相鄰之區域中，第1及第2放大電晶體1051 及1052 與第1及第2選擇電晶體1061 及1062 例如以在n型半導體區域1011之大致中心於行方向佈線之垂直電流供給線VCOM為軸配置為線對稱。再者，在與n型半導體區域1011相鄰之區域且與n型半導體區域1011之角部接近之區域配置有重置電晶體104。
傳送電晶體102例如包含相對於n型半導體區域1011之中心配置為點對象之複數個(在圖7中為4個)閘極1021。各閘極1021例如經由電極1022連接於傳送電晶體驅動線112(參照圖6)。
又，傳送電晶體102之汲極經由電極1023連接於配線1031之一端。該配線1031例如係構成FD 103之節點。
配線1031之另一端例如分支為3個端。分支之3個端中之1個端例如經由電極1043連接於重置電晶體104之源極。其餘2個端中之1個端例如經由電極10521 連接於第1放大電晶體1051 之閘極10511 ，另一端例如經由電極10522 連接於第2放大電晶體1052 之閘極10512 。藉此，單位像素100形成為具備將放大電晶體分割為2個之雙指狀物之構成。
第1及第2放大電晶體1051 及1052 、以及第1及第2選擇電晶體1061 及1062 例如形成於在與n型半導體區域1011相鄰之區域形成之帶狀之元件形成區域1055。藉此，第1放大電晶體1051 之源極及第2放大電晶體1052 之源極、第1放大電晶體1051 之汲極及第1選擇電晶體1061 之源極、以及第2放大電晶體1052 之汲極及第2選擇電晶體1062 之源極分別被共通化。
第1及第2放大電晶體1051 及1052 之被共通化之源極例如經由電極1054連接於垂直電流供給線VCOM。
第1選擇電晶體1061 之汲極例如經由電極10631 連接於垂直信號線VSL。同樣地，第2選擇電晶體1062 之汲極例如經由電極10632 連接於垂直信號線VSL。
第1選擇電晶體1061 之閘極10611 例如經由電極10621 連接於選擇電晶體驅動線1161 (參照圖6)。同樣地，第2選擇電晶體1062 之閘極10612 例如經由電極10622 連接於選擇電晶體驅動線1162 (參照圖6)。
重置電晶體104例如形成於在與n型半導體區域1011相鄰之區域且與n型半導體區域1011之角部接近之區域形成之元件形成區域1045。重置電晶體104之汲極例如經由電極1044連接於垂直重置輸入線VRD(參照圖6)。重置電晶體104之閘極1041例如經由電極1042連接於重置電晶體驅動線114(參照圖6)。
2.5差動放大讀出電路之例 其次，針對包含在像素陣列部13中呈矩陣狀二維配置之單位像素100與行讀出電路部14之差動放大讀出電路進行說明。
圖8係顯示本實施形態之差動放大讀出電路之概略構成例之電路圖。圖8所示之差動放大讀出電路由下述部分構成，即：進行像素信號之讀出之單位像素(以下稱為讀出像素或信號像素)100A、賦予差動放大之基準電壓之單位像素(以下稱為參考像素)100R、配置於行讀出電路部14之包含PMOS電晶體1411及1412之電流鏡電路141、及對信號像素100A及參考像素100R供給定電流之尾電流源部142。
此處，參考像素100R較理想為重置時之FD 103r之電位變動設為與信號像素100A之FD 103之電位變動均等之變動之單位像素100，例如可為位於作為讀出對象之信號像素100A之附近的結束讀出之非活性有效像素等。此外，在圖8及以下之說明中，為了明確化，而對於參考像素100R側之各構成之符號附加‘r’。
參考像素100R側之垂直重置輸入線VRDr在行讀出電路部14連接於特定之電源Vrst(或電源電壓VDD)，在重置時經由垂直重置輸入線VRDr對所選擇之參考像素100R之FD 103r、亦即參考像素100R側之第1及第2放大電晶體105r1 及105r2 之輸入端子施加所期望之輸入電壓信號。
參考像素100R側之垂直信號線VSLr在行讀出電路部14連接於電流鏡電路141之參考側之PMOS電晶體1411之汲極及閘極、以及讀出側之PMOS電晶體1412之閘極。
另一方面，信號像素100A側之垂直信號線VSL經由重置電晶體104在行讀出電路部14連接於電流鏡電路141之讀出側之PMOS電晶體1412之汲極、及所選擇之信號像素100A之FD 103、亦即信號像素100A側之第1及第2放大電晶體1051 及1052 之輸入端子。藉此，由像素陣列部13及行讀出電路部14構成之差動放大讀出電路(差動放大電路)之輸出信號被負回饋。此外，差動放大讀出電路之輸出信號也自垂直信號線VSL1作為像素信號被取出。
又，參考側及讀出側之垂直電流供給線VCOM在被相互連接後，例如連接於利用NMOS電晶體等之負載MOS電晶體構成之作為定電流源之尾電流源部142。
2.6差動放大讀出電路之驅動例 其次，針對差動放大讀出電路之驅動例進行說明。此外，在以下之說明中，為明確化，而設為基於圖8所示之差動放大讀出電路者。
2.6.1第1差動讀出模式(高轉換效率) 圖9係顯示本實施形態之差動放大讀出電路在第1差動讀出模式下之驅動例之時序圖。此外，第1差動讀出模式為藉由將2個放大電晶體(1051 及1052 )中之第2放大電晶體1052 設為始終非選擇(選擇控制信號SEL2始終為低)而實現較高之轉換效率ηvsl之讀出模式。
如圖9所示，在第1讀出模式下，首先，當在時刻t11～t12之期間內，朝信號像素100A輸入之重置信號RST及傳送控制信號TRG上升為高位準時，蓄積於信號像素100A之PD 101及FD 103之電荷經由重置電晶體104排出。藉此，排除目前為止蓄積於PD 101之電荷，在時刻t12至t15之期間內，將藉由對重新入射之光進行光電轉換而獲得之電荷蓄積於PD 101。
其次，在時刻t13～t17之期間內，當所選擇之信號像素100A及參考像素100R之選擇控制信號SEL1自低位準上升為高位準時，自信號像素100A之第1放大電晶體1051 及參考像素100R之第1放大電晶體105r1 各者之源極朝向汲極，自尾電流源部142供給電流。藉此，將信號像素100A之FD 103之電位設為輸入電壓信號之差動放大電路(差動放大讀出電路)動作，其結果為，朝垂直信號線VSL輸出經放大之電壓信號。此狀態持續至在時刻t17選擇控制信號SEL1變為低位準為止。
此外，在時刻t11至t13之期間內，參考像素100R之各驅動信號SEL1、SEL2、RSTr及TRGr無益於信號像素100A之信號讀出。
又，在時刻t13～t14之期間內，當朝信號像素100A輸入之重置信號RST及朝參考像素100R輸入之重置信號RSTr上升為高位準時，分別排出蓄積於信號像素100A之FD 103及參考像素100R之FD 103r之電荷，藉此，將輸出信號位準初始化(重置)。
此時，差動放大電路之輸出Vout經由信號像素100A側之垂直重置輸入線VRD及重置電晶體104電性連接於作為差動放大電路之輸入之一之信號像素100A之FD 103。其結果為，差動放大電路由於將輸出Vout負回饋至信號像素100A之FD 103而成為假想接地狀態，故因外部施加而固定於特定之電源Vrst之參考像素100R之FD 103r、信號像素100A之FD 103、及輸出Vout成為相同電位(電壓隨耦器電路之構成)。
其次，在朝信號像素100A輸入之重置信號RST及朝參考像素100R輸入之重置信號RSTr自高位準下降為低位準時，信號像素100A之FD 103及參考像素100R之FD 103r自各者之垂直重置輸入線VRD及VRDr被電性切斷，而成為浮動狀態。
此時，信號像素100A之FD 103與參考像素100R之FD 103r由於為大致均等之構造，故重置關斷時之電位變動(重置饋通)也變為大致相同，藉此，信號像素100A之FD 103之電位與參考像素100R之FD 103r之電位進行大致相同之變動。因而，差動放大電路之輸出幾乎不會自重置導通時之電源Vrst之電壓位準發生變化。此狀態為差動放大讀出之重置(初始)狀態，該輸出位準為差動放大讀出之重置(初始)位準。此係緣於差動放大電路不會將兩輸入之同相信號成分放大之故。該重置狀態持續至在時刻t15進行信號電荷之傳送為止，在此期間內讀出作為重置位準之電壓。
其次，在時刻t15～t16之期間內，當信號像素100A之傳送控制信號TRG呈脈衝狀上升為高位準時，蓄積於信號像素100A之PD 101之電荷經由傳送電晶體102傳送至FD 103。利用該傳送之電荷調變信號像素100A之FD 103之電位。在該經調變之電位朝信號像素100A之第1放大電晶體1051 之閘極作為電壓信號輸入時，在信號像素100A側之垂直信號線VSL出現相應於蓄積電荷量之電壓信號。
該信號讀出狀態持續至在時刻t17選擇控制信號SEL1變為低位準為止，在此期間內讀出作為信號位準之電壓。
藉由取得如上述般讀出之重置位準與信號位準之差分，而執行去除雜訊之CDS處理，藉此讀出已去除雜訊之像素信號。
2.6.2第2差動讀出模式(低轉換效率) 圖10係顯示本實施形態之差動放大讀出電路在第2差動讀出模式下之驅動例之時序圖。此外，第2差動讀出模式係藉由使用第1放大電晶體1051 及第2放大電晶體1052 之兩者而降低轉換效率ηvsl之讀出模式。
如圖10所示，在第2讀出模式下，與圖9之時刻t11～t12之期間同樣地，在時刻t21～t22之期間內當重置信號RST及傳送控制信號TRG上升為高位準時，蓄積於信號像素100A之PD 101及FD 103之電荷經由重置電晶體104排出。而且，在時刻t22至t25之期間內，將藉由對重新入射之光進行光電轉換而獲得之電荷蓄積於PD 101。
其次，在時刻t23～t27之期間內，當所選擇之信號像素100A及參考像素100R之選擇控制信號SEL1及SEL2自低位準上升為高位準時，自信號像素100A之第1及第2放大電晶體1051 及1052 、以及參考像素100R之第1及第2放大電晶體105r1 及105r2 各者之源極朝向汲極，自尾電流源部142供給電流。藉此，將信號像素100A之FD 103之電位設為輸入電壓信號之差動放大電路(差動放大讀出電路)動作，其結果為，朝垂直信號線VSL輸出經放大之電壓信號。此狀態持續至在時刻t27選擇控制信號SEL1變為低位準為止。
此外，在時刻t21至t23之期間內，與圖9同樣地，參考像素100R之各驅動信號SEL1、SEL2、RSTr及TRGr無益於信號像素100A之信號讀出。
又，在時刻t23～t24之期間內，當朝信號像素100A輸入之重置信號RST及朝參考像素100R輸入之重置信號RSTr上升為高位準時，與圖9之時刻t13～t14之期間同樣地，分別排出蓄積於信號像素100A之FD 103及參考像素100R之FD 103r之電荷，藉此，將輸出信號位準初始化(重置)。此時，在差動放大電路中，因外部施加而固定於特定之電源Vrst之參考像素100R之FD 103r、信號像素100A之FD 103、及輸出Vout成為相同電位(電壓隨耦器電路之構成)。
而且，在重置信號RST及重置信號RSTr自高位準下降為低位準時，信號像素100A之FD 103及參考像素100R之FD 103r自各者之垂直重置輸入線VRD及VRDr被電性切斷，而成為浮動狀態。此時之重置狀態持續至在時刻t25進行信號電荷之傳送為止，在此期間內讀出作為重置位準之電壓。
其次，在時刻t25～t26之期間內，當信號像素100A之傳送控制信號TRG呈脈衝狀上升為高位準時，蓄積於信號像素100A之PD 101之電荷經由傳送電晶體102傳送至FD 103。利用該傳送之電荷調變信號像素100A之FD 103之電位。在該經調變之電位朝信號像素100A之第1及第2放大電晶體1051 及1052 之閘極分別作為電壓信號輸入時，在信號像素100A側之垂直信號線VSL出現相應於蓄積電荷量之電壓信號。
該信號讀出狀態持續至在時刻t27選擇控制信號SEL1及SEL2變為低位準為止，在此期間內讀出作為信號位準之電壓。
藉由取得如上述般讀出之重置位準與信號位準之差分，而執行去除雜訊之CDS處理，藉此讀出已去除雜訊之像素信號。
2.7差動放大讀出電路與源極隨耦器讀出電路之切換 且說，如上述般，在差動放大讀出中，獲得較源極隨耦器讀出電路更高之轉換效率，如上述之式(2)所示，抑制後段之ADC雜訊Vn_adc及AFE雜訊Vn_afe。因而，差動放大讀出在ADC雜訊Vn_adc及AFE雜訊Vn_afe之影響變大之暗拍攝場景下發揮效果。另一方面，在亮拍攝場景下，動態範圍更廣之源極隨耦器讀出更適合。根據此事態，在CMOS圖像感測器1中，較理想為可根據狀況而適宜地切換源極隨耦器讀出與差動放大讀出。
圖11係顯示本實施形態之包含能夠進行源極隨耦器讀出與差動放大讀出之切換之周邊電路的電路構成例之電路圖。此外，在圖11中顯示著眼於像素陣列部13之2個單位像素100-1及100-2，在差動放大讀出時將其等中之一者設為參考像素，將另一者設為信號像素之情形之例。2個單位像素100-1及100-2既可為像素陣列部13之配置於不同之行之單位像素100，也可為配置於同一行之單位像素100。在設為將2個單位像素100-1及100-2配置於同一行之單位像素100時，例如，可將單位像素100-1設為偶數列之單位像素100，將單位像素100-2設為奇數列之單位像素100。
在圖11所示之電路構成例中，若著眼於一個單位像素100-1，則在單位像素100-1設置有垂直信號線VSL11、及信號線VL1。信號線VL1在源極隨耦器讀出時作為垂直信號線VSL之一部分而發揮功能，在差動放大讀出時作為垂直電流供給線VCOM而發揮功能。
在垂直信號線VSL1連接有單位像素100-1之第1選擇電晶體1061 之汲極，在信號線VL1連接有第1放大電晶體1051 之源極。又，在垂直信號線VSL1也連接有第2選擇電晶體1062 之汲極，在信號線VL1也連接有第2放大電晶體VS1052 之源極。
垂直信號線VSL1連接於構成電流鏡電路141之2個PMOS電晶體1411及1412中一者之PMOS電晶體1412之汲極。又，垂直信號線VSL1經由開關SW15連接於垂直重置信號線VRD1，且經由開關SW14連接於尾電流源部142。再者，垂直信號線VSL1經由開關SW14及開關SW0也連接於單位像素100-2側之信號線VL2。
信號線VL1經由開關SW12連接於電源電壓VDD，且經由開關SW13連接於尾電流源部142。再者，信號線VL1經由開關SW13及SW0也連接於單位像素100-2側之垂直信號線VL2。
垂直重置信號線VRD1經由開關SW17連接於電源電壓VDD，且經由開關SW16連接於特定之電源Vrst。
又，若著眼於另一單位像素100-2，則在單位像素100-2也設置有垂直信號線VSL2及信號線VL2。信號線VL2在源極隨耦器讀出時作為垂直信號線VSL之一部分而發揮功能，在差動放大讀出時作為垂直電流供給線VCOM而發揮功能。
在垂直信號線VSL2連接有單位像素100-2之第2選擇電晶體1061 之汲極，在信號線VL2連接有第1放大電晶體1051 之源極。又，在垂直信號線VSL2也連接有第2選擇電晶體1062 之汲極，在信號線VL2也連接有第2放大電晶體VS1052 之源極。
垂直信號線VSL2連接於構成電流鏡電路141之2個PMOS電晶體1411及1412中一者之PMOS電晶體1411之汲極。又，垂直信號線VSL2經由開關SW25連接於垂直重置信號線VRD2，且經由開關SW24連接於尾電流源部142。
信號線VL2經由開關SW22連接於電源電壓VDD，且經由開關SW23連接於尾電流源部142。
垂直重置信號線VRD1經由開關SW27連接於電源電壓VDD，且經由開關SW26連接於特定之電源Vrst。
在電流鏡電路141中，PMOS電晶體1411及1412各者之閘極經由開關SW11連接於PMOS電晶體1412之汲極，且經由開關SW21連接於PMOS電晶體1411之汲極。
此外，上述之各開關SW0、SW11～SW17、SW21～SW27例如配置於行讀出電路部14，依照來自系統控制部11之控制切換其連接狀態。
2.7.1第1連接狀態(源極隨耦器讀出電路) 繼而，針對在圖11所例示之電路構成中構成源極隨耦器讀出電路時之第1連接狀態進行說明。圖12係顯示本實施形態之第1連接狀態之電路圖。此外，在第1連接狀態下，使用各單位像素100之2個放大電晶體(1051 及1052 )中之第1放大電晶體1051 構成源極隨耦器讀出電路。
如圖12所示，在實現源極隨耦器讀出電路之連接狀態下，開關SW12、SW14、SW17、SW22、SW24及SW27形成導通狀態(連接狀態)。此外，其他開關為關斷狀態(遮斷狀態)。
藉由設為此連接狀態，而在圖12中，如粗虛線所示般，針對單位像素100-1及100-2各者，構成在經由開關SW12及SW14/開關SW22及SW24自電源電壓VDD直到尾電流源部142形成之垂直信號線VSL(VSL1及VL1/VSL2及VL2)連接有單位像素100-1/100-2之第1放大電晶體1051 之源極及第1選擇電晶體1061 之汲極的源極隨耦器讀出電路，而進行源極隨耦器讀出。且，也構成蓄積於單位像素100-1/100-2之FD 103之電荷經由開關SW17/SW27排除(重置)為電源電壓之路徑。
2.7.2第2連接狀態(源極隨耦器讀出電路) 繼而，針對在圖11所例示之電路構成中構成源極隨耦器讀出電路時之第2連接狀態進行說明。圖13係顯示本實施形態之第2連接狀態之電路圖。此外，在該第2連接狀態下，使用各單位像素100之2個放大電晶體(1051 及1052 )之兩者構成源極隨耦器讀出電路。
如圖13所示，在實現源極隨耦器讀出電路之連接狀態下，開關SW12、SW14、SW17、SW22、SW24及SW27形成導通狀態。此外，其他開關為關斷狀態。
藉由設為此連接狀態，而在圖13中，如粗虛線所示般，針對單位像素100-1及100-2各者，構成在經由開關SW12及SW14/開關SW22及SW24自電源電壓VDD直到尾電流源部142形成之垂直信號線VSL(VSL1及VL1/VSL2及VL2)連接有單位像素100-1/100-2之第1放大電晶體1051 及第2放大電晶體1052 之源極、以及第1選擇電晶體1061 及第2選擇電晶體1062 之汲極的源極隨耦器讀出電路，而進行源極隨耦器讀出。且，也構成蓄積於單位像素100-1/100-2之FD 103之電荷經由開關SW17/SW27排除(重置)為電源電壓之路徑。
此外，該第2連接狀態為在包含上述之第1連接狀態、及後述之第3及第4連接狀態之4個連接狀態中使轉換效率最低、換言之使動態範圍最廣之連接狀態。
2.7.3第3連接狀態(差動放大讀出電路) 繼而，針對在圖11所例示之電路構成中實現差動放大讀出電路時之第3連接狀態進行說明。圖14及圖15係顯示在圖11所例示之電路構成中實現差動放大讀出電路時之第3連接狀態之電路圖。此外，圖14顯示將單位像素100-1設為信號像素，將單位像素100-2設為參考像素之情形，圖15顯示將單位像素100-2設為信號像素，將單位像素100-1設為參考像素之情形。又，在第3連接狀態下，使用各單位像素100之2個放大電晶體(1051 及1052 )中之第1放大電晶體1051 構成差動放大讀出電路。
如圖14所示，在實現差動放大讀出電路之連接狀態下，當將單位像素100-1設為信號像素，將單位像素100-2設為參考像素時，開關SW0、SW13、SW15、SW21、SW23及SW26形成導通狀態。此外，其他開關為關斷狀態。
藉由設為此連接狀態，而在圖14中，如粗虛線所示般，構成將單位像素100-1設為信號像素，將單位像素100-2設為參考像素的差動放大電路，而進行對於單位像素100-1之差動放大讀出。
又，如圖15所示，在實現差動放大讀出電路之連接狀態下，當將單位像素100-2設為信號像素，將單位像素100-1設為參考像素時，開關SW0、SW11、SW13、SW16、SW23及SW25形成導通狀態。此外，其他開關為關斷狀態。
藉由設為此連接狀態，而在圖15中，如粗虛線所示般，構成將設為信號像素之單位像素100-2/100-1之第1放大電晶體1051 之閘極設為反轉輸入端子，將設為參考像素之單位像素100-1/100-2之第1放大電晶體1051 之閘極設為非反轉輸入端子的差動放大電路，而進行對於單位像素100-2/100-1之差動放大讀出。
此外，該第3連接狀態為包含上述之第1及第2連接狀態、以及後述之第4連接狀態之4個連接狀態中使轉換效率最高、換言之使動態範圍最窄之連接狀態。
2.7.4第4連接狀態(差動放大讀出電路) 繼而，針對在圖11所例示之電路構成中實現差動放大讀出電路時之第4連接狀態進行說明。圖16及圖17係顯示在圖11所例示之電路構成中實現差動放大讀出電路時之第4連接狀態之電路圖。此外，圖16顯示將單位像素100-1設為信號像素，將單位像素100-2設為參考像素之情形，圖17顯示將單位像素100-2設為信號像素，將單位像素100-1設為參考像素之情形。又，在第4連接狀態下，使用各單位像素100之2個放大電晶體(1051 及1052 )之兩者構成差動放大讀出電路。
如圖16所示，在實現差動放大讀出電路之連接狀態下，當將單位像素100-1設為信號像素，將單位像素100-2設為參考像素時，開關SW0、SW13、SW15、SW21、SW23及SW26形成導通狀態。此外，其他開關為關斷狀態。
藉由設為此種連接狀態，而在圖16中，如粗虛線所示般，構成將單位像素100-1設為信號像素、將單位像素100-2設為參考像素的差動放大電路，而進行對於單位像素100-1之差動放大讀出。
又，如圖17所示，在實現差動放大讀出電路之連接狀態下，若將單位像素100-2設為信號像素、將單位像素100-1設為參考像素，開關SW0、SW11、SW13、SW16、SW23及SW25設為導通狀態。此外，其他開關為關斷狀態。
藉由設為此種連接狀態，而在圖17中，如粗虛線所示般，構成將設為信號像素之單位像素100-2/100-1之第1放大電晶體1051 及第2放大電晶體1052 之閘極設為反轉輸入端子、將設為參考像素之單位像素100-1/100-2之第1放大電晶體1051 及第2放大電晶體1052 之閘極設為非反轉輸入端子的差動放大電路，而進行對於單位像素100-2/100-1之差動放大讀出。
此外，該第4連接狀態之轉換效率，可等同於上述之第2連接狀態之轉換效率與第3連接狀態之轉換效率之間之轉換效率，例如上述之第1連接狀態之轉換效率。藉此，在源極隨耦器讀出與差動放大讀出之間可實現無縫切換。
2.8作用、效果 如以上所述般，本實施形態之單位像素100具備對FD 103並聯連接有2個放大電晶體(1051 及1052 )之閘極之構成。換言之，本實施形態之單位像素100具備將放大電晶體分割為2個之雙指狀物之構成。藉此，由於可將FD 103與垂直信號線VSL之間之重疊電容Cgd 增加至例如2倍，故可有效地降低轉換效率ηvsl 。
又，本實施形態中，由於在2個放大電晶體(1051 及1052 )各者設置有一對一對應之選擇電晶體(1061 及1062 )，故亦可根據狀況等而調整轉換效率ηvsl 。例如，在要求較高之轉換效率ηvsl 之狀況下，當未選擇第1及第2放大電晶體1051 及1052 中一者而欲降低轉換效率ηvsl 時，能夠以選擇第1及第2放大電晶體1051 及1052 兩者之方式進行控制。
藉此，由於可調整源極隨耦器讀出時及/或差動放大讀出時之轉換效率，故例如可實現源極隨耦器讀出與差動放大讀出之無縫切換、隨機雜訊減低、PRNU特性之提高等。
又，本實施形態之單位像素100由於具有將2個放大電晶體(1051 及1052 )對垂直信號線VSL並聯連接之構成，故亦有可抑制消耗電力增加之優點。
3.第2實施形態 其次，針對第2實施形態之固態攝像裝置及電子機器，參照圖式詳細地說明。
在第1實施形態中，將第1放大電晶體1051 與第2放大電晶體1052 設為同等之構造，藉此，將第1放大電晶體1051 與第2放大電晶體1052 之特性設為同等之特性。相對於此，為了減少單位像素100內之放大電晶體產生之像素雜訊Vn_pix，而將放大電晶體之閘極絕緣膜薄膜化而增加FD 103之電容Cfd 事屬有效。惟，在將閘極絕緣膜薄膜化時，產生容易破壞放大電晶體，而製品壽命變短等問題。
因而，在本實施形態中，針對可抑制短壽命化且減少像素雜訊Vn_pix之構成，舉例進行說明。
3.1單位像素之配置例 圖18係顯示本實施形態之單位像素之配置例之俯視圖。如圖18所示，本實施形態之單位像素200具有在與圖7所示之單位像素100同樣之構成中將第2放大電晶體1052 置換為第2放大電晶體2052 之構成。
圖19係顯示圖18之A-A剖面之構造例、亦即第1放大電晶體1051 之剖面構造例的剖視圖，圖20係顯示圖18之B-B剖面之構造例、亦即第2放大電晶體2051 之剖面構造例的剖視圖。又，圖21係顯示圖18之C-C剖面之構造例之剖視圖。惟，在圖21中，為了說明之簡略化，而省略重置電晶體104。
參照圖19～圖21可詳知，在本實施形態中，第2放大電晶體2052 之閘極絕緣膜2057與第1放大電晶體1051 之閘極絕緣膜1057比較，被薄膜化。
如此，由於藉由採用減薄作為2個放大電晶體(1051 及2052 )中一者之第2放大電晶體2052 之閘極絕緣膜2057之構造，而FD 103之電容Cfd 增加，故可減少使用第2放大電晶體2052 之讀出時之像素雜訊Vn_pix。另一方面，由於維持第1放大電晶體1051 之耐久性，故亦可抑制單位像素100乃至CMOS圖像感測器之短壽命化。
3.2差動放大讀出電路與源極隨耦器讀出電路之切換 圖22係顯示本實施形態之包含能夠進行源極隨耦器讀出與差動放大讀出之切換之周邊電路的電路構成例之電路圖。此外，在圖22中，與圖11同樣地，顯示著眼於像素陣列部13之2個單位像素200-1及200-2，在差動放大讀出時將其等中之一者設為參考像素，將另一者設為信號像素之情形之例。
如圖22所示，本實施形態之電路構成例具備在與第1實施形態中利用圖11所說明之電路構成例同樣之構成中將單位像素200-1及200-2之第2放大電晶體1052 分別置換為第2放大電晶體2052 之構成。
在各單位像素200-1及200-2中，使用第1放大電晶體1051 與第2放大電晶體3052 之哪一者係與上述之實施形態同樣地由選擇控制信號SEL1及SEL2控制。
3.3作用、效果 如以上所述般，根據本實施形態，可根據狀況切換使用之放大電晶體，以在一般之讀出動作中使用第1放大電晶體1051 ，在超暗時等之特定之讀出動作中使用第2放大電晶體2052 等。藉此，由於可抑制第2放大電晶體2052 之使用比例，故可抑制製品壽命之縮短。
又，在使用第2放大電晶體2052 之讀出中，由於較使用第1放大電晶體1051 之讀出更減少像素雜訊Vn_pix，故可讀出更高品質之圖像。
再者，在本實施形態中，藉由將第2放大電晶體2052 之閘極絕緣膜薄膜化而增加FD 103之電容Cfd ，而也獲得轉換效率之減少等之效果。
其他構成、動作及效果包含CMOS圖像感測器之構成例，由於可與上述之實施形態同樣，故此處省略詳細之說明。
4.第3實施形態 其次，針對第3實施形態之固態攝像裝置及電子機器，參照圖式詳細地說明。
在第2實施形態中，針對藉由將各單位像素200之2個放大電晶體(第1放大電晶體1051 及第2放大電晶體1052 )中一者之放大電晶體(第2放大電晶體2052 )之閘極絕緣膜薄膜化，而減少像素雜訊Vn_pix之形態進行了例示，但作為減少像素雜訊Vn_pix之形態，並不限定於閘極絕緣膜之薄膜化。例如，也可藉由增長放大電晶體之閘極長(也稱為通道長)而增加FD 103之電容Cfd ，而謀求減少像素雜訊Vn_pix。
因而，在本實施形態中，針對藉由增長各單位像素300之2個放大電晶體中一者之放大電晶體之閘極長(通道長)，而減少像素雜訊Vn_pix之形態，舉例進行說明。
4.1單位像素之配置例 圖23係顯示本實施形態之單位像素之配置例之俯視圖。圖24係顯示圖23之D-D剖面之構造例、亦即第2放大電晶體3052 之剖面構造例的剖視圖。
如圖23所示，本實施形態之單位像素300具有在與圖7所示之單位像素100或圖18所示之單位像素200同樣之構成中將第2放大電晶體1052 或2052 置換為第2放大電晶體3052 之構成。又，如圖24所示，第2放大電晶體3052 之閘極長(通道長)L2較第1放大電晶體1051 之閘極長(通道長)L1為長。
4.2作用、效果 如以上所述般，根據本實施形態，由於藉由採用增長作為2個放大電晶體(1051 及3052 )中一者之第2放大電晶體3052 之閘極長(通道長)之構造，而FD 103之電容Cfd 增加，故可減少使用第2放大電晶體3052 之讀出時之像素雜訊Vn_pix。
此外，在第3實施形態中，可將第1及第2放大電晶體1051 及3052 之閘極絕緣膜之厚度設為同等。其意味著，根據本實施形態，可維持第2放大電晶體3052 之耐久性，且減少使用第2放大電晶體3052 之讀出時之像素雜訊Vn_pix。惟，並不限定於此，在本實施形態中，可減薄第1及/或第2放大電晶體1051 及/或3052 之閘極絕緣膜之厚度。
又，在本實施形態中，藉由增長第2放大電晶體3052 之閘極長(通道長)而增加FD 103之電容Cfd ，而也獲得轉換效率之減少及PRNU特性之改善等之效果。
再者，在本實施形態中，第1放大電晶體1051 之閘極長(通道長)L1例如既可與第1實施形態之第1放大電晶體1051 之閘極長(通道長)同等，也可較其短。在縮短第1放大電晶體1051 之閘極長(通道長)L1時，由於FD 103之電容Cfd 減少，故可提高使用第1放大電晶體1051 之源極隨耦器讀出及差動放大讀出之轉換效率。
其他構成、動作及效果包含CMOS圖像感測器之構成例、及源極隨耦器讀出與差動放大讀出之切換構成等，由於可與上述之實施形態同樣，故此處省略詳細之說明。
此外，在上述之各實施形態中，針對各單位像素100/200/300具備將放大電晶體分割為2個之雙指狀物之構成之情形進行了例示，但放大電晶體之分割數並不限定於2個，可設為3個以上。在此情形下亦然，對於各指狀物(經分割之放大電晶體)設置一一對應之選擇電晶體。藉此，由於可更精細地調整源極隨耦器讀出時及/或差動放大讀出時之轉換效率，故例如可進行源極隨耦器讀出與差動放大讀出之進一步無縫切換。
以上，針對本發明之實施形態進行了說明，但本發明之技術性思想並不原樣限定於上述之實施形態，在不脫離本發明之要旨之範圍內可進行各種變更。又，可適宜地組合遍及不同之實施形態及變化例之構成要素。
又，本說明書所記載之各實施形態之效果終極而言僅為例示，而非限定性效果，可為其他效果。
此外，本發明亦可採用如以下之構成。 (1) 一種固態攝像裝置，其具備複數個單位像素，前述複數個單位像素包含： 光電轉換元件，其產生相應於入射光量之電荷； 傳送電晶體，其傳送前述光電轉換元件中產生之前述電荷； 電荷蓄積部，其蓄積由前述傳送電晶體傳送之前述電荷； 放大電晶體，其對前述電荷蓄積部並聯連接，且包含至少2個指狀物；及 選擇電晶體，其相對於前述放大電晶體之各指狀物一對一地設置。 (2) 如前述(1)之固態攝像裝置，其中前述放大電晶體包含：相當於前述至少2個指狀物中之1個指狀物之第1放大電晶體、及相當於另一指狀物之第2放大電晶體；且 前述選擇電晶體包含：對前述第1放大電晶體串聯連接之第1選擇電晶體、及對前述第2放大電晶體串聯連接之第2選擇電晶體。 (3) 如前述(2)之固態攝像裝置，其更具備第1至第4信號線；且 前述複數個單位像素包含第1單位像素及第2單位像素； 在前述第1單位像素中， 前述第1放大電晶體之閘極及前述第2放大電晶體之閘極連接於前述電荷蓄積部， 前述第1放大電晶體之源極及前述第2放大電晶體之源極連接於前述第3信號線， 前述第1放大電晶體之汲極經由前述第1選擇電晶體連接於前述第1信號線， 前述第2放大電晶體之汲極經由前述第2選擇電晶體連接於前述第1信號線； 在前述第2單位像素中， 前述第1放大電晶體之閘極及前述第2放大電晶體之閘極連接於前述電荷蓄積部， 前述第1放大電晶體之源極及前述第2放大電晶體之源極連接於前述第4信號線， 前述第1放大電晶體之汲極經由前述第1選擇電晶體連接於前述第2信號線； 前述第2放大電晶體之汲極經由前述第2選擇電晶體連接於前述第2信號線。 (4) 如前述(3)之固態攝像裝置，其更具備： 電流鏡電路，其連接於前述第1及第2信號線；及 定電流電路，其連接於前述第3及第4信號線。 (5) 如前述(3)之固態攝像裝置，其更具備： 定電流電路； 第1開關，其切換前述第1或第2信號線與前述定電流電路之連接；及 第2開關，其切換前述第3或第4信號線與特定電源電壓之連接。 (6) 如前述(5)之固態攝像裝置，其更具備： 電流鏡電路，其包含連接於前述第1信號線之第1電晶體、及連接於前述第2信號線之第2電晶體； 第3開關，其切換前述第3信號線與前述定電流電路之連接； 第4開關，其切換前述第4信號線與前述定電流電路之連接； 第5開關，其切換前述第1單位像素中之前述第1及第2放大電晶體各者之閘極與前述第1信號線之連接； 第6開關，其切換前述第2單位像素中之前述第1及第2放大電晶體各者之閘極與前述第2信號線之連接； 第7開關，其切換前述第1及第2電晶體各者之閘極與前述第1電晶體之汲極之連接；及 第8開關，其切換前述第1及第2電晶體各者之閘極與前述第2電晶體之汲極之連接。 (7) 如前述(6)之固態攝像裝置，其更具備切換前述第1至第8開關之連接狀態之控制部；且 前述控制部在對前述複數個單位像素執行源極隨耦器讀出時，將前述第1及第2開關設為導通狀態，將前述第3至第8開關設為關斷狀態，而構成源極隨耦器電路。 (8) 如前述(7)之固態攝像裝置，其中前述控制部： 在執行自前述第1單位像素讀出像素信號之差動放大讀出時，將前述第1及第2開關以及前述第8開關設為關斷狀態，將前述第3至第7開關設為導通狀態，而構成第1差動放大電路； 在執行自前述第2單位像素讀出像素信號之差動放大讀出時，將前述第1及第2開關以及前述第7開關設為關斷狀態，將前述第3至第6開關及第8開關設為導通狀態，而構成第2差動放大電路。 (9) 如前述(3)至(8)中任一項之固態攝像裝置，其中前述第1放大電晶體與前述第2放大電晶體具備同一構造。 (10) 如前述(3)至(8)中任一項之固態攝像裝置，其中前述第2放大電晶體之閘極絕緣膜薄於前述第1放大電晶體之閘極絕緣膜。 (11) 如前述(3)至(8)中任一項之固態攝像裝置，其中前述第2放大電晶體之閘極長較前述第1放大電晶體之閘極長更長。 (12) 如前述(2)至(11)中任一項之固態攝像裝置，其更具備驅動前述複數個單位像素中之讀出對象單位像素之驅動電路；且 前述驅動電路： 在自前述讀出對象單位像素以第1轉換效率讀出像素信號時，對前述第1選擇電晶體之閘極賦予高位準之第1選擇控制信號，且將對前述第2選擇電晶體之閘極賦予之第2選擇控制信號維持為低位準； 在自前述讀出對象單位像素以低於前述第1轉換效率之第2轉換效率讀出像素信號時，對前述第1選擇電晶體之閘極賦予高位準之前述第1選擇控制信號，且對前述第2選擇電晶體之閘極賦予高位準之前述第2選擇控制信號。 (13) 如前述(10)或(11)之固態攝像裝置，其更具備驅動前述複數個單位像素中之讀出對象單位像素之驅動電路；且 前述驅動電路： 在自前述讀出對象單位像素以第1轉換效率讀出像素信號時，對前述第1選擇電晶體之閘極賦予高位準之第1選擇控制信號，且將對前述第2選擇電晶體之閘極賦予之第2選擇控制信號維持為低位準； 在自前述讀出對象單位像素以低於前述第1轉換效率之第2轉換效率讀出像素信號時，將對前述第1選擇電晶體之閘極賦予之前述第1選擇控制信號維持為低位準，且對前述第2選擇電晶體之閘極賦予高位準之前述第2選擇控制信號。 (14) 如前述(3)至(11)中任一項之固態攝像裝置，其中在前述第1及第2單位像素各者中，將前述第1放大電晶體及前述第1選擇電晶體與前述第2放大電晶體及前述第2選擇電晶體，以前述第3或第4信號線為中心軸線對稱地佈局。 (15) 如前述(1)至(10)中任一項之固態攝像裝置，其中前述複數個單位像素各者更包含使前述電荷蓄積部之電荷放電之重置電晶體。 (16) 一種電子機器，其具備： 像素陣列部，其在矩陣方向排列有複數個單位像素； 驅動電路，其驅動前述複數個單位像素中之讀出對象單位像素； 讀出電路，其自由前述驅動電路驅動之前述讀出對象單位像素讀出類比像素信號； 信號處理電路，其將由前述讀出電路讀出之前述像素信號轉換為數位值；及 控制部，其控制前述驅動電路、前述讀出電路、及前述信號處理電路；且 前述複數個單位像素各者包含： 光電轉換元件，其產生相應於入射光量之電荷； 傳送電晶體，其傳送前述光電轉換元件中產生之前述電荷； 電荷蓄積部，其蓄積由前述傳送電晶體傳送之前述電荷； 放大電晶體，其對前述電荷蓄積部並聯連接，且包含至少2個指狀物；及 選擇電晶體，其相對於前述放大電晶體之各指狀物一對一地設置。
1:固態攝像裝置/CMOS圖像感測器 11:系统控制部 12:垂直驅動電路部 13:像素陣列部 14:行讀出電路部 15:行信號處理電路 16:水平驅動電路 17:信號處理部 100:單位像素/有效單位像素 100-1:單位像素 100-2:單位像素 100A:單位像素/信號像素/讀出像素 100B:參考像素 100R:單位像素/參考像素 101:PD 101r:PD 102:傳送電晶體 102r:傳送電晶體 103:FD 103r:FD 104:重置電晶體 104r:重置電晶體 1051:第1放大電晶體/放大電晶體 1052:第2放大電晶體/放大電晶體 105r1:第1放大電晶體 105r2:第2放大電晶體 1061:第1選擇電晶體/選擇電晶體 1062:第2選擇電晶體/選擇電晶體 106r1:第1選擇電晶體 106r2:第2選擇電晶體 112:傳送電晶體驅動線 114:重置電晶體驅動線 1161:第1選擇電晶體驅動線/選擇電晶體驅動線 1162:第2選擇電晶體驅動線/選擇電晶體驅動線 141:電流鏡電路 142:尾電流源部 200:單位像素 200-1:單位像素 200-2:單位像素 2052:第2放大電晶體/放大電晶體 300:單位像素 3052:第2放大電晶體/放大電晶體 30512:閘極 900:單位像素 900A:共有像素 901:光電二極體/PD 902:傳送電晶體 903:浮動擴散區域/FD 904:重置電晶體 905:放大電晶體 920:ADC 1011:n型半導體區域 1012:P型半導體區域 1021:閘極 1022:電極 1023:電極 1031:配線 1041:閘極 1042:電極 1043:電極 1044:電極 1045:元件形成區域 10511:閘極 10512:閘極 10521:電極 10522:電極 1054:電極 1055:元件形成區域 1057:閘極絕緣膜 10611:閘極 10612:閘極 10621:電極 10622:電極 10631:電極 10632:電極 1411:PMOS電晶體 1412:PMOS電晶體 2057:閘極絕緣膜 A-A:剖面 B-B:剖面 C-C:剖面 Cfd:寄生電容 D-D:剖面 LD:像素驅動線 LV:垂直像素配線 RST:重置信號 RSTr:驅動信號/重置信號 SEL1:選擇控制信號/驅動信號 SEL2:選擇控制信號/驅動信號 SW0:開關 SW11～SW17:開關 SW21～SW27:開關 TRG:傳送控制信號 TRGr:驅動信號 t11～t17:時刻 t21～t27:時刻 VCOM:垂直電流供給線 VDD:電源電壓 Vest:特定之電壓 VL1:信號線/垂直信號線 VL2:信號線/垂直信號線 Vn_adc:ADC雜訊 Vn_afe:AFE雜訊 Vn_pix:像素雜訊/隨機雜訊 VRD:垂直重置輸入線 VRD1:垂直重置信號線 VRD2:垂直重置信號線 VRDr:垂直重置輸入線 Vrst:特定之電源/電源 VSL:垂直信號線 VSL1:垂直信號線 VSL2:垂直信號線 VSLr:垂直信號線
圖1係顯示CMOS圖像感測器之概略構成例之電路圖。 圖2係用於說明在CMOS圖像感測器產生之雜訊之圖。 圖3A係顯示CMOS圖像感測器之單位像素之配置例之圖。 圖3B係顯示在CMOS圖像感測器中於複數個單位像素間共有電晶體時之構成例之圖。 圖4係用於說明寄生於CMOS圖像感測器之放大電晶體之電容之圖。 圖5係顯示作為搭載於第1實施形態之電子機器之固態攝像裝置之CMOS圖像感測器之概略構成例的系統構成圖。 圖6係顯示第1實施形態之有效像素區域之單位像素之概略構成例的電路圖。 圖7係顯示第1實施形態之單位像素之配置例之俯視圖。 圖8係顯示第1實施形態之差動放大讀出電路之概略構成例之電路圖。 圖9係顯示第1實施形態之差動放大讀出電路在第1差動讀出模式下之驅動例之時序圖。 圖10係顯示第1實施形態之差動放大讀出電路在第2差動讀出模式下之驅動例之時序圖。 圖11係顯示第1實施形態之包含能夠進行源極隨耦器讀出與差動放大讀出之切換之周邊電路的電路構成例之電路圖。 圖12係顯示第1實施形態之包含周邊電路之電路構成例之第1連接狀態的電路圖。 圖13係顯示第1實施形態之包含周邊電路之電路構成例之第2連接狀態的電路圖。 圖14係顯示第1實施形態之包含周邊電路之電路構成例之第3連接狀態的電路圖(其1)。 圖15係顯示第1實施形態之包含周邊電路之電路構成例之第3連接狀態的電路圖(其2)。 圖16係顯示第1實施形態之包含周邊電路之電路構成例之第4連接狀態的電路圖(其1)。 圖17係顯示第1實施形態之包含周邊電路之電路構成例之第4連接狀態的電路圖(其2)。 圖18係顯示第2實施形態之單位像素之配置例之俯視圖。 圖19係顯示圖18之A-A剖面之構造例之剖視圖。 圖20係顯示圖18之B-B剖面之構造例之剖視圖。 圖21係顯示圖18之C-C剖面之構造例之剖視圖。 圖22係顯示第2實施形態之包含能夠進行源極隨耦器讀出與差動放大讀出之切換之周邊電路的電路構成例之電路圖。 圖23係顯示第3實施形態之單位像素之配置例之俯視圖。 圖24係顯示圖23之D-D剖面之構造例之剖視圖。
100:單位像素/有效單位像素
101:PD
102:傳送電晶體
103:FD
104:重置電晶體
1051:第1放大電晶體/放大電晶體
1052:第2放大電晶體/放大電晶體
1061:第1選擇電晶體/選擇電晶體
1062:第2選擇電晶體/選擇電晶體
112:傳送電晶體驅動線
114:重置電晶體驅動線
1161:第1選擇電晶體驅動線/選擇電晶體驅動線
1162:第2選擇電晶體驅動線/選擇電晶體驅動線
LD:像素驅動線
LV:垂直像素配線
RST:重置信號
SEL1:選擇控制信號/驅動信號
SEL2:選擇控制信號/驅動信號
TRG:傳送控制信號
VCOM:垂直電流供給線
VRD:垂直重置輸入線
VSL:垂直信號線

Claims (16)

  1. 一種固態攝像裝置，其具備複數個單位像素，前述複數個單位像素包含： 光電轉換元件，其產生相應於入射光量之電荷； 傳送電晶體，其傳送前述光電轉換元件中產生之前述電荷； 電荷蓄積部，其蓄積由前述傳送電晶體傳送之前述電荷； 放大電晶體，其對前述電荷蓄積部並聯連接，且包含至少2個指狀物；及 選擇電晶體，其相對於前述放大電晶體之各指狀物一對一地設置。
  2. 如請求項1之固態攝像裝置，其中前述放大電晶體包含：相當於前述至少2個指狀物中之1個指狀物之第1放大電晶體、及相當於另一指狀物之第2放大電晶體；且 前述選擇電晶體包含：對前述第1放大電晶體串聯連接之第1選擇電晶體、及對前述第2放大電晶體串聯連接之第2選擇電晶體。
  3. 如請求項2之固態攝像裝置，其更具備第1至第4信號線；且 前述複數個單位像素包含第1單位像素及第2單位像素； 在前述第1單位像素中， 前述第1放大電晶體之閘極及前述第2放大電晶體之閘極連接於前述電荷蓄積部， 前述第1放大電晶體之源極及前述第2放大電晶體之源極連接於前述第3信號線， 前述第1放大電晶體之汲極經由前述第1選擇電晶體連接於前述第1信號線； 前述第2放大電晶體之汲極經由前述第2選擇電晶體連接於前述第1信號線； 在前述第2單位像素中， 前述第1放大電晶體之閘極及前述第2放大電晶體之閘極連接於前述電荷蓄積部， 前述第1放大電晶體之源極及前述第2放大電晶體之源極連接於前述第4信號線， 前述第1放大電晶體之汲極經由前述第1選擇電晶體連接於前述第2信號線； 前述第2放大電晶體之汲極經由前述第2選擇電晶體連接於前述第2信號線。
  4. 如請求項3之固態攝像裝置，其更具備： 電流鏡電路，其連接於前述第1及第2信號線；及 定電流電路，其連接於前述第3及第4信號線。
  5. 如請求項3之固態攝像裝置，其更具備： 定電流電路； 第1開關，其切換前述第1或第2信號線與前述定電流電路之連接；及 第2開關，其切換前述第3或第4信號線與特定電源電壓之連接。
  6. 如請求項5之固態攝像裝置，其更具備： 電流鏡電路，其包含連接於前述第1信號線之第1電晶體、及連接於前述第2信號線之第2電晶體； 第3開關，其切換前述第3信號線與前述定電流電路之連接； 第4開關，其切換前述第4信號線與前述定電流電路之連接； 第5開關，其切換前述第1單位像素中之前述第1及第2放大電晶體各者之閘極與前述第1信號線之連接； 第6開關，其切換前述第2單位像素中之前述第1及第2放大電晶體各者之閘極與前述第2信號線之連接； 第7開關，其切換前述第1及第2電晶體各者之閘極與前述第1電晶體之汲極之連接；及 第8開關，其切換前述第1及第2電晶體各者之閘極與前述第2電晶體之汲極之連接。
  7. 如請求項6之固態攝像裝置，其更具備切換前述第1至第8開關之連接狀態之控制部；且 前述控制部在對前述複數個單位像素執行源極隨耦器讀出時，將前述第1及第2開關設為導通狀態，將前述第3至第8開關設為關斷狀態，而構成源極隨耦器電路。
  8. 如請求項7之固態攝像裝置，其中前述控制部： 在執行自前述第1單位像素讀出像素信號之差動放大讀出時，將前述第1及第2開關以及前述第8開關設為關斷狀態，將前述第3至第7開關設為導通狀態，而構成第1差動放大電路； 在執行自前述第2單位像素讀出像素信號之差動放大讀出時，將前述第1及第2開關以及前述第7開關設為關斷狀態，將前述第3至第6開關及第8開關設為導通狀態，而構成第2差動放大電路。
  9. 如請求項3之固態攝像裝置，其中前述第1放大電晶體與前述第2放大電晶體具備同一構造。
  10. 如請求項3之固態攝像裝置，其中前述第2放大電晶體之閘極絕緣膜薄於前述第1放大電晶體之閘極絕緣膜。
  11. 如請求項3之固態攝像裝置，其中前述第2放大電晶體之閘極長較前述第1放大電晶體之閘極長更長。
  12. 如請求項2之固態攝像裝置，其更具備驅動前述複數個單位像素中之讀出對象單位像素之驅動電路；且 前述驅動電路： 在自前述讀出對象單位像素以第1轉換效率讀出像素信號時，對前述第1選擇電晶體之閘極賦予高位準之第1選擇控制信號，且將對前述第2選擇電晶體之閘極賦予之第2選擇控制信號維持為低位準； 在自前述讀出對象單位像素以低於前述第1轉換效率之第2轉換效率讀出像素信號時，對前述第1選擇電晶體之閘極賦予高位準之前述第1選擇控制信號，且對前述第2選擇電晶體之閘極賦予高位準之前述第2選擇控制信號。
  13. 如請求項10之固態攝像裝置，其更具備驅動前述複數個單位像素中之讀出對象單位像素之驅動電路；且 前述驅動電路： 在自前述讀出對象單位像素以第1轉換效率讀出像素信號時，對前述第1選擇電晶體之閘極賦予高位準之第1選擇控制信號，且將對前述第2選擇電晶體之閘極賦予之第2選擇控制信號維持為低位準； 在自前述讀出對象單位像素以低於前述第1轉換效率之第2轉換效率讀出像素信號時，將對前述第1選擇電晶體之閘極賦予之前述第1選擇控制信號維持為低位準，且對前述第2選擇電晶體之閘極賦予高位準之前述第2選擇控制信號。
  14. 如請求項3之固態攝像裝置，其中在前述第1及第2單位像素各者中，將前述第1放大電晶體及前述第1選擇電晶體與前述第2放大電晶體及前述第2選擇電晶體，以前述第3或第4信號線為中心軸線對稱地佈局。
  15. 如請求項1之固態攝像裝置，其中前述複數個單位像素各者更包含使前述電荷蓄積部之電荷放電之重置電晶體。
  16. 一種電子機器，其具備： 像素陣列部，其在矩陣方向排列有複數個單位像素； 驅動電路，其驅動前述複數個單位像素中之讀出對象單位像素； 讀出電路，其自由前述驅動電路驅動之前述讀出對象單位像素讀出類比像素信號； 信號處理電路，其將由前述讀出電路讀出之前述像素信號轉換為數位值；及 控制部，其控制前述驅動電路、前述讀出電路、及前述信號處理電路；且 前述複數個單位像素各者包含： 光電轉換元件，其產生相應於入射光量之電荷； 傳送電晶體，其傳送前述光電轉換元件中產生之前述電荷； 電荷蓄積部，其蓄積由前述傳送電晶體傳送之前述電荷； 放大電晶體，其對前述電荷蓄積部並聯連接，且包含至少2個指狀物；及 選擇電晶體，其相對於前述放大電晶體之各指狀物一對一地設置。
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