WO2020059580A1 - 固体撮像装置及び電子機器 - Google Patents

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Definitions

  • transistors for example, a reset transistor 904 and an amplification transistor 905 are provided between the plurality of unit pixels 900 in order to reduce the pitch of the unit pixels 900 (hereinafter, referred to as pixel pitch).
  • pixel pitch the pitch of the unit pixels 900
  • the parasitic capacitance C fd of the FD 903 increases along with the extension of the wiring from the plurality of transfer transistors 902 to the amplification transistor 905 of the shared pixel 900A, and the conversion efficiency ⁇ fd Becomes increasingly difficult.
  • the open loop gain ⁇ Av is generally a large value of about several tens to 100. Therefore, the parasitic capacitance C fd of the FD 903 having a large capacitance value is suppressed by the high open-loop gain -Av. Thereby, the influence of the parasitic capacitance C fd can be suppressed, and as a result, it can be expressed as ⁇ vsl ⁇ e / C gd .
  • the column readout circuit unit 14 includes at least a circuit for supplying a constant current to the unit pixels 100 in the selected row in the pixel array unit 13 for each column, a current mirror circuit, a switch for switching the unit pixels 100 to be read out, and the like.
  • An amplifier is formed together with a transistor in a selected pixel in the array unit 13, and the photoelectric charge signal is converted into a voltage signal and output to the vertical pixel wiring LV.
  • the vertical drive circuit 12 includes a shift register, an address decoder, and the like, and drives each unit pixel 100 of the pixel array unit 13 simultaneously for all pixels or in units of rows. Although the specific configuration of the vertical drive circuit 12 is not shown, the vertical drive circuit 12 has a read scanning system and a sweep scanning system or a batch sweeping and batch transfer system.
  • the signal level of the pixel signal read out by the readout operation by the readout scanning system corresponds to the amount of light incident after the immediately preceding readout operation or the electronic shutter operation.
  • the period from the readout timing by the immediately preceding readout operation or the sweep timing by the electronic shutter operation to the readout timing by the current readout operation is the photocharge accumulation time (exposure time) in the unit pixel 100.
  • the time from batch sweep to batch transfer is the accumulation time (exposure time).
  • the system control unit 11 includes a timing generator that generates various timing signals, and controls the vertical drive circuit 12, the column signal processing circuit 15, the horizontal drive circuit 16, and the like based on the various timing signals generated by the timing generator. Drive control is performed.
  • FIG. 6 is a circuit diagram illustrating a schematic configuration example of a unit pixel in an effective pixel area according to the present embodiment.
  • the unit pixel 100 includes a PD 101, a transfer transistor 102, a reset transistor 104, a first amplification transistor 105 1 , a first selection transistor 106 1 , a second amplification transistor 105 2 , a second selection transistor 106 2 , A first selection transistor driving line 116 1 , a second selection transistor driving line 116 2 , a reset transistor driving line 114, a transfer transistor driving line 112, which is a pixel driving line LD having one end connected to the vertical driving circuit 12; It comprises a vertical signal line VSL which is a vertical pixel line LV having one end connected to the column readout circuit section 14, a vertical reset input line VRD, and a vertical current supply line VCOM.
  • the anode of the PD 101 is grounded, and the cathode is connected to the source of the transfer transistor 102.
  • the drain of the transfer transistor 102 is connected to the source and the first and second gate of the amplifying transistor 105 1 and 105 2 of the reset transistor 104, constituting a node connection point serves as FD 103.
  • the reset transistor 104 is arranged in series between the FD 103 and the vertical reset input line VRD.
  • the drain of the reset transistor 104 is connected to the vertical reset input line VRD.
  • First and second source of the amplifying transistor 105 1 and 105 2 are connected to the vertical current supply line VCOM, respectively.
  • First drain of the amplifier transistor 105 1 is connected to a first source of the selection transistor 106 1
  • the second drain of the amplifier transistor 105 2 is connected to a second source of the selection transistor 106 2.
  • the drains of the first and second selection transistors 106 1 and 106 2 are connected to the vertical signal line VSL, respectively.
  • the gate of the transfer transistor 102, the gate of the reset transistor 104, and the gates of the first and second select transistors 106 1 and 106 2 are connected to the vertical drive circuit 12 via the pixel drive line LV, respectively. A pulse as a signal is supplied to each.
  • the unit pixel 100 according to this embodiment has a structure in which the gate is connected to the parallel of the two amplifier transistors relative FD 103 (105 1 and 105 2).
  • the unit pixel 100 according to the present embodiment has a configuration of two fingers in which the amplification transistor is divided into two.
  • the overlap capacitance C gd between the FD 103 and the vertical signal line VSL can be increased, for example, by a factor of two, so that the conversion efficiency ⁇ vsl can be effectively reduced.
  • the FD 103 has a function of accumulating charges transferred from the PD 101 via the transfer transistor 102 and converting the charges into a voltage. Therefore, in the floating state in which the reset transistor 104 is turned off, the potential of the FD 103 is modulated according to the amount of accumulated charge.
  • FIG. 7 is a top view illustrating a layout example of unit pixels according to the present embodiment.
  • the PD 101 is formed by the n-type semiconductor region 1011 formed on the semiconductor substrate and the p-type semiconductor region 1012 surrounding the n-type semiconductor region 1011.
  • a transfer transistor 102 is arranged, for example, substantially at the center of the n-type semiconductor region 1011 in the PD 101.
  • the first and second amplification transistors 105 1 and 105 2 and the first and second selection transistors 106 1 and 106 2 are, for example, n-type semiconductors.
  • the other end of the wiring 1031 is branched into, for example, three.
  • One of the three branched ends is connected to the source of the reset transistor 104 via the electrode 1043, for example.
  • One of the remaining two ends, for example, via the electrodes 1052 1 is connected to the gate 1051 of the first amplifier transistor 105 1, the other one, for example, via the electrodes 1052 2, It is connected to the gate 1051 of the second amplifier transistor 105 2.
  • the unit pixel 100 has a two-finger configuration in which the amplification transistor is divided into two.
  • the gate 1061 1 of the first selection transistor 106 1 is connected to the selection transistor drive line 116 1 (see FIG. 6) via, for example, the electrode 1062 1 .
  • the second gate 1061 and second selection transistors 106 2 is connected to the selection transistor driving line 116 2 (see FIG. 6).
  • the transfer control signal TRG of the signal pixel 100A rises to a high level in a pulse shape
  • the charges accumulated in the PD 101 of the signal pixel 100A are transferred to the FD 103 via the transfer transistor 102. Is done.
  • the potential of the FD 103 of the signal pixel 100A is modulated by the transferred charges.
  • the modulated potential is input to the first gate of the amplifying transistor 105 1 of the signal pixel 100A as a voltage signal, a voltage signal corresponding to the accumulated charge amount to the vertical signal line VSL of the signal pixel 100A side appears.
  • FIG. 10 is a timing chart showing a driving example of the differential amplification read circuit according to the present embodiment in the second differential read mode. Note that the second differential read mode, by using both of the first amplification transistor 105 1 and a second amplifier transistor 105 2, a read mode having a reduced conversion efficiency Itavsl.
  • the unit pixel 100-1 is provided with a vertical signal line VSL11 and a signal line VL1.
  • the signal line VL1 functions as a part of the vertical signal line VSL during source follower reading, and functions as the vertical current supply line VCOM during differential amplification reading.
  • the vertical reset signal line VRD1 is connected to the power supply voltage VDD via the switch SW17 and to a predetermined power supply Vrst via the switch SW16.
  • the signal line VL2 is connected to the power supply voltage VDD via the switch SW22 and to the tail current source 142 via the switch SW23.
  • the switches SW12, SW14, SW17, SW22, SW24 and SW27 are turned on. Note that the other switches are off.
  • the switches SW0, SW13, SW15, and SW21 are used. , SW23 and SW26 are turned on. Note that the other switches are off.
  • the unit pixel 100 according to this embodiment has a structure in which the gate of the two amplifier transistors relative FD 103 (105 1 and 105 2) are connected in parallel.
  • the unit pixel 100 according to the present embodiment has a configuration of two fingers in which the amplification transistor is divided into two.
  • the overlap capacitance C gd between the FD 103 and the vertical signal line VSL can be increased, for example, by a factor of two, so that the conversion efficiency ⁇ vsl can be effectively reduced.
  • FIG. 23 is a top view illustrating a layout example of a unit pixel according to the present embodiment.
  • Figure 24 is a structural example of a D-D cross section in FIG. 23, i.e., a cross-sectional view showing a second example of the cross-sectional structure of the amplification transistor 305 2.
  • the first gate length of the amplifying transistor 105 1 (channel length) L1 for example, be equal to the first amplifying transistor 105 first gate length in the first embodiment (channel length) Good or short. If shortening the first gate length of the amplifying transistor 105 1 (channel length) L1, the capacity C fd of FD103 is reduced, the conversion efficiency of the source follower read and differential amplifier reading using the first amplification transistor 105 1 It is possible to increase.
  • a photoelectric conversion element that generates a charge according to the amount of incident light
  • a transfer transistor for transferring the charge generated in the photoelectric conversion element
  • a charge storage unit that stores the charge transferred by the transfer transistor
  • An amplification transistor including at least two fingers connected in parallel to the charge storage unit;
  • a selection transistor provided one-to-one for each finger of the amplification transistor;
  • a solid-state imaging device including a plurality of unit pixels.
  • the plurality of unit pixels include a first unit pixel and a second unit pixel, In the first unit pixel, A gate of the first amplification transistor and a gate of the second amplification transistor are connected to the charge storage unit; A source of the first amplification transistor and a source of the second amplification transistor are connected to the third signal line; A drain of the first amplification transistor is connected to the first signal line via the first selection transistor; A drain of the second amplification transistor is connected to the first signal line via the second selection transistor; In the second unit pixel, A gate of the first amplification transistor and a gate of the second amplification transistor are connected to the charge storage unit; A source of the first amplification transistor and a source of the second amplification transistor are connected to the fourth signal line, A drain of the first amplification transistor is connected to the second signal line via the first selection transistor; The solid-state imaging device according to (2), wherein a drain of the second amplification transistor is connected to the second signal line via the second
  • a driving circuit for driving a unit pixel to be read out of the plurality of unit pixels includes: When reading a pixel signal from the unit pixel to be read at the first conversion efficiency, a first selection control signal of a high level is supplied to the gate of the first selection transistor and a second signal supplied to the gate of the second selection transistor.
  • each of the plurality of unit pixels further includes a reset transistor configured to discharge a charge of the charge storage unit.
  • a pixel array section in which a plurality of unit pixels are arranged in a matrix direction, A drive circuit for driving a unit pixel to be read out in the plurality of unit pixels, A reading circuit for reading an analog pixel signal from the unit pixel to be read driven by the driving circuit; A signal processing circuit that converts the pixel signal read by the reading circuit into a digital value; A control unit that controls the drive circuit, the readout circuit, and the signal processing circuit;
  • Each of the plurality of unit pixels is A photoelectric conversion element that generates a charge according to the amount of incident light, A transfer transistor for transferring the charge generated in the photoelectric conversion element, A charge storage unit that stores the charge transferred by the transfer transistor;
  • An amplification transistor including at least two fingers connected in parallel to the charge storage unit; A selection transistor provided one-to-one for each finger of the amplification transistor;

Abstract

画質の低下を抑制する。実施形態に係る固体撮像装置（１）は、入射光量に応じた電荷を発生させる光電変換素子（ＰＤ）と、前記光電変換素子に発生した前記電荷を転送する転送トランジスタ（１０２）と、前記転送トランジスタで転送された前記電荷を蓄積する電荷蓄積部（ＦＤ）と、前記電荷蓄積部に対して並列に接続された少なくとも２つのフィンガを含む増幅トランジスタ（１０５１，１０５２）と、前記増幅トランジスタの各フィンガに対して一対一で設けられた選択トランジスタ（１０６）とを含む複数の単位画素（１００）を備える。

Description

固体撮像装置及び電子機器
　本開示は、固体撮像装置及び電子機器に関する。
　ＣＭＯＳ（Complementary　Metal　Oxide　Semiconductor）型の固体撮像装置（以下、ＣＭＯＳイメージセンサ又は単にイメージセンサという）では、光電子変換部（受光部）で発生した信号電荷を浮遊拡散領域（フローティングディフュージョン：ＦＤ）で電圧に変換される。ＦＤで変換された電圧は、増幅トランジスタが構成するソースフォロア回路を介して出力電圧（画素信号ともいう）として読み出される。
　画素の出力電圧Ｖは、信号検出容量をＣ、受光信号に応じた信号電荷量をＱとすると、Ｖ＝Ｑ／Ｃで与えられる。したがって、信号検出容量Ｃが小さければ、出力電圧Ｖを大きくする、即ち感度を高くすることができる。
　このため、従来では、一端が接地された光電変換素子と、当該光電変換素子の他端にゲート電極が接続され、ソース電極が接地され、ドレイン電極が負荷回路に接続されたソース接地型の増幅トランジスタと、当該増幅トランジスタのドレイン電極とゲート電極の間に接続された容量素子と、当該容量素子に並列に接続されたリセットトランジスタとで画素を構成し、容量素子の容量を小さくすることで、高感度信号出力を実現していた。
特開２００８－２７１２８０号公報
　しかしながら、近年の画素の更なる微細化に伴い、個々の画素から十分な電圧値の信号電圧を得ることが益々困難になってきている。出力電圧が小さいと、出力電圧におけるノイズ成分が占める割合が大きくなってしまい、その結果、出力画像がノイズの影響を受けて画質が低下してしまうという問題が発生する。
　そこで本開示では、画質の低下を抑制することが可能な固体撮像装置及び電子機器を提案する。
　上記の課題を解決するために、本開示に係る一形態の固体撮像装置は、入射光量に応じた電荷を発生させる光電変換素子と、前記光電変換素子に発生した前記電荷を転送する転送トランジスタと、前記転送トランジスタで転送された前記電荷を蓄積する電荷蓄積部と、前記電荷蓄積部に対して並列に接続された少なくとも２つのフィンガを含む増幅トランジスタと、前記増幅トランジスタの各フィンガに対して一対一で設けられた選択トランジスタとを含む複数の単位画素を備える。
ＣＭＯＳイメージセンサの概略構成例を示す回路図である。 ＣＭＯＳイメージセンサで発生するノイズを説明するための図である。 ＣＭＯＳイメージセンサにおける単位画素の配置例を示す図である。 ＣＭＯＳイメージセンサにおいて複数の単位画素間でトランジスタを共有した場合の構成例を示す図である。 ＣＭＯＳイメージセンサにおける増幅トランジスタに寄生する容量を説明するための図である。 第１の実施形態に係る電子機器に搭載される固体撮像装置としてのＣＭＯＳイメージセンサの概略構成例を示すシステム構成図である。 第１の実施形態に係る有効画素領域の単位画素の概略構成例を示す回路図である。 第１の実施形態に係る単位画素のレイアウト例を示す上視図である。 第１の実施形態に係る差動増幅読出し回路の概略構成例を示す回路図である。 第１の実施形態に係る差動増幅読出し回路の第１差動読出しモードでの駆動例を示すタイミングチャ－トである。 第１の実施形態に係る差動増幅読出し回路の第２差動読出しモードでの駆動例を示すタイミングチャ－トである。 第１の実施形態に係るソースフォロワ読出しと差動増幅読出しとの切替えを可能にした周辺回路を含む回路構成例を示す回路図である。 第１の実施形態に係る周辺回路を含む回路構成例の第１の接続状態を示す回路図である。 第１の実施形態に係る周辺回路を含む回路構成例の第２の接続状態を示す回路図である。 第１の実施形態に係る周辺回路を含む回路構成例の第３の接続状態を示す回路図である（その１）。 第１の実施形態に係る周辺回路を含む回路構成例の第３の接続状態を示す回路図である（その２）。 第１の実施形態に係る周辺回路を含む回路構成例の第４の接続状態を示す回路図である（その１）。 第１の実施形態に係る周辺回路を含む回路構成例の第４の接続状態を示す回路図である（その２）。 第２の実施形態に係る単位画素のレイアウト例を示す上視図である。 図１８におけるＡ－Ａ断面の構造例を示す断面図である。 図１８におけるＢ－Ｂ断面の構造例を示す断面図である。 図１８におけるＣ－Ｃ断面の構造例を示す断面図である。 第２の実施形態に係るソースフォロワ読出しと差動増幅読出しとの切替えを可能にした周辺回路を含む回路構成例を示す回路図である。 第３の実施形態に係る単位画素のレイアウト例を示す上視図である。 図２３におけるＤ－Ｄ断面の構造例を示す断面図である。
　以下に、本開示の一実施形態について図面に基づいて詳細に説明する。なお、以下の実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
　また、以下に示す項目順序に従って本開示を説明する。
　　１．はじめに
　　２．第１の実施形態
　　　２．１　ＣＭＯＳイメージセンサのシステム構成例
　　　２．２　単位画素の回路構成例
　　　２．３　単位画素の基本機能例
　　　２．４　単位画素のレイアウト例
　　　２．５　差動増幅読出し回路の例
　　　２．６　差動増幅読出し回路の駆動例
　　　　２．６．１　第１差動読出しモード（高変換効率）
　　　　２．６．２　第２差動読出しモード（低変換効率）
　　　２．７　差動増幅読出し回路とソースフォロワ読出し回路との切替え
　　　　２．７．１　第１の接続状態（ソースフォロワ読出し回路）
　　　　２．７．２　第２の接続状態（ソースフォロワ読出し回路）
　　　　２．７．３　第３の接続状態（差動増幅読出し回路）
　　　　２．７．４　第４の接続状態（差動増幅読出し回路）
　　　２．８　作用・効果
　　３．第２の実施形態
　　　３．１　単位画素のレイアウト例
　　　３．２　差動増幅読出し回路とソースフォロワ読出し回路との切替え
　　　３．３　作用・効果
　　４．第３の実施形態
　　　４．１　単位画素のレイアウト例
　　　４．２　作用・効果
　１．はじめに
　通常のＣＭＯＳイメ－ジセンサでは、図１に示すように、光電変換素子であるフォトダイオード（以下、ＰＤという）９０１と、ＰＤ９０１で発生した電子を電圧変換する浮遊拡散領域（フローティングディフュージョン。以下、ＦＤという）９０３と、ＦＤ９０３の電圧をゲート入力とする増幅トランジスタ９０５とを用いて単位画素９００が構成される。なお、ＦＤは、電荷蓄積部とも称される。
　各単位画素９００からは、増幅トランジスタ９０５で構成されたソースフォロワ回路（以下、ソースフォロワ読出し回路という）を介してアナログの出力電圧（画素信号）が読み出されて、デジタルの電圧値に変換（ＡＤ（Analog　to　Digital）変換）される。
　一方で、単位画素９００から画素信号を読み出す構成としては、ソースフォロワ読出しの他にも、２つの単位画素９００で差動型増幅回路（以下、単に差動増幅回路という）を構成し、この差動増幅回路を介して画素信号を読み出す構成（以下、差動増幅読出し回路という）とが存在する。
　ＰＤ９０１で発生した電子は、ＦＤ９０３を構成するノードの寄生容量に応じた１電子当たりの電圧変換効率（μＶ／ｅ－）で電圧に変換される。この信号電子数に応じたＦＤ９０３の電圧振幅ΔＶｆｄが、増幅トランジスタ９０５を介して各単位画素９００から読み出される。このとき、読み出された画素信号には、ノイズが重畳される。
　ノイズの主な発生源としては、単位画素９００内の増幅トランジスタ９０５が発生する画素ノイズ（ランダムノイズともいう）Ｖｎ＿ｐｉｘ（μＶ（マイクロボルト）ｒｍｓ）、各単位画素９００から垂直信号線ＶＳＬ経由で読み出された電圧を増幅する回路等のアナログ回路（Analog　Front　End：ＡＦＥ）が発生するＡＦＥノイズＶｎ＿ａｆｅ（μＶｒｍｓ）、ＡＤ変換回路（ＡＤＣ）が発生するＡＤＣノイズＶｎ＿ａｄｃ（μＶｒｍｓ）などがある。
　以下の説明では、図２に示すように、ＦＤ９０３で発生する電圧ノイズに入力換算したものを画素ノイズＶｎ＿ｐｉｘと定義し、垂直信号線ＶＳＬで発生する電圧ノイズに換算したものをＡＦＥノイズＶｎ＿ａｆｅと定義し、ＡＤＣ９２０の入力ノードで発生するノイズに換算したものをＡＤＣノイズＶｎ＿ａｄｃと定義する。
　ソースフォロワ読出し回路では、ＦＤ９０３の電圧振幅ΔＶｆｄに対する、垂直信号線ＶＳＬの電圧振幅ΔＶｖｓｌのゲインＡｓｆは、ΔＶｖｓｌ＝Ａｓｆ×ΔＶｆｄで求まり、その値は、約０．８～１．０倍である。また、ＦＤ９０３における電子電圧変換の変換効率（μＶ／ｅ－）をηｆｄとした場合、すなわち、垂直信号線ＶＳＬにおける電子電圧変換の変換効率（μＶ／ｅ－）をηｖｓｌとした場合、ηｖｓｌ＝Ａｓｆ×ηｆｄとなる。
　ここで、ＰＤ９０１から読み出される信号の電子数（信号電子数ともいう）をＮｓｉｇ＿ｅとすると、ΔＶｖｓｌ＝ηｖｓｌ×Ｎｓｉｇ＿ｅ＝ηｆｄ×Ａｓｆ×Ｎｓｉｇ＿ｅと表すことができる。簡単のために、ＡＦＥでは電圧増幅をしない、すなわちゲインが１倍であるとして、ＡＤＣ９２０の出力に重畳するノイズを垂直信号線ＶＳＬで発生する電圧ノイズに換算してＶｎ＿ｔｏｔａｌ（μＶｒｍｓ）とすると、総ノイズＶｎ＿ｔｏｔａｌは、ＡＤＣノイズＶｎ＿ａｄｃとＡＦＥノイズＶｎ＿ａｆｅとノイズＡｆｄ×Ｖｎ＿ｐｉｘとの和（二乗加算平均）となる。これは、信号電子数Ｎｓｉｇ＿ｅによる垂直信号線ＶＳＬの電圧振幅ΔＶｖｓｌに対して、総ノイズＶｎ＿ｔｏｔａｌが重畳していることを表している。なお、Ａｆｄは、ＦＤ９０３のゲインである。
　画質の観点では、ある信号電子数Ｎｓｉｇ＿ｅに対してノイズがどれだけ重畳しているかが重要となる。総ノイズＶｎ＿ｔｏｔａｌをＦＤ９０３における電子数に換算（単位ｅ－ｒｍｓ）すると、総ノイズＶｎ＿ｔｏｔａｌの電子数Ｖｎ＿ｔｏｔａｌ＿ｅは、以下の式（１）で表される。
Figure JPOXMLDOC01-appb-M000001
　式（１）において、ηｖｓｌ＝Ａｓｆ×ηｆｄであるから、ゲインＡｓｆを大きくすればＡＤＣノイズＶｎ＿ａｄｃ及びＡＦＥノイズＶｎ＿ａｆｅの影響を小さくすることができ、変換効率ηｆｄを大きくすれば、ＡＤＣノイズＶｎ＿ａｄｃ、ＡＦＥノイズＶｎ＿ａｆｅ及び画素ノイズＶｎ＿ｐｉｘの影響を小さくすることができることが分かる。
　ゲインＡｓｆは、前述の通り、ソースフォロワ回路の電圧ゲインで、一般的に０．８～１．０であり、理論的に１．０以下である。そのため、ゲインＡｓｆを改善することは困難である。一方で、変換効率ηｆｄは、ＦＤ９０３からみた寄生容量の合計Ｃｆｄで決まり、ηｆｄ＝ｅ／Ｃｆｄとなる。ｅは電子素量で１．６０２×１０－１９ク－ロンの定数である。
　ノイズ低減のための容量削減には物理的な限界がある。また、図３Ａ及び図３Ｂに示すように、単位画素９００のピッチ（以下、画素ピッチという）を縮小するために、複数の単位画素９００間でトランジスタ（例えば、リセットトランジスタ９０４や増幅トランジスタ９０５等。以下、画素トランジスタともいう）を共有する構造を採用すると、共有画素９００Ａの複数の転送トランジスタ９０２から増幅トランジスタ９０５までの配線の延長に伴ってＦＤ９０３の寄生容量Ｃｆｄが大きくなり、変換効率ηｆｄを大きくすることが増々困難となる。
　上述のように、ソースフォロワ読出し回路では、そのゲインＡｓｆが１倍程度であるため、単位画素９００を微細化することで変換効率ηｆｄを大きくすることができなくなると、変換効率ηｖｓｌも大きく設計することができず、ノイズ低減ができなくなるという課題が存在する。
　一方で、差動増幅読出し回路では、垂直信号線ＶＳＬの電圧振幅ΔＶｖｓｌのゲインＡｄｉｆが、ＦＤ９０３の寄生容量Ｃｆｄの一部である垂直信号線ＶＳＬとのオーバラップ容量Ｃｇｄで決まる。なお、オーバラップ容量Ｃｇｄには、増幅トランジスタ９０５の寄生容量だけでなく、ゲインＡｄｉｆを調整するために配線容量等で意図的に付加した容量も含まれ得る。
　差動増幅読出し回路における差動増幅回路のオープンループ・ゲインを－Ａｖとした場合、ηｖｓｌ＝ｅ／｛Ｃｇｄ＋Ｃｆｄ／－Ａｖ｝となる。同様に、差動増幅読出し回路での総ノイズをＦＤ９０３における電子数に換算すると、総ノイズＶｎ＿ｔｏｔａｌの電子数Ｖｎ＿ｔｏｔａｌ＿ｅは、以下の式（２）で表される。
Figure JPOXMLDOC01-appb-M000002
　式（２）から分かるように、差動増幅読出し回路においても、変換効率ηｖｓｌ及びηｆｄを大きくすると、ノイズを低減することができる。
　ここで、ソースフォロワ読出し回路の式（１）と差動増幅読出し回路の式（２）とを比較すると、ＡＤＣノイズＶｎ＿ａｄｃ及びＡＦＥノイズＶｎ＿ａｆｅにおいては、式（１）の変換効率ηｖｓｌがＡｓｆ×ηｆｄであり、ゲインＡｓｆが最大でも１．０であることから、ηｖｓｌ≦ηｆｄ＝ｅ／Ｃｆｄとなる。したがって、寄生容量Ｃｆｄを小さくすることが難しい状況では、変換効率ηｖｓｌを大きくすることができない。
　これに対し、式（２）の変換効率ηｖｓｌは、以下の式（３）で表すことができる。なお、式（３）において、Ｃｆｄ－ｖｓｌは、ＦＤ９０３と垂直信号線ＶＳＬとの配線間容量である。
Figure JPOXMLDOC01-appb-M000003
　式（３）において、オープンループ・ゲイン－Ａｖは、一般的に数１０～１００程度と大きな値である。そのため、大きな容量値を持つＦＤ９０３の寄生容量Ｃｆｄは、高いオープンループ・ゲイン－Ａｖにより抑圧される。それにより、寄生容量Ｃｆｄの影響を抑えることができ、その結果、ηｖｓｌ≒ｅ／Ｃｇｄと表すことが可能となる。
　オーバラップ容量Ｃｇｄは、寄生容量Ｃｆｄの一部であるため、寄生容量Ｃｆｄよりも小さい値である。さらに、図４に示すように、オーバラップ容量Ｃｇｄは増幅トランジスタ９０５に寄生する容量であるため、増幅トランジスタ９０５を複数の単位画素９００間で共有する構造（図３Ｂ参照）を採用したとしても、容量削減の妨げとはならない。すなわち、変換効率ηｖｓｌは、差動増幅読出し回路の方が大きな値とすることができる。これは、ノイズ低減という観点において、差動増幅読出し回路の方がソースフォロワ読出し回路よりも有利であることを示している。
　しかしながら、差動増幅読出し回路は、変換効率がソースフォロワ読出し回路よりも大きいものの、読出し可能な最大入力電子数が小さい。つまり、差動増幅読出し時のダイナミックレンジは小さい。そこで、実用的には、ソースフォロワ読出しと差動増幅読出しとを、固体撮像素子を搭載する撮像装置の自動露出（ＡＥ：Auto　Exposure）制御システムで撮像照度条件などに応じて切り替えることが望ましいが、切り替えたときの撮像画像の出力信号レベルや総ノイズ等に大きな変化があると、出力画像の明るさやノイズの程度が変化してしまう。そのため、ソースフォロワ読出しと差動増幅読出しとを切り替える構成をＡＥ制御システムに組み込んだ場合の画質の低下を低減することが困難となる。
　そこで、例えば、ソースフォロワ読出しの特性に近づけるために、ＦＤ９０３と垂直信号線ＶＳＬとの間に容量（Ｃｇｄに相当）を意図的に付加することで、変換効率を下げてダイナミックレンジを広げることは可能であるが、変換効率が下がるとＡＦＥノイズＶｎ＿ａｆｅやＡＤＣノイズＶｎ＿ａｄｃの抑圧率が下がる。加えて、画素ノイズＶｎ＿ｐｉｘはＦＤ９０３の総容量に反比例するため、総ノイズＶｎ＿ｔｏｔａｌが悪化し、その結果、十分に暗いシ－ンでの低ノイズ読出しという差動増幅読出し回路のメリットが低減してしまうという課題が発生する。
　また、差動増幅読出し回路の変換効率ηｖｓｌが高くなりすぎると、上述した式（３）の分母における寄生容量Ｃｆｄのバラツキの影響が大きくなり、それにより、ＰＲＮＵ（Photo　Response　Non-Uniformity）特性が悪化して、画質が低下するという課題も発生する。
　そこで、以下の実施形態では、差動増幅読出し時の変換効率を調整可能にする。それにより、状況に応じて差動増幅読出し時の変換効率を調整することが可能となるため、例えば、ソースフォロワ読出しと差動増幅読出しとのシームレスな切替えや、ランダムノイズの低減や、ＰＲＮＵ特性が向上された固体撮像装置及び電子機器を実現することが可能となる。
　２．第１の実施形態
　次に、第１の実施形態に係る固体撮像装置及び電子機器について、図面を参照して詳細に説明する。
　２．１　ＣＭＯＳイメージセンサのシステム構成例
　図５は、本実施形態に係る電子機器に搭載される固体撮像装置としてのＣＭＯＳイメージセンサの概略構成例を示すシステム構成図である。図５に示すように、ＣＭＯＳイメージセンサ１は、画素アレイ部１３、垂直駆動回路１２、カラム読出し回路部１４、カラム信号処理回路１５、水平駆動回路１６、システム制御部１１及び信号処理部１７を備える。これら画素アレイ部１３、垂直駆動回路１２、カラム読出し回路部１４、カラム信号処理回路１５、水平駆動回路１６、システム制御部１１及び信号処理部１７は、同一の半導体基板（チップ）上または電気的に接続された複数の積層半導体基板（チップ）上に設けられる。
　画素アレイ部１３には、入射光量に応じた電荷量を光電変換して内部に蓄積し、信号として出力を行うことが可能な光電変換素子（ＰＤ１０１）を有する有効単位画素（以下、単位画素という）１００が行列状に２次元配置されている。また、画素アレイ部１３は、有効単位画素１００の他に、ＰＤを持たない構造のダミー単位画素や、受光面を遮光することで外部からの光入射が遮断された遮光単位画素等が、行及び／又は列状に配置されている領域を含む場合がある。なお、遮光単位画素は、受光面が遮光された構造である以外は、有効単位画素１００と同様の構成を備えていてもよい。
　また、以下では、入射光量に応じた電荷量の光電荷を、単に「電荷」と記述し、単位画素１００を、単に「画素」と記述する場合もある。
　画素アレイ部１３には、行列状の画素配列に対して、行ごとに画素駆動線ＬＤが図面中の左右方向（画素行の画素の配列方向）に沿って形成され、列ごとに垂直画素配線ＬＶが図面中の上下方向（画素列の画素の配列方向）に沿って形成されている。画素駆動線ＬＤの一端は、垂直駆動回路１２の各行に対応した出力端に接続されている。
　カラム読出し回路部１４は少なくとも、画素アレイ部１３内の選択行における単位画素１００に列毎に定電流を供給する回路、カレントミラー回路、読出し対象の単位画素１００を切り替える切替えスイッチなどを含み、画素アレイ部１３内の選択画素におけるトランジスタと共に増幅器を構成し、光電荷信号を電圧信号に変換して垂直画素配線ＬＶに出力する。
　垂直駆動回路１２は、シフトレジスタやアドレスデコーダなどを含み、画素アレイ部１３の各単位画素１００を、全画素同時や行単位等で駆動する。この垂直駆動回路１２は、その具体的な構成については図示を省略するが、読出し走査系と、掃出し走査系あるいは一括掃出し及び一括転送系とを有する構成となっている。
　読出し走査系は、単位画素１００から画素信号を読み出すために、画素アレイ部１３の単位画素１００を行単位で順に選択走査する。行駆動（ローリングシャッタ動作）の場合、掃出しについては、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査が行なわれる。また、グローバル露光（グローバルシャッタ動作）の場合は、一括転送よりもシャッタスピードの時間分先行して一括掃出しが行なわれる。このような掃出しにより、読出し行の単位画素１００のＰＤ１０１から不要な電荷が掃出（リセット）される。そして、不要電荷の掃出し（リセット）により、いわゆる電子シャッタ動作が行われる。
　ここで、電子シャッタ動作とは、直前までＰＤ１０１に溜まっていた不要な光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
　読出し走査系による読出し動作によって読み出される画素信号の信号レベルは、その直前の読出し動作または電子シャッタ動作以降に入射した光量に対応するものである。行駆動の場合は、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素１００における光電荷の蓄積時間（露光時間）となる。グローバル露光の場合は、一括掃出しから一括転送までの時間が蓄積時間（露光時間）となる。
　垂直駆動回路１２によって選択走査された画素行の各単位画素１００から出力される画素信号は、垂直画素配線ＬＶの各々を通してカラム信号処理回路１５に供給される。カラム信号処理回路１５は、画素アレイ部１３の画素列ごとに、選択行の各単位画素１００から垂直画素配線ＬＶを通して出力される画素信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
　具体的には、カラム信号処理回路１５は、信号処理として、例えば、ノイズ除去処理やＣＤＳ（Correlated　Double　Sampling：相関二重サンプリング）処理等を行う。このカラム信号処理回路１５によるＣＤＳ処理により、リセットノイズや増幅トランジスタ１０５の閾値ばらつき等の画素固有の固定パターンノイズが除去される。なお、カラム信号処理回路１５には、ノイズ除去処理以外に、例えば、ＡＤ変換機能を持たせて、画素信号をデジタル信号として出力するように構成することも可能である。
　水平駆動回路１６は、シフトレジスタやアドレスデコーダなどを含み、カラム信号処理回路１５の画素列に対応する単位回路を順番に選択する。この水平駆動回路１６による選択走査により、カラム信号処理回路１５で信号処理された画素信号が順番に信号処理部１７に出力される。
　システム制御部１１は、各種のタイミング信号を生成するタイミングジェネレータ等を含み、タイミングジェネレータで生成された各種のタイミング信号を基に、垂直駆動回路１２、カラム信号処理回路１５、水平駆動回路１６などの駆動制御を行う。
　ＣＭＯＳイメージセンサ１はさらに、信号処理部１７と、不図示のデータ格納部とを備えている。信号処理部１７は、少なくとも加算処理機能を有し、カラム信号処理回路１５から出力される画素信号に対して加算処理等の種々の信号処理を行う。データ格納部は、信号処理部１７での信号処理にあたって、その処理に必要なデータを一時的に格納する。これら信号処理部１７及びデータ格納部については、ＣＭＯＳイメージセンサ１と同じ基板上に搭載されてもよいし、ＣＭＯＳイメージセンサ１とは別の基板に設けられる外部信号処理部、例えばＤＳＰ（Digital　Signal　Processor）やソフトウェアによる処理であってもよい。
　２．２　単位画素の回路構成例
　次に、図５の画素アレイ部１３に行列状に配置されている単位画素１００の回路構成例について説明する。
　図６は、本実施形態に係る有効画素領域の単位画素の概略構成例を示す回路図である。図６に示すように、単位画素１００は、ＰＤ１０１、転送トランジスタ１０２、リセットトランジスタ１０４、第１増幅トランジスタ１０５１、第１選択トランジスタ１０６１、第２増幅トランジスタ１０５２、第２選択トランジスタ１０６２、垂直駆動回路１２に一端が接続される画素駆動線ＬＤであるところの第１選択トランジスタ駆動線１１６１、第２選択トランジスタ駆動線１１６２、リセットトランジスタ駆動線１１４、転送トランジスタ駆動線１１２、並びに、カラム読出し回路部１４に一端が接続される垂直画素配線ＬＶであるところの垂直信号線ＶＳＬ、垂直リセット入力線ＶＲＤ、及び、垂直電流供給線ＶＣＯＭから構成される。
　ＰＤ１０１は、入射した光を光電変換する。転送トランジスタ１０２は、ＰＤ１０１に発生した電荷を転送する。ＦＤ１０３は、転送トランジスタ１０２が転送した電荷を蓄積する。第１及び第２増幅トランジスタ１０５１及び１０５２は、ＦＤ１０３に蓄積された電荷に応じた電圧の画素信号を垂直信号線ＶＳＬに出現させる。リセットトランジスタ１０４は、ＦＤ１０３に蓄積された電荷を放出する。第１及び第２選択トランジスタ１０６１及び１０６２は、読出し対象の単位画素１００を選択する。
　ＰＤ１０１のアノードは、接地されており、カソ－ドは、転送トランジスタ１０２のソースに接続されている。転送トランジスタ１０２のドレインは、リセットトランジスタ１０４のソース並びに第１及び第２増幅トランジスタ１０５１及び１０５２のゲートに接続されており、この接続点がＦＤ１０３として機能するノードを構成する。リセットトランジスタ１０４は、ＦＤ１０３と垂直リセット入力線ＶＲＤとの間に直列に配置されている。
　リセットトランジスタ１０４のドレインは、垂直リセット入力線ＶＲＤに接続されている。第１及び第２増幅トランジスタ１０５１及び１０５２のソースは、それぞれ垂直電流供給線ＶＣＯＭに接続されている。第１増幅トランジスタ１０５１のドレインは、第１選択トランジスタ１０６１のソースに接続されており、第２増幅トランジスタ１０５２のドレインは、第２選択トランジスタ１０６２のソースに接続されている。第１及び第２選択トランジスタ１０６１及び１０６２のドレインは、それぞれ垂直信号線ＶＳＬに接続されている。
　転送トランジスタ１０２のゲート、リセットトランジスタ１０４のゲート、並びに、第１及び第２選択トランジスタ１０６１及び１０６２のゲートは、画素駆動線ＬＶを介して、垂直駆動回路１２にそれぞれ接続されており、駆動信号としてのパルスがそれぞれに供給される。
　このように、本実施形態に係る単位画素１００は、ＦＤ１０３に対して２つの増幅トランジスタ（１０５１及び１０５２）のゲートが並列に接続された構成を備える。言い換えれば、本実施形態に係る単位画素１００は、増幅トランジスタが２つに分割された２フィンガの構成を備える。それにより、ＦＤ１０３と垂直信号線ＶＳＬとの間のオーバラップ容量Ｃｇｄを例えば２倍に増やすことが可能となるため、効果的に変換効率ηｖｓｌを下げることが可能となる。
　また、本実施形態では、２つの増幅トランジスタ（１０５１及び１０５２）それぞれに一対一に対応する選択トランジスタ（１０６１及び１０６２）が設けられているため、状況等に応じて変換効率ηｖｓｌを調整することも可能である。例えば、高い変換効率ηｖｓｌが要求される状況では、第１及び第２増幅トランジスタ１０５１及び１０５２のうちの一方を選択せず、変換効率ηｖｓｌを落としたい場合には、第１及び第２増幅トランジスタ１０５１及び１０５２の両方を選択するように制御することが可能となる。
　２．３　単位画素の基本機能例
　次に、単位画素１００の基本機能について説明する。リセットトランジスタ１０４は、垂直駆動回路１２から供給されるリセット信号ＲＳＴに従って、ＦＤ１０３に蓄積されている電荷の排出をオン／オフする。リセットトランジスタ１０４のゲートにＨｉｇｈレベルのリセット信号ＲＳＴが入力されると、ＦＤ１０３が、垂直リセット入力線ＶＲＤを通して印加される電圧にクランプされる。これにより、ＦＤ１０３に蓄積されていた電荷が排出（リセット）される。また、リセットトランジスタ１０４のゲートにＬｏｗレベルのリセット信号ＲＳＴが入力されると、ＦＤ１０３は、垂直リセット入力線ＶＲＤと電気的に切断され、浮遊状態になる。
　ＰＤ１０１は、入射光を光電変換し、その光量に応じた電荷を生成する。生成された電荷は、ＰＤ１０１のカソード側に蓄積する。転送トランジスタ１０２は、垂直駆動回路１２から供給される転送制御信号ＴＲＧに従って、ＰＤ１０１からＦＤ１０３への電荷の転送をオン／オフする。例えば、転送トランジスタ１０２のゲートにＨｉｇｈレベルの転送制御信号ＴＲＧが入力されると、ＰＤ１０１に蓄積されている電荷がＦＤ１０３に転送される。一方、転送トランジスタ１０２のゲートにＬｏｗレベルの転送制御信号ＴＲＧが供給されると、ＰＤ１０１からの電荷の転送が停止する。なお、転送トランジスタ１０２が、ＦＤ１０３への電荷の転送を停止している間、光電変換された電荷は、ＰＤ１０１に蓄積される。
　ＦＤ１０３は、ＰＤ１０１から転送トランジスタ１０２を介して転送されてくる電荷を蓄積して電圧に変換する機能を持つ。したがって、リセットトランジスタ１０４がオフした浮遊状態では、ＦＤ１０３の電位は、蓄積する電荷量に応じて変調される。
　第１及び第２増幅トランジスタ１０５１及び１０５２は、それぞれのゲートに接続された又はＦＤ１０３の電位変動を入力信号とする増幅器として機能し、その出力電圧信号は、それぞれのドレインに接続された第１又は第２選択トランジスタ１０６１又は１０６２を介して垂直信号線ＶＳＬに画素信号として出力される。
　第１選択トランジスタ１０６１は、垂直駆動回路１２から供給される選択制御信号ＳＥＬ１に従って、第１増幅トランジスタ１０５１からの電圧信号の垂直信号線ＶＳＬへの出力をオン／オフする。例えば、第１選択トランジスタ１０６１のゲートにＨｉｇｈレベルの選択制御信号ＳＥＬ１が入力されると、第１増幅トランジスタ１０５１からの電圧信号が垂直信号線ＶＳＬに出力され、Ｌｏｗレベルの選択制御信号ＳＥＬ１が入力されると、垂直信号線ＶＳＬへの電圧信号の出力が停止される。
　同様に、第２選択トランジスタ１０６２は、垂直駆動回路１２から供給される選択制御信号ＳＥＬ２に従って、第２増幅トランジスタ１０５２からの電圧信号の垂直信号線ＶＳＬへの出力をオン／オフする。例えば、第２選択トランジスタ１０６２のゲートにＨｉｇｈレベルの選択制御信号ＳＥＬ２が入力されると、第２増幅トランジスタ１０５２からの電圧信号が垂直信号線ＶＳＬに出力され、Ｌｏｗレベルの選択制御信号ＳＥＬ２が入力されると、垂直信号線ＶＳＬへの電圧信号の出力が停止される。
　これらの動作により、複数の単位画素１００が接続された垂直信号線ＶＳＬにおいて、選択した単位画素１００の出力を取り出すことが可能となる。
　２．４　単位画素のレイアウト例
　次に、単位画素１００を１つのチップに作り込んだ場合の画素レイアウトについて、図面を参照して詳細に説明する。
　図７は、本実施形態に係る単位画素のレイアウト例を示す上視図である。図７に示すように、単位画素１００では、半導体基板に形成されたｎ型半導体領域１０１１と、ｎ型半導体領域１０１１を囲むｐ型半導体領域１０１２とで、ＰＤ１０１が形成されている。ＰＤ１０１におけるｎ型半導体領域１０１１の例えば略中央には、転送トランジスタ１０２が配置されている。また、ｎ型半導体領域１０１１と隣接する領域には、第１及び第２の増幅トランジスタ１０５１及び１０５２と、第１及び第２の選択トランジスタ１０６１及び１０６２とが、例えば、ｎ型半導体領域１０１１の略中心を列方向に走る垂直電流供給線ＶＣＯＭを軸として、線対称に配置されている。さらに、ｎ型半導体領域１０１１と隣接する領域であって、ｎ型半導体領域１０１１の角部と近接する領域には、リセットトランジスタ１０４が配置されている。
　転送トランジスタ１０２は、例えば、ｎ型半導体領域１０１１の中心に対して点対象に配置された複数（図７では４つ）のゲート１０２１を含む。各ゲート１０２１は、例えば、電極１０２２を介して転送トランジスタ駆動線１１２（図６参照）に接続される。
　また、転送トランジスタ１０２のドレインは、電極１０２３を介して配線１０３１の一方の端に接続される。この配線１０３１は、例えば、ＦＤ１０３を構成するノードである。
　配線１０３１の他方の端は、例えば、３つに分岐している。分岐した３つの端のうちの１つは、例えば、電極１０４３を介して、リセットトランジスタ１０４のソースに接続される。残りの２つの端のうちの１つは、例えば、電極１０５２１を介して、第１増幅トランジスタ１０５１のゲート１０５１１に接続され、他の１つは、例えば、電極１０５２２を介して、第２増幅トランジスタ１０５２のゲート１０５１２に接続される。これにより、単位画素１００が、増幅トランジスタが２つに分割された２フィンガの構成を備えることとなる。
　第１及び第２増幅トランジスタ１０５１及び１０５２、並びに、第１及び第２選択トランジスタ１０６１及び１０６２は、例えば、ｎ型半導体領域１０１１に隣接する領域に形成された帯状の素子形成領域１０５５に形成される。これにより、第１増幅トランジスタ１０５１のソース及び第２増幅トランジスタ１０５２のソース、第１増幅トランジスタ１０５１のドレイン及び第１選択トランジスタ１０６１のソース、並びに、第２増幅トランジスタ１０５２のドレイン及び第２選択トランジスタ１０６２のソースが、それぞれ共通化される。
　第１及び第２増幅トランジスタ１０５１及び１０５２の共通化されたソースは、例えば、電極１０５４を介して垂直電流供給線ＶＣＯＭに接続される。
　第１選択トランジスタ１０６１のドレインは、例えば、電極１０６３１を介して、垂直信号線ＶＳＬに接続される。同様に、第２選択トランジスタ１０６２のドレインは、例えば、電極１０６３２を介して、垂直信号線ＶＳＬに接続される。
　第１選択トランジスタ１０６１のゲート１０６１１は、例えば、電極１０６２１を介して、選択トランジスタ駆動線１１６１（図６参照）に接続される。同様に、第２選択トランジスタ１０６２のゲート１０６１２は、例えば、電極１０６２２を介して、選択トランジスタ駆動線１１６２（図６参照）に接続される。
　リセットトランジスタ１０４は、例えば、ｎ型半導体領域１０１１と隣接する領域であって、ｎ型半導体領域１０１１の角部と近接する領域に形成された素子形成領域１０４５に形成される。リセットトランジスタ１０４のドレインは、例えば、電極１０４４を介して、垂直リセット入力線ＶＲＤ（図６参照）に接続される。リセットトランジスタ１０４のゲート１０４１は、例えば、電極１０４２を介して、リセットトランジスタ駆動線１１４（図６参照）に接続される。
　２．５　差動増幅読出し回路の例
　次に、画素アレイ部１３にて行列状に２次元配置された単位画素１００とカラム読出し回路部１４とからなる差動増幅読出し回路について説明する。
　図８は、本実施形態に係る差動増幅読出し回路の概略構成例を示す回路図である。図８に示す差動増幅読出し回路は、画素信号の読出しが行なわれる単位画素（以下、読出し画素又は信号画素という）１００Ａと、差動増幅の基準電圧を与える単位画素（以下、参照画素という）１００Ｒと、カラム読出し回路部１４に配置されたＰＭＯＳトランジスタ１４１１及び１４１２から成るカレントミラー回路１４１と、信号画素１００Ａ及び参照画素１００Ｒに定電流を供給するテール電流源部１４２とで構成される。
　ここで、参照画素１００Ｒは、リセット時におけるＦＤ１０３ｒの電位変動が、信号画素１００ＡのＦＤ１０３の電位変動と等価な動きをする単位画素１００であることが望ましく、例えば、読出し対象である信号画素１００Ａの近傍にある読出しが終わった不活性な有効画素などであってよい。なお、図８及び以下の説明では、明確化のため、参照画素１００Ｒ側の各構成の符号に対して‘ｒ’が付加されている。
　参照画素１００Ｒ側の垂直リセット入力線ＶＲＤｒは、カラム読出し回路部１４で所定の電源Ｖｒｓｔ（又は電源電圧ＶＤＤ）に接続されており、リセット時には、垂直リセット入力線ＶＲＤｒを通して選択された参照画素１００ＲのＦＤ１０３ｒ、すなわち参照画素１００Ｒ側の第１及び第２増幅トランジスタ１０５ｒ１及び１０５ｒ２の入力端子に所望の入力電圧信号が印加される。
　参照画素１００Ｒ側の垂直信号線ＶＳＬｒは、カラム読出し回路部１４で、カレントミラー回路１４１における参照側のＰＭＯＳトランジスタ１４１１のドレイン及びゲートと、読出側のＰＭＯＳトランジスタ１４１２のゲートとに接続されている。
　一方、信号画素１００Ａ側の垂直信号線ＶＳＬは、カラム読出し回路部１４でカレントミラー回路１４１における読出側のＰＭＯＳトランジスタ１４１２のドレインと、選択された信号画素１００ＡのＦＤ１０３、すなわち信号画素１００Ａ側の第１及び第２増幅トランジスタ１０５１及び１０５２の入力端子に、リセットトランジスタ１０４を介して接続される。これにより、画素アレイ部１３とカラム読出し回路部１４とで構成される差動増幅読出し回路（差動増幅回路）の出力信号が負帰還される。なお、差動増幅読出し回路の出力信号は、垂直信号線ＶＳＬ１から画素信号として取り出されもする。
　また、参照側及び読出側の垂直電流供給線ＶＣＯＭは互いに接続されたのち、例えば、ＮＭＯＳトランジスタ等の負荷ＭＯＳトランジスタを用いて構成された定電流源であるテール電流源部１４２に接続される。
　２．６　差動増幅読出し回路の駆動例
　次に、差動増幅読出し回路の駆動例について説明する。なお、以下の説明では、明確化のため、図８に示す差動増幅読出し回路に基づくものとする。
　２．６．１　第１差動読出しモード（高変換効率）
　図９は、本実施形態に係る差動増幅読出し回路の第１差動読出しモードでの駆動例を示すタイミングチャ－トである。なお、第１差動読出しモードは、２つの増幅トランジスタ（１０５１及び１０５２）のうち第２増幅トランジスタ１０５２を常時非選択（選択制御信号ＳＥＬ２が常時Ｌｏｗ）とすることで、高い変換効率ηｖｓｌを実現した読出しモードである。
　図９に示すように、第１読出しモードでは、まず、時刻ｔ１１～ｔ１２の期間において、信号画素１００Ａに入力されるリセット信号ＲＳＴ及び転送制御信号ＴＲＧがＨｉｇｈレベルに立ち上がると、信号画素１００ＡのＰＤ１０１及びＦＤ１０３に蓄積されている電荷がリセットトランジスタ１０４を介して排出される。これにより、これまでＰＤ１０１に蓄積されていた電荷が掃き出され、時刻ｔ１２からｔ１５までの期間においては、新たに入射した光を光電変換することで得られた電荷がＰＤ１０１に蓄積される。
　次に、時刻ｔ１３～ｔ１７の期間において、選択された信号画素１００Ａ及び参照画素１００Ｒの選択制御信号ＳＥＬ１がＬｏｗレベルからＨｉｇｈレベルに立ち上がると、信号画素１００Ａの第１増幅トランジスタ１０５１及び参照画素１００Ｒの第１増幅トランジスタ１０５ｒ１それぞれのソースからドレインに向けて、テール電流源部１４２から電流が供給される。これにより、信号画素１００ＡのＦＤ１０３の電位を入力電圧信号とする差動増幅回路（差動増幅読出し回路）が動作し、その結果、増幅された電圧信号が垂直信号線ＶＳＬに出力される。この状態は、時刻ｔ１７において、選択制御信号ＳＥＬ１がＬｏｗレベルになるまで継続する。
　なお、時刻ｔ１１からｔ１３の期間においては、参照画素１００Ｒの各駆動信号ＳＥＬ１、ＳＥＬ２、ＲＳＴｒ及びＴＲＧｒは、信号画素１００Ａの信号読出しには寄与しない。
　また、時刻ｔ１３～ｔ１４の期間において、信号画素１００Ａに入力されるリセット信号ＲＳＴ及び参照画素１００Ｒに入力されるリセット信号ＲＳＴｒがＨｉｇｈレベルに立ち上がると、信号画素１００ＡのＦＤ１０３及び参照画素１００ＲのＦＤ１０３ｒに蓄積されていた電荷がそれぞれ排出され、これにより、出力信号レベルが初期化（リセット）される。
　この時、差動増幅回路の出力Ｖｏｕｔは、信号画素１００Ａ側の垂直リセット入力線ＶＲＤ及びリセットトランジスタ１０４を通して、差動増幅回路の入力の１つである信号画素１００ＡのＦＤ１０３に電気的に接続される。その結果、差動増幅回路は、出力Ｖｏｕｔが信号画素１００ＡのＦＤ１０３に負帰還されて仮想接地状態となるため、所定の電源Ｖｒｓｔに外部印加で固定されている参照画素１００ＲのＦＤ１０３ｒと、信号画素１００ＡのＦＤ１０３と、出力Ｖｏｕｔとが同電位となる（ボルテージフォロワ回路の構成）。
　次に、信号画素１００Ａに入力されるリセット信号ＲＳＴ及び参照画素１００Ｒに入力されるリセット信号ＲＳＴｒがＨｉｇｈレベルからＬｏｗレベルに立ち下がると、信号画素１００ＡのＦＤ１０３及び参照画素１００ＲのＦＤ１０３ｒが、それぞれの垂直リセット入力線ＶＲＤ及びＶＲＤｒから電気的に切断され、浮遊状態になる。
　この時、信号画素１００ＡのＦＤ１０３と、参照画素１００ＲのＦＤ１０３ｒとがほぼ等価な構造であることから、リセットオフ時の電位変動（リセットフィードスルー）もほぼ同じとなり、それにより、信号画素１００ＡのＦＤ１０３の電位と、参照画素１００ＲのＦＤ１０３ｒの電位とが、ほぼ同じ動きをする。そのため、差動増幅回路の出力は、リセットオン時の電源Ｖｒｓｔの電圧レベルからほとんど変化しない。この状態が、差動増幅読出しにおけるリセット（初期）状態となり、この出力レベルが、差動増幅読出しにおけるリセット（初期）レベルとなる。これは、差動増幅回路が両入力の同相信号成分を増幅しないためである。このリセット状態は、時刻ｔ１５で信号電荷の転送が行われるまで続き、その間、リセットレベルとしての電圧が読み出される。
　次に、時刻ｔ１５～ｔ１６の期間において、信号画素１００Ａの転送制御信号ＴＲＧがパルス状にＨｉｇｈレベルに立ち上がると、信号画素１００ＡのＰＤ１０１に蓄積されていた電荷が転送トランジスタ１０２を介してＦＤ１０３に転送される。この転送された電荷により、信号画素１００ＡのＦＤ１０３の電位が変調される。この変調された電位が信号画素１００Ａの第１増幅トランジスタ１０５１のゲートに電圧信号として入力されると、信号画素１００Ａ側の垂直信号線ＶＳＬに蓄積電荷量に応じた電圧信号が出現する。
　この信号読出し状態は、時刻ｔ１７において選択制御信号ＳＥＬ１がＬｏｗレベルになるまで続き、その間、信号レベルとしての電圧が読み出される。
　このようにして読み出されたリセットレベルと信号レベルとの差分をとることで、ノイズを除去するＣＤＳ処理が実行され、これにより、ノイズが除去された画素信号が読み出される。
　２．６．２　第２差動読出しモード（低変換効率）
　図１０は、本実施形態に係る差動増幅読出し回路の第２差動読出しモードでの駆動例を示すタイミングチャ－トである。なお、第２差動読出しモードは、第１増幅トランジスタ１０５１及び第２増幅トランジスタ１０５２の両方を使用することで、変換効率ηｖｓｌを下げた読出しモードである。
　図１０に示すように、第２読出しモードでは、図９における時刻ｔ１１～ｔ１２の期間と同様に、時刻ｔ２１～ｔ２２の期間においてリセット信号ＲＳＴ及び転送制御信号ＴＲＧがＨｉｇｈレベルに立ち上がると、信号画素１００ＡのＰＤ１０１及びＦＤ１０３に蓄積されている電荷がリセットトランジスタ１０４を介して排出される。そして、時刻ｔ２２からｔ２５までの期間においては、新たに入射した光を光電変換することで得られた電荷がＰＤ１０１に蓄積される。
　次に、時刻ｔ２３～ｔ２７の期間において、選択された信号画素１００Ａ及び参照画素１００Ｒの選択制御信号ＳＥＬ１及びＳＥＬ２がＬｏｗレベルからＨｉｇｈレベルに立ち上がると、信号画素１００Ａの第１及び第２増幅トランジスタ１０５１及び１０５２並びに参照画素１００Ｒの第１及び第２増幅トランジスタ１０５ｒ１及び１０５ｒ２それぞれのソースからドレインに向けて、テール電流源部１４２から電流が供給される。これにより、信号画素１００ＡのＦＤ１０３の電位を入力電圧信号とする差動増幅回路（差動増幅読出し回路）が動作し、その結果、増幅された電圧信号が垂直信号線ＶＳＬに出力される。この状態は、時刻ｔ２７において、選択制御信号ＳＥＬ１がＬｏｗレベルになるまで継続する。
　なお、時刻ｔ２１からｔ２３の期間においては、図９と同様に、参照画素１００Ｒの各駆動信号ＳＥＬ１、ＳＥＬ２、ＲＳＴｒ及びＴＲＧｒは、信号画素１００Ａの信号読出しには寄与しない。
　また、時刻ｔ２３～ｔ２４の期間において、信号画素１００Ａに入力されるリセット信号ＲＳＴ及び参照画素１００Ｒに入力されるリセット信号ＲＳＴｒがＨｉｇｈレベルに立ち上がると、図９における時刻ｔ１３～ｔ１４の期間と同様に、信号画素１００ＡのＦＤ１０３及び参照画素１００ＲのＦＤ１０３ｒに蓄積されていた電荷がそれぞれ排出され、これにより、出力信号レベルが初期化（リセット）される。この時、差動増幅回路では、所定の電源Ｖｒｓｔに外部印加で固定されている参照画素１００ＲのＦＤ１０３ｒと、信号画素１００ＡのＦＤ１０３と、出力Ｖｏｕｔとが同電位となる（ボルテージフォロワ回路の構成）。
　そして、リセット信号ＲＳＴ及びリセット信号ＲＳＴｒがＨｉｇｈレベルからＬｏｗレベルに立ち下がると、信号画素１００ＡのＦＤ１０３及び参照画素１００ＲのＦＤ１０３ｒが、それぞれの垂直リセット入力線ＶＲＤ及びＶＲＤｒから電気的に切断されて浮遊状態になる。この時のリセット状態は、時刻ｔ２５で信号電荷の転送が行われるまで続き、その間、リセットレベルとしての電圧が読み出される。
　次に、時刻ｔ２５～ｔ２６の期間において、信号画素１００Ａの転送制御信号ＴＲＧがパルス状にＨｉｇｈレベルに立ち上がると、信号画素１００ＡのＰＤ１０１に蓄積されていた電荷が転送トランジスタ１０２を介してＦＤ１０３に転送される。この転送された電荷により、信号画素１００ＡのＦＤ１０３の電位が変調される。この変調された電位が信号画素１００Ａの第１及び第２増幅トランジスタ１０５１及び１０５２のゲートにそれぞれ電圧信号として入力されると、信号画素１００Ａ側の垂直信号線ＶＳＬに蓄積電荷量に応じた電圧信号が出現する。
　この信号読出し状態は、時刻ｔ２７において選択制御信号ＳＥＬ１及びＳＥＬ２がＬｏｗレベルになるまで続き、その間、信号レベルとしての電圧が読み出される。
　このようにして読み出されたリセットレベルと信号レベルとの差分をとることで、ノイズを除去するＣＤＳ処理が実行され、これにより、ノイズが除去された画素信号が読み出される。
　２．７　差動増幅読出し回路とソースフォロワ読出し回路との切替え
　ところで、上述したように、差動増幅読出しでは、ソースフォロワ読出し回路よりも高い変換効率が得られ、上述の式（２）に示すように、後段のＡＤＣノイズＶｎ＿ａｄｃやＡＦＥノイズＶｎ＿ａｆｅが抑圧される。そのため、差動増幅読出しは、ＡＤＣノイズＶｎ＿ａｄｃやＡＦＥノイズＶｎ＿ａｆｅの影響が大きくなる、暗い撮影シーンにて効果を発揮する。一方で、明るい撮影シーンでは、よりダイナミックレンジの広いソースフォロワ読出しの方が適している。このような事情から、ＣＭＯＳイメージセンサ１には、ソースフォロワ読出しと差動増幅読出しとを、状況に応じて適宜切り替えることを可能とすることが望まれる。
　図１１は、本実施形態に係るソースフォロワ読出しと差動増幅読出しとの切替えを可能にした周辺回路を含む回路構成例を示す回路図である。なお、図１１には、画素アレイ部１３における２つの単位画素１００－１及び１００－２に着目し、差動増幅読出し時にはこれらのうちの一方を参照画素とし、他方を信号画素とする場合の例が示されている。２つの単位画素１００－１及び１００－２は、画素アレイ部１３における異なる列に配置された単位画素１００であってもよいし、同一列に配置された単位画素１００であってもよい。２つの単位画素１００－１及び１００－２を同一列に配置された単位画素１００とした場合、例えば、単位画素１００－１を偶数行の単位画素１００とし、単位画素１００－２を奇数行の単位画素１００とすることができる。
　図１１に示す回路構成例において、一方の単位画素１００－１に着目すると、単位画素１００－１には、垂直信号線ＶＳＬ１１と、信号線ＶＬ１とが設けられている。信号線ＶＬ１は、ソースフォロワ読出し時には垂直信号線ＶＳＬの一部として機能し、差動増幅読出し時には垂直電流供給線ＶＣＯＭとして機能する。
　垂直信号線ＶＳＬ１には、単位画素１００－１における第１選択トランジスタ１０６１のドレインが接続され、信号線ＶＬ１には、第１増幅トランジスタ１０５１のソースが接続されている。また、垂直信号線ＶＳＬ１には、第２選択トランジスタ１０６２のドレインも接続され、信号線ＶＬ１には、第２増幅トランジスタＶＳ１０５２のソースも接続されている。
　垂直信号線ＶＳＬ１は、カレントミラー回路１４１を構成する２つのＰＭＯＳトランジスタ１４１１及び１４１２のうちの一方のＰＭＯＳトランジスタ１４１２のドレインに接続されている。また、垂直信号線ＶＳＬ１は、スイッチＳＷ１５を介して、垂直リセット信号線ＶＲＤ１に接続されるとともに、スイッチＳＷ１４を介してテール電流源部１４２に接続される。さらに、垂直信号線ＶＳＬ１は、スイッチＳＷ１４及びスイッチＳＷ０を介して、単位画素１００－２側の信号線ＶＬ２にも接続されている。
　信号線ＶＬ１は、スイッチＳＷ１２を介して電源電圧ＶＤＤに接続されるとともに、スイッチＳＷ１３を介してテール電流源部１４２に接続される。さらに、信号線ＶＬ１は、スイッチＳＷ１３及びＳＷ０を介して、単位画素１００－２側の垂直信号線ＶＬ２にも接続されている。
　垂直リセット信号線ＶＲＤ１は、スイッチＳＷ１７を介して電源電圧ＶＤＤに接続されるとともに、スイッチＳＷ１６を介して所定の電源Ｖｒｓｔに接続されている。
　また、他方の単位画素１００－２に着目すると、単位画素１００－２にも、垂直信号線ＶＳＬ２と信号線ＶＬ２とが設けられている。信号線ＶＬ２は、ソースフォロワ読出し時には垂直信号線ＶＳＬの一部として機能し、差動増幅読出し時には垂直電流供給線ＶＣＯＭとして機能する。
　垂直信号線ＶＳＬ２には、単位画素１００－２における第１選択トランジスタ１０６１のドレインが接続され、信号線ＶＬ２には、第１増幅トランジスタ１０５１のソースが接続されている。また、垂直信号線ＶＳＬ２には、第２選択トランジスタ１０６２のドレインも接続され、信号線ＶＬ２には、第２増幅トランジスタＶＳ１０５２のソースも接続されている。
　垂直信号線ＶＳＬ２は、カレントミラー回路１４１を構成する２つのＰＭＯＳトランジスタ１４１１及び１４１２のうちの一方のＰＭＯＳトランジスタ１４１１のドレインに接続されている。また、垂直信号線ＶＳＬ２は、スイッチＳＷ２５を介して、垂直リセット信号線ＶＲＤ２に接続されるとともに、スイッチＳＷ２４を介してテール電流源部１４２に接続される。
　信号線ＶＬ２は、スイッチＳＷ２２を介して電源電圧ＶＤＤに接続されるとともに、スイッチＳＷ２３を介してテール電流源部１４２に接続される。
　垂直リセット信号線ＶＲＤ１は、スイッチＳＷ２７を介して電源電圧ＶＤＤに接続されるとともに、スイッチＳＷ２６を介して所定の電源Ｖｒｓｔに接続されている。
　カレントミラー回路１４１では、ＰＭＯＳトランジスタ１４１１及び１４１２それぞれのゲートが、スイッチＳＷ１１を介してＰＭＯＳトランジスタ１４１２のドレインに接続されるとともに、スイッチＳＷ２１を介してＰＭＯＳトランジスタ１４１１のドレインに接続される。
　なお、上記した各スイッチＳＷ０、ＳＷ１１～ＳＷ１７、ＳＷ２１～ＳＷ２７は、例えば、カラム読出し回路部１４に配置され、システム制御部１１からの制御に従って、その接続状態を切り替える。
　２．７．１　第１の接続状態（ソースフォロワ読出し回路）
　つづいて、図１１に例示した回路構成においてソースフォロワ読出し回路を構成した際の第１の接続状態について説明する。図１２は、本実施形態に係る第１の接続状態を示す回路図である。なお、第１の接続状態では、各単位画素１００の２つの増幅トランジスタ（１０５１及び１０５２）のうちの第１増幅トランジスタ１０５１が使用されてソースフォロワ読出し回路が構成される。
　図１２に示すように、ソースフォロワ読出し回路を実現する接続状態では、スイッチＳＷ１２、ＳＷ１４、ＳＷ１７、ＳＷ２２、ＳＷ２４及びＳＷ２７がオン状態（接続状態）とされる。なお、その他のスイッチは、オフ状態（遮断状態）である。
　このような接続状態とすることで、図１２中、太い破線で示されるように、単位画素１００－１及び１００－２それぞれについて、スイッチＳＷ１２及びＳＷ１４／スイッチＳＷ２２及びＳＷ２４を介して電源電圧ＶＤＤからテール電流源部１４２にかけて形成された垂直信号線ＶＳＬ（ＶＳＬ１及びＶＬ１／ＶＳＬ２及びＶＬ２）に、単位画素１００－１／１００－２の第１増幅トランジスタ１０５１のソースと第１選択トランジスタ１０６１のドレインとが接続されたソースフォロワ読出し回路が構成されて、ソースフォロワ読出しが行なわれる。また、単位画素１００－１／１００－２のＦＤ１０３に蓄積された電荷がスイッチＳＷ１７／ＳＷ２７を介して電源電圧に掃出（リセット）される経路も構成される。
　２．７．２　第２の接続状態（ソースフォロワ読出し回路）
　つづいて、図１１に例示した回路構成においてソースフォロワ読出し回路を構成した際の第２の接続状態について説明する。図１３は、本実施形態に係る第２の接続状態を示す回路図である。なお、この第２の接続状態では、各単位画素１００の２つの増幅トランジスタ（１０５１及び１０５２）の両方が使用されてソースフォロワ読出し回路が構成される。
　図１３に示すように、ソースフォロワ読出し回路を実現する接続状態では、スイッチＳＷ１２、ＳＷ１４、ＳＷ１７、ＳＷ２２、ＳＷ２４及びＳＷ２７がオン状態とされる。なお、その他のスイッチは、オフ状態である。
　このような接続状態とすることで、図１３中、太い破線で示されるように、単位画素１００－１及び１００－２それぞれについて、スイッチＳＷ１２及びＳＷ１４／スイッチＳＷ２２及びＳＷ２４を介して電源電圧ＶＤＤからテール電流源部１４２にかけて形成された垂直信号線ＶＳＬ（ＶＳＬ１及びＶＬ１／ＶＳＬ２及びＶＬ２）に、単位画素１００－１／１００－２の第１増幅トランジスタ１０５１及び第２増幅トランジスタ１０５２のソースと、第１選択トランジスタ１０６１及び第２選択トランジスタ１０６２のドレインとが接続されたソースフォロワ読出し回路が構成されて、ソースフォロワ読出しが行なわれる。また、単位画素１００－１／１００－２のＦＤ１０３に蓄積された電荷がスイッチＳＷ１７／ＳＷ２７を介して電源電圧に掃出（リセット）される経路も構成される。
　なお、この第２の接続状態は、上述した第１の接続状態、及び、後述する第３及び第４の接続状態を含めた４つの接続状態のうちで、最も変換効率を低くする、言い換えれば、最もダイナミックレンジを広くする接続状態である。
　２．７．３　第３の接続状態（差動増幅読出し回路）
　つづいて、図１１に例示した回路構成において差動増幅読出し回路を実現した際の第３の接続状態について説明する。図１４及び図１５は、図１１に例示した回路構成において差動増幅読出し回路を実現した際の第３の接続状態を示す回路図である。なお、図１４は、単位画素１００－１を信号画素とし、単位画素１００－２を参照画素とした場合を示し、図１５は、単位画素１００－２を信号画素とし、単位画素１００－１を参照画素とした場合を示している。また、第３の接続状態では、各単位画素１００の２つの増幅トランジスタ（１０５１及び１０５２）のうちの第１増幅トランジスタ１０５１が使用されて差動増幅読出し回路が構成される。
　図１４に示すように、差動増幅読出し回路を実現する接続状態において、単位画素１００－１を信号画素とし、単位画素１００－２を参照画素とする場合では、スイッチＳＷ０、ＳＷ１３、ＳＷ１５、ＳＷ２１、ＳＷ２３及びＳＷ２６がオン状態とされる。なお、その他のスイッチは、オフ状態である。
　このような接続状態とすることで、図１４中、太い破線で示されるように、単位画素１００－１を信号画素とし、単位画素１００－２を参照画素とした差動増幅回路が構成されて、単位画素１００－１に対する差動増幅読出しが行なわれる。
　また、図１５に示すように、差動増幅読出し回路を実現する接続状態において、単位画素１００－２を信号画素とし、単位画素１００－１を参照画素とする場合では、スイッチＳＷ０、ＳＷ１１、ＳＷ１３、ＳＷ１６、ＳＷ２３及びＳＷ２５がオン状態とされる。なお、その他のスイッチは、オフ状態である。
　このような接続状態とすることで、図１５中、太い破線で示されるように、信号画素とする単位画素１００－２／１００－１における第１増幅トランジスタ１０５１のゲートを反転入力端子とし、参照画素とする単位画素１００－１／１００－２における第１増幅トランジスタ１０５１のゲートを非反転入力端子とした差動増幅回路が構成されて、単位画素１００－２／１００－１に対する差動増幅読出しが行なわれる。
　なお、この第３の接続状態は、上述した第１及び第２の接続状態、並びに、後述する第４の接続状態を含めた４つの接続状態のうちで、最も変換効率を高くする、言い換えれば、最もダイナミックレンジを狭くする接続状態である。
　２．７．４　第４の接続状態（差動増幅読出し回路）
　つづいて、図１１に例示した回路構成において差動増幅読出し回路を実現した際の第４の接続状態について説明する。図１６及び図１７は、図１１に例示した回路構成において差動増幅読出し回路を実現した際の第４の接続状態を示す回路図である。なお、図１６は、単位画素１００－１を信号画素とし、単位画素１００－２を参照画素とした場合を示し、図１７は、単位画素１００－２を信号画素とし、単位画素１００－１を参照画素とした場合を示している。また、第４の接続状態では、各単位画素１００の２つの増幅トランジスタ（１０５１及び１０５２）の両方が使用されて差動増幅読出し回路が構成される。
　図１６に示すように、差動増幅読出し回路を実現する接続状態において、単位画素１００－１を信号画素とし、単位画素１００－２を参照画素とする場合では、スイッチＳＷ０、ＳＷ１３、ＳＷ１５、ＳＷ２１、ＳＷ２３及びＳＷ２６がオン状態とされる。なお、その他のスイッチは、オフ状態である。
　このような接続状態とすることで、図１６中、太い破線で示されるように、単位画素１００－１を信号画素とし、単位画素１００－２を参照画素とした差動増幅回路が構成されて、単位画素１００－１に対する差動増幅読出しが行なわれる。
　また、図１７に示すように、差動増幅読出し回路を実現する接続状態において、単位画素１００－２を信号画素とし、単位画素１００－１を参照画素とする場合では、スイッチＳＷ０、ＳＷ１１、ＳＷ１３、ＳＷ１６、ＳＷ２３及びＳＷ２５がオン状態とされる。なお、その他のスイッチは、オフ状態である。
　このような接続状態とすることで、図１７中、太い破線で示されるように、信号画素とする単位画素１００－２／１００－１における第１増幅トランジスタ１０５１及び第２増幅トランジスタ１０５２のゲートを反転入力端子とし、参照画素とする単位画素１００－１／１００－２における第１増幅トランジスタ１０５１及び第２増幅トランジスタ１０５２のゲートを非反転入力端子とした差動増幅回路が構成されて、単位画素１００－２／１００－１に対する差動増幅読出しが行なわれる。
　なお、この第４の接続状態の変換効率は、上述した第２の接続状態の変換効率と、第３の接続状態の変換効率との間の変換効率、例えば、上述した第１の接続状態の変換効率と同等であってもよい。これにより、ソースフォロワ読出しと差動増幅読出しとの間でシームレスな切替えが可能となる。
　２．８　作用・効果
　以上のように、本実施形態に係る単位画素１００は、ＦＤ１０３に対して２つの増幅トランジスタ（１０５１及び１０５２）のゲートが並列に接続された構成を備える。言い換えれば、本実施形態に係る単位画素１００は、増幅トランジスタが２つに分割された２フィンガの構成を備える。それにより、ＦＤ１０３と垂直信号線ＶＳＬとの間のオーバラップ容量Ｃｇｄを例えば２倍に増やすことが可能となるため、効果的に変換効率ηｖｓｌを下げることが可能となる。
　また、本実施形態では、２つの増幅トランジスタ（１０５１及び１０５２）それぞれに一対一に対応する選択トランジスタ（１０６１及び１０６２）が設けられているため、状況等に応じて変換効率ηｖｓｌを調整することも可能である。例えば、高い変換効率ηｖｓｌが要求される状況では、第１及び第２増幅トランジスタ１０５１及び１０５２のうちの一方を選択せず、変換効率ηｖｓｌを落としたい場合には、第１及び第２増幅トランジスタ１０５１及び１０５２の両方を選択するように制御することが可能となる。
　それにより、ソースフォロワ読出し時及び／又は差動増幅読出し時の変換効率を調整することが可能となるため、例えば、ソースフォロワ読出しと差動増幅読出しとのシームレスな切替えや、ランダムノイズの低減や、ＰＲＮＵ特性の向上などを実現することが可能となる。
　また、本実施形態に係る単位画素１００は、２つの増幅トランジスタ（１０５１及び１０５２）が垂直信号線ＶＳＬに対して並列に接続された構成を有するため、消費電力の増加を抑制することができるというメリットも存在する。
　３．第２の実施形態
　次に、第２の実施形態に係る固体撮像装置及び電子機器について、図面を参照して詳細に説明する。
　第１の実施形態では、第１増幅トランジスタ１０５１と第２増幅トランジスタ１０５２とを同等の構造とし、これにより、第１増幅トランジスタ１０５１と第２増幅トランジスタ１０５２との特性を同等のものとしていた。これに対し、単位画素１００内の増幅トランジスタが発生する画素ノイズＶｎ＿ｐｉｘを低減するためには、増幅トランジスタのゲート絶縁膜を薄膜化してＦＤ１０３の容量Ｃｆｄを増加することが有効である。ただし、ゲート絶縁膜を薄膜化した場合、増幅トランジスタが破壊されやすくなり、製品寿命が短くなるという課題が発生する。
　そこで本実施形態では、短寿命化を抑制しつつ、画素ノイズＶｎ＿ｐｉｘを低減することが可能な構成について、例を挙げて説明する。
　３．１　単位画素のレイアウト例
　図１８は、本実施形態に係る単位画素のレイアウト例を示す上視図である。図１８に示すように、本実施形態に係る単位画素２００は、図７に示した単位画素１００と同様の構成において、第２増幅トランジスタ１０５２が第２増幅トランジスタ２０５２に置き換えられた構成を有する。
　図１９は、図１８におけるＡ－Ａ断面の構造例、すなわち、第１増幅トランジスタ１０５１の断面構造例を示す断面図であり、図２０は、図１８におけるＢ－Ｂ断面の構造例、すなわち、第２増幅トランジスタ２０５１の断面構造例を示す断面図である。また、図２１は、図１８におけるＣ－Ｃ断面の構造例を示す断面図である。ただし、図２１では、説明の簡略化のため、リセットトランジスタ１０４を省略している。
　図１９～図２１を参照すると明らかなように、本実施形態では、第２増幅トランジスタ２０５２のゲート絶縁膜２０５７が、第１増幅トランジスタ１０５１のゲート絶縁膜１０５７と比較して、薄膜化されている。
　このように、２つの増幅トランジスタ（１０５１及び２０５２）のうちの一方である第２増幅トランジスタ２０５２のゲート絶縁膜２０５７を薄くした構造とすることで、ＦＤ１０３の容量Ｃｆｄが増加するため、第２増幅トランジスタ２０５２を使用した読出し時の画素ノイズＶｎ＿ｐｉｘを低減することが可能となる。その一方で、第１増幅トランジスタ１０５１の耐久性は維持されているので、単位画素１００、強いてはＣＭＯＳイメージセンサの短寿命化を抑制することも可能である。
　３．２　差動増幅読出し回路とソースフォロワ読出し回路との切替え
　図２２は、本実施形態に係るソースフォロワ読出しと差動増幅読出しとの切替えを可能にした周辺回路を含む回路構成例を示す回路図である。なお、図２２には、図１１と同様に、画素アレイ部１３における２つの単位画素２００－１及び２００－２に着目し、差動増幅読出し時にはこれらのうちの一方を参照画素とし、他方を信号画素とする場合の例が示されている。
　図２２に示すように、本実施形態に係る回路構成例は、第１の実施形態において図１１を用いて説明した回路構成例と同様の構成において、単位画素２００－１及び２００－２の第２増幅トランジスタ１０５２が、それぞれ第２増幅トランジスタ２０５２に置き換えられた構成を備える。
　各単位画素２００－１及び２００－２において、第１増幅トランジスタ１０５１と第２増幅トランジスタ３０５２とのいずれを使用するかは、上述した実施形態と同様に、選択制御信号ＳＥＬ１及びＳＥＬ２によって制御される。
　３．３　作用・効果
　以上のように、本実施形態によれば、通常の読出し動作では第１増幅トランジスタ１０５１を使用し、超暗時などの特定の読出し動作では第２増幅トランジスタ２０５２を使用するなどのように、状況に応じて使用する増幅トランジスタを切り替えることが可能となる。それにより、第２増幅トランジスタ２０５２の使用割合を抑えることが可能となるため、製品寿命の短縮を抑制することが可能となる。
　また、第２増幅トランジスタ２０５２を使用した読出しでは、第１増幅トランジスタ１０５１を使用した読出しよりも画素ノイズＶｎ＿ｐｉｘが低減されるため、より高品質の画像を読み出すことが可能となる。
　さらに、本実施形態では、第２増幅トランジスタ２０５２のゲート絶縁膜を薄膜化してＦＤ１０３の容量Ｃｆｄを増加させることで、変換効率の低減などの効果も得られる。
　その他の構成、動作及び効果は、ＣＭＯＳイメージセンサの構成例を含め、上述した実施形態と同様であってよいため、ここでは詳細な説明を省略する。
　４．第３の実施形態
　次に、第３の実施形態に係る固体撮像装置及び電子機器について、図面を参照して詳細に説明する。
　第２の実施形態では、各単位画素２００における２つの増幅トランジスタ（第１増幅トランジスタ１０５１及び第２増幅トランジスタ１０５２）のうちの一方の増幅トランジスタ（第２増幅トランジスタ２０５２）のゲート絶縁膜を薄膜化することで、画素ノイズＶｎ＿ｐｉｘを低減する形態について例示したが、画素ノイズＶｎ＿ｐｉｘを低減する形態としては、ゲート絶縁膜の薄膜化に限定されるものではない。例えば、増幅トランジスタのゲート長（チャネル長ともいう）を長くしてＦＤ１０３の容量Ｃｆｄを増加させることでも、画素ノイズＶｎ＿ｐｉｘの低減を図ることが可能である。
　そこで本実施形態では、各単位画素３００における２つの増幅トランジスタのうちの一方の増幅トランジスタのゲート長（チャネル長）を長くすることで、画素ノイズＶｎ＿ｐｉｘを低減する形態について、例を挙げて説明する。
　４．１　単位画素のレイアウト例
　図２３は、本実施形態に係る単位画素のレイアウト例を示す上視図である。図２４は、図２３におけるＤ－Ｄ断面の構造例、すなわち、第２増幅トランジスタ３０５２の断面構造例を示す断面図である。
　図２３に示すように、本実施形態に係る単位画素３００は、図７に示した単位画素１００又は図１８に示した単位画素２００と同様の構成において、第２増幅トランジスタ１０５２又は２０５２が第２増幅トランジスタ３０５２に置き換えられた構成を有する。また、図２４に示すように、第２増幅トランジスタ３０５２のゲート長（チャネル長）Ｌ２は、第１増幅トランジスタ１０５１のゲート長（チャネル長）Ｌ１よりも長い。
　４．２　作用・効果
　以上のように、本実施形態によれば、２つの増幅トランジスタ（１０５１及び３０５２）のうちの一方である第２増幅トランジスタ３０５２のゲート長（チャネル長）を長くした構造とすることで、ＦＤ１０３の容量Ｃｆｄが増加するため、第２増幅トランジスタ３０５２を使用した読出し時の画素ノイズＶｎ＿ｐｉｘを低減することが可能となる。
　なお、第３の実施形態では、第１及び第２増幅トランジスタ１０５１及び３０５２のゲート絶縁膜の厚さを同等としている。これは、本実施形態によれば、第２増幅トランジスタ３０５２の耐久性を維持しつつ、第２増幅トランジスタ３０５２を使用した読出し時の画素ノイズＶｎ＿ｐｉｘを低減することが可能であることを意味している。ただし、これに限定されず、本実施形態において、第１及び／又は第２増幅トランジスタ１０５１及び／又は３０５２のゲート絶縁膜の厚さを薄くしてもよい。
　また、本実施形態では、第２増幅トランジスタ３０５２のゲート長（チャネル長）を長くしてＦＤ１０３の容量Ｃｆｄを増加させることで、変換効率の低減やＰＲＮＵ特性の改善などの効果も得られる。
　さらに、本実施形態において、第１増幅トランジスタ１０５１のゲート長（チャネル長）Ｌ１は、例えば、第１の実施形態における第１増幅トランジスタ１０５１のゲート長（チャネル長）と同等であってもよいし、短くてもよい。第１増幅トランジスタ１０５１のゲート長（チャネル長）Ｌ１を短くした場合、ＦＤ１０３の容量Ｃｆｄが減少するため、第１増幅トランジスタ１０５１を使用したソースフォロワ読出しや差動増幅読出しの変換効率を高めることが可能となる。
　その他の構成、動作及び効果は、ＣＭＯＳイメージセンサの構成例やソースフォロワ読出しと差動増幅読出しとの切替え構成等を含め、上述した実施形態と同様であってよいため、ここでは詳細な説明を省略する。
　なお、上述した各実施形態では、各単位画素１００／２００／３００が、増幅トランジスタが２つに分割された２フィンガの構成を備える場合について例示したが、増幅トランジスタの分割数は２つに限定されず、３つ以上とすることが可能である。その場合でも、各フィンガ（分割された増幅トランジスタ）に対して一対一に対応する選択トランジスタが設けられる。それにより、ソースフォロワ読出し時及び／又は差動増幅読出し時の変換効率をより細かく調整することが可能となるため、例えば、ソースフォロワ読出しと差動増幅読出しとのよりシームレスな切替えが可能となる。
　以上、本開示の実施形態について説明したが、本開示の技術的範囲は、上述の実施形態そのままに限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、異なる実施形態及び変形例にわたる構成要素を適宜組み合わせてもよい。
　また、本明細書に記載された各実施形態における効果はあくまで例示であって限定されるものでは無く、他の効果があってもよい。
　なお、本技術は以下のような構成も取ることができる。
（１）
　入射光量に応じた電荷を発生させる光電変換素子と、
　前記光電変換素子に発生した前記電荷を転送する転送トランジスタと、
　前記転送トランジスタで転送された前記電荷を蓄積する電荷蓄積部と、
　前記電荷蓄積部に対して並列に接続された少なくとも２つのフィンガを含む増幅トランジスタと、
　前記増幅トランジスタの各フィンガに対して一対一で設けられた選択トランジスタと、
　を含む複数の単位画素を備える固体撮像装置。
（２）
　前記増幅トランジスタは、前記少なくとも２つのフィンガのうちの１のフィンガに相当する第１増幅トランジスタと、他の１のフィンガに相当する第２増幅トランジスタとを含み、
　前記選択トランジスタは、前記第１増幅トランジスタに対して直列に接続された第１選択トランジスタと、前記第２増幅トランジスタに対して直列に接続された第２選択トランジスタとを含む、
　前記（１）に記載の固体撮像装置。
（３）
　第１～第４の信号線をさらに備え、
　前記複数の単位画素は、第１の単位画素と第２の単位画素とを含み、
　前記第１の単位画素において、
　　前記第１増幅トランジスタのゲート及び前記第２増幅トランジスタのゲートは、前記電荷蓄積部に接続され、
　　前記第１増幅トランジスタのソース及び前記第２増幅トランジスタのソースは、前記第３の信号線に接続され、
　　前記第１増幅トランジスタのドレインは、前記第１選択トランジスタを介して前記第１の信号線に接続され、
　　前記第２増幅トランジスタのドレインは、前記第２選択トランジスタを介して前記第１の信号線に接続され、
　前記第２の単位画素において、
　　前記第１増幅トランジスタのゲート及び前記第２増幅トランジスタのゲートは、前記電荷蓄積部に接続され、
　　前記第１増幅トランジスタのソース及び前記第２増幅トランジスタのソースは、前記第４の信号線に接続され、
　　前記第１増幅トランジスタのドレインは、前記第１選択トランジスタを介して前記第２の信号線に接続され、
　　前記第２増幅トランジスタのドレインは、前記第２選択トランジスタを介して前記第２の信号線に接続される
　前記（２）に記載の固体撮像装置。
（４）
　前記第１及び第２の信号線に接続されたカレントミラー回路と、
　前記第３及び第４の信号線に接続された定電流回路と、
　をさらに備える前記（３）に記載の固体撮像装置。
（５）
　定電流回路と、
　前記第１又は第２の信号線と前記定電流回路との接続を切り替える第１のスイッチと、
　前記第３又は第４の信号線と所定の電源電圧との接続を切り替える第２のスイッチと、
　をさらに備える前記（３）に記載の固体撮像装置。
（６）
　前記第１の信号線に接続された第１トランジスタと、前記第２の信号線に接続された第２トランジスタとを含むカレントミラー回路と、
　前記第３の信号線と前記定電流回路との接続を切り替える第３のスイッチと、
　前記第４の信号線と前記定電流回路との接続を切り替える第４のスイッチと、
　前記第１の単位画素における前記第１及び第２増幅トランジスタそれぞれのゲートと前記第１の信号線との接続を切り替える第５のスイッチと、
　前記第２の単位画素における前記第１及び第２増幅トランジスタそれぞれのゲートと前記第２の信号線との接続を切り替える第６のスイッチと、
　前記第１及び第２トランジスタそれぞれのゲートと前記第１トランジスタのドレインとの接続を切り替える第７のスイッチと、
　前記第１及び第２トランジスタそれぞれのゲートと前記第２トランジスタのドレインとの接続を切り替える第８のスイッチと、
　をさらに備える前記（５）に記載の固体撮像装置。
（７）
　前記第１～第８のスイッチの接続状態を切り替える制御部をさらに備え、
　前記制御部は、前記複数の単位画素に対してソースフォロア読出しを実行する場合、前記第１及び第２のスイッチをオン状態とし、前記第３～第８のスイッチをオフ状態として、ソースフォロア回路を構成する前記（６）に記載の固体撮像装置。
（８）
　前記制御部は、
　　前記第１の単位画素から画素信号を読み出す差動増幅読出しを実行する場合、前記第１及び第２のスイッチ並びに前記第８のスイッチをオフ状態とし、前記第３～第７のスイッチをオン状態として、第１の差動増幅回路を構成し、
　　前記第２の単位画素から画素信号を読み出す差動増幅読出しを実行する場合、前記第１及び第２のスイッチ並びに前記第７のスイッチをオフ状態とし、前記第３～第６のスイッチ及び第８のスイッチをオン状態として、第２の差動増幅回路を構成する
　前記（７）に記載の固体撮像装置。
（９）
　前記第１増幅トランジスタと前記第２増幅トランジスタとは、同一の構造を備える前記（３）～（８）の何れか１項に記載の固体撮像装置。
（１０）
　前記第２増幅トランジスタのゲート絶縁膜は、前記第１増幅トランジスタのゲート絶縁膜よりも薄い前記（３）～（８）の何れか１項に記載の固体撮像装置。
（１１）
　前記第２増幅トランジスタのゲート長は、前記第１増幅トランジスタのゲート長よりも長い前記（３）～（８）の何れか１項に記載の固体撮像装置。
（１２）
　前記複数の単位画素のうち読出し対象の単位画素を駆動する駆動回路をさらに備え、
　前記駆動回路は、
　　前記読出し対象の単位画素から第１の変換効率で画素信号を読み出す場合、前記第１選択トランジスタのゲートにＨｉｇｈレベルの第１選択制御信号を与えるとともに、前記第２選択トランジスタのゲートに与える第２選択制御信号をＬｏｗレベルに維持し、
　　前記読出し対象の単位画素から前記第１の変換効率よりも低い第２の変換効率で画素信号を読み出す場合、前記第１選択トランジスタのゲートにＨｉｇｈレベルの前記第１選択制御信号を与えるとともに、前記第２選択トランジスタのゲートにＨｉｇｈレベルの前記第２選択制御信号を与える
　前記（２）～（１１）の何れか１項に記載の固体撮像装置。
（１３）
　前記複数の単位画素のうち読出し対象の単位画素を駆動する駆動回路をさらに備え、
　前記駆動回路は、
　　前記読出し対象の単位画素から第１の変換効率で画素信号を読み出す場合、前記第１選択トランジスタのゲートにＨｉｇｈレベルの第１選択制御信号を与えるとともに、前記第２選択トランジスタのゲートに与える第２選択制御信号をＬｏｗレベルに維持し、
　　前記読出し対象の単位画素から前記第１の変換効率よりも低い第２の変換効率で画素信号を読み出す場合、前記第１選択トランジスタのゲートに与える前記第１選択制御信号をＬｏｗレベルに維持するとともに、前記第２選択トランジスタのゲートにＨｉｇｈレベルの前記第２選択制御信号を与える
　前記（１０）又は（１１）に記載の固体撮像装置。
（１４）
　前記第１及び第２の単位画素それぞれにおいて、前記第１増幅トランジスタ及び前記第１選択トランジスタと、前記第２増幅トランジスタと前記第２選択トランジスタとは、前記第３又は第４の信号線を中心軸として線対称にレイアウトされている前記（３）～（１１）の何れか１項に記載の固体撮像装置。
（１５）
　前記複数の単位画素それぞれは、前記電荷蓄積部の電荷を放電させるリセットトランジスタをさらに含む前記（１）～（１０）の何れか１項に記載の固体撮像装置。
（１６）
　複数の単位画素が行列方向に配列した画素アレイ部と、
　前記複数の単位画素における読出し対象の単位画素を駆動する駆動回路と、
　前記駆動回路により駆動された前記読出し対象の単位画素からアナログの画素信号を読み出す読出し回路と、
　前記読出し回路で読み出された前記画素信号をデジタル値に変換する信号処理回路と、
　前記駆動回路と、前記読出し回路と、前記信号処理回路とを制御する制御部と、
　を備え、
　前記複数の単位画素それぞれは、
　　入射光量に応じた電荷を発生させる光電変換素子と、
　　前記光電変換素子に発生した前記電荷を転送する転送トランジスタと、
　　前記転送トランジスタで転送された前記電荷を蓄積する電荷蓄積部と、
　　前記電荷蓄積部に対して並列に接続された少なくとも２つのフィンガを含む増幅トランジスタと、
　　前記増幅トランジスタの各フィンガに対して一対一で設けられた選択トランジスタと、
　を含む電子機器。
　１　ＣＭＯＳイメージセンサ
　１１　システム制御部
　１２　垂直駆動回路
　１３　画素アレイ部
　１４　カラム読出し回路部
　１５　カラム信号処理回路
　１６　水平駆動回路
　１７　信号処理部
　１００、１００－１、１００－２、２００、２００－１、２００－２、３００　単位画素
　１００Ａ　信号画素
　１００Ｂ　参照画素
　１０１、１０１ｒ　ＰＤ
　１０２、１０２ｒ　転送トランジスタ
　１０３、１０３ｒ　ＦＤ
　１０４、１０４ｒ　リセットトランジスタ
　１０５１、１０５ｒ１　第１増幅トランジスタ
　１０５２、１０５ｒ２、２０５２、３０５２　第２増幅トランジスタ
　１０６１、１０６ｒ１　第１選択トランジスタ
　１０６２、１０６ｒ２　第２選択トランジスタ
　１１２　転送トランジスタ駆動線
　１１４　リセットトランジスタ駆動線
　１１６１　第１選択トランジスタ駆動線
　１１６２　第２選択トランジスタ駆動線
　１４１　カレントミラー回路
　１４２　テール電流源部
　１０１１　ｎ型半導体領域
　１０１２　ｐ型半導体領域
　１０２１、１０４１、１０５１１、１０５１２、１０６１１、１０６１２、３０５１２　ゲート
　１０２２、１０２３、１０４２、１０４３、１０４４、１０５２１、１０５２２、１０５４、１０６２１、１０６２２、１０６３１、１０６３２　電極
　１０３１　配線
　１０４５、１０５５　素子形成領域
　１４１１、１４１２　ＰＭＯＳトランジスタ
　１０５７、２０５７　ゲート絶縁膜
　ＬＤ　画素駆動線
　ＬＶ　垂直画素配線
　ＳＷ０、ＳＷ１１～ＳＷ１７、ＳＷ２１～ＳＷ２７　スイッチ
　ＶＣＯＭ　垂直電流供給線
　ＶＤＤ　電源電圧
　ＶＬ１、ＶＬ２　信号線
　ＶＲＤ、ＶＲＤｒ、ＶＲＤ１、ＶＲＤ２　垂直リセット入力線
　ＶＳＬ、ＶＳＬｒ、ＶＳＬ１、ＶＳＬ２　垂直信号線
　Ｖｅｓｔ　所定の電圧

Claims (16)

  1. 　入射光量に応じた電荷を発生させる光電変換素子と、
    　前記光電変換素子に発生した前記電荷を転送する転送トランジスタと、
    　前記転送トランジスタで転送された前記電荷を蓄積する電荷蓄積部と、
    　前記電荷蓄積部に対して並列に接続された少なくとも２つのフィンガを含む増幅トランジスタと、
    　前記増幅トランジスタの各フィンガに対して一対一で設けられた選択トランジスタと、
    　を含む複数の単位画素を備える固体撮像装置。
  2. 　前記増幅トランジスタは、前記少なくとも２つのフィンガのうちの１のフィンガに相当する第１増幅トランジスタと、他の１のフィンガに相当する第２増幅トランジスタとを含み、
    　前記選択トランジスタは、前記第１増幅トランジスタに対して直列に接続された第１選択トランジスタと、前記第２増幅トランジスタに対して直列に接続された第２選択トランジスタとを含む、
    　請求項１に記載の固体撮像装置。
  3. 　第１～第４の信号線をさらに備え、
    　前記複数の単位画素は、第１の単位画素と第２の単位画素とを含み、
    　前記第１の単位画素において、
    　　前記第１増幅トランジスタのゲート及び前記第２増幅トランジスタのゲートは、前記電荷蓄積部に接続され、
    　　前記第１増幅トランジスタのソース及び前記第２増幅トランジスタのソースは、前記第３の信号線に接続され、
    　　前記第１増幅トランジスタのドレインは、前記第１選択トランジスタを介して前記第１の信号線に接続され、
    　　前記第２増幅トランジスタのドレインは、前記第２選択トランジスタを介して前記第１の信号線に接続され、
    　前記第２の単位画素において、
    　　前記第１増幅トランジスタのゲート及び前記第２増幅トランジスタのゲートは、前記電荷蓄積部に接続され、
    　　前記第１増幅トランジスタのソース及び前記第２増幅トランジスタのソースは、前記第４の信号線に接続され、
    　　前記第１増幅トランジスタのドレインは、前記第１選択トランジスタを介して前記第２の信号線に接続され、
    　　前記第２増幅トランジスタのドレインは、前記第２選択トランジスタを介して前記第２の信号線に接続される
    　請求項２に記載の固体撮像装置。
  4. 　前記第１及び第２の信号線に接続されたカレントミラー回路と、
    　前記第３及び第４の信号線に接続された定電流回路と、
    　をさらに備える請求項３に記載の固体撮像装置。
  5. 　定電流回路と、
    　前記第１又は第２の信号線と前記定電流回路との接続を切り替える第１のスイッチと、
    　前記第３又は第４の信号線と所定の電源電圧との接続を切り替える第２のスイッチと、
    　をさらに備える請求項３に記載の固体撮像装置。
  6. 　前記第１の信号線に接続された第１トランジスタと、前記第２の信号線に接続された第２トランジスタとを含むカレントミラー回路と、
    　前記第３の信号線と前記定電流回路との接続を切り替える第３のスイッチと、
    　前記第４の信号線と前記定電流回路との接続を切り替える第４のスイッチと、
    　前記第１の単位画素における前記第１及び第２増幅トランジスタそれぞれのゲートと前記第１の信号線との接続を切り替える第５のスイッチと、
    　前記第２の単位画素における前記第１及び第２増幅トランジスタそれぞれのゲートと前記第２の信号線との接続を切り替える第６のスイッチと、
    　前記第１及び第２トランジスタそれぞれのゲートと前記第１トランジスタのドレインとの接続を切り替える第７のスイッチと、
    　前記第１及び第２トランジスタそれぞれのゲートと前記第２トランジスタのドレインとの接続を切り替える第８のスイッチと、
    　をさらに備える請求項５に記載の固体撮像装置。
  7. 　前記第１～第８のスイッチの接続状態を切り替える制御部をさらに備え、
    　前記制御部は、前記複数の単位画素に対してソースフォロア読出しを実行する場合、前記第１及び第２のスイッチをオン状態とし、前記第３～第８のスイッチをオフ状態として、ソースフォロア回路を構成する請求項６に記載の固体撮像装置。
  8. 　前記制御部は、
    　　前記第１の単位画素から画素信号を読み出す差動増幅読出しを実行する場合、前記第１及び第２のスイッチ並びに前記第８のスイッチをオフ状態とし、前記第３～第７のスイッチをオン状態として、第１の差動増幅回路を構成し、
    　　前記第２の単位画素から画素信号を読み出す差動増幅読出しを実行する場合、前記第１及び第２のスイッチ並びに前記第７のスイッチをオフ状態とし、前記第３～第６のスイッチ及び第８のスイッチをオン状態として、第２の差動増幅回路を構成する
    　請求項７に記載の固体撮像装置。
  9. 　前記第１増幅トランジスタと前記第２増幅トランジスタとは、同一の構造を備える請求項３に記載の固体撮像装置。
  10. 　前記第２増幅トランジスタのゲート絶縁膜は、前記第１増幅トランジスタのゲート絶縁膜よりも薄い請求項３に記載の固体撮像装置。
  11. 　前記第２増幅トランジスタのゲート長は、前記第１増幅トランジスタのゲート長よりも長い請求項３に記載の固体撮像装置。
  12. 　前記複数の単位画素のうち読出し対象の単位画素を駆動する駆動回路をさらに備え、
    　前記駆動回路は、
    　　前記読出し対象の単位画素から第１の変換効率で画素信号を読み出す場合、前記第１選択トランジスタのゲートにＨｉｇｈレベルの第１選択制御信号を与えるとともに、前記第２選択トランジスタのゲートに与える第２選択制御信号をＬｏｗレベルに維持し、
    　　前記読出し対象の単位画素から前記第１の変換効率よりも低い第２の変換効率で画素信号を読み出す場合、前記第１選択トランジスタのゲートにＨｉｇｈレベルの前記第１選択制御信号を与えるとともに、前記第２選択トランジスタのゲートにＨｉｇｈレベルの前記第２選択制御信号を与える
    　請求項２に記載の固体撮像装置。
  13. 　前記複数の単位画素のうち読出し対象の単位画素を駆動する駆動回路をさらに備え、
    　前記駆動回路は、
    　　前記読出し対象の単位画素から第１の変換効率で画素信号を読み出す場合、前記第１選択トランジスタのゲートにＨｉｇｈレベルの第１選択制御信号を与えるとともに、前記第２選択トランジスタのゲートに与える第２選択制御信号をＬｏｗレベルに維持し、
    　　前記読出し対象の単位画素から前記第１の変換効率よりも低い第２の変換効率で画素信号を読み出す場合、前記第１選択トランジスタのゲートに与える前記第１選択制御信号をＬｏｗレベルに維持するとともに、前記第２選択トランジスタのゲートにＨｉｇｈレベルの前記第２選択制御信号を与える
    　請求項１０に記載の固体撮像装置。
  14. 　前記第１及び第２の単位画素それぞれにおいて、前記第１増幅トランジスタ及び前記第１選択トランジスタと、前記第２増幅トランジスタと前記第２選択トランジスタとは、前記第３又は第４の信号線を中心軸として線対称にレイアウトされている請求項３に記載の固体撮像装置。
  15. 　前記複数の単位画素それぞれは、前記電荷蓄積部の電荷を放電させるリセットトランジスタをさらに含む請求項１に記載の固体撮像装置。
  16. 　複数の単位画素が行列方向に配列した画素アレイ部と、
    　前記複数の単位画素における読出し対象の単位画素を駆動する駆動回路と、
    　前記駆動回路により駆動された前記読出し対象の単位画素からアナログの画素信号を読み出す読出し回路と、
    　前記読出し回路で読み出された前記画素信号をデジタル値に変換する信号処理回路と、
    　前記駆動回路と、前記読出し回路と、前記信号処理回路とを制御する制御部と、
    　を備え、
    　前記複数の単位画素それぞれは、
    　　入射光量に応じた電荷を発生させる光電変換素子と、
    　　前記光電変換素子に発生した前記電荷を転送する転送トランジスタと、
    　　前記転送トランジスタで転送された前記電荷を蓄積する電荷蓄積部と、
    　　前記電荷蓄積部に対して並列に接続された少なくとも２つのフィンガを含む増幅トランジスタと、
    　　前記増幅トランジスタの各フィンガに対して一対一で設けられた選択トランジスタと、
    　を含む電子機器。
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