JP7198675B2 - 固体撮像素子、その駆動回路および撮像装置 - Google Patents
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4トランジスタ型の基本動作は、画素が選択されて、まず浮遊拡散容量(FD)913がリセットされ、リセットノイズの値が単位画素102´とアナログデジタル変換回路(ADC)の間に配置されているアナログ相関二重サンプリング回路(CDS)により保持される。その後、転送トランジスタ(TX)912がオンになり、フォトダイオード(PD)920で蓄積された信号電荷が浮遊拡散容量(FD)913に転送され、リセットノイズが重畳された信号の値がアナログ相関二重サンプリング回路(CDS)に入力され、リセットノイズが相殺され、信号値のみが出力されて、アナログデジタル変換回路(ADC)でアナログデジタル変換処理が行われる。これを前リセット方式と称する。この場合、1フレーム1行の画素値を得るために、アナログデジタル変換回路は1回処理を行なえばよいので、アナログデジタル変換回路の処理速度が同じであれば、3トランジスタ型単位画素に比べ4トランジスタ型単位画素は最高フレーム周波数を2倍速にできるという利点がある。
この構造のものにおいては、ビアに金属を使用しているため、ビアの金属とフォトダイオード(ダイオード)のn-型シリコンとの両者の接合部において、エネルギー障壁ができてしまう。浮遊拡散容量(FD)1013のリセットの後、転送トランジスタ(TX)1012をオンして信号電荷を浮遊拡散容量(FD)1013に移動させた後、転送トランジスタ(TX)1012をオフすると、このエネルギー障壁によってビアに信号電荷が残ってしまい、以降のフレームに残像が現れてしまう。
光電変換膜を積層するタイプの固体撮像素子の各単位画素が、転送トランジスタ、浮遊拡散容量リセットトランジスタ、ソースフォロアアンプトランジスタ、および選択トランジスタに加え、保持容量部の信号電荷をリセットする手段を備え、
前記光電変換膜と前記保持容量部をビアで接続するとともに、n-型シリコンのフォトダイオードのノードをn+型シリコンの前記保持容量部で置き換えた構成としたことを特徴とするものである。
前記保持容量部の信号電荷をリセットする手段が、保持容量リセットトランジスタとされ、前記単位画素を5つのトランジスタにより構成してなることが好ましい。
前記単位画素からの画素信号が、素子内部のアナログ相関二重サンプリング回路およびアナログデジタル変換回路に順次入力されるように、前記単位画素が構成されていることが好ましい。
上記いずれかの固体撮像素子において、前記各単位画素からの画素信号が順次入力される、アナログ相関二重サンプリング回路およびアナログデジタル変換回路を備えることが好ましい。
前記保持容量リセットトランジスタの閾値を正電圧とする構成とすることが好ましい。
また、前記転送トランジスタの閾値を正電圧とする構成とすることが好ましい。
光電変換膜を積層するタイプの固体撮像素子の各単位画素を駆動する回路において、
選択トランジスタで前記単位画素を選択し、浮遊拡散容量リセットトランジスタで浮遊拡散容量部の信号電荷をリセットし、リセット電位を素子内部のアナログ相関二重サンプリング回路で保持し、転送トランジスタで保持容量部に蓄積された信号電荷を前記浮遊拡散容量部へ分配し、前記アナログ相関二重サンプリング回路でリセットノイズが重畳された画素信号の電圧情報から前記リセット電位を減算する処理を行って該リセットノイズをキャンセルし、アナログデジタル変換回路で信号成分をデジタル情報に変換し、保持容量リセット手段で前記保持容量部に分配された信号電荷をリセットする回路構成を備えたことを特徴とするものである。
前記保持容量リセット手段が保持容量リセットトランジスタであり、前記各単位画素の該保持容量リセットトランジスタのリセットタイミングを、当該単位画素の前記選択トランジスタがオフであるブランキング期間に行うことが好ましい。
前記各単位画素の前記保持容量リセットトランジスタのリセットが、ソフト的に行われることが好ましい。
上述したいずれかの固体撮像素子を備え、この固体撮像素子により得られた画像情報を出力する手段を備えたことを特徴とするものである。
図1は、単位画素の画素アレイを有する固体撮像素子、具体的には光電変換膜積層型CMOS撮像素子のシステム構成図である。光電変換膜積層型CMOS撮像素子100は、光電変換素子を含む単位画素102がアレイ状に2次元配列され、画素駆動配線103、垂直信号線104と接続している画素アレイ101を有するとともに、周辺回路として、列並列信号処理回路105、出力回路106、制御回路(タイミング制御回路107、リセット信号制御回路111)、水平走査回路108、垂直走査回路109およびマルチプレクサ回路110から構成されている。なお、列並列信号処理回路105は、アナログ相関二重サンプリング回路(CDS)、およびアナログデジタル変換回路(ADC)を含む構成となっている。
なお、本発明の実施形態に係る撮像装置は、例えば図1に示す固体撮像素子を備え、さらに、例えば出力回路106からの信号を、そのまま、または所望の信号形態に変換して外部に出力する信号出力部を備えた装置であり、例えば、カメラやセンサ等を含む広義の撮像装置である。
以下、本発明の実施例1に係る固体撮像素子、その駆動回路および撮像装置について図面を参照しつつ説明する。
図2は、実施例1に係る固体撮像素子に用いられる、単位画素102の等価回路図を示すものである。一方、図28に示す従来技術2におけるトランジスタ4個から構成される単位画素102´は、転送トランジスタ(TX)912、浮遊拡散容量リセットトランジスタ(RT)914、ソースフォロアアンプトランジスタ(SF)915、選択トランジスタ(SL)916から構成される。
図2に示す実施例1に係る単位画素102の等価回路は、光電変換膜(PL)211から信号電荷を読み出す画素回路が、図28に示す回路構成に、保持容量部(SD)218、および保持容量リセットトランジスタ(RSD)219を追加した5トランジスタ型の単位画素102の回路構成とされている。
(b)のタイミングでは、選択トランジスタ(SL)216がオンになり当該画素が選択され、浮遊拡散容量リセットトランジスタ(RFD)214がオンになり、浮遊拡散容量(FD)213がリセットされる。浮遊拡散容量リセットトランジスタ(RFD)214がオフになった後の浮遊拡散容量(FD)213の電位にはリセットノイズが含まれている。アナログ相関二重サンプリング回路(CDS)では、リセットノイズを保持する。
(c)のタイミングでは、転送トランジスタ(TX)212がオンになり、保持容量部(SD)218に蓄積されていた信号電荷の一部が浮遊拡散容量(FD)213へ移動する。
(d)のタイミングでは、転送トランジスタ(TX)212がオフになり、保持容量部(SD)218に蓄積されていた信号電荷の一部が浮遊拡散容量(FD)213との間で分配される。この時浮遊拡散容量(FD)213では、信号電荷とリセットノイズが含まれた電位になる。アナログ相関二重サンプリング回路(CDS)では、信号電荷とリセットノイズが含まれた電位が入力され、リセットノイズがキャンセルされ、信号電荷のみが出力され、アナログデジタル変換回路(ADC)へ入力される。
(e)のタイミングでは、保持容量リセットトランジスタ(RSD)219がオンになり、保持容量部(SD)218の信号電荷がリセットされる。保持容量リセットトランジスタ(RSD)219がオンになる時には、当該画素の選択トランジスタ(SL)216がオフであることが好ましい。保持容量リセットトランジスタ(RSD)219がオフになった直後から、当該画素の信号電荷の蓄積が開始され、次のフレームの当該画素の転送トランジスタ(TX)212がオンになり再度オフになる直前までが1回の蓄積時間である。
以下、本発明の実施例2に係る固体撮像素子、その駆動回路および撮像装置について、図面を参照しながら説明する。なお、実施例2のものは実施例1と共通する部分も多いので、以下の説明において、実施例1の各部に付した番号に200を加えた番号を、対応する実施例2の各部に付す。
(b)のタイミングでは、選択トランジスタ(SL)416がオンになり当該画素が選択され、浮遊拡散容量リセットトランジスタ(RFD)414がオンになり、浮遊拡散容量(FD)413がリセットされる。浮遊拡散容量リセットトランジスタ(RFD)414がオフになった後の浮遊拡散容量(FD)413の電位にはリセットノイズが含まれている。アナログ相関二重サンプリング回路(CDS)では、リセットノイズを保持する。
(c)のタイミングでは、転送トランジスタ(TX)412がオンになり、保持容量部(SD)418に蓄積されていた信号電荷の一部が浮遊拡散容量(FD)413へ移動する。
(d)のタイミングでは、転送トランジスタ(TX)412がオフになり、保持容量部(SD)418に蓄積されていた信号電荷が浮遊拡散容量(FD)413との間で分配される。この時浮遊拡散容量(FD)413では、信号電荷とリセットノイズが含まれた電位になる。アナログ相関二重サンプリング回路(CDS)では、信号電荷とリセットノイズが含まれた電位が入力され、リセットノイズがキャンセルされ、信号電荷の信号のみが出力され、アナログデジタル変換回路(ADC)へ入力される。
(e)のタイミングでは、浮遊拡散容量リセットトランジスタ(RFD)414と転送トランジスタ(TX)412が同時にオンになり、保持容量部(SD)418の信号電荷がリセットされる。
浮遊拡散容量リセットトランジスタ(RFD)414と転送トランジスタ(TX)412がオンになる時には、当該画素の選択トランジスタ(SL)416がオフであることが好ましい。1行目の浮遊拡散容量リセットトランジスタ(RFD(1))のオンとオフのタイミングは、2行目の浮遊拡散容量リセットトランジスタ(RFD(2))のオンとオフのタイミングと重ならないことが好ましい。浮遊拡散容量リセットトランジスタ(RFD)414と転送トランジスタ(TX)412がオフになった直後から、当該画素の信号電荷の蓄積が開始され、次のフレームの当該画素の転送トランジスタ(TX)412がオンになり再度オフになる直前までが1回の蓄積時間である。
以下、本発明の実施例3に係る固体撮像素子、その駆動回路および撮像装置について、図面を参照しながら説明する。なお、実施例3のものは実施例1と共通する部分も多いので、以下の説明において、実施例1の各部に付した番号に400を加えた番号を、対応する実施例3の各部に付す。
なお、本実施例3については実施例1の回路構成を基にして画素の読み出し回路部を2画素で共有する構造としたものである。
なお、2画素の各々に対応するように2つ設けられた部位のうち、符号の後にAの文字が付されたものは、奇数番目の行の画素を駆動する際に用いられる部位であり、一方、符号の後にBの文字が付されたものは、偶数番目の行の画素を駆動する際に用いられる部位である。ただし、以下の説明では、代表的に1行目と2行目についてのみの説明を行う。
(c)のタイミングでは、転送トランジスタ(TX1)612Aがオンになり、保持容量部(SD1)618Aに蓄積されていた信号電荷の一部が浮遊拡散容量(FD)613へ移動する。
(d)のタイミングでは、転送トランジスタ(TX1)612Aがオフになり、保持容量部(SD1)618Aに蓄積されていた信号電荷が浮遊拡散容量(FD)613との間で分配される。この時浮遊拡散容量(FD)613では、信号電荷とリセットノイズが含まれた電位になる。アナログ相関二重サンプリング回路(CDS)では、信号電荷とリセットノイズが含まれた電位が入力され、リセットノイズがキャンセルされ、信号電荷の信号のみが出力され、アナログデジタル変換回路(ADC)へ入力される。
2行目の(c)のタイミングでは、転送トランジスタ(TX2)612Bがオンになり、保持容量部(SD2)618Bに蓄積されていた信号電荷の一部が浮遊拡散容量(FD)613へ移動する。
2行目の(d)のタイミングでは、転送トランジスタ(TX2)612Bがオフになり、保持容量部(SD2)618Bに蓄積されていた信号電荷が浮遊拡散容量(FD)613との間で分配される。この時浮遊拡散容量(FD)613では、信号電荷とリセットノイズが含まれた電位になる。アナログ相関二重サンプリング回路(CDS)では、信号電荷とリセットノイズが含まれた電位が入力され、リセットノイズがキャンセルされ、信号電荷のみが出力され、アナログデジタル変換回路(ADC)へ入力される。
これにより、アナログ相関二重サンプリング回路(CDS)を単位画素とアナログデジタル変換回路(ADC)の間に配置することができる。アナログ相関二重サンプリング回路(CDS)を配置したことにより、1フレーム1行の画素値を読み出すために必要なアナログデジタル変換処理が1回ですむので、従来技術1における3トランジスタ型単位画素を用いた場合に比べ、最高フレーム周波数を2倍速にすることができる。また、アナログ相関二重サンプリング処理により、リセットノイズを低減することができる。画素の信号電荷を読み出した後に保持容量リセットトランジスタ(RSD1、2)619A、Bをオンにして保持容量部(SD1,2)618A、Bの信号電荷をリセットすることにより、残像の発生を抑制することができる。
ところで、図2に示すような5トランジスタ型の画素に光電変換膜を積層した画素構造では、従来技術2の4トランジスタ型のものに対して、光電変換膜を積層しn-型シリコンと接合するために、ビアを金属で形成する必要があるが、ビアとn-型シリコンの接合は障壁になるので、残留電荷をリセットする手段が必要になる。この対策として、n-型シリコンのノードをn+型シリコンで置き換え保持容量とすると障壁は解消されるが、転送トランジスタ(TX)での保持容量(SD)から浮遊拡散容量(FD)への電荷の転送時に保持容量(SD)と浮遊拡散容量(FD)で電荷が分配されるので、保持容量(SD)の残留電荷をリセットする手段が必要になる。そのリセット手段として、保持容量リセットトランジスタ(RSD)を配置すると、この保持容量リセットトランジスタのリセットノイズを低減することが必要となる。
図16に、本実施例4に係る単位画素102における各トランジスタのON状態に移行するための閾値を示す。浮遊拡散容量リセットトランジスタ(RFD)1214のチャネルはn-型になっており、閾値は-0.5Vであり、前述したように、図14(b)の断面ポテンシャル図において障壁が低くなっている。この値は通常リセットトランジスタ用のトランジスタに用いられるものである。転送トランジスタ(TX)1212とソースフォロアアンプトランジスタ(SF)1215と選択トランジスタ(SL)1216と保持容量リセットトランジスタ(RSD)1219のチャネルはp型になっており、閾値は0.4Vであり、図14(b)および図15(b)の断面ポテンシャル図において障壁が高くなっている。この値は通常ソースフォロアアンプトランジスタ用に用いられるものである。
これに対し、保持容量リセットトランジスタ(RSD)1319に通常リセットトランジスタ用のトランジスタを用いた場合の断面模式図(c)と断面ポテンシャル図(d)を示す。
保持容量リセットトランジスタ(RSD)1319の閾値が-0.5Vと低く、保持容量リセットトランジスタ(RSD)1319のチャネルの障壁が低くなるので、保持容量(SD)1318に蓄積できる飽和信号量が少なくなることが明らかである。
また、図19に、本実施例4に係る固体撮像素子におけるソフトリセットの駆動回路として、テーパード回路を用いた場合の例を示す。この場合には、リセット信号制御回路111がD/Aコンバータ(DAC)等で構成されており、図示するような波形のリセット信号を出力するように形成されている。
なお、保持容量リセットトランジスタの閾値ばらつきはアナログ相関二重サンプリング回路で低減することができる。
以下、実施例5に係る固体撮像素子、その駆動回路および撮像装置について図面を参照しながら説明する。なお、以下の説明において、実施例5のものは実施例3と共通する部分も多いので、以下の説明において、実施例3と共通して使用する図面における実施例5の各部材の符号については、図面に記載された符号に1000を加えた符号に読み替えて用いるものとし、実施例5用に新たに作成した図面の各部材については、実施例3と類似する部材に付した符号に1000を加えた符号を、対応する実施例5の各部材に付すものとする。
なお、本実施例については、実施例4の画素の読み出し回路部を2画素で共有する構造としたものである。
なお、2画素の各々に対応するように2つ設けられた部位のうち、符号の後にAの文字が付されたものは、奇数番目の行の画素を駆動する際に用いられる部位であり、一方、符号の後にBの文字が付されたものは、偶数番目の行の画素を駆動する際に用いられる部位である。ただし、以下の説明では、代表的に1行目と2行目についてのみの説明を行う。
(c)のタイミングでは、転送トランジスタ(TX1)1612Aがオンになり、保持容量(SD1)1618Aに蓄積されていた信号電荷の一部が浮遊拡散容量(FD)1613へ移動する。
(d)のタイミングでは、転送トランジスタ(TX1)1612Aがオフになり、保持容量(SD1)1618Aに蓄積されていた信号電荷が浮遊拡散容量(FD)1613との間で分配される。この時浮遊拡散容量(FD)1613では、信号電荷とリセットノイズが含まれた電位になる。アナログ相関二重サンプリング回路(CDS)では、信号電荷とリセットノイズが含まれた電位が入力され、リセットノイズがキャンセルされ、信号電荷の信号のみが出力され、アナログデジタル変換回路(ADC)へ入力される。
(b’)のタイミングでは、浮遊拡散容量リセットトランジスタ(RFD)1614がオンになり、浮遊拡散容量(FD)1613がリセットされる。浮遊拡散容量リセットトランジスタ(RFD)1614がオフになった後の浮遊拡散容量(FD)1613の電位にはリセットノイズが含まれている。アナログ相関二重サンプリング回路(CDS)では、リセットノイズを保持する。
(c’)のタイミングでは、転送トランジスタ(TX2)1612Bがオンになり、保持容量(SD2)1618Bに蓄積されていた信号電荷の一部が浮遊拡散容量(FD)1613へ移動する。
(d’)のタイミングでは、転送トランジスタ(TX2)1612Bがオフになり、保持容量(SD2)1618Bに蓄積されていた信号電荷が浮遊拡散容量(FD)1613との間で分配される。この時浮遊拡散容量(FD)1613では、信号電荷とリセットノイズが含まれた電位になる。アナログ相関二重サンプリング回路(CDS)では、信号電荷とリセットノイズが含まれた電位が入力され、リセットノイズがキャンセルされ、信号電荷のみが出力され、アナログデジタル変換回路(ADC)へ入力される。
また、例えば、上記実施例5においては実施例4の画素回路構成を基に2画素共有構造としているが、実施例4の画素構成を基にして4画素共有とすることも可能である。
101 画素アレイ
102、102´ 単位画素
103、103´ 画素駆動配線
104、104´ 垂直信号線
105 列並列信号処理回路
106 出力回路
107 タイミング制御回路
108 水平走査回路
109 垂直走査回路
110 マルチプレクサ回路
111 リセット信号制御回路
211、411、611A、B、811、1011、1211、1611A、B
光電変換膜(PL)
212、412、612A、B、912、1012、1212、1312、1612A、B 転送トランジスタ(TX)
213、413、613、813、913、1013、1213、1613
浮遊拡散容量(FD)
214、414、614、1214、1614 浮遊拡散容量リセットトランジスタ(RFD)
215、415、615、815、915、1015、1215、1615
ソースフォロアアンプトランジスタ(SF)
216、416、616、816、916、1016、1216、1616
選択トランジスタ(SL)
217、417、617、817、917、1017、1217、1617
画素出力(OUT)
218、418、618A、B、1218、1318、1618A、B
保持容量部(SD)
219、619A、B、1219、1319、1619A、B
保持容量リセットトランジスタ(RSD)
222、422、622、822、1222、1622
ソースフォロアアンプトランジスタ電源(SFVDD)
223、423、623、1223、1623
浮遊拡散容量電源(FDVDD)
224、624A、B、1224、1324、1624A、B
保持容量電源(SDVDD)
225、425、625、1225、1625 上部電極(UE)
226、426、626A、B、1226、1626A、B 下部電極(LE)
227、427、627A、B、1227、1327、1627A、B
ビア(VIA)
814、914、1014 リセットトランジスタ(RT)
920 フォトダイオード(PD)
922、1022 電源(VDD)
1021 ダイオード(D)
1229、1329、1629
シャロー・トレンチ・アイソレーション(STI)
1231、1631 n+型注入領域
1232、1632 n-型注入領域
1233、1633 p型注入領域
CDS アナログ相関二重サンプリング回路
ADC アナログデジタル変換回路
Claims (10)
- 光電変換膜を積層するタイプの固体撮像素子の各単位画素が、転送トランジスタ、浮遊拡散容量リセットトランジスタ、ソースフォロアアンプトランジスタ、および選択トランジスタに加え、保持容量部の信号電荷をリセットする手段を備え、
前記光電変換膜と前記保持容量部をビアで接続するとともに、n-型シリコンのフォトダイオードのノードをn+型シリコンの前記保持容量部で置き換えた構成としたことを特徴とする固体撮像素子。 - 前記保持容量部の信号電荷をリセットする手段が、保持容量リセットトランジスタとされ、前記単位画素を5つのトランジスタにより構成してなることを特徴とする請求項1記載の固体撮像素子。
- 前記単位画素からの画素信号が、素子内部のアナログ相関二重サンプリング回路およびアナログデジタル変換回路に順次入力されるように、前記単位画素が構成されていることを特徴とする請求項1または2に記載の固体撮像素子。
- 請求項1~3のいずれか1項記載の固体撮像素子において、前記各単位画素からの画素信号が順次入力される、アナログ相関二重サンプリング回路およびアナログデジタル変換回路を備えたことを特徴とする固体撮像素子。
- 前記保持容量リセットトランジスタの閾値を正電圧とする構成としたことを特徴とする請求項2、請求項2を引用する請求項3または4、および請求項2を引用する請求項3を引用する請求項4のいずれか1項記載の固体撮像素子。
- 前記転送トランジスタの閾値を正電圧とする構成としたことを特徴とする請求項1~5のいずれか1項記載の固体撮像素子。
- 光電変換膜を積層するタイプの固体撮像素子の各単位画素を駆動する回路において、
選択トランジスタで前記単位画素を選択し、浮遊拡散容量リセットトランジスタで浮遊拡散容量部の信号電荷をリセットし、リセット電位を素子内部のアナログ相関二重サンプリング回路で保持し、転送トランジスタで保持容量部に蓄積された信号電荷を前記浮遊拡散容量部へ分配し、前記アナログ相関二重サンプリング回路でリセットノイズが重畳された画素信号の電圧情報から前記リセット電位を減算する処理を行って該リセットノイズをキャンセルし、アナログデジタル変換回路で信号成分をデジタル情報に変換し、保持容量リセット手段で前記保持容量部に分配された信号電荷をリセットする回路構成を備えたことを特徴とする固体撮像素子の駆動回路。 - 前記保持容量リセット手段が保持容量リセットトランジスタであり、前記各単位画素の該保持容量リセットトランジスタのリセットタイミングを、当該単位画素の前記選択トランジスタがオフであるブランキング期間に行うことを特徴とする請求項7記載の固体撮像素子の駆動回路。
- 前記各単位画素の前記保持容量リセットトランジスタのリセットが、ソフト的に行われることを特徴とする請求項8記載の固体撮像素子の駆動回路。
- 請求項1~6のうちいずれか1項記載の固体撮像素子を備え、この固体撮像素子により得られた画像情報を出力する手段を備えたことを特徴とする撮像装置。
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