JP5251736B2 - 固体撮像装置、固体撮像装置の駆動方法および電子機器 - Google Patents

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Description

本発明は、固体撮像装置、固体撮像装置の駆動方法および電子機器に関する。

一般的な固体撮像装置において、光電変換された電荷を読み出す際、浮遊拡散領域と呼ばれる不純物拡散領域に蓄積、あるいは受光部から不純物拡散領域に電荷を転送することにより、当該不純物拡散領域で電荷を電圧に変換する。この種の固体撮像装置における画素は、一般的に、浮遊拡散領域(以下、「FD部」と記述する)を所定の電位にリセットするリセットトランジスタを有する構成となっている。

リセットトランジスタを有する画素構成では、リセットトランジスタをオン状態としてFD部を固定された電圧Vddに初期化した後、リセットトランジスタをオフ状態としてFD部をフローティング状態とする。初期化されたFD部に電荷を蓄積あるいは転送することで、当該FD部で電荷電圧変換された出力電圧が得られる。このリセット動作において、電圧Vddの初期化電圧をフローティング状態にサンプリングする際に、大きく2種類のノイズが発生することが知られている。

2種類のノイズの1つは、FD部の容量に依存する熱雑音(kTCノイズ)であり、リセット動作のたびにランダムに発生するノイズである。もう1つは、電圧Vddにおける熱雑音や電流消費の際に配線の抵抗成分によって電圧が揺れるノイズで、リセット動作のタイミングによって異なる値がサンプリングされてしまう。この2種類のノイズについては、一般的なCMOSイメージセンサの動作では相関二重サンプリングと呼ばれる読み出しおよびノイズ除去の手法によってほぼ完全に取り除けることが知られている。

相関二重サンプリングの処理では、リセット動作によってサンプリングされたFD部の電圧Vo_rstを読み出し、その直後に受光部から蓄積電荷をFD部に転送して信号電圧Vo_sigとして読み出す。ここで、リセット動作によるノイズはFD部に保持されたままであるため、Vo_rstとVo_sigには同じノイズが重畳している。したがって、Vo_sig−Vo_rstの演算を行うことで、リセット動作によるノイズを除去した蓄積電荷分の出力を得ることができる。

図28は、相関二重サンプリングによってノイズ除去する駆動例の場合のタイミング波形図である。図28には、画素を選択する選択パルスSEL、FD部をリセットするリセットパルスRST、受光部からFD部に信号電荷を読み出す転送パルスTRGおよびFD部の電圧(以下、単に「FD電圧」と記述する場合もある)を示している。

この駆動例の場合、信号電荷は受光部に保持されている。読み出し動作の際に、先ず、リセットパルスRSTがアクティブになることで、FD部の電圧がリセット電圧Vddに設定される。リセットパルスRSTがアクティブのとき、リセット電圧Vddの揺れや熱雑音によってFD部の電圧はランダムに揺れており、リセットパルスRSTが非アクティブとなった瞬間の値がFD部の電圧として固定される。

このとき、固定されたノイズをΔVnとすると、FD部の電圧はVdd+ΔVnとなる。この電圧Vdd+ΔVnをリセットレベルVo_rstとして読み出した後、転送パルスTRGがアクティブとなることで、受光部の信号電荷がFD部に転送される。FD部はフローティングとなっているので、上記リセットレベルVdd+ΔVnに信号電荷分の電圧Vsigが加わり、Vdd+ΔVn+Vsigとなる。

このときのFD部の電圧Vdd+ΔVn+Vsigを信号レベルVo_sigとして読み出し、上記リセットレベルVo_rst(=Vdd+ΔVn)との差分を得ることで、最終的な出力Voutは以下のようになり、リセットノイズΔVnがキャンセルされる。
Vout=(Vdd+ΔVn+Vsig)−(Vdd+ΔVn)
=Vsig

しかし、リセットノイズVo_rst以外の読み出しノイズ、例えば出力回路(ソースフォロア回路の増幅トランジスタなど)で発生する、いわゆる1/fノイズは低周波数帯域で顕著である。したがって、リセットレベルVo_rstの読み出しについては、信号レベルVo_sigの読み出しの直前に実行しないと、低周波数帯域のノイズが出力に重畳してしまうため相関二重サンプリングの効果が得がたく、画質劣化に結びつく。

このような理由から、全ての画素が同一の露光期間で光電変換するグローバル露光動作(一括露光)の固体撮像装置では、信号レベルの読み出し後に再度リセット動作を実行してリセットレベルを読み出す駆動法が採られている(例えば、特許文献1参照)。グローバル露光によれば、全ての画素について同一の露光期間で光電変換することで、動きのある被写体に対しても歪みのない画像を得ることができる。

かかる駆動法は、グローバル露光動作の固体撮像装置以外にも、直接FD部に光電変換された電荷を蓄積するイメージセンサ、たとえば受光部に有機光電膜を用いた固体撮像装置などにおいて採られている。

具体的には、FD部で信号電荷を保持した状態から読み出す場合、あるいはFD部で信号電荷を蓄積する場合は、図29に示すような駆動順番となる。すなわち、信号レベルを読み出した後で、リセット動作を実行してリセットレベルを得る。

詳細には、まず、FD部への信号電荷の転送、あるいは信号電荷を蓄積する前にFD部はリセットされる。このとき、リセット電圧Vddに対してノイズΔVn′が重畳する。全画素同時の電荷転送や、露光期間中FD部へ直接に蓄積することで、FD部の電圧は、信号電荷分のVsigが加わることとなり、読み出し動作の時点では既に信号レベルであるVdd+ΔVn′+Vsigが保持されていることになる。

読み出し動作では、まず信号レベルが読み出され、その後、再度リセット動作を行ってリセットレベルを読み出し、信号レベルとリセットレベルの差分を得る。このリセット動作では、FD部の電圧はリセット電圧Vddに設定されるものの、ランダムなノイズによって先のΔVn′とは異なるノイズΔVnで固定化される。

このため、リセットレベルはVdd+ΔVn′となり、最終的な出力Voutは以下となる。
Vout=(Vdd+ΔVn´+Vsig)−(Vdd+ΔVn)
=Vsig+(ΔVn´−ΔVn)

すなわち、オフセット成分である電圧Vddは除去できるものの、ランダムなノイズであるノイズΔVnおよびノイズΔVn′については除去できない。熱雑音以外にも、リセット電圧Vddは周辺の回路動作によって電源ノイズとして揺れており、面内ムラ(画面内の輝度ムラ)などの画質劣化に繋がる。

特開2007−074435号公報

上述したように、信号レベルの読み出し後に、リセット動作を実行してノイズ除去を行う駆動法を採る場合、固定的に発生するオフセットノイズは除去できるものの、リセット動作ごとに発生するノイズ、例えばリセット電圧Vddの揺れや熱雑音は除去できない。

そこで、本発明は、信号レベルの読み出し後にリセットレベルを読み出す駆動の際に、リセット時のランダムノイズや面内ムラを低減した上で、リセット動作時の画質劣化を低減可能とした固体撮像装置、その駆動方法および電子機器を提供することを目的とする。

上記目的を達成するために、本発明は、
光電変換部と、前記光電変換部で光電変換された電荷を一時的に蓄積または保持できる不純物拡散領域と、電圧供給線の電圧によって前記不純物拡散領域をリセットするリセットトランジスタとを有し、前記不純物拡散領域の少なくとも前記リセットトランジスタ側が空乏化状態となるような不純物濃度である単位画素を備えた固体撮像装置において、
前記リセットトランジスタがオンしている期間に、前記電圧供給線の電圧を、前記不純物拡散領域の前記リセットトランジスタ側の空乏化ポテンシャルよりも低い第1の電圧から、当該空乏化ポテンシャルよりも高い第2の電圧へ遷移させる。

ここで、「一時的に蓄積または保持」において、「蓄積」とは、受光中に発生した電荷が不純物拡散領域に直接蓄積されることを言い、「保持」とは、光電変換部で光電変換され、蓄積された電荷が転送されて不純物拡散領域に保持されることを言うものとする。

信号レベルの読み出し後にリセットレベルを読み出す駆動法を用いるに当たって、単位画素の画素構造を、不純物拡散領域のリセットトランジスタ側を空乏化すべく、少なくとも不純物拡散領域のリセットトランジスタ側の一部の不純物濃度を薄くする構造とする。これにより、不純物拡散領域のリセット時のランダムノイズや面内ムラ(画面内の輝度ムラ)を低減できる。

そして、リセットトランジスタのオン期間に、電圧供給線の電圧、即ちリセットトランジスタのドレイン電圧を、第1の電圧から第2の電圧へ遷移させる。これにより、不純物拡散領域のポテンシャルの初期値の影響を受けることなく、当該不純物拡散領域の電圧は空乏化ポテンシャルで決まる電圧へ収束していく。その結果、不純物拡散領域のリセット動作時の残像(初期状態に依存する残像)による画質劣化を抑えることができる。

本発明によれば、信号レベルの読み出し後にリセットレベルを読み出す駆動の際に、リセット時のランダムノイズや面内ムラを低減した上で、リセット動作時の画質劣化を低減できる。

本発明が適用されるCMOSイメージセンサの構成の概略を示すシステム構成図である。 一般的なCMOSイメージセンサの単位画素の構成例を示す回路図である。 参考例1(a)および参考例2(b)に係る画素構造の断面構造およびポテンシャル分布を示す図である。 参考例1,2に係る画素構造の問題点についての説明図である。 参考例1,2に係る画素構造を採る場合のFD電圧Vfdの変化の様子を示す図である。 第1実施形態に係る画素構造の断面構造およびポテンシャル分布を示す図である。 リセットパルスRST、リセットトランジスタのドレイン電圧VRDおよびFD電圧の遷移の様子を示すタイミング波形図である。 第1実施形態に係る画素構造における動作例についての動作説明図である。 FD電圧Vfdの初期値Viniが異なった値(Vini0〜Vini5)であった場合のFD電圧Vfdの遷移の様子を示す図である。 第1実施形態のFD部に直接電荷を蓄積する場合の駆動例の説明に供するタイミングチャートである。 第1実施形態の一括露光における駆動例の説明に供するタイミングチャートである。 ドレイン駆動線を画素部の電源配線と共通化する場合の駆動例に供するタイミングチャートである。 第1実施形態に係る画素の回路例を示す回路図である。 回路例1に係る駆動回路を示す回路図である。 回路例2に係る駆動回路を示す回路図である。 第1実施形態に係る回路例の場合の駆動例の説明に供するタイミングチャートである。 第2実施形態に係る駆動例の説明に供するタイミングチャートである。 一括露光動作における一般的な駆動例の説明に供するタイミングチャートである。 第2実施形態の駆動法を第1実施形態に係る画素構造に適用する場合の駆動例の説明に供するタイミングチャートである。 画素構造例1に係る画素構造を示す図であり、(a)はFD部の周辺部の平面図、(b)は(a)のX−X´線に沿った断面図である。 画素構造例2に係る画素構造を示す図であり、(a)は画素の回路図、(b)は画素構造の断面図である。 画素構造例3に係る画素構造およびポテンシャル分布を示す図である。 画素構造例4に係る画素構造を示す図であり、(a)は回路図、(b)は断面図である。 画素構造例4に係る画素構造に先述した第1実施形態を適用する場合の駆動例の説明に供するタイミングチャートである。 画素構造例5に係る画素構造の回路構成を示す回路図である。 画素構造例5に係る画素構造の駆動例の説明に供するタイミングチャートである。 本発明による撮像装置の構成例を示すブロック図である。 相関二重サンプリングによってノイズ除去する駆動例の場合のタイミング波形図である。 FD部で信号電荷を保持した状態から読み出す場合、あるいはFD部で信号電荷を蓄積する場合の駆動の順番を示すタイミングチャートである。

以下、発明を実施するための形態(以下、「実施形態」と記述する)について図面を用いて詳細に説明する。なお、説明は以下の順序で行う。

1.本発明が適用される固体撮像装置
1−1.システム構成
1−2.単位画素の回路構成
1−3.参考例に係る画素構造
2.第1実施形態(リセットパルスのアクティブ期間に、リセットトランジスタのドレ イン電圧を、空乏化ポテンシャルよりも低い電圧から空乏化ポテン シャルよりも高い電圧に遷移させる例)
2−1.画素構造
2−2.回路例
3.第2実施形態(一括露光動作において、信号電荷をFD部へ一括転送する前に、F D部に対して行順次で初期化駆動を行う例)
4.他の画素構造例
5.変形例
6.電子機器(撮像装置)

<1.本発明が適用される固体撮像装置>
[1−1.システム構成]
図1は、本発明が適用される固体撮像装置、例えばX−Yアドレス型固体撮像装置の一種であるCMOSイメージセンサのシステム構成の概略を示すシステム構成図である。ここで、CMOSイメージセンサとは、CMOSプロセスを応用して、または部分的に使用して作成されたイメージセンサである。

本適用例に係るCMOSイメージセンサ10は、半導体基板11上に形成された画素アレイ部12と、当該画素アレイ部12と同じ半導体基板11上に集積された周辺回路部とを有する構成となっている。周辺回路部は、例えば、行走査部13、カラム処理部14、列走査部15およびシステム制御部16からなる。

画素アレイ部12は、入射光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換素子を有する単位画素(以下、単に「画素」と記述する場合もある)を有し、当該単位画素が行列状に2次元配置されている。単位画素の具体的な構成については後述する。

画素アレイ部12において、行列状の画素配列に対して画素行ごとに画素駆動線17が行方向(画素行の画素の配列方向)に沿って配線され、画素列ごとに垂直信号線18が列方向(画素列の画素の配列方向)に沿って配線されている。画素駆動線17は、画素から信号を読み出す駆動を行うための駆動信号を伝送する。図1では、画素駆動線17について1本の配線として示しているが、1本に限られるものではない。画素駆動線17の一端は、行走査部13の各行に対応した出力端に接続されている。

行走査部13は、シフトレジスタやアドレスデコーダ等によって構成され、画素アレイ部12の各画素を、全画素同時あるいは行単位等で駆動する画素駆動部である。この行走査部13はその具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の2つの走査系を有する構成となっている。

読出し走査系は、単位画素から信号を読み出すために、画素アレイ部12の単位画素を行単位で順に選択走査する。単位画素から読み出される信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。

この掃出し走査系による掃出し走査により、読出し行の単位画素の光電変換素子から不要な電荷が掃き出されることで、当該光電変換素子がリセットされる。そして、この掃出し走査系による不要電荷の掃き出し(リセット)により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する(光電荷の蓄積を開始する)動作のことを言う。

読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に入射した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における光電荷の蓄積期間(露光期間)となる。

行走査部13によって選択走査された画素行の各単位画素から出力される信号は、垂直信号線18の各々を通してカラム処理部14に供給される。カラム処理部14は、画素アレイ部12の画素列ごとに、選択行の各画素から垂直信号線18を通して出力される信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。

具体的には、カラム処理部14は、単位画素の信号を受けて当該信号に対して、例えばCDS(Correlated Double Sampling;相関二重サンプリング)によるノイズ除去や、信号増幅や、AD(アナログ−デジタル)変換等の信号処理を行う。ノイズ除去処理により、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。なお、ここで例示した信号処理は一例に過ぎず、信号処理としてはこれらに限られるものではない。

列走査部15は、シフトレジスタやアドレスデコーダ等によって構成され、カラム処理部14の画素列に対応する単位回路を順番に選択する。この列走査部15による選択走査により、カラム処理部14で信号処理された画素信号が順番に水平バス19に出力され、当該水平バス19を通して半導体基板11の外部へ伝送される。

システム制御部16は、半導体基板11の外部から与えられるクロックや、動作モードを指令するデータなどを受け取り、また、本CMOSイメージセンサ10の内部情報などのデータを出力する。システム制御部16さらには、各種のタイミング信号を生成するタイミングジェネレータを有し、当該タイミングジェネレータで生成された各種のタイミング信号を基に行走査部13、カラム処理部14および列走査部15などの周辺回路部の駆動制御を行う。

[1−2.単位画素の回路構成]
図2は、一般的なCMOSイメージセンサの単位画素の構成例を示す回路図である。図2に示すように、本構成例に係る単位画素20は、光電変換部である例えばフォトダイオード21に加えて、例えば転送トランジスタ22、リセットトランジスタ23、増幅トランジスタ24および選択トランジスタ25の4つのトランジスタを有する構成となっている。

ここでは、4つのトランジスタ22〜25として、例えばNチャネルのMOSトランジスタを用いている。ただし、ここで例示した転送トランジスタ22、リセットトランジスタ23、増幅トランジスタ24および選択トランジスタ25の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。

この単位画素20に対して、画素駆動線17として、例えば、転送線171、リセット線172および選択線173の3本の駆動配線が同一画素行の各画素について共通に設けられている。これら転送線171、リセット線172および選択線173は、各一端が行走査部13の各画素行に対応した出力端に画素行単位で接続されており、画素20を駆動する駆動信号である転送パルスTRG、リセットパルスRSTおよび選択パルスSELを伝送する。

フォトダイオード21は、アノード電極が負側電源(例えば、グランド)に接続されており、受光した光をその光量に応じた電荷量の光電荷(ここでは、光電子)に光電変換してその光電荷を蓄積する。フォトダイオード21のカソード電極は、転送トランジスタ22を介して増幅トランジスタ24のゲート電極と電気的に接続されている。増幅トランジスタ24のゲート電極と電気的に繋がったノード26をFD(フローティングディフュージョン/浮遊拡散領域/不純物拡散領域)部と呼ぶ。

転送トランジスタ22は、フォトダイオード21のカソード電極とFD部26との間に接続されている。転送トランジスタ22のゲート電極には、高レベル(例えば、Vddレベル)がアクティブ(以下、「Highアクティブ」と記述する)となる転送パルスTRGが転送線171を介して与えられる。転送トランジスタ22は、転送パルスTRGに応答してオン状態となり、フォトダイオード21で光電変換された光電荷をFD部26に転送する。

リセットトランジスタ23は、ドレイン電極が画素電源Vddに、ソース電極がFD部26にそれぞれ接続されている。リセットトランジスタ23のゲート電極には、HighアクティブのリセットパルスRSTがリセット線172を介して与えられる。リセットトランジスタ23は、リセットパルスRSTに応答してオン状態となり、FD部26の電荷を画素電源Vddに捨てることによって当該FD部26をリセットする。

増幅トランジスタ24は、ゲート電極がFD部26に、ドレイン電極が画素電源Vddにそれぞれ接続されている。この増幅トランジスタ24は、フォトダイオード21での光電変換によって得られる信号を読み出す読み出し回路であるソースフォロワの入力部となる。すなわち、増幅トランジスタ24は、ソース電極が選択トランジスタ25を介して垂直信号線18に接続されることで、当該垂直信号線18の一端に接続される電流源とソースフォロワを構成する。

選択トランジスタ25は、例えば、ドレイン電極が増幅トランジスタ24のソース電極に、ソース電極が垂直信号線18にそれぞれ接続されている。選択トランジスタ25のゲート電極には、Highアクティブの選択パルスSELが選択線173を介して与えられる。選択トランジスタ25は、選択パルスSELに応答してオン状態となり、単位画素20を選択状態として増幅トランジスタ24から出力される信号を垂直信号線18に中継する。

なお、選択トランジスタ25については、画素電源Vddと増幅トランジスタ24のドレインとの間に接続した回路構成を採ることも可能である。

また、単位画素20としては、上記構成の4つのトランジスタからなる画素構成のものに限られるものではない。例えば、増幅トランジスタ24と選択トランジスタ25とを兼用した3つのトランジスタからなる画素構成のものなどであっても良く、その画素回路の構成は問わない。

[1−3.参考例に係る画素構造]
ところで、リセット動作ごとに発生するノイズ、例えばリセット電圧Vddの揺れによるノイズ成分を抑える画素構造として、FD部26のリセットトランジスタ23側の不純物濃度を薄くした画素構造が考えられる。この画素構造について、以下に参考例1,2に係る画素構造として説明する。因みに、リセット電圧Vddの揺れは、前にも述べたように、画面内の輝度ムラなどの画質劣化に繋がる。

(参考例1に係る画素構造)
図3(a)は、参考例1に係る画素構造の断面構造およびポテンシャル分布を示す図である。図3(a)に示すように、n+不純物拡散領域からなるFD部26において、リセットトランジスタ23側の部分をn不純物拡散領域261とした構造となっている。この構造を採るのは、リセットトランジスタ23のソース・ドレインを電源電圧Vddとした場合にリセットトランジスタ23とFD部26との間が空乏状態となるようにするためである。

典型的な不純物濃度として、例えばpウェルが10の16乗(cm-3)、リセットトランジスタ23のソース・ドレインのn+不純物が10の20乗(cm-3)と仮定する。この場合に、FD部26のリセットトランジスタ23側のn型不純物261を10の16〜17乗(cm-3)の濃度とすることで、リセットトランジスタ23とFD部26との間を空乏状態とすることができる。

また、この場合の典型的な例として、フォトダイオード21のn領域211も10の16〜17乗(cm-3)となり、表面のp+領域212は10の18乗(cm-3)程度となる。ただし、相対的な濃度差が得られていれば、この限りではない。

(参考例2に係る画素構造)
図3(b)は、参考例2に係る画素構造の断面構造およびポテンシャル分布を示す図である。参考例2に係る画素構造は、参考例1に係る画素構造において、FD部26のコンタクト部27を接続する領域以外の表層部にp+不純物拡散領域262を形成した構造となっている。この画素構造によれば、シリコン表面の結晶欠陥で発生する暗電流を低減できる。

(参考例1,2に係る画素構造の作用効果)
上記参考例1,2に係る画素構造において、リセットトランジスタ23がオンした場合のリセットレベルVfd0は、リセット電圧Vddではなく、空乏化ポテンシャルによって決まる。これは、FD部26のリセットトランジスタ23側の不純物拡散濃度を薄くして空乏化したことによる。

この画素構造を採ることにより、リセットトランジスタ23をオンとした場合に、空乏化ポテンシャルで決まるレベルVfd0にFD部26の電圧が設定されるために、リセット電圧Vddの揺れによるノイズの影響を受けない。不純物濃度の違いによって画素ごとにリセットレベルVfd0はばらつくが、信号レベルの読み出し後に、リセット動作を実行してノイズ除去を行う動作(図29参照)においても、画素ごとに固定なオフセットノイズ成分は除去できるために問題がない。

(参考例1,2に係る画素構造の問題点)
ただし、リセットレベルVfd0は、FD部26からリセットトランジスタ23の電源Vdd側の電極(ドレイン電極)との間に電界がほとんど掛からず熱拡散で収束していくため、極めて収束性が悪く、残像として画質を劣化させる問題がある。

図4に示すように、リセット直前のFD電圧VfdがそれぞれVini0(a),Vini1(b)となっていた場合、ある一定時間後にリセットトランジスタ23をオフするタイミングでのFD電圧Vfd0とVfd1は等しくならない。ここで、Vini0≠Vini1である。

参考例1,2に係る画素構造を採る場合のFD電圧Vfdの変化の様子を図5に示す。一例として、1920列×1080行の200万画素程度の撮像装置であっても、毎秒60枚の映像を取得するには、各行あたり約16.6μsで読み出し動作を完了する必要があり、リセット動作としてはせいぜい数μs程度の時間しか確保できない。

すなわち、信号電荷が多く保持された状態からリセット動作をした場合と、そうでない場合とで収束電圧値が異なってしまい、1フレーム前の画像が残ってしまう残像現象が発生してしまう。

<2.第1実施形態>
本発明の第1実施形態は、信号レベルの読み出し後にリセットレベルを読み出す駆動の際に、リセット時のランダムノイズや面内ムラを低減した上で、リセット動作時の残像現象による画質劣化を低減すべく為されたものである。

そのために、第1実施形態は、図1のCMOSイメージセンサ10において、リセットトランジスタ23がオンしている期間に、リセットトランジスタ23のドレイン電圧VRDを第1の電圧Vrstlから第2の電圧Vrsthに遷移させる駆動回路を有する。この駆動回路は、画素アレイ部12の各画素20を画素行単位で駆動する行走査部13に相当する。

ここで、リセットトランジスタ23のドレイン電圧VRDは、FD部26をリセットするリセット電圧である。また、第1の電圧Vrstlは、先述したリセットトランジスタ23とFD部26との間の空乏化ポテンシャルよりも低い電圧であり、第2の電圧Vrsthは、当該空乏化ポテンシャルよりも高い電圧である。

[2−1.画素構造]
図6は、第1実施形態に係る画素構造の断面構造およびポテンシャル分布を示す図である。本実施形態に係る画素構造は、例えば参考例1に係る画素構造を基本構造とする。具体的には、n+不純物からなるFD部26において、リセットトランジスタ23側の部分をn領域261とし、FD部26のコンタクト部27を接続する領域以外の表層部にp+領域262を形成した構造となっている。

ここでは、参考例1に係る画素構造を、即ちFD部26のリセットトランジスタ23側を空乏化すべく、少なくともFD部26のリセットトランジスタ23側の一部の不純物濃度を薄くする構造を基本構造として採用している。参考例1に係る画素構造に代えて、参考例2に係る画素構造、即ちFD部26の表層部の一部にp型不純物拡散領域を形成する構造を基本構造として採用することも可能である。

参考例2に係る画素構造の場合、表層部のp型不純物拡散領域は、シリコン表面の欠陥によって発生する暗電流などのリーク成分をFD部26であるn型拡散領域で蓄積してしまうことを避ける効果がある。これは、p型不純物拡散領域に正孔が十分蓄積されていることで、表面で発生した電荷が再結合されることによる。

ここで、典型的な不純物濃度として、例えばpウェルが10の16乗(cm-3)、リセットトランジスタ23のソース・ドレインのn+不純物が10の20乗(cm-3)と仮定する。この場合、前にも述べたように、FD部26のリセットトランジスタ23側のn型不純物261を10の16〜17乗(cm-3)の濃度とすることで、リセットトランジスタ23とFD部26との間を空乏状態とすることができる。ただし、これらの数値は一例にすぎず、これらに限られるものではない。

そして、参考例1,2では、リセットトランジスタ23のドレイン電圧VRDを電源電圧Vddに固定としている。これに対して、本実施形態では、リセットトランジスタ23がオンしている期間に、リセットトランジスタ23のドレイン電圧VRDを、空乏化ポテンシャルよりも低い電圧Vrstlから空乏化ポテンシャルよりも高い電圧Vrsthに遷移させることを特徴としている。

電圧Vrstl/電圧Vrsthのドレイン電圧VRDは、ドレイン駆動線174からコンタクト部28を通してn+不純物拡散領域からなるリセットトランジスタ23のドレイン領域に与えられる。ここで、ドレイン駆動線174は、リセットトランジスタ23を介してFD部26にリセット電圧を与える電圧供給線である。

図7に、リセットパルスRST、リセットトランジスタ23のドレイン電圧VRDおよびFD部26の電圧(FD電圧)の遷移の様子を示す。図7のタイミング波形図を参照しつつ、第1実施形態に係る画素構造における動作例について、図8の動作説明図を用いて説明する。

初期状態では、リセットトランジスタ23のドレイン電圧VRDは、空乏化ポテンシャルVdepよりも低い電圧Vrstl(高い/浅いポテンシャル)にある。このとき、FD部26のポテンシャルは、空乏化ポテンシャルVdepよりも高い(浅い)初期値Viniにある(図8(1))。そして、リセットパルスRSTが非アクティブ(低レベル)からアクティブ(高レベル)に遷移し、リセットトランジスタ23がオン状態になることで、FD電圧は極めて短い時間で電圧Vrstlに収束する(図8(2))。

その後、リセットトランジスタ23がオンしている期間に、リセットトランジスタ23のドレイン電圧VRDが、空乏化ポテンシャルVdepよりも低い(深い)ポテンシャル(高い電圧Vrsth)に遷移する(図8(3))。これにより、FD電圧は空乏化ポテンシャルVdepで決まる電圧Vfdへ収束していく(図8(4))。

このとき、初期値Viniの影響は抑圧され、どの状態であっても同じ電圧Vfdへ収束していくことがわかる。図9に、FD電圧Vfdの初期値Viniが異なった値(Vini0〜Vini5)であった場合のFD電圧Vfdの遷移の様子を示す。

上述したように、リセットトランジスタ23がオンしている期間に、リセットトランジスタ23のドレイン電圧VRDを第1の電圧Vrstlから第2の電圧Vrsthに遷移させることで、次のような作用効果を得ることができる。すなわち、FD部26のポテンシャルの初期値Viniの影響を受けることなく、FD電圧は空乏化ポテンシャルVdepで決まる電圧Vfdへ収束していく。その結果、信号レベルの読み出し後にリセットレベルを読み出す動作において、リセット時のランダムノイズや面内ムラを低減した上で、FD部26のリセット動作時の残像(初期状態に依存する残像)による画質劣化を抑えることができる。

本実施形態では、p型不純物のウェル領域にn型不純物の拡散領域を形成する構造を例として挙げたが、不純物のp型およびn型が逆の構造でも構わない。その場合は、ポテンシャルおよび印加すべき電圧は、電源電圧と接地電圧の間で逆転する。

(FD部に直接電荷を蓄積する場合の駆動例)
本実施形態は、フォトダイオード21に蓄積された電荷を転送トランジスタ22によってFD部26へ転送して蓄積する画素構造への適用に限られるものではない。例えば、転送トランジスタ22を省略してFD部26に直接電荷を蓄積する画素構造に対しても適用可能である。

ここで、FD部26に直接電荷を蓄積する場合の駆動例について、図10のタイミングチャートを用いて説明する。

FD部26に直接電荷を蓄積する場合は、リセットパルスRSTでFD部26をリセットして、露光・蓄積期間中にFD部26へ蓄積された電荷を信号レベルとして読み出し、次いで、FD部26リセットしてリセットレベルとして読み出す。

露光開始時のFD部26のリセット動作と、信号読み出し後のFD部26のリセット動作において、リセットパルスRSTのアクティブ期間中に、リセットトランジスタ23のドレイン電圧VRDが電圧Vrstlから電圧Vrsthに遷移する。

本駆動例では、リセットトランジスタ23のドレイン電圧VRDをあらかじめ電圧Vrstlとし、リセットパルスRSTがアクティブ状態となってから電圧Vrsthへ遷移させるようにしているが、この駆動例に限られるものではない。すなわち、リセットトランジスタ23のドレイン電圧VRDを任意の電圧に設定しておき、リセットパルスRSTがアクティブ状態となってから、電圧Vrstlに設定して、次いで電圧Vrsthへ遷移させるようにしても構わない。以降も同様である。

(一括露光における駆動例)
続いて、一括露光における駆動例について、図11のタイミングチャートを用いて説明する。一括露光はグローバル露光(グローバルシャッタ)とも呼ばれ、全画素について同一の露光期間で光電変換する露光動作である。

一括リセットにおいて、リセットパルスRSTと転送パルスTRGがアクティブ状態となることで、フォトダイオード21の電荷が排出される。リセットパルスRSTのアクティブ期間に、リセットトランジスタ23のドレイン電圧VRDが電圧Vrstlから電圧Vrsthに遷移する。

一括転送によってFD部26に信号電荷が転送され、各行の読み出し時に信号レベルが読み出され、次いで、FD部26がリセットされてリセットレベルが読み出される。このときのリセット動作において、リセットパルスRSTのアクティブ期間に、同じくリセットトランジスタ23のドレイン電圧VRDが電圧Vrstlから電圧Vrsthに遷移する。

本駆動例では、フォトダイオード21の電荷排出動作は、転送トランジスタ22とリセットトランジスタ23を共にオン状態とすることで実現しているが、この駆動例に限られるものではない。例えば、転送トランジスタ22とは別に電荷排出ゲートを受光部に有する場合は、当該電荷排出ゲートを用いて露光開始である一括リセットを実行できる。その場合も、一括転送よりも前にFD部26はリセット動作が必要であるため、上記駆動例と同様のリセットパルスRSTおよびドレイン電圧VRDで駆動される。タイミングは一括転送以前であれば、いつでも構わない。

また、本駆動例では、リセットトランジスタ23のドレイン電圧VRDを行別のドレイン電圧VRDiとしたが、当該ドレイン電圧VRDについては複数行や複数列で共通、あるいは全画素共通でも構わない。ただし、低消費電力化の観点からすれば、リセットトランジスタ23のドレイン電極にドレイン電圧VRDを与えるドレイン駆動線174を行ごとに配線し、行別のドレイン電圧VRDiで駆動するのが好ましい。

また、ドレイン駆動線174を画素部の電源配線と共通化して、FD部26のリセット動作時以外はリセットトランジスタ23のドレイン電圧VRDを電源電圧Vddに設定することも可能である。

この場合の駆動例を図12のタイミングチャートに示す。図12から明らかなように、リセットトランジスタ23のドレイン電圧VRDは通常電源電圧Vddにある。そして、当該ドレイン電圧VRDは、リセットパルスRSTのアクティブ期間に電圧Vrstlから電圧Vrsthに遷移する。

また、電源電圧VddがFD部26の空乏化ポテンシャルよりも高い電位である条件を満たしていれば、電圧Vrsthと電源電圧Vddを同電位としても構わない。同様に、負側の電源電圧VssがFD部26の空乏化ポテンシャルよりも低い電位である条件を満たしていれば、電圧Vrstlと電源電圧Vssを同電位としても構わない。

[2−2.回路例]
ところで、図1の行走査部13による行走査の下に行われる読み出し動作において、FD部26はリセットトランジスタ23によって行順次でリセットされる。これに対して、リセットトランジスタ23のドレイン電極にドレイン電圧VRDを与えるドレイン駆動線174(図6参照)については、先述したように、全画素共通の配線でなく、行ごとに配線されるのが消費電力の観点から好ましい。

ただし、ドレイン駆動線174を行ごとに配線する構成を採ると、行ごとの信号配線数が増えることによって画素20の開口が狭くなる(開口率が低下する)ために感度が劣化する懸念がある。この点に鑑みて為されたのが、以下に説明する本実施形態に係る画素20Aの回路例である。

図13は、第1実施形態に係る画素20Aの回路例を示す回路図である。図13において、図2と同等部分(対応する部分)には同一符号を付して示し、重複説明は省略する。

図13において、転送トランジスタ22のゲート電極が転送線171に、リセットトランジスタ23のゲート電極がリセット線172に、選択トランジスタ25のゲート電極が選択線173にそれぞれ接続されている点は、図2の回路例の場合と同じである。図2の回路例と異なる点は、リセットトランジスタ23のドレイン電極が選択線173に接続されている点である。ここで、選択線173は、リセットトランジスタ23を介してFD部26にリセット電圧を与える電圧供給線である。

転送線171には駆動回路131を介して振幅Vss(本例では、グランドレベル)−Vddの転送パルスTRGが与えられる。リセット線1872には駆動回路132を介して振幅Vss−VddのリセットパルスRSTが与えられる。選択線173には駆動回路133を介して振幅Vss−Vddの選択パルスSELが与えられる。

ここで、駆動回路131〜133については、図1に示す行走査部13の出力段を構成する回路と言うこともできる。そして、駆動回路133は選択線173に対して、振幅Vss−Vddの選択パルスSELの他に、先述した第1の電圧Vrstlと第2の電圧Vrsthとを選択的に供給する。駆動回路131〜133の具体的な回路例について以下に説明する。

図14は、駆動回路131(132)の具体的な回路例(回路例1)を示す回路図である。図14に示すように、駆動回路131(132)は、例えば2段のCMOSインバータ1311,1312によって構成されている。そして、少なくとも2段目のCMOSインバータ1312は、負側電源Vssと正側電源Vddを動作電源としている。これにより、駆動回路131(132)は、振幅Vss−Vddの転送パルスTRG(リセットパルスRST)を出力する。

図15は、駆動回路133の具体的な回路例(回路例2)を示す回路図である。図15に示すように、駆動回路133は、例えば2段のCMOSインバータ1331,1332によって構成されている。ただし、2段目のCMOSインバータ1332は、動作電源を異にする2つのCMOSインバータINV1,2が出力ノードNoutに対して並列的に接続された構成となっている。

そして、一方のCMOSインバータINV1は、負側電源Vssと正側電源Vddを動作電源とし、出力ノードNoutとの間に接続されたスイッチトランジスタSW11,SW12によって選択的に活性化状態になる。これにより、駆動回路133は振幅Vss−Vddの選択パルスSELを出力する。このとき、電源電圧Vddは選択パルスSELのアクティブレベルとなり、電源電圧Vssは選択パルスSELの非アクティブレベルとなる。

また、他方のCMOSインバータINV2は、第1の電圧Vrstlに対応する負側電源Vrstlと第2の電圧Vrsthに対応する正側電源Vrsthを動作電源としている。そして、CMOSインバータINV2は、出力ノードNoutとの間に接続されたスイッチトランジスタSW21,SW22によって正側または負側が択一的に活性化状態になる。すなわち、他方のCMOSインバータINV2は、第1の電圧Vrstlと第2の電圧Vrsthとを選択的に出力する。

かかる構成の駆動回路133において、スイッチトランジスタSW11,SW12,SW21,SW22は、駆動信号VSW0,VSW1,VSW2,VSW3によって適宜駆動される。この駆動の下に、駆動回路133は、振幅Vss−Vddの選択パルスSELを出力するとともに、第1の電圧Vrstlと第2の電圧Vrsthとを択一的に出力する電圧セレクタである。

ここで、先述したように、電圧Vrsthと電源電圧Vddを同電位とし、電圧Vrstlと電源電圧Vssを同電位とする場合は、電圧Vrstlと電圧Vrsthとを択一的に出力するCMOSインバータINV2を削減することができる。その結果、CMOSインバータINV2を削減する分だけ駆動回路133、ひいては行走査部13の簡略化を図ることができる。

上述したことから明らかなように、本実施形態に係る回路例は、リセットトランジスタ23のドレイン電極にドレイン電圧VRDを与えるドレイン駆動線174を新たに設けるのではなく、ドレイン駆動線174として画素駆動線17を共用した構成を採っている。本例では、画素駆動線17の一つである選択線173をドレイン駆動線174として共用している。

このように、ドレイン駆動線174として画素駆動線17を共用することで、リセットトランジスタ23のドレイン電圧VRDを第1の電圧Vrstlから第2の電圧Vrsthに遷移させるに当たって、画素アレイ部12の画素行ごとの配線数の増加を回避することができる。これにより、画素20Aの開口率の拡大、周辺回路の削減を図ることができるとともに、ドレイン駆動線174(図6参照)を全画素共通の配線とする場合に比べて消費電力の低減を図ることができる。

図16に、第1実施形態に係る回路例の場合の駆動例を示す。本駆動例では、選択パルスSELのHigh側の電圧Vddと、FD部26のリセット電圧Vrsthとを同電位とした場合となっている。

図16に示すように、一括リセット期間において、リセットパルスRSTのアクティブ期間に、リセットトランジスタ23のドレイン電圧VRDが、空乏化ポテンシャルVdepよりも低い電圧Vrstlから空乏化ポテンシャルVdepよりも高い電圧Vrsthに遷移する。

その後、全画素について同一の露光期間で光電変換する一括露光(グローバル露光)期間を経て、全画素のフォトダイオード21の信号電荷をFD部26に一括転送する駆動が行われる。そして、信号レベルを読み出し、しかる後リセットレベルを読み出す駆動が行順次で行われる。リセットレベルの読み出し前に、リセットパルスRSTによるFD部26のリセット駆動が行われる。

このように、第1実施形態の駆動法は、信号レベルの読み出し後にリセットレベルを読み出す駆動法を前提としている。この駆動法を用いるに当たって、画素20Aの画素構造を、FD部26のリセットトランジスタ23側を空乏化すべく、少なくともFD部26のリセットトランジスタ23側の一部の不純物濃度を薄くする構造とすることで、リセット時のランダムノイズや面内ムラを低減できる。しかも、リセットトランジスタ23のオン期間に、リセットトランジスタ23のドレイン電圧VRDを、電圧Vrstl(<Vdep)から電圧Vrsth(>Vdep)に遷移させることで、リセット動作時の残像現象による画質劣化を低減できる。

なお、ドレイン駆動線174と画素駆動線17を共有化構成については、参考例1,2に係る画素構造に限らず、例えば、先述した転送トランジスタ22を省略してFD部26に直接電荷を蓄積する画素構造に対しても適用可能である。

<3.第2実施形態>
ところで、一括で画素を駆動する場合と行順次で画素を駆動する場合では、駆動回路の総負荷が異なるため、電源電圧が降下するなどの要因で、リセットパルスRSTの信号遷移の立ち上がり時間・立下り時間が異なる。これは、リセットパルスRSTのアクティブ期間が、一括で画素を駆動する場合と行順次で画素を駆動する場合で異なることを意味する。

ここで、図29のタイミングチャートにおいて、一括で画素を駆動する場合のリセットパルスRSTは前半のパルス、即ち一括転送前の初期化のためのリセットパルスである。また、行順次で画素を駆動する場合のリセットパルスRSTは後半のパルス、即ち読み出し期間で行う再初期化のためのリセットパルスである。前にも述べたように、図29のタイミングチャートは、FD部26で信号電荷を保持した状態から読み出す場合、あるいはFD部26で信号電荷を蓄積する場合の駆動の順番を示している。

このように、リセットパルスRSTのアクティブ期間が異なると、FD電圧の収束が過渡状態である場合に、リセットパルスRSTの非アクティブ時のFD電圧が、一括で画素を駆動する場合と行順次で画素を駆動する場合で異なることになる。このFD電圧の違いはリセットレベルの差であり、出力オフセット(ノイズ)となる。

そこで、第2実施形態では、図17のタイミングチャートに示す駆動法を採る。具体的には、全画素について同一の露光期間で光電変換する一括露光動作において、信号電荷がFD部26へ転送されて保持状態となる前に、FD部26を初期化する動作において、全画素一括駆動ではなく行順次走査で駆動するようにする。すなわち、一括露光動作において、信号電荷をFD部26へ一括転送する前に、FD部26に対して行順次で初期化(リセット)駆動を行うようにする。

このような駆動法を採ることで、電荷転送前のFD部26のリセットパルスRSTのアクティブ期間と、読み出し期間におけるリセットパルスRSTのアクティブ期間との相関を高めることができる。すなわち、一括転送前の初期化のためのリセットパルスRSTと読み出し期間で行う再初期化のためのリセットパルスRSTの各アクティブ期間の違いを抑えることができる。これにより、リセットパルスRSTのアクティブ期間の違いに伴うFD電圧の違いを無くすことができるために、FD電圧の違い(リセットレベル差)に起因する出力オフセットによる画質劣化を低減できる。

このとき、行順次でリセットパルスRSTを供給する間隔は、読み出し期間の間隔と同じでも構わない。ただし、一括露光期間では信号の読み出し動作を実行する必要がないため、より短い間隔で高速走査を行うようにしても構わない。また、その際、複数行ずつまとめて駆動しても、一括駆動よりは高い相関を得ることができるために、ノイズ低減効果は得られる。

因みに、一括露光動作における一般的な駆動例を図18に示す。一般的な駆動例では、FD部26は一括露光前に一括リセットされ、一括転送後に行順次走査にて信号レベルの読み出しと再リセットによるリセットレベルの読み出しが実行される。これに対して、第2実施形態の駆動法では、図14のタイミングチャートから明らかなように、一括露光期間中にFD部26のみを行順次走査によってリセットする駆動が行われる。

第2実施形態の駆動法は、第1実施形態に係る画素構造、即ちFD部26のリセットトランジスタ23側を空乏化すべく、少なくともFD部26のリセットトランジスタ23側の一部の不純物濃度を薄くする画素構造に対して適用することができる。ただし、第1実施形態に係る画素構造への適用に限られるものではなく、FD部26のリセットトランジスタ23側が空乏化されていない画素構造に対しても適用可能である。

第2実施形態の駆動法を第1実施形態に係る画素構造に適用する場合の駆動例を図19に示す。本駆動例では、選択パルスSELのHigh側の電圧Vddと、FD部26のリセット電圧Vrsthとを同電位とした場合となっている。

この場合は、一括露光期間において、リセットパルスRSTのアクティブ期間に、リセットトランジスタ23のドレイン電圧VRDを、空乏化ポテンシャルVdepよりも低い電圧Vrstlから空乏化ポテンシャルVdepよりも高い電圧Vrsthに遷移させるようにする。

なお、本実施形態に係る駆動法では、一括露光の期間中に、FD部26のリセットを行順次走査で実行するとしたが、2行以上の複数の画素行を1単位として、当該単位ごとに順次走査でFD部26のリセット動作を行うようにしても良い。これによれば、より高速にFD部26のリセット動作を完了することができる。ただし、読み出し動作と同じく1行ずつの行順次走査を行う方が、電荷転送前のFD部26のリセットパルスRSTのアクティブ期間と、読み出し期間におけるリセットパルスRSTのアクティブ期間との相関が取り易いのでより好ましい。

<4.他の画素構造例>
本発明は、先述した参考例1,2に係る画素構造以外にも、以下に説明する各種の画素構造に対しても適用可能である。

(画素構造例1)
図6に示したように、一般的にFD部26の領域の電圧を読み出すためにコンタクト部27を接続するため、その接続部は空乏化しないような高い不純物濃度で形成される。このような場合以外であれば、リセットトランジスタ23側だけでなく、他領域を空乏化しても構わない。

例えば、図20に示すように、FD部26におけるコンタクト27を接続するn+不純物拡散領域263以外の基板表面をp+不純物拡散領域264で覆っても構わない。図20において、(a)はFD部26の周辺部の平面図、(b)は(a)のX−X´線に沿った断面図である。

この画素構造例1によれば、n+不純物拡散領域263をより広い範囲に亘ってp+不純物拡散領域264が覆うために暗電流を低減することができる。そして、この画素構造例1に係る画素構造に対しても、先述した第1実施形態や第2実施形態を適用することができる。

(画素構造例2)
容量結合を用いてFD部の電圧を読み出す画素構造(例えば、特開2004−015291号公報、特開2005−184479号公報等参照)に対しても、条件によって先述した第1実施形態を適用することができる。すなわち、FD部の少なくともリセットトランジスタ側が空乏化していれば、第1実施形態を適用することができる。なお、先述した第2実施形態については、FD部の少なくともリセットトランジスタ側が空乏化していなくても適用することができる。

図21は、容量結合を用いてFD部の電圧を読み出す画素構造、即ち画素構造例2に係る画素構造を示す図である。図21において、(a)は画素の回路図、(b)は画素構造の断面図である。

図21(a)に示すように、画素構造例2に係る画素20Bは、FD部26′のゲート電極と電源Vddとの間に接続された第2のリセットトランジスタ51を有している。この第2のリセットトランジスタ51は、第2のリセット線175を通してゲート電極に与えられるリセット信号CRSTに応答してオン状態になることで、FD部26′のゲート電圧を電源Vddにリセットする。

図21(b)において、電荷保持部としてのFD部26′は、n不純物拡散領域からなり、当該n不純物拡散領域の少なくともリセットトランジスタ23側で空乏状態となるよう不純物濃度が調整されている。このFD部26′のゲート電圧は、リセット信号CRSTによってあらかじめ電源Vddにリセットされている。

そして、フォトダイオード21から信号電荷が転送トランジスタ22を介してFD部26′へ転送されると、FD部26′のゲート電圧は、n不純物拡散領域とゲート電極との間に形成されるゲート容量による容量結合によって信号電荷分だけ変調されて変化する。FD部26′のゲート電極は、増幅トランジスタ24のゲート電極に接続されている。したがって、増幅トランジスタ24および選択トランジスタ25を介してFD部26′のゲート電圧を垂直信号線18に読み出すことができる。

このように、容量結合を用いてFD部26′の電圧を読み出す画素構造例2に係る画素構造に対しても、FD部26′の少なくともリセットトランジスタ23側が空乏化していれば、先述した第1,第2実施形態を適用することができる。FD部26′の少なくともリセットトランジスタ側が空乏化していなくても、第2実施形態については適用することができる。

(画素構造例3)
電荷を一時的に保持するメモリ部を有する画素構造(例えば、特開平11−177076号公報、特開2006−311515号公報、特願2008−096884号明細書等参照)に対しても、先述した第1,第2実施形態を適用することができる。

一例として、図22にメモリ部を有する画素構造、即ち画素構造例3に係る画素構造を示す。当該画素構造は、フォトダイオード21とFD部26との間にn不純物拡散領域で形成されたメモリ部52を有するとともに、フォトダイオード21からメモリ部52に電荷を転送する転送ゲート53を有する構成となっている。転送ゲート53は、メモリ部52の全面に亘って形成される。

この画素構造において、露光終了時にフォトダイオード21で蓄積された電荷は、転送ゲート53が信号HLDによって駆動されることでメモリ部52に転送され、当該メモリ部52に一時的に保持される。この保持された電荷の読み出しは、メモリ部52を持たない画素構造の場合と同様に、転送トランジスタ22によってFD部26へ転送される。

かかる構成の画素構造例3に係る画素構造に対しても、先述した第1,第2実施形態を適用することができる。特に、特願2008−096884号明細書で提案されている画素構造は、メモリ部52とFD部26の両方に電荷を蓄積する構成を採っている。具体的には、フォトダイオード21からメモリ部52に転送された電荷のうち、メモリ部52を溢れた分の電荷をFD部26に蓄積し、残り(溢れない分)をメモリ部52に保持するようにしている。

このように、メモリ部52とFD部26の両方に電荷を蓄積する構成を採る画素構造では、メモリ部52に保持されている電荷を一括してFD部26に転送する一括転送が行われる。したがって、FD部26とは別に電荷を一時的に保持するメモリ部52を有し、特にメモリ部52からFD部26への電荷の一括転送を行う画素構造にあっては、先述した第1,第2実施形態を適用すると効果的である。

(画素構造例4)
光電変換を行う受光部(光電変換素子)については、シリコン(Si)による画素構造に限らない。例えば、有機光電変換膜を用いた画素構造(例えば、特開2007−208840号公報、特開2008−228265号公報等参照)に対しても、先述した第1,第2実施形態を適用することができる。有機光電変換膜を用いた構造においては、シリコンにおける埋め込み型のフォトダイオードのように電荷の完全転送が実現できない場合が多いために、先述した第1,第2実施形態を適用するとより効果的である。

図23は、有機光電変換膜を用いた画素構造、即ち画素構造例4に係る画素構造を示す図であり、(a)は回路図、(b)は断面図である。図23において、図2と同等部分には同一符号を付して示し、重複説明は省略する。

光電変換膜61は上部電極62と下部電極63で挟まれている。少なくとも下部電極63は画素毎に分割され、透明性の高い電極が使われることが多い。上部電極62の上には保護膜64が設けられている。そして、上部電極62に対してバイアス電源64によりバイアス電圧が印加されている。

光電変換膜61での光電変換によって発生した電荷はFD部26に蓄積される。FD部26の電荷は、増幅トランジスタ24を含む読み出し回路を介して垂直信号線18から電圧として読み出される。FD部26は、リセットトランジスタ23によってリセットされる。そして、リセットトランジスタ23のドレイン電圧VRDは、FD部26の空乏化されたリセットトランジスタ23側のポテンシャルよりも、低い電圧Vrstlから高い電圧Vrsthへ遷移させることが可能となっている。

図23(b)に示すように、FD部26の少なくともリセットトランジスタ23側を空乏化できるような構造となっている。具体的には、n+不純物拡散領域からなるFD部26において、リセットトランジスタ23側の部分をn不純物拡散領域261とし、コンタクト部27を接続する領域以外の表層部にp+不純物拡散領域262を形成した構造となっている。

図24は、画素構造例4に係る画素構造に先述した第1実施形態を適用する場合の駆動例の説明に供するタイミングチャートである。

図13に示した第1実施形態に係る画素20Aの回路例の場合の駆動例を示す図16では、電圧Vrsthと電源電圧Vddを同電位とし、電圧Vrstlと電源電圧Vssを同電位としている。これに対して、本駆動例を示す図24では、Vrsth≠Vdd、Vrstl≠Vssの場合を示している。

図24において、VSW0i,VSW1i,VSW2i,VSW3iは、図15に示した駆動回路133のスイッチトランジスタSW11,SW12,SW21,SW22を駆動する信号である。すなわち、これら駆動信号VSW0i,VSW1i,VSW2i,VSW3iによる駆動の下に、駆動回路133から振幅Vss−Vddの選択パルスSELが出力されるとともに、電圧Vrstlと電圧Vrsthとを択一的に出力される。

前にも述べたように、電圧Vrsthと電源電圧Vddを同電位とし、電圧Vrstlと電源電圧Vssを同電位とする場合は、電圧Vrstlと電圧Vrsthとを択一的に出力するための駆動信号VSW2i,VSW3iが不要になる。これにより、図15に示した駆動回路133におけるCMOSインバータINV2を削減することができるため、駆動回路133、ひいては行走査部13の簡略化を図ることができる。

(画素構造例5)
前にも述べたが、受光部の電荷排出動作のために転送トランジスタ22とは別に電荷排出ゲートを持つ画素構造に対しても、先述した第1,第2実施形態を適用することができる。

図25は、電荷排出ゲートを持つ画素構造、即ち画素構造例5に係る画素構造の回路構成を示す回路図である。図25において、図13と同等部分には同一符号を付して示し、重複説明は省略する。

図25に示すように、フォトダイオード21のカソード電極と電源Vddとの間に電荷排出ゲート29が接続されている。電荷排出ゲート29の制御電極には、駆動回路134から制御線176を介して電荷排出制御信号OFGが与えられる。

このように、電荷排出ゲート29を持つ画素構造の場合、転送トランジスタ22とリセットトランジスタ23を介さずにフォトダイオード21の電荷の排出が可能である。したがって、FD部26の行順次走査によるリセットは、一括リセット動作のタイミングに制約を受けない。

例えば、図13に示した画素20Aの駆動例を示す図19では、一括リセットの後に行順次走査によるFD部26のリセット動作を開始し、一括転送の前に当該リセット動作を終了する必要がある。

これに対して、電荷排出ゲート29を持つ画素構造の場合、図26に示す駆動例のように、行順次走査によるFD部26のリセット動作の期間中に、電荷排出ゲート29によってフォトダイオード21の蓄積電荷を全画素一括で排出する一括リセットの動作が可能である。すなわち、行順次走査によるFD部26のリセット動作については、一括転送以前であれば、全画素一括のリセット動作(電荷排出動作)を時間的に跨いで、画素行ごとのリセット動作を完了しても構わない。したがって、一括リセット動作のタイミングに制約を受けない。

<5.変形例>
上記各実施形態では、可視光の光量に応じた信号電荷を物理量として検知する単位画素が行列状に2次元配列されてなるCMOSイメージセンサに適用した場合を例に挙げて説明したが、これに限られるものではない。すなわち、本発明は、信号レベルの読み出し後にリセットレベルを読み出す駆動を行うX−Yアドレス方式の固体撮像装置全般に対して適用可能である。

また、本発明は、可視光の入射光量の分布を検知して画像として撮像する固体撮像装置への適用に限らず、赤外線やX線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像装置に適用可能である。さらに、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の物理量分布検知装置を固体撮像装置とする場合もある。

なお、固体撮像装置はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。

<6.電子機器>
本発明は、固体撮像装置への適用に限られるものではなく、デジタルスチルカメラやビデオカメラ等の撮像装置や、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に固体撮像装置を用いる複写機など、画像取込部(光電変換部)に固体撮像装置を用いる電子機器全般に対して適用可能である。なお、電子機器に搭載される上記モジュール状の形態、即ちカメラモジュールを撮像装置とする場合もある。

[撮像装置]
図27は、本発明による電子機器の一例である撮像装置の構成例を示すブロック図である。図27に示すように、本発明による撮像装置100は、レンズ群101等を含む光学系、撮像素子102、カメラ信号処理部であるDSP回路103、フレームメモリ104、表示装置105、記録装置106、操作系107および電源系108等を有している。そして、DSP回路103、フレームメモリ104、表示装置105、記録装置106、操作系107および電源系108がバスライン109を介して相互に接続された構成となっている。

レンズ群101は、被写体からの入射光(像光)を取り込んで撮像素子102の撮像面上に結像する。撮像素子102は、レンズ群101によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この撮像素子102として、先述した第1〜第5実施形態または適用例に係るCMOSイメージセンサが用いられる。

表示装置105は、液晶表示装置や有機EL(electro luminescence)表示装置等のパネル型表示装置からなり、撮像素子102で撮像された動画または静止画を表示する。記録装置106は、撮像素子102で撮像された動画または静止画を、ビデオテープやDVD(Digital Versatile Disk)等の記録媒体に記録する。

操作系107は、ユーザによる操作の下に、本撮像装置が持つ様々な機能について操作指令を発する。電源系108は、DSP回路103、フレームメモリ104、表示装置105、記録装置106および操作系107の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。

このような撮像装置100は、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールに適用される。そして、この撮像装置100において、撮像素子102として先述した第1,第2実施形態に係るCMOSイメージセンサを用いることができる。これら実施形態に係るCMOSイメージセンサによれば、リセット時のランダムノイズや面内ムラを低減した上で、リセット動作時の画質劣化を低減できるために、より高画質の撮像画素を得ることができる。

10…CMOSイメージセンサ、11…半導体基板、12…画素アレイ部、13…垂直駆動部、14…カラム処理部、15…水平駆動部、16…出力回路部、17…システム制御部、20,20A…単位画素、21…フォトダイオード、22転送トランジスタ、23…リセットトランジスタ、24…増幅トランジスタ、25…選択トランジスタ、26…FD(フローティングディフュージョン/浮遊拡散領域)部、29…電荷排出ゲート

Claims (20)

  1. 光電変換部と、前記光電変換部で光電変換された電荷を一時的に蓄積または保持できる不純物拡散領域と、電圧供給線の電圧によって前記不純物拡散領域をリセットするリセットトランジスタとを有し、前記不純物拡散領域の少なくとも前記リセットトランジスタ側が空乏化状態となるような不純物濃度である単位画素と、
    前記リセットトランジスタがオンしている期間に、前記電圧供給線の電圧を、前記不純物拡散領域の前記リセットトランジスタ側の空乏化ポテンシャルよりも低い第1の電圧から、当該空乏化ポテンシャルよりも高い第2の電圧へ遷移させる駆動回路と
    を備える固体撮像装置。
  2. 前記不純物拡散領域は、その表層部の一部が当該不純物拡散領域と逆導電型の不純物拡散領域で覆われている
    請求項1記載の固体撮像装置。
  3. 前記単位画素は、前記光電変換部で光電変換された電荷を前記不純物拡散領域に転送する転送トランジスタを有する
    請求項1記載の固体撮像装置。
  4. 前記駆動回路は、前記画素一括で前記光電変換部の蓄積電荷を排出し、全画素同一の期間で前記光電変換部での光電変換を実行し、全画素一括で前記転送トランジスタを介して前記光電変換部の蓄積電荷を前記不純物拡散領域に転送する
    請求項3記載の固体撮像装置。
  5. 前記駆動回路は、全画素同一の光電変換期間において、前記単位画素の行列状の配置の画素行ごとに順次に前記不純物拡散領域のリセット動作を実行する
    請求項4記載の固体撮像装置。
  6. 前記単位画素は、前記光電変換部の蓄積電荷を排出する電荷排出ゲートを有する
    請求項4記載の固体撮像装置。
  7. 前記駆動回路は、全画素一括で前記光電変換部から前記不純物拡散領域へ電荷を転送する以前に、前記単位画素の行列状の配置の画素行ごとに、前記リセットトランジスタがオンしている期間に、前記電圧供給線の電圧を前記第1の電圧から前記第2の電圧へ遷移させることによって前記不純物拡散領域のリセット動作を実行する
    請求項6記載の固体撮像装置。
  8. 前記駆動回路は、複数の画素行を1単位として、当該単位ごとに順次に前記リセット動作を実行する
    請求項5または請求項7記載の固体撮像装置。
  9. 前記駆動回路は、前記電荷排出ゲートによって全画素一括で前記光電変換部の蓄積電荷を排出する電荷排出動作を行う以前に、前記単位画素の行列状の配置の画素行ごとに、前記リセットトランジスタがオンしている期間に、前記電圧供給線の電圧を前記第1の電圧から前記第2の電圧へ遷移させることによって前記不純物拡散領域のリセット動作を開始し、前記電荷排出動作を時間的に跨いで当該リセット動作を完了する
    請求項6記載の固体撮像装置。
  10. 前記単位画素は、前記光電変換部と前記不純物拡散領域との間に、一時的に電荷を保持するメモリ部を有する
    請求項1記載の固体撮像装置。
  11. 前記不純物拡散領域は、前記メモリ部から溢れた電荷を保持する
    請求項10記載の固体撮像装置。
  12. 前記電圧供給線は、前記単位画素の行列状の配置に対して画素行ごとに配線され、当該電圧供給線の電圧によって前記不純物拡散領域を画素行ごとにリセットする
    請求項1記載の固体撮像装置。
  13. 前記単位画素は、信号を読み出す画素を選択する選択トランジスタを有し、
    前記電圧供給線は、前記選択トランジスタに対して駆動信号を供給する信号線である
    請求項12記載の固体撮像装置。
  14. 前記駆動回路は、前記信号線を駆動する駆動回路であり、前記信号線に対して前記駆動信号を供給するとともに、前記第1の電圧と前記第2の電圧とを選択的に供給する
    請求項13記載の固体撮像装置。
  15. 前記第1の電圧は、前記駆動信号の非アクティブレベルと同電位である
    請求項14記載の固体撮像装置。
  16. 前記第2の電圧は、前記駆動信号のアクティブレベルと同電位である
    請求項14記載の固体撮像装置。
  17. 光電変換部と、前記光電変換部で光電変換された電荷を一時的に蓄積または保持できる不純物拡散領域と、電圧供給線の電圧によって前記不純物拡散領域をリセットするリセットトランジスタとを有し、前記不純物拡散領域の少なくとも前記リセットトランジスタ側が空乏化状態となるような不純物濃度である単位画素を備えた固体撮像装置の駆動に当たって、
    前記リセットトランジスタがオンしている期間に、前記電圧供給線の電圧を、前記不純物拡散領域の前記リセットトランジスタ側の空乏化ポテンシャルよりも低い第1の電圧から、当該空乏化ポテンシャルよりも高い第2の電圧へ遷移させる
    固体撮像装置の駆動方法。
  18. 光電変換部と、前記光電変換部で光電変換された電荷を一時的に蓄積または保持できる不純物拡散領域と、電圧供給線の電圧によって前記不純物拡散領域をリセットするリセットトランジスタとを有する単位画素が行列状に配置されてなる固体撮像装置の駆動に当たって、
    全画素同一の光電変換期間において、画素行ごとに順次に前記不純物拡散領域のリセット動作を実行する
    固体撮像装置の駆動方法。
  19. 前記不純物拡散領域のリセット動作を、前記リセットトランジスタがオンしている期間に、前記電圧供給線の電圧を、前記不純物拡散領域の前記リセットトランジスタ側の空乏化ポテンシャルよりも低い第1の電圧から、当該空乏化ポテンシャルよりも高い第2の電圧へ遷移させることによって実行する
    請求項18記載の固体撮像装置の駆動方法。
  20. 光電変換部と、前記光電変換部で光電変換された電荷を一時的に蓄積または保持できる不純物拡散領域と、電圧供給線の電圧によって前記不純物拡散領域をリセットするリセットトランジスタとを有し、前記不純物拡散領域の少なくとも前記リセットトランジスタ側が空乏化状態となるような不純物濃度である単位画素と、
    前記リセットトランジスタがオンしている期間に、前記電圧供給線の電圧を、前記不純物拡散領域の前記リセットトランジスタ側の空乏化ポテンシャルよりも低い第1の電圧から、当該空乏化ポテンシャルよりも高い第2の電圧へ遷移させる駆動回路と
    を備えた固体撮像装置を有する電子機器。
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