KR101760200B1 - 고체 촬상 소자 및 촬상 장치 - Google Patents

Abstract

화소부가 2차원 형상으로 복수 배열된 고체 촬상 소자 및 그 고체 촬상 소자를 구비한 촬상 장치에 있어서, 인접하는 화소행 간에 형성되는 용량 커플링의 영향을 충분히 억제할 수 있고, 또한 리셋 kTC 노이즈가 저감된 적절한 화상 신호를 취득한다.
화소부(10)의 축전부(FD)에 축적된 신호 전하를 배출하고, 배출 후, 전하 축적 기간 경과 시에 있어서 축전부(FD)에 축적된 신호 전하를 취득하며, 또한 신호 전하의 취득 후에 축전부(FD)를 리셋하여 축전부(FD)의 리셋 레벨을 취득하는 전하 축적 독출 동작을 행 순서대로 행할 때, 각 행의 배출 전에, 축전부(FD)로부터 예비적인 전하의 배출을 행하는 예비 배출을 행하며, 또한 n행째(n은 자연수)의 배출과 n+1행째의 예비 배출을 동시에 행하며, 화소부의 열마다 마련된 피드백 제어 회로(16)를 이용하여 배출 시에 피드백 제어를 행한다.

Description

고체 촬상 소자 및 촬상 장치{SOLID-STATE IMAGING ELEMENT AND IMAGING APPARATUS}

본 발명은, 광의 조사를 받아 전하를 발생하는 광전 변환부를 구비한 고체 촬상 소자 및 그 고체 촬상 소자를 구비한 촬상 장치에 관한 것이다.

최근, 고체 촬상 소자의 고감도화, 화소 미세화에 대응하기 위하여, 실리콘 기판의 상방에 한 쌍의 전극과 이들 사이에 있는 광전 변환층을 포함하는 광전 변환부를 마련하고, 이 광전 변환층에서 발생한 전하를 상기 한 쌍의 전극의 한쪽으로부터 실리콘 기판으로 이동시켜 축적하고, 이 축적 전하에 따른 신호를, 실리콘 기판에 형성한 신호 독출 회로로 독출하는 광전 변환층 적층형의 고체 촬상 소자가 주목받고 있다.

이러한 고체 촬상 소자로서, 예를 들어 특허문헌 1에는, 도 21에 나타내는 바와 같이, 광전 변환부(201)와, 광전 변환부(201)에 있어서 발생한 전하를 축적하는 플로팅 디퓨전(FD)(이하, 간단히 FD라고 함)과, FD에 축적된 전하에 대응한 전압을 출력하는 출력 트랜지스터(202)와, FD에 축적된 전하를 리셋하는 리셋 트랜지스터(203)와, 출력 트랜지스터(202)로부터 출력된 신호를 신호선에 선택적으로 출력하는 선택 트랜지스터(204)를 구비한 화소부(200)가 2차원 형상으로 다수 배열된 고체 촬상 소자가 제안되어 있다. 이 고체 촬상 소자는, FD와 광전 변환부(201)와의 사이에 트랜지스터가 마련되어 있지 않은, 이른바 3트랜지스터의 구성의 회로이며, FD와 광전 변환부(201)가 전기적으로 직접 접속된 것이다.

여기에서, 상술한 바와 같은 고체 촬상 소자에 있어서는, 화소부(200)의 각 행에 대하여 각각 배출 및 전하 신호의 독출 동작이 순차 행해진다. 도 22는, n행째~n+2행째의 화소부(200)의 배출 및 전하 신호의 독출 동작의 타이밍을 나타내는 것이다.

도 22에 나타내는 바와 같이, 축적 기간의 개시 시에는, 먼저, 불요 전하의 배출이 행해진다. 배출은, 리셋 펄스(RS)에 의하여 화소부(200)의 리셋 트랜지스터(203)가 온되고, FD에 축적된 전하가 리셋됨으로써 행해진다.

리셋 트랜지스터(203)가 오프되고, 배출이 완료되면 이 시점으로부터 FD로의 전하의 축적이 개시된다. 그리고, 소정의 전하 축적 기간이 경과했을 때에, 화소부(200)에 선택 펄스(RW)가 출력되고, 이 선택 펄스(RW)에 의하여 선택 트랜지스터(204)가 온하고, 이로써 FD에 축적된 신호 전하가 출력 트랜지스터(202)에 의하여 전압 신호로 변환되어, 축적 신호로서 신호선에 출력된다. 그 후, 리셋 트랜지스터(203)를 온함으로써, FD가 리셋되고, 리셋된 후의 FD의 전위가 리셋 신호로서 신호선에 출력된다. 축적 신호와 리셋 신호와의 차분을 화상 신호로서 이용함으로써, 고정 패턴 노이즈가 적은 화상의 취득이 가능해진다.

상술한 바와 같은 화소부(200)의 행마다의 배출 및 전하 신호의 독출 동작이, 화소부(200)의 열 방향으로 순차 주사되어 행해짐으로써 1프레임의 화상 신호가 취득된다.

특허문헌 1: 일본 공개특허공보 2011-54746호 특허문헌 2: 국제 공개공보 제2012/137445호

여기에서, 상술한 바와 같은 고체 촬상 소자에 있어서는, 도 21에 나타내는 바와 같이, 화소부의 배선이나 기판의 불순물 영역 등의 기생 용량에 기인하여, 다른 행의 인접하는 화소부(200) 간에 있어서 용량 커플링이 발생하게 된다. 특히, 화소부의 미세화가 진행되면, 화소부 본래의 용량이 작아지는 것에 더하여, 레이아웃의 제한도 엄격해지기 때문에, 용량 커플링의 영향이 필연적으로 커지게 된다.

특히, 상술한 3트랜지스터의 구성에서는, 화소마다 FD가 필요한 점, FD와 광전 변환부(201)와의 사이에 트랜지스터가 마련되어 있지 않고 전기적으로 직접 연결되어 있는 점에서, 인접하는 화소부(200)의 FD 간의 용량 커플링의 영향이 커지기 쉽다. 이 영향에 대하여 설명한다.

도 23은 도 21에 나타내는 고체 촬상 소자에 있어서, 모든 화소에 균일한 광이 입사하는 조건으로 촬상을 행한 경우의 구동과 FD 전위의 시간 변화를 나타내고 있다. 실선은 용량 커플링이 전혀 없는 경우의 이상적인 FD 전위를 나타내고, 파선은 용량 커플링의 영향을 받은 경우의 FD의 전위 변화를 나타낸다. 인접 화소의 FD 전위의 변화에 따라, 주목 화소의 FD 전위가 변화하게 되는 것이, 용량 커플링의 영향이 있는 경우의 특징이다.

각 행은 도면 중의 배출 시점에서 그때까지 FD에 축적되어 있던 전하를 배출하고, 독출 시점에서 배출부터 독출까지의 축적 기간에 FD에 축적한 신호 전하를 독출한다. 여기에서, n+1행째에 주목하면, 시각 t1에 있어서 신호의 독출이 완료되고, FD의 전위가 기준 전위가 된다. 그 후, 시각 t2에 있어서 배출을 행하고, FD의 전위를 기준 전위로 한 다음, 축적을 개시한다. 그리고 시각 t5에 있어서 독출을 행하여, 시각 t2부터 시각 t5의 사이에 FD에 축적한 신호 전하에 따른 신호를 출력한다.

한편, n행째에 주목하면, 시각 t2보다 전의 시각 t3에 있어서 배출을 행하고, 축적을 개시한다. 그리고, 시각 t2보다 후의 시각 t4에 있어서 독출을 행한다. 즉, n행째의 축적 기간 중(t3~t4의 사이)에 n+1행째의 배출을 행하게 된다.

여기에서 n행째와 n+1행째의 사이의 용량 커플링이 큰 경우, 시각 t2에 있어서의 n+1행째의 FD 전위의 큰 변화에 따라, n행째의 FD 전위도 변화하게 된다. 용량 커플링이 없는 경우에는 시각 t3부터 시각 t4까지 단조롭게 FD 전위가 변화하는 것에 반하여, 용량 커플링이 큰 경우, 시각 t3부터 시각 t2까지 단조롭게 FD 전위가 변화한 후, 시각 t2에 있어서 전위가 일단 낮아지고, 시각 t4까지 그 전위로부터 신호 전하의 축적에 의하여 FD 전위가 상승하게 된다. 이로 인하여, 시각 t4에 있어서 n행째의 신호를 독출할 때에, 실선으로 나타낸 본래의 신호 레벨에 비하여, 점선으로 나타내는 본래의 신호 레벨보다 낮은 신호 레벨이 되게 된다.

이러한 신호 레벨의 이상은, 독출하는 신호에 비하여 배출할 때의 전위 변화가 클수록 눈에 띄기 쉽다. 이로 인하여, 고체 촬상 소자에 입사하는 광이 크고, 프레임 기간에 비하여 축적 기간이 짧을수록 이 영향이 현저해진다. 그 결과, 신호량이 작은 경우의 S/N의 저하나, 노광 기간에 대한 신호의 직선성(linearity)의 저하 등의 문제를 일으킨다.

또, 예를 들면 상술한 고체 촬상 소자에 있어서, 베이어 배열의 컬러 필터가 마련되어 있는 경우에는, 화소부(200)의 열 방향에 대하여, 적색 필터(R)와 녹색 필터(G)가 교대로 배열된 화소부의 열과, 청색 필터(B)와 녹색 필터(G)가 교대로 배열된 화소부의 열이 존재하게 된다.

이러한 고체 촬상 소자에 대하여, R광과 G광을 포함하는 Y광이 조사된 경우, 녹색 필터가 마련된 화소부(200)가, 적색 필터가 마련된 화소부(200)와 동일한 열에 있는 경우에는, 도 24의 상단에 나타내는 바와 같이, 적색 필터가 마련된 화소부(200)의 배출에 의하여, 녹색 필터가 마련된 화소부(200)의 FD의 전위가 감소하고, 그 전하 신호(G1)의 크기가 작아지게 된다.

한편, 녹색 필터가 마련된 화소부(200)가, 청색 필터가 마련된 화소부(200)와 동일한 열에 있는 경우에는, 도 24의 하단에 나타내는 바와 같이, 청색 필터가 마련된 화소부(200)에는 광이 입사하지 않고, 그 FD의 전위도 변화되지 않으므로, 청색 필터가 마련된 화소부(200)의 배출에 의하여, 녹색 필터가 마련된 화소부(200)의 FD의 전위가 영향을 받지 않아, 상기 전하 신호(G1)보다 큰 전하 신호(G2)가 취득된다.

즉, 화소부(200)의 열에 따라 녹색 필터가 마련된 화소부(200)의 감도가 다르기 때문에 컬러 밸런스가 본래와는 다른 것이 되어, 적절한 화상 신호를 취득할 수 없다.

또, 예를 들면 상술한 고체 촬상 소자에 있어서는 용량 커플링에 기인하여 잔상이 발생한다. 이 영향을 도 25를 이용하여 설명한다.

먼저, 각 행의 배출 전까지 10000개의 전자가 FD에 축적되어 있으며, 인접하는 행의 커플링률이 1％인 경우에 대하여 설명한다. 또한, 커플링률이란, 인접하는 화소부(200)의 FD 간의 전위 변화의 영향도이다. 예를 들면, 커플링률 1％인 경우, 인접 화소의 신호가 변화했을 때에, 그 1％만큼 신호가 변화하는 것을 나타내고 있다. 커플링률은 기생 용량과 FD의 축적 용량의 비로 정해지며, 화소부(200)의 사이즈가 작아질수록 레이아웃의 자유도가 낮아져, 커플링률이 높아지기 쉬워진다.

먼저, n행째의 배출에 의하여 n행째의 FD에 축적된 10000개의 전자는 0개가 된다. 그러나, 이어서 실행되는 n+1행째의 FD의 배출에 의하여, n행째의 FD는 용량 커플링의 영향을 받아, n+1행째의 FD에 축적되어 있는 10000개의 전자가 0개가 됨에 따라, (0-10000)개의 전자의 1％의 전자 수에 상당하는 전위가 된다. 즉, n행째의 FD는 -100개의 전자에 상당하는 전위가 된다. 그리고, 이후에 n행째의 독출이 행해지기 때문에, n행째로부터는 -100개의 전자에 상당하는 흑침(黑沈) 잔상이 발생한다. n+1행째에 대해서도 동일하게 -100개의 전자에 상당하는 흑침 잔상이 발생한다. 이와 같이, 인접 화소행 간의 용량 커플링에 기인하여 축적 전하량×(-커플링률)의 잔상이 발생한다. 커플링률이 높을수록 잔상이 현저하게 커진다.

따라서, 상술한 바와 같은 인접 화소행 간의 용량 커플링의 영향을 억제하기 위하여, 예를 들면 특허문헌 2에 있어서는, n+1행째의 화소부의 FD를 리셋하여 기준 전위로 할 때에, n행째의 화소부의 FD의 전위를 고정하는 방법이 제안되어 있다.

한편, 상술한 3트랜지스터의 고체 촬상 소자에 있어서는, 배출 및 신호 독출의 리셋 시에 발생하는 리셋 kTC 노이즈를 캔슬할 수 없기 때문에 문제가 된다. 이 문제에 대하여 특허문헌 2에 있어서는, 피드백 리셋을 행하여, 리셋 kTC 노이즈를 저감하는 것이 개시되어 있다.

그러나, 특허문헌 2에는 잔상의 억제와 리셋 kTC 노이즈의 저감을 양립하는 구성에 대해서는 기재되어 있지 않다.

본 발명은, 상기의 사정을 감안하여, 인접하는 화소행 간에 형성되는 용량 커플링의 영향에 의한 잔상을 충분히 억제할 수 있고, 또한 리셋 kTC 노이즈가 저감된 적절한 화상 신호를 취득할 수 있는 고체 촬상 소자 및 그 고체 촬상 소자를 구비한 촬상 장치를 제공하는 것을 목적으로 한다.

본 발명의 고체 촬상 소자는, 입사광의 광량에 따른 신호 전하를 발생하는 광전 변환부와, 광전 변환부에 있어서 발생한 신호 전하를 축적하는 축전부와, 축전부에 축적된 신호 전하에 따른 전압을 출력하는 출력 회로를 포함하고, 광전 변환부와 축전부와 출력 회로의 입력 노드가 전기적으로 접속된 화소부가 2차원 형상으로 복수 배열되며, 축전부에 축적된 신호 전하를 배출하고, 그 배출 후, 전하 축적 기간 경과 시에 있어서 축전부에 축적된 신호 전하를 취득하며, 또한 신호 전하의 취득 후에 축전부를 리셋하여 축전부의 리셋 레벨을 취득하는 전하 축적 독출 동작을 행 순서대로 행하는 것이고, 각 행의 배출 전에, 축전부로부터 예비적인 전하의 배출을 행하는 예비 배출을 행하며, 또한 n행째(n은 자연수)의 배출과 n+1행째의 예비 배출을 동시에 행하는 것이며, 화소부의 열마다, 축전부가 기준 전위가 되도록 피드백 제어를 행하는 피드백 제어 회로가 마련되어, 배출 및 리셋 시에 피드백 제어를 행하는 것인 것을 특징으로 한다.

또, 상기 본 발명의 고체 촬상 소자에 있어서는, 리셋 시에 피드백 제어를 행하도록 할 수 있다.

또, 화소부를, 출력 회로와, 신호 전하 및 리셋 레벨이 출력되는 신호선과의 사이에 접속된 행 선택 회로를 구비한 것으로 하고, 그 행 선택 회로를, 배출 시에는 도통하고, 예비 배출 시에는 비도통이 되도록 할 수 있다.

또, n행째의 배출과 n행째 이외의 행의 리셋을 다른 타이밍에 행하도록 할 수 있다.

또, 피드백 제어 회로를, 기준 전압을 공급하는 전압원과, 전압원이 접속된 반전 증폭기를 구비한 것으로 할 수 있다.

또, 각 행에 대하여, 배출 후로서 리셋 전에, 축전부로부터 예비적인 전하의 배출을 행하는 독출 예비 리셋을 행하도록 할 수 있다.

또, n행째의 리셋과 n+1행째의 독출 예비 리셋을 동시에 행하도록 할 수 있다.

또, 행 선택 회로를, 리셋 시에는 도통시키고, 독출 예비 리셋 시에는 비도통시킬 수 있다.

또, n행째의 독출 예비 리셋 전에 신호 전하를 취득하고, n+1행째의 상기 리셋 후에 n행째의 리셋 레벨을 취득할 수 있다.

또, n+1행째의 배출 및 리셋 시에, n행째의 축전부를 전기적으로 부상한 플로팅 상태로 할 수 있다.

또, 예비 배출을 행하기 위한 펄스 신호를 출력하는 예비 리셋용 시프트 레지스터와, 배출을 행하기 위한 펄스 신호를 출력하는 배출용 시프트 레지스터와, 신호 전하의 취득 및 독출 예비 리셋을 행하기 위한 펄스 신호를 출력하는 신호 레벨 취득·독출 예비 배출용 시프트 레지스터와, 상기 리셋을 행하기 위한 펄스 신호를 출력하는 독출 리셋용 시프트 레지스터와, 리셋 레벨의 취득을 행하기 위한 펄스 신호를 출력하는 리셋 레벨 취득용 시프트 레지스터를 마련할 수 있다.

또, 신호 전하 및 리셋 레벨이 출력되는 각 신호선에 대하여, 각각 적어도 3개의 상관 2중 샘플링 처리 회로를 마련할 수 있다.

또, 화소부를, 화소 단위로 구획된 제1 전극과 광전 변환부를 사이에 두고 화소 전극에 대향하여 마련된 제2 전극을 구비한 것으로 하고, 제2 전극을, 모든 화소부에 대하여 공통의 전극으로 할 수 있다.

또, 광전 변환부를, 유기 광전 변환막을 포함하는 것으로 할 수 있다.

또, 유기 광전 변환막을, 모든 화소부에 대하여 공통된 것으로 할 수 있다.

또, 광전 변환부로부터의 신호 전하를 정공으로 할 수 있다.

또, 광전 변환부로부터의 신호 전하를 전자로 할 수 있다.

또, 축전부에 보호 회로를 마련할 수 있다.

본 발명의 촬상 장치는, 상기 본 발명의 고체 촬상 소자를 구비한 것을 특징으로 하는 것이다.

본 발명의 고체 촬상 소자 및 촬상 장치에 의하면, 각 행의 화소부의 축전부의 배출 전에, 축전부로부터 예비적인 전하의 배출을 행하는 예비 배출을 행하며, 또한 n행째의 배출과 n+1행째의 예비 배출을 동시에 행하도록 했으므로, 도 21로 설명한 바와 같이 n행째와 n+1행째와의 사이의 용량 커플링이 비교적 큰 경우에 있어서도, n행째의 FD의 전위에 대한 n+1행째의 예비 배출의 영향을 작게 할 수 있어, 적절한 화상 신호를 취득할 수 있다. 또한, 그 이유에 대해서는, 후에 상세하게 설명한다.

또, 배출 및 리셋 레벨을 취득하기 위한 리셋 시, 화소부의 열마다 마련한 피드백 제어 회로를 이용하여 축전부가 기준 전위가 되도록 피드백 제어를 행하도록 했으므로, 리셋 kTC 노이즈를 저감하여 S/N이 높은 화상 신호를 취득할 수 있다.

즉, 본 발명의 고체 촬상 소자 및 촬상 장치는, 인접 화소 간의 용량 커플링의 영향의 억제와, 리셋 kTC 노이즈의 저감의 양쪽 모두를 실현할 수 있는 것이다.

도 1은 본 발명의 고체 촬상 소자의 제1 및 제2 실시형태를 구성하는 화소부를 나타내는 도이다.
도 2는 본 발명의 고체 촬상 소자의 제1 및 제2 실시형태의 단면 모식도이다.
도 3은 본 발명의 고체 촬상 소자의 제1 실시형태의 전체 구성을 나타내는 도이다.
도 4는 본 발명의 고체 촬상 소자의 제1 실시형태에 있어서의 예비 배출, 배출 및 전하 신호의 독출의 타이밍의 일례를 나타내는 도이다.
도 5는 예비 배출, 배출 및 독출 시에 있어서의 리셋 펄스(RS(n-1))~(RS(n+1)) 및 선택 펄스(RW(n-1))~(RW(n+1))를 나타내는 도이다.
도 6은 n행째의 예비 배출과 동시에 n-1행째의 배출을 행할 때에 있어서의 각 화소부의 리셋 트랜지스터와 선택 트랜지스터의 상태를 나타내는 도이다.
도 7은 n행째의 배출과 동시에 n+1행째의 예비 배출을 행할 때에 있어서의 각 화소부의 리셋 트랜지스터와 선택 트랜지스터의 상태를 나타내는 도이다.
도 8은 n행째의 신호 레벨을 취득할 때에 있어서의 각 화소부의 리셋 트랜지스터와 선택 트랜지스터의 상태를 나타내는 도이다.
도 9는 n행째의 독출 리셋을 행할 때에 있어서의 각 화소부의 리셋 트랜지스터와 선택 트랜지스터의 상태를 나타내는 도이다.
도 10은 본 발명의 고체 촬상 소자의 제1 실시형태에 있어서의 잔상의 영향을 설명하기 위한 도이다.
도 11은 본 발명의 고체 촬상 소자의 제2 실시형태에 있어서의 n-1행째와 n행째와 n+1행째의 예비 배출, 배출, 독출 예비 리셋 및 독출 리셋의 타이밍의 일례를 나타내는 도이다.
도 12는 본 발명의 고체 촬상 소자의 제2 실시형태에 있어서의 n-1행째~n+1행째의 예비 배출, 배출, 독출 예비 리셋 및 독출 리셋 시의 리셋 펄스(RS(n-1))~(RS(n+1)) 및 선택 펄스(RW(n-1))~(RW(n+1))의 일례를 나타내는 도이다.
도 13은 본 발명의 고체 촬상 소자의 제2 실시형태의 전체 구성을 나타내는 도이다.
도 14는 n-1행째의 독출 리셋과 동시에 n행째의 독출 예비 리셋을 행할 때에 있어서의 각 화소부의 리셋 트랜지스터와 선택 트랜지스터의 상태를 나타내는 도이다.
도 15는 n행째의 독출 리셋과 동시에 n+1행째의 독출 예비 리셋을 행할 때에 있어서의 각 화소부의 리셋 트랜지스터와 선택 트랜지스터의 상태를 나타내는 도이다.
도 16은 n+1행째의 독출 리셋을 행할 때에 있어서의 각 화소부의 리셋 트랜지스터와 선택 트랜지스터의 상태를 나타내는 도이다.
도 17은 본 발명의 고체 촬상 소자의 제2 실시형태에 있어서의 출력 트랜지스터의 Vth의 편차의 영향을 설명하기 위한 도이다.
도 18은 화소부의 독출 회로를 거울상 관계로 레이아웃한 경우에 있어서의 축전부(FD)의 위치 관계를 나타내는 도이다.
도 19는 도 18에 나타내는 축전부(FD)의 위치 관계의 경우에, 예비 배출을 행하지 않고 배출만을 행한 경우의 축전부(FD)의 전위 변화를 나타내는 도이다.
도 20은 제1 및 제2 실시형태의 화소부의 축전부(FD)에 보호 회로를 마련한 구성을 나타내는 도이다.
도 21은 종래의 고체 촬상 소자의 화소부의 구성과 용량 커플링을 나타내는 도이다.
도 22는 종래의 고체 촬상 소자의 배출 및 전하 신호의 독출을 설명하기 위한 타이밍 차트이다.
도 23은 종래의 고체 촬상 소자에 있어서의 용량 커플링의 영향을 설명하기 위한 도이다.
도 24는 종래의 고체 촬상 소자에 있어서의 용량 커플링에 의한 에일리어싱의 영향을 설명하기 위한 도이다.
도 25는 종래의 고체 촬상 소자에 있어서의 용량 커플링에 의한 잔상의 영향을 설명하기 위한 도이다.

이하, 도면을 참조하여 본 발명의 고체 촬상 소자의 제1 실시형태에 대하여 설명한다. 도 1은, 본 실시형태의 고체 촬상 소자를 구성하는 화소부를 나타내는 도이다. 본 실시형태의 고체 촬상 소자는, 도 1에 나타내는 화소부(10)를 2차원 형상으로 다수 배열한 것이다.

화소부(10)는, 도 1에 나타내는 바와 같이, 광전 변환부(11)와, 플로팅 디퓨전(FD)(축전부에 상당함)(이하, 간단히 FD라고 함)과, 출력 트랜지스터(12)(출력 회로에 상당함)와, 리셋 트랜지스터(13)와, 선택 트랜지스터(14)(선택 회로에 상당함)를 구비하고 있다. 그리고, 출력 트랜지스터(12), 리셋 트랜지스터(13) 및 선택 트랜지스터(14)는, 각각 n채널의 MOS 트랜지스터로 구성되어 있다. 또한, 화소부(10)의 사이즈는 5μm 이하인 것이 바람직하다.

광전 변환부(11)는, 화소 전극(104)(제1 전극에 상당함)과, 화소 전극(104)에 대향하여 마련된 대향 전극(108)(제2 전극에 상당함)과, 화소 전극(104)과 대향 전극(108)과의 사이에 마련된 광전 변환층(107)을 구비하고 있다.

화소 전극(104)은, 화소부(10)마다 구분된 박막 전극이며, 예를 들면 ITO, 알루미늄, 질화 타이타늄, 구리, 텅스텐 등과 같은 투명 또는 불투명한 도전성 재료로 형성되는 것이다. 화소 전극(104)은, 광전 변환층(107)에 있어서 발생한 전하를 화소부(10)마다 포집하는 것이다.

대향 전극(108)은, 화소 전극(104)과의 사이에서 광전 변환층(107)에 전압을 인가하여, 광전 변환층(107)에 전계를 발생시키기 위한 전극이다. 대향 전극(108)은, 광전 변환층(107)보다 광의 입사면측에 마련되어 있으며, 대향 전극(108)을 투과하여 광전 변환층(107)에 광을 입사시킬 필요가 있기 때문에, 입사광에 대하여 투명한 ITO 등의 도전성 재료로 형성된다. 또한, 본 실시형태에 있어서의 대향 전극(108)은, 모든 화소부(10)에서 공통의 1매의 전극으로 구성되는 것이지만, 화소부(10)마다 분할하는 구성으로 해도 된다.

광전 변환층(107)은, 입사광을 흡수하고, 그 흡수한 광량에 따른 전하를 발생하는 유기 광전 변환막 또는 무기 광전 변환막을 포함하는 것이다. 또한, 광전 변환층(107)과 대향 전극(108)과의 사이, 또는 광전 변환층(107)과 화소 전극(104)과의 사이에, 전극으로부터 광전 변환층(107)에 전하가 주입되는 것을 억제하는 전하 블로킹층 등의 기능층을 마련하도록 해도 된다.

본 실시형태의 화소부(10)에 있어서는, 광전 변환층(107)에서 발생한 전하 중 정공이 화소 전극(104)으로 이동하고, 전자가 대향 전극(108)으로 이동하도록, 대향 전극(108)에 대하여 바이어스 전압이 인가된다. 광전 변환층(107)이 충분히 높은 감도를 발현하도록, 바이어스 전압으로서는, 독출 회로의 전원 전압(Vdd)(도 1에 있어서 출력 트랜지스터(12)의 드레인에 공급되고 있는 전압, 예를 들면 3V)보다 높은 전압(5~20V 정도, 예를 들면 10V)을 이용하는 것이 바람직하다.

FD는, 화소 전극(104)과 전기적으로 연결된 n형 불순물 영역으로 이루어지는 것이다. 화소 전극(104)에 포집된 정공의 양에 따라 FD의 전위가 변화되기 때문에, FD는 전하 축전부로서 기능한다.

출력 트랜지스터(12)는, FD에 축적된 전하 신호를 전압 신호로 변환하여 신호선(SL)에 출력하는 것이다. 출력 트랜지스터(12)의 게이트 단자는 FD에 전기적으로 접속되고, 드레인 단자는 고체 촬상 소자의 전원 전압(Vdd)이 접속되어 있다. 또, 출력 트랜지스터(12)의 소스 단자는 선택 트랜지스터(14)의 드레인 단자에 접속되어 있다. 본 실시형태에 있어서의 화소부(10)는, FD와 광전 변환부(11)의 화소 전극(104)과 출력 트랜지스터(12)의 게이트 단자가 전기적으로 직접 접속된, 이른바 3트랜지스터 구성의 회로이다.

리셋 트랜지스터(13)는, FD의 전위를 기준 전위로 리셋하는 것이다. 리셋 트랜지스터(13)의 드레인 단자에는 FD가 전기적으로 접속되고, 소스 단자에는 리셋 드레인선(RL)이 접속되어 있다. 리셋 드레인선(RL)은, 화소부(10)의 열마다 마련되는 것이며, 각 열에 속하는 복수의 화소부(10)에 의하여 공용되는 것이다. 또, 각 리셋 드레인선(RL)의 일단에는 피드백 제어 회로(16)가 접속되어 있다.

피드백 제어 회로(16)는, 화소부(10)의 열마다 마련되는 것이며, 반전 증폭기(16a)와, 기준 전압(Vref)을 공급하는 전압원(16b)을 구비하고 있다. 반전 증폭기(16a)의 반전 입력 단자(-)에 신호선(SL)이 접속되고, 비반전 입력 단자(+)에 전압원(16b)이 접속되며, 출력 단자에 리셋 드레인선(RL)이 접속되어 있다.

리셋 트랜지스터(13)의 게이트 단자에 인가되는 리셋 펄스(RS)가 하이레벨이 되면, 리셋 트랜지스터(13)가 온하여, 리셋 트랜지스터(13)의 소스로부터 드레인에 전자가 주입된다. 그리고, 이 전자의 주입에 의하여 FD의 전위가 강하하여, FD의 전위가 기준 전위로 리셋되게 되는데, 이 때 선택 트랜지스터(14)가 온하고 있는 경우에는, FD의 전위가, 출력 트랜지스터(12), 선택 트랜지스터(14) 및 신호선(SL)을 통하여 피드백 제어 회로(16)에 입력된다.

그리고, FD의 현재의 전위와 전압원(16b)으로부터 공급되는 기준 전압(Vref)에 근거하여, 피드백 제어 회로(16)에 의하여 FD의 전위가 피드백 제어된다. 이 때, 출력 트랜지스터(12)의 게인을 1, 출력 트랜지스터의 임계값 전압을 Vth로 하면, 신호선(SL)의 전위는 Vref, 리셋 드레인선(RL) 및 FD의 전위는 Vref+Vth가 되어 FD의 전위가 일정한 기준 전위로 유지된다. 이와 같이 FD의 전위를 피드백 제어함으로써, 리셋 트랜지스터(13)의 리셋 kTC 노이즈를 저감할 수 있다.

선택 트랜지스터(14)는, 그 소스 단자가 신호선(SL)에 접속되는 것이며, 각 화소부(10)의 출력 트랜지스터(12)로부터 출력되는 신호를 열마다 마련된 신호선(SL)에 선택적으로 출력하기 위한 것이다. 선택 트랜지스터(14)의 게이트 단자에 인가되는 선택 펄스(RW)가 하이레벨이 되면, 선택 트랜지스터(14)는 온하고, 이로써 각 화소부(10)의 출력 트랜지스터(12)로부터 출력된 신호가 신호선(SL)에 출력된다.

도 2는, 도 1에 나타낸 화소부(10)를 2차원 형상으로 다수 배열한 고체 촬상 소자(100)의 단면 모식도이다. 또한, 이하의 설명에서는, 도 1에 나타낸 화소부(10)와 동일한 구성에 대해서는 동일한 명칭과 부호를 붙였다.

고체 촬상 소자(100)는, 도 2에 나타내는 바와 같이, 기판(101)과, 절연층(102)과, 접속 전극(103)과, 화소 전극(104)과, 접속부(105)와, 접속부(106)와, 광전 변환층(107)과, 대향 전극(108)과, 밀봉층(110)과, 컬러 필터(111)와, 차광층(113)과, 보호층(114)과, 대향 전극 전압 공급부(115)와, 독출 회로(116)를 구비하고 있다.

기판(101)은, 유리 기판 또는 Si 등의 반도체 기판이다. 기판(101) 상에는 절연층(102)이 형성되어 있다. 절연층(102)의 표면에는 복수의 화소 전극(104)과 1개 이상의 접속 전극(103)이 형성되어 있다.

광전 변환층(107)은, 상술한 바와 같이 수광한 광에 따라 전하를 발생하는 것이다. 광전 변환층(107)은, 복수의 화소 전극(104)을 덮도록 마련되어 있다. 광전 변환층(107)은, 화소 전극(104) 위에서는 일정한 막 두께로 되어 있지만, 화소부 이외(유효 화소 영역 외)에서는 막 두께가 변화하고 있어도 문제없다.

대향 전극(108)은, 화소 전극(104)과 대향하는 전극이며, 광전 변환층(107)을 덮도록 마련되어 있다. 대향 전극(108)은, 광전 변환층(107)보다 외측에 배치된 접속 전극(103) 위에까지 형성되어 있으며, 접속 전극(103)과 전기적으로 접속되어 있다.

접속부(106)는, 절연층(102)에 매설되어 있으며, 접속 전극(103)과 대향 전극 전압 공급부(115)를 전기적으로 접속하기 위한 플러그 등이다. 대향 전극 전압 공급부(115)는, 기판(101)에 형성되어, 접속부(106) 및 접속 전극(103)을 통하여 대향 전극(108)에 소정의 전압을 인가하는 것이다. 또한, 대향 전극 전압 공급부(115)는, 기판(101)에 형성된 구성이 아닌, 직접 외부의 전원과 연결된 구성으로 해도 된다.

독출 회로(116)는, 도 1에 나타낸 FD와, 출력 트랜지스터(12)와, 리셋 트랜지스터(13)와, 선택 트랜지스터(14)를 구비하고, 절연층(102) 중의 금속 배선(도시하지 않음)으로 배선된 것이다. 독출 회로(116)는, 복수의 화소 전극(104)의 각각에 대응하여 기판(101)에 마련되어 있으며, 대응하는 화소 전극(104)으로 포집된 전하에 따른 신호를 독출하는 것이다. 또한, 독출 회로(116)는, 절연층(102) 내에 배치된 도시하지 않은 차광층에 의하여 차광되고 있다.

밀봉층(110)은, 대향 전극(108)을 덮도록 마련되어 있다. 밀봉층(110)은 광전 변환층(107)이 대기 중의 물이나 산소에 의하여 열화되는 것을 방지하기 위하여 마련되어 있으며, 단일층이 아닌, 복수의 무기 재료막의 적층 등에 의하여 형성되어 있어도 된다. 예를 들면, 원자층 퇴적법(ALCVD법)에 의하여 형성된 AlO_x막과 화학 기상 성막법(CVD법)에 의하여 형성된 SiO_xN_y막의 적층막이어도 된다.

컬러 필터(111)는, 밀봉층(110) 상의 각 화소 전극(104)과 대향하는 위치에 형성되어 있다. 차광층(113)은, 밀봉층(110) 상의 컬러 필터(111)를 마련한 영역 이외에 형성되어 있으며, 유효 화소 영역 이외에 형성된 광전 변환층(107)에 광이 입사하는 것을 방지하는 것이다. 컬러 필터(111)로서는, 예를 들면 베이어 배열의 컬러 필터를 이용할 수 있지만, 이에 한정하지 않고, 보색형의 컬러 필터나 기타 공지의 컬러 필터를 이용할 수 있다.

보호층(114)은, 컬러 필터(111) 및 차광층(113) 상에 형성되어 있으며, 고체 촬상 소자 전체를 보호하는 것이다.

도 3은, 도 2에 나타낸 고체 촬상 소자(100)의 주변 회로를 포함하는 전체 구성을 나타내는 도이다. 도 3에 나타내는 바와 같이, 본 실시형태의 고체 촬상 소자(100)는, 수직 드라이버(121)와, 제어부(122)와, 신호 처리 회로(123)와, 수평 드라이버(124)와, LVDS(125)와, 시리얼 변환부(126)와, 패드(127)를 구비하고 있다. 도 3에 나타내는 화소 영역은, 도 2에 나타낸 고체 촬상 소자(100)의 화소부(10)가 배열된 영역을 나타내고 있다.

화소 영역에는, 각 화소부(10)의 출력 트랜지스터(12)로부터 신호가 출력되는 신호선(SL)과, 상술한 리셋 드레인선(RL)이 화소부(10)의 열마다 마련되어 있다. 그리고, 상술한 바와 같이 피드백 제어 회로(16)가 화소부(10)의 열마다 마련되어 있다.

제어부(122)는, 타이밍 제네레이터 등을 구비한 것이며, 프레임 동기 신호(VD)나 행 동기 신호(HD)를 출력함과 함께, 수직 드라이버(121)나 수평 드라이버(124)의 동작을 제어함으로써 화소부(10)에 있어서의 전하 신호의 독출 등을 제어하는 것이다.

수직 드라이버(121)는, 제어부(122)로부터 출력된 프레임 동기 신호(VD) 및 행 동기 신호(HD)에 근거하여, 독출 회로(116)에 대하여 리셋 펄스(RS)나 선택 펄스(RW)를 출력하여, 독출 회로(116)의 동작을 제어하는 것이다. 특히, 본 실시형태의 수직 드라이버(121)는, 이른바 종래부터 행해지고 있는 FD에 있어서의 축적 전하의 배출 전에, FD의 예비 배출을 행함과 함께, n행째의 배출과 동시에 n+1행째의 예비 배출을 행하도록 독출 회로(116)를 제어하는 것이다. FD의 예비 배출에 대해서는, 후에 상세하게 설명한다.

신호 처리 회로(123)는, 독출 회로(116)의 각 열에 대응하여 마련되는 것이다. 신호 처리 회로(123)는, 대응하는 열로부터 출력된 신호에 대하여, 상관 2중 샘플링(CDS) 처리를 행하고, 처리 후의 신호를 디지털 신호로 변환하는 ADC 회로를 구비한 것이다. 신호 처리 회로(123)에서 처리 후의 신호는, 열마다 마련된 메모리에 기억된다.

수평 드라이버(124)는, 신호 처리 회로(123)의 메모리에 기억된 화소부(10)의 1행분의 신호를 순차 독출하여 LVDS(125)에 출력하는 제어를 행하는 것이다.

LVDS(125)는, LVDS(low voltage differential signaling)에 따라 디지털 신호를 전송한다. 시리얼 변환부(126)는, 입력되는 패럴렐의 디지털 신호를 시리얼로 변환하여 출력하는 것이다. 패드(127)는, 외부와의 입출력에 이용하는 인터페이스이다.

다음으로, 본 실시형태의 고체 촬상 소자(100)의 동작에 대하여 설명한다.

본 실시형태의 고체 촬상 소자(100)에 있어서는, 화소부(10)의 각 행에 대하여 각각 예비 배출, 배출, 독출 동작이 순차 행해진다. 또, 화소부(10)의 행마다의 예비 배출, 배출 및 독출 동작이, 화소부(10)의 열 방향으로 순차 주사되어 행해진다. 또한, 여기에서 말하는 독출 동작에는, 배출 후, 전하 축적 기간 경과 시에 있어서 FD에 축적된 신호 전하의 취득과, 그 신호 전하의 취득 후에 FD를 리셋했을 때의 리셋 레벨의 취득의 양쪽 모두가 포함되는 것으로 한다.

도 4는, 본 실시형태의 고체 촬상 소자(100)의 n-1행째(n은 2 이상의 자연수)와 n행째와 n+1행째에 있어서의 예비 배출, 배출 및 독출의 타이밍의 일례를 나타내는 것이다. 또, 도 5는, n-1행째~n+1행째까지의 예비 배출, 배출 및 독출 시에 있어서의 리셋 펄스(RS(n-1))~(RS(n+1)) 및 선택 펄스(RW(n-1))~(RW(n+1))를 나타내는 것이다.

도 4에 나타내는 바와 같이, 본 실시형태의 고체 촬상 소자(100)에 있어서는, n-1행째, n행째 및 n+1행째에 대하여, 예비 배출, 배출 및 독출을 행 순서대로 행한다. 또, 이 때 n-1행째의 화소부(10)의 배출과 동시에 n행째의 화소부(10)의 예비 배출을 행하고, n행째의 화소부(10)의 배출과 동시에 n+1행째의 화소부(10)의 예비 배출을 행한다. 이하, 구체적인 동작에 대하여, 도 6~도 9도 참조하면서 설명한다.

먼저, n행째의 예비 배출과 동시에 n-1행째의 배출이 행해진다. n-1행째의 배출 시에는, 수직 드라이버(121)로부터 n-1행째의 화소부(10)에 대하여, 배출을 위한 리셋 펄스(RS(n-1))가 출력된다. 그리고, 도 6에 나타내는 바와 같이, 이 리셋 펄스(RS(n-1))에 의하여 화소부(10)의 리셋 트랜지스터(13)가 온되고, FD의 전위가 리셋되어 배출이 행해진다. 이 때, 수직 드라이버(121)로부터 선택 펄스(RW(n-1))가 출력되어, n-1행째의 화소부(10)의 선택 트랜지스터(14)가 온된다. 이로써, n-1행째의 화소부(10)에 대하여 피드백 루프가 완성되고, n-1행째의 화소부(10)의 출력 트랜지스터의 임계값을 Vth(n-1)로 하면, 신호선(SL)의 전위가 Vref, 리셋 드레인선(RL)의 전위가 Vref+Vth(n-1), FD의 전위가 Vref+Vth(n-1)이 된다.

한편, n행째의 예비 배출에 주목하면, 수직 드라이버(121)로부터 n행째의 화소부(10)에 대하여, 예비 배출을 위한 예비 리셋 펄스(RS(n))가 출력된다. 그리고, 도 6에 나타내는 바와 같이, 이 예비 리셋 펄스(RS(n))에 의하여 화소부(10)의 리셋 트랜지스터(13)가 온되고, FD의 전위가 리셋되어 예비 배출이 행해진다. 단, 이 때에는 n-1행째의 화소부(10)에 대하여 피드백 루프가 성립하고 있기 때문에, n행째의 화소부(10)에 대하여 피드백 루프를 성립시킬 수 없다. 이로 인하여, 수직 드라이버(121)로부터 선택 펄스(RW(n))는 출력되지 않고, 선택 트랜지스터(14)는 온되지 않는다. 따라서, n행째의 화소부(10)의 FD의 전위는, 리셋 드레인선(RL)의 전위인 Vref+Vth(n-1)로 리셋된다.

여기에서, n행째의 예비 배출 시에는 n행째의 화소부(10)의 FD의 전위가 크게 변화된다. 그러나, n-1행째의 화소부(10)에서는 리셋 트랜지스터(13)가 온되어 있기 때문에, n-1행째의 화소부(10)의 FD의 전위는 고정되어 있다. 따라서, n-1행째의 화소부(10)의 FD는 n행째의 화소부(10)의 FD의 전위 변화의 영향을 받지 않아, 인접 화소 간 커플링에 의한 에일리어싱이 발생하지 않는다.

다음으로, n행째의 예비 배출 후, n행째의 배출 시에는, 수직 드라이버(121)로부터 n행째의 화소부(10)에 대하여, 배출을 위한 배출 리셋 펄스(RS(n))가 출력된다. 그리고, 도 7에 나타내는 바와 같이, 이 배출 리셋 펄스(RS(n))에 의하여 화소부(10)의 리셋 트랜지스터(13)가 온되고, 다시 FD의 전위가 기준 전위로 리셋되어 배출이 행해진다. 그리고, 이 때, 수직 드라이버(121)로부터 선택 펄스(RW(n))도 출력되며, 이로써 선택 트랜지스터(14)가 온되고, n행째의 화소부(10)의 FD의 전위에 대하여 피드백 제어가 행해진다. 그 결과, n행째의 화소부(10)의 FD의 전위는 Vref+Vth(n)으로 리셋된다.

그리고, 상술한 n행째의 배출과 동시에, n+1행째의 예비 배출이 행해진다. n행째의 예비 배출의 경우와 마찬가지로, n+1행째에 있어서도 예비 배출 시에는 n+1행째의 FD의 전위의 피드백 제어는 행해지지 않는다. 그리고, n+1행째의 화소부(10)의 FD의 전위는 Vref+Vth(n)으로 리셋된다.

이 n+1행째의 예비 배출 시에도 n+1행째의 화소부(10)의 FD의 전위가 크게 변화되지만, n행째의 화소부(10)에서는 리셋 트랜지스터(13)가 온되어 있기 때문에, n행째의 화소부(10)의 FD의 전위는 고정되어 있다. 따라서, 인접 화소 간 커플링에 의한 에일리어싱이 발생하지 않는다.

다음으로, 상술한 n행째의 화소부(10)의 배출이 행해진 후, 소정의 전하 축적 기간이 경과했을 때에, 수직 드라이버(121)로부터 n행째의 화소부(10)에 대하여 선택 펄스(RW(n))가 출력된다. 그리고, 도 8에 나타내는 바와 같이, 이 선택 펄스(RW(n))에 의하여 선택 트랜지스터(14)가 온하고, 이로써 FD에 축적된 신호 전하가 출력 트랜지스터(12)에 의하여 전압 신호로 변환되어 신호 레벨로서 신호선(SL)에 출력된다.

다음으로, 수직 드라이버(121)로부터 n행째의 화소부(10)에 대하여, 리셋 레벨을 취득하기 위한 독출 리셋 펄스(RS(n))가 출력된다. 그리고, 도 9에 나타내는 바와 같이, 이 독출 리셋 펄스(RS(n))에 의하여 화소부(10)의 리셋 트랜지스터(13)가 온되고, 다시 n행째의 FD의 전위가 피드백 제어되어, n행째의 화소부(10)의 FD의 전위가 Vref+Vth(n)으로 리셋된다. 그 후, 독출 리셋 펄스(RS(n))가 오프가 되어, 이로써 리셋 트랜지스터(13)가 오프되어 리셋이 완료된 직후의 신호가 리셋 레벨로서 신호선(SL)에 출력된다.

그리고, 신호 처리 회로(123)에 있어서 신호 레벨과 리셋 레벨과의 차분이 산출되고, 이 차분을 화상 신호로서 이용한다.

본 실시형태에서는, 예비 배출 시에는 n행째의 FD의 전위는 Vref+Vth(n-1)로 리셋된다. 한편, 배출 및 독출 시에는 n행째의 FD의 전위는 Vref+Vth(n)으로 리셋된다. 즉, 예비 배출 시의 FD의 전위가, 배출 및 독출 시의 FD의 전위와는 다르다. 그러나, 예비 배출한 후의 FD의 전위는, 그 후의 배출에 의하여 재차 리셋되는 점에서, 이 전위가 달라도 실용상 문제는 없다. 한편, 배출 및 독출 시의 FD의 전위는 피드백 제어된 동일한 전위로 되어 있으며, 리셋 kTC 노이즈가 억압되어 있다. 따라서, 본 실시형태에 의하면, 고정 패턴 노이즈, 리셋 kTC 노이즈 모두 적은 화상의 취득이 가능해진다.

또한, 이 피드백 제어에 의하여 kTC 노이즈를 보다 효과적으로 억제하기 위하여, 도 5에 나타내는 바와 같이, 배출 리셋 펄스(RS)와 독출 리셋 펄스(RS)를 오프할 때, 그 펄스 신호가 서서히 하강하는(오프 상태가 됨) 테이퍼 리셋을 행하도록 해도 된다.

상기 설명에서는, n행째의 화소부의 동작을 중심으로 설명했지만, 그 외의 행에 대해서도, 상기와 마찬가지이다. 또한, 상기 제1 실시형태의 고체 촬상 소자(100)는, 소정 행에 있어서 배출을 행하고 있을 때에는 피드백 제어 회로(16)에 의한 피드백 루프가 형성되기 때문에, 그 외의 행은 피드백 제어 회로(16)에 접속되지 않는다. 즉, 피드백 제어가 행해지는 n행째의 배출과 n행째 이외의 행의 독출의 리셋은 다른 타이밍에 행해지게 된다.

다음으로, 상기 제1 실시형태의 고체 촬상 소자에 있어서의 잔상의 억제 효과에 대하여, 도 10을 참조하면서 설명한다. 또한, 여기에서는 잔상의 억제 효과의 설명을 위하여, 각 행의 배출과 독출과의 사이의 새로운 신호 전하의 축적은 없는 것으로 하고, 인접 화소 간의 커플링률을 a％로 하여 설명한다. 또, 여기에서는 n행째를 중심으로 하여 설명한다.

먼저, n행째의 배출 후의 FD의 전위는, n행째의 배출에 있어서의 피드백 제어에 의하여 Vref+Vth(n)이 된다.

한편, n+1행째의 배출 직전의 n+1행째의 FD의 전위는, n행째의 배출 후의 전위가 되므로 Vref-Vth(n)이 된다. 그리고, 이 전위 상태에 있어서 n+1행째의 배출이 행해지면, 배출 후의 n+1행째의 FD의 전위는 피드백 제어에 의하여 Vref+Vth(n+1)이 된다. 즉, n+1행째의 배출의 전후로 FD의 전위차는,

Vref+Vth(n)-{Vref+Vth(n+1)}=Vth(n)-Vth(n+1)

이 된다.

여기에서, n행째의 배출 후의 FD의 전위는, 상술한 바와 같이 Vref+Vth(n)이 되고 있지만, 이 때 n행째의 FD는 전기적으로 플로팅 상태이므로, n+1행째의 배출에 의한 인접 화소 간의 커플링의 영향에 의하여 상술한 전위차×커플링률 a％만큼 영향을 받게 된다. 따라서, n+1행째의 배출 후의 n행째의 FD의 전위는,

Vref+Vth(n)+{Vth(n)-Vth(n+1)}×a％

가 된다.

이어서, n행째의 독출이 행해지고, 상기 식의 FD의 전위에 상당하는 신호가 부가되어 독출되게 되지만, 상기 식의 항에는 출력 트랜지스터(12)의 임계값 전압(Vth)과 피드백 제어 회로(16)의 기준 전압(Vref)밖에 포함되어 있지 않다. 즉, 독출되는 신호에는 잔상의 영향에 의한 신호는 부가되지 않기 때문에, 잔상의 영향을 받지 않는다.

또한, 여기에서는 n행째의 독출 신호에 대한 잔상의 억제 효과에 대하여 설명했지만, n-1행째, n+1행째에 대해서도 동일하다.

또, 본 실시형태의 고체 촬상 소자에 있어서는, 도 10에 나타내는 바와 같이, n+1행째의 예비 배출 시에는 n행째에서는 배출이 행해지고 있기 때문에, n행째의 전하 신호는 n+1행째의 예비 배출의 영향을 받지 않고, n+1행째의 예비 배출 완료 시의 n행째의 FD의 전위를 기준 전위(Vref+Vth(n))로 할 수 있다. 또, n행째의 예비 배출 시에는 n-1행째에서는 배출이 행해지고 있기 때문에, n-1행째의 전하 신호는 n행째의 예비 배출의 영향을 받지 않고, n행째의 예비 배출 완료 시의 n-1행째의 FD의 전위를 기준 전위(Vref+Vth(n-1))로 할 수 있다. 즉, 이러한 예비 배출에 의하여, 배출 전의 각 행의 전위를 일정하게 할 수 있기 때문에, 인접 화소 커플링에 의하여 중첩되는 신호는, 인접 화소에 축적되어 있던 신호 전하량에 관계없이 일정하다.

따라서, 인접 화소 간 커플링이 있는 경우에도, 잔상뿐만 아니라 에일리어싱의 발생도 방지할 수 있다.

본 발명은, 커플링률이 높아질수록 효과가 크고, 특히 화소부(10)의 사이즈를 5μm 이하로 한 경우에는, 커플링률이 무시할 수 없을 정도로 커지기 때문에, 본 발명의 효과가 현저하다.

즉, 상기 실시형태의 고체 촬상 소자(100)에 의하면, 인접 화소 간의 용량 커플링의 영향의 억제와, 리셋 kTC 노이즈의 저감의 양쪽 모두를 실현할 수 있다.

또, 상술한 바와 같이 고체 촬상 소자에 대하여 베이어 배열 등의 컬러 필터를 마련한 경우에도, 화소부의 열에 따라 녹색 필터가 마련된 화소부의 감도가 다를 일이 없기 때문에, 적절한 컬러 밸런스의 화상 신호를 취득할 수 있다.

다음으로, 본 발명의 고체 촬상 소자의 제2 실시형태에 대하여 설명한다.

제1 실시형태의 고체 촬상 소자에 있어서는, 상술한 바와 같이 잔상의 억제 효과를 얻을 수 있지만, 한편, 각 행의 배출 시에 있어서의 인접 화소 간의 커플링의 영향에 의하여 출력 트랜지스터(12)의 임계값 전압(Vth)에 의존하는 신호가 독출 신호에 부가되게 된다. 하기 표는, 각 행에 있어서의 독출에 있어서 취득되는 신호 레벨과 리셋 레벨과 이들의 차인 화상 신호를 나타낸 것이다.

[표 1]

상기 표에 나타내는 바와 같이 최종적으로 취득되는 화상 신호에는, 인접하는 화소부(10)의 출력 트랜지스터(12)의 Vth의 차분에 커플링률을 적산한 신호가 부가되게 된다. 따라서, 출력 트랜지스터(12)의 Vth에 편차가 적으면 특별히 문제는 없지만, 출력 트랜지스터(12)의 Vth의 편차가 큰 경우나, 커플링률이 높은 경우에는, Vth의 편차에 기인하는 화상 신호의 노이즈가 문제가 된다. 예를 들면, 화소 사이즈가 작아짐으로써, 커플링률이 높아진 경우나 출력 트랜지스터(12)가 미세화되어 Vth의 편차가 커진 경우에 문제가 된다.

제2 실시형태의 고체 촬상 소자는, 상술한 바와 같은 출력 트랜지스터(12)의 Vth의 편차에 기인하는 노이즈를 캔슬할 수 있도록 구성된 것이다.

구체적으로는, 제2 실시형태의 고체 촬상 소자는, 상기 제1 실시형태의 고체 촬상 소자에 있어서의 각 행의 배출 후, 독출의 리셋 전에, 독출 예비 리셋을 추가로 행하도록 한 것이다. 또한, 본 실시형태에 있어서는, 독출 시의 리셋을 독출 리셋이라고 한다.

도 11은, 제2 실시형태의 고체 촬상 소자의 n-1행째와 n행째와 n+1행째에 있어서의 예비 배출, 배출, 독출 예비 리셋 및 독출 리셋의 타이밍의 일례를 나타내는 것이다. 또, 도 12는, n-1행째~n+1행째까지의 예비 배출, 배출, 독출 예비 리셋 및 독출 리셋 시에 있어서의 리셋 펄스(RS(n-1))~(RS(n+1)) 및 선택 펄스(RW(n-1))~(RW(n+1))의 일례를 나타내는 것이다. 또한, 도 11 및 도 12에 있어서는, 상단의 좌측에서 우측을 향하여 시간이 진행되고, 그 후, 하단의 좌측에서 우측을 향하여 시간이 진행되고 있는 것으로 한다.

도 11에 나타내는 바와 같이, 제2 실시형태의 고체 촬상 소자에 있어서는, n-1행째, n행째 및 n+1행째에 대하여, 예비 배출, 배출, 독출 예비 리셋 및 독출 리셋을 행 순서대로 행한다. 또, 이 때 제1 실시형태와 마찬가지로, n-1행째의 배출과 동시에 n행째의 예비 배출을 행하고, n행째의 배출과 동시에 n+1행째의 예비 배출을 행한다. 그리고, 추가로 n-1행째의 독출 리셋과 동시에 n행째의 독출 예비 리셋을 행하고, n행째의 독출 리셋과 동시에 n+1행째의 독출 예비 리셋을 행한다.

또, 도 11에 나타내는 바와 같이, n행째의 독출 예비 리셋 직전에 n행째의 신호 레벨을 취득하고, n+1행째의 독출 리셋 직후에 n행째의 리셋 레벨을 취득한다. 도 11에 있어서는 각 행에 있어서의 신호 레벨의 취득의 타이밍을 동그라미표로 나타내고, 리셋 레벨의 취득의 타이밍을 엑스표로 나타내고 있다. n-1행째 및 n+1행째에 대해서도, n행째와 동일한 타이밍에 신호 레벨과 리셋 레벨이 취득된다.

도 13은, 제2 실시형태의 고체 촬상 소자의 주변 회로를 포함하는 전체 구성을 나타내는 도이다. 또한, 제2 실시형태의 고체 촬상 소자는, 화소부(10)의 구성 등은 제1 실시형태의 고체 촬상 소자와 동일하며, 이하, 제1 실시형태의 고체 촬상 소자와 다른 점을 중심으로 설명한다.

제2 실시형태의 고체 촬상 소자는, 상술한 각 행에 있어서의 예비 배출, 배출, 신호 레벨 취득, 독출 예비 리셋, 독출 리셋 및 리셋 레벨 취득의 각 구동에 대응하는 리셋 펄스 및 선택 펄스를 출력하기 위한 5개의 시프트 레지스터가 마련되어 있다.

구체적으로는, 예비 배출용 시프트 레지스터(121a), 배출용 시프트 레지스터(121b), 신호 레벨 취득·독출 예비 리셋용 시프트 레지스터(121c), 독출 리셋용 시프트 레지스터(121d) 및 리셋 레벨 취득용 시프트 레지스터(121e)를 구비하고 있다. 이들 5개의 시프트 레지스터는, 제어부(122)에 있어서의 TG(타이밍 제네레이터)(122a)로부터 출력된 제어 신호에 근거하여, 각 행에 대하여 미리 설정된 타이밍에 리셋 펄스 또는 선택 펄스를 출력하는 것이다.

또한, 신호 레벨 취득과 독출 예비 리셋은, 동일한 행 선택 기간 내에 있어서 동일한 행에서 행해지는 것이므로, 이들에 관해서는 1개의 시프트 레지스터로부터의 펄스 신호에 의하여 행할 수 있지만, 이들 이외의 예비 배출, 배출, 독출 리셋 및 리셋 레벨 취득은, 동일한 행 선택 기간 내에 있어서 각각 다른 행에서 행해지기 때문에, 각 동작에 대하여 각각 시프트 레지스터가 필요하다.

또, 제2 실시형태의 고체 촬상 소자의 신호 처리 회로(123)는, 각 신호선(SL)에 대하여 제1, 제2 및 제3 CDS 회로(123a, 123b, 123c)의 3개의 CDS 회로(상관 2중 샘플링 처리 회로)를 구비하고 있다. 이 CDS 회로는 상관 2중 샘플링 처리를 행하는 것이다.

제2 실시형태의 고체 촬상 소자에 있어서는, 도 11 및 도 12에 나타내는 바와 같이, 예를 들면 n-1행째의 신호 레벨을 취득하고 나서 n-1행째의 리셋 레벨을 취득할 때까지 사이에, n행째의 신호 레벨과 n+1행째의 신호 레벨을 취득할 필요가 있으므로, 3행의 신호 레벨을 유지해 둘 필요가 있다. 따라서, 상술한 바와 같이 각 신호선(SL)에 대하여 제1, 제2 및 제3 CDS 회로(123a, 123b, 123c)를 각각 마련하고 있다. 또한, CDS 회로는, 3개에 한정하지 않고, 각 신호선(SL)에 대하여 3개 이상의 CDS 회로를 마련하도록 해도 된다.

제1, 제2 및 제3 CDS 회로(123a, 123b, 123c)는, 각 행의 신호 레벨 취득의 타이밍에 순차 전환된다. 예를 들면, n-1행째의 신호 레벨 취득 시에는 제1 CDS 회로(123a)에 의하여 신호 레벨이 취득되고, n행째의 신호 레벨 취득 시에는 제2 CDS 회로 123b에 의하여 신호 레벨이 취득되며, n+1행째의 신호 레벨 취득 시에는 제3 CDS 회로(123c)에 의하여 신호 레벨이 취득된다. 그리고, 제1 CDS 회로(123a)로부터 제3 CDS 회로(123c)까지의 전환이 3행의 신호 레벨의 취득마다 순차 반복된다.

다음으로, 제2 실시형태의 고체 촬상 소자의 상세한 동작에 대하여, 도 12 및 도 14~도 16을 참조하면서 설명한다. 또한, 각 행의 예비 배출 및 배출의 동작에 대해서는, 제1 실시형태의 고체 촬상 소자와 동일한 것이기 때문에 여기에서는 설명을 생략하고, 각 행의 배출 이후의 동작에 대하여 설명한다. 또, 여기에서는 n행째의 동작에 주목하여 설명한다.

먼저, n행째에 대하여 배출이 완료된 후, 소정의 전하 축적 기간의 경과 시점에 있어서, n행째의 신호 레벨의 취득이 행해진다. n행째의 신호 레벨의 취득 시에는, 신호 레벨 취득·독출 예비 리셋용 시프트 레지스터(121c)로부터 n행째에 대하여 선택 펄스(RW(n))가 출력된다. 그리고, 이 선택 펄스(RW(n))에 의하여 화소부(10)의 선택 트랜지스터(14)가 온하고, 이로써 FD에 축적된 신호 전하가 출력 트랜지스터(12)에 의하여 전압 신호로 변환되어 신호 레벨로서 신호선(SL)에 출력된다.

다음으로, n-1행째의 독출 리셋과 동시에 n행째의 독출 예비 리셋이 행해진다. n-1행째의 독출 리셋 시에는, 독출 리셋용 시프트 레지스터(121d)로부터 n-1행째에 대하여, 독출 리셋을 위한 리셋 펄스(RS(n-1))가 출력된다. 그리고, 도 14에 나타내는 바와 같이, 이 리셋 펄스(RS(n-1))에 의하여 n-1행째의 리셋 트랜지스터(13)가 온되고, FD의 전위가 리셋되어 배출이 행해진다. 이 때 선택 펄스(RW(n-1))도 출력되어, n-1행째의 선택 트랜지스터(14)가 온된다. 이로써, n-1행째의 화소부(10)에 대하여 피드백 루프가 완성되고, FD의 전위가 Vref+Vth(n-1)로 리셋된다.

또한, 도 12에 나타내는 바와 같이, 독출 리셋 시에는, 리셋 펄스(RS(n-1))보다 후에 선택 펄스(RW(n-1))가 하강한다. 즉, 리셋 트랜지스터(13)보다 후에 선택 트랜지스터(14)를 오프하도록 하고 있다. 이것은 선택 트랜지스터(14)가 먼저 오프하면, 피드백 루프가 성립하지 않게 되어 FD의 리셋 레벨이 변동되어 버릴 가능성이 있기 때문이다.

한편, n행째의 독출 예비 리셋에 주목하면, 독출 예비 리셋용 시프트 레지스터(121c)로부터 n행째에 대하여, 독출 예비 리셋을 위한 독출 예비 리셋 펄스(RS(n))가 출력된다. 그리고, 도 14에 나타내는 바와 같이, 이 독출 예비 리셋 펄스(RS(n))에 의하여 n행째의 리셋 트랜지스터(13)가 온되어, FD의 전위가 리셋되어 독출 예비 리셋이 행해진다. 단, 이 때에는 n-1행째의 화소부(10)에 대하여 피드백 루프가 성립하고 있기 때문에, 선택 펄스(RW(n))는 출력되지 않고, 선택 트랜지스터(14)는 온되지 않는다. 따라서, n행째의 화소부(10)의 FD의 전위는, 리셋 드레인선(RL)의 전위인 Vref+Vth(n-1)로 리셋된다.

다음으로, n+1행째의 독출 예비 리셋과 동시에 n행째의 독출 리셋이 행해진다. n행째의 독출 리셋 시에는, 상술한 n-1행째의 독출 리셋과 마찬가지로, 도 15에 나타내는 바와 같이, n행째의 리셋 트랜지스터(13)와, 선택 트랜지스터(14)가 온된다. 이로써, n행째의 화소부(10)에 대하여 피드백 루프가 완성되고, FD의 전위가 Vref+Vth(n)으로 리셋된다.

한편, n+1행째의 독출 예비 리셋 시에는, 상술한 n행째의 독출 예비 리셋과 마찬가지로, n+1행째의 리셋 트랜지스터가 온되고, 선택 트랜지스터(14)는 온되지 않는다.

여기에서, n+1행째의 독출 예비 리셋 시에는 n+1행째의 화소부(10)의 FD의 전위가 변화한다. 그러나, n행째의 화소부(10)에서는 리셋 트랜지스터(13)가 온되어 있기 때문에, n행째의 화소부(10)의 FD의 전위는 고정되어 있다. 따라서, n행째의 화소부(10)의 FD는 n+1행째의 화소부(10)의 FD의 전위 변화의 영향을 받지 않는다.

다음으로, n행째의 리셋 레벨이 취득되지만, 이 리셋 레벨의 취득은, n+1행째의 독출 리셋 후에 행해진다. 이러한 타이밍에 리셋 레벨을 취득하는 것은, n행째의 신호 레벨로부터 리셋 레벨을 감산하여 화상 신호를 취득한 경우에, 출력 트랜지스터(12)의 Vth의 편차의 영향을 제로로 하기 위해서이지만, 자세한 것은 후에 설명한다.

n+1행째의 독출 리셋 시에는, 상술한 n-1행째 및 n행째의 독출 리셋과 마찬가지로, 도 16에 나타내는 바와 같이, n+1행째의 리셋 트랜지스터(13)와, 선택 트랜지스터(14)가 온된다. 이로써, n+1행째에 대하여 피드백 루프가 완성되고, FD의 전위가 Vref+Vth(n+1)로 리셋된다.

그리고, n+1행째의 독출 리셋 후, 리셋 레벨의 취득 시에는, 리셋 레벨 취득용 시프트 레지스터(121e)로부터 선택 펄스(RW(n))가 출력되어, 이로써 n행째의 선택 트랜지스터(14)만이 온된다. 이로써 n행째의 화소부(10)의 FD의 전위가 리셋 레벨로서 신호선(SL)에 출력된다.

그리고, 신호 처리 회로(123)의 CDS 회로에 있어서 신호 레벨과 리셋 레벨과의 차분이 산출되고, 이 차분이 화상 신호로서 취득된다.

다음으로, 상술한 바와 같이 n-1행째~n+1행째의 화소부(10)를 동작시킨 경우에 있어서의 출력 트랜지스터(12)의 Vth의 편차의 억제 효과에 대하여, 도 17을 참조하면서 설명한다. 또한, 여기에서는 Vth의 편차의 억제 효과의 설명을 위하여, 각 행의 배출과 독출의 사이의 새로운 신호 전하의 축적은 없는 것으로 하고, 인접 화소 간의 커플링률을 a％로 하여 설명한다. 또, 여기에서는 n행째를 중심으로 하여 설명한다.

먼저, n행째의 배출 후의 FD의 전위는, 제1 실시형태에서 설명한 바와 같이, n+1행째의 배출에 의한 n+1행째의 FD의 전위 변화의 영향에 의하여,

Vref+Vth(n)+{Vth(n)-Vth(n+1)}×a％

가 된다.

그리고, n행째의 배출 후, 소정의 전하 축적 기간의 경과 시점에 있어서 n행째의 신호 레벨이 취득되지만, 여기에서는 신호 전하의 축적은 없는 것으로 가정하고 있기 때문에, 상기의 n행째의 배출 후의 FD의 전위에 상당하는 신호가 신호 레벨로서 취득된다.

n행째의 신호 레벨의 취득 후, n행째의 독출 예비 리셋이 행해지지만, 이 때 n-1행째의 독출 리셋도 동시에 행해지므로, 독출 예비 리셋 후의 n행째의 FD의 전위는, 도 14에 나타내는 바와 같이 Vref+Vth(n-1)이 된다.

다음으로, n행째의 독출 리셋이 행해지고, n행째의 FD의 전위는, 도 15에 나타내는 바와 같이 Vref+Vth(n)이 된다. 그리고, n행째의 독출 리셋 후로서 n행째의 리셋 레벨의 취득 전에, n+1행째의 독출 리셋이 행해진다. n+1행째의 독출 리셋 직전의 FD의 전위는, 도 15에 나타내는 바와 같이 n행째의 독출 리셋의 피드백 제어에 의하여 Vref+Vth(n)으로 되어 있다. 한편, n+1행째의 독출 리셋 직후의 FD의 전위는, 도 16에 나타내는 바와 같이 Vref+Vth(n+1)이 된다.

그리고, n+1행째의 독출 리셋이 행해질 때, n행째의 FD는 전기적으로 플로팅 상태이므로, n행째의 FD의 전위는, n+1행째의 독출 리셋에 의한 인접 화소 간의 커플링의 영향에 의하여, n+1행째의 독출 리셋의 전후의 전위차×커플링률 a％만큼 영향을 받게 된다. 따라서, n+1행째의 독출 리셋 후의 n행째의 FD의 전위는, 도 16에 나타내는 바와 같이,

Vref+Vth(n)+{Vref+Vth(n)-{Vref+Vth(n+1)}}×a％=Vref+Vth(n)+{Vth(n)-Vth(n+1)}×a％

가 된다.

그리고, n+1행째의 독출 리셋 후, 상기 식의 FD의 전위에 상당하는 신호가 리셋 레벨로서 독출되고, 신호 레벨로부터 리셋 레벨이 감산되어 화상 신호가 취득되지만, 본 실시형태에 의하면, 도 17에 나타내는 바와 같이 신호 레벨과 리셋 레벨 모두,

Vref+Vth(n)+{Vth(n)-Vth(n+1)}×a％

가 되므로, 화상 신호로서는 제로가 취득되게 된다.

하기 표는, 각 행에 있어서 취득되는 신호 레벨과 리셋 레벨과 이들의 차인 화상 신호를 나타낸 것이다.

[표 2]

상기 표에 나타내는 바와 같이, 모든 행의 화상 신호를 제로로 할 수 있다.

본 실시형태에 의하면, n행째의 독출 예비 리셋 전에 신호 레벨을 취득해 두고, n행째의 독출 리셋과 동시에 n+1행째의 독출 예비 리셋을 행함으로써 n+1행째의 FD의 전위를 Vref+Vth(n)으로 하고, 그 후, n+1행째의 독출 리셋에 의하여 FD의 전위를 Vref+Vth(n+1)로 한 후에, n행째의 리셋 레벨을 취득하도록 했으므로, 신호 레벨과 리셋 레벨을 동일한 크기로 할 수 있으며, 즉, 화상 신호에 대한 출력 트랜지스터(12)의 Vth의 편차의 영향을 캔슬할 수 있다.

또, 상기 제1 및 제2 실시형태의 고체 촬상 소자(100)에 있어서는, 각 화소부(10)의 독출 회로를 화소부 열 방향에 대하여 주기성을 갖는 패턴으로 레이아웃하도록 해도 된다.

예를 들면, 화소부의 독출 회로를 거울상 관계로 레이아웃한 경우, 독출 회로는 열 방향에 대하여 2행 주기의 패턴으로 레이아웃되게 되며, 인접하는 화소 간의 커플링 용량도 2행 주기가 된다.

즉, 도 18에 나타내는 모식도와 같이, 예를 들면 n행째(홀수행)와 n+1행째(짝수행)의 화소부(10) 간의 용량 커플링이 상대적으로 커지고, n+1행째(짝수행)와 n+2행째(홀수행)의 화소부(10) 간의 용량 커플링이 상대적으로 작아진다. 또, n+2행째(홀수행)와 n+3행째(짝수행)의 화소부(10) 간의 용량 커플링이 상대적으로 커진다.

이러한 구성에 있어서, 상술한 예비 배출을 행하지 않고, 종래와 같이 배출만을 행하는 경우의 FD의 전위 변화를 나타낸 것이 도 19이다. 모든 화소에 균일한 광이 입사하는 조건으로 촬상을 행한 경우의 구동과 FD 전위의 시간 변화를 나타내고 있다. 도 19에서 실선은 용량 커플링이 전혀 없는 경우의 이상적인 전위 변화를 나타내고, 점선이 실제의 전위 변화를 나타내고 있다. 도 18에 나타내는 용량 커플링의 크기에 따라, 도 19에 나타내는 바와 같이, n+1행째의 배출이 n행째의 화소부(10, 200)의 FD의 전위에 미치는 영향과 n+3행째의 배출이 n+2행째의 화소부(10, 200)의 FD의 전위에 미치는 영향은 크지만, n+2행째의 배출이 n+1행째의 화소부(10, 200)의 FD의 전위에 미치는 영향은 작아진다. 그 결과, 짝수행인 n+1행째 및 n+3행째는 용량 커플링이 없는 경우와 대략 동일한 출력이 얻어지는 것에 반하여, 홀수행인 n행째 및 n+2행째는 용량 커플링이 없는 경우와는 크게 다른 출력이 된다. 즉, n행째~n+3행째까지의 화소부(10, 200)에 대하여 균일한 광이 입사했다고 하더라도, 홀수행의 화소부(10, 200)와 짝수행의 화소부(10, 200)에서 독출되는 전하 신호의 크기가 달라, 독출된 화상 상에 1행 간격의 횡선이 발생하게 된다.

이에 대하여, 상기 실시형태의 고체 촬상 소자에 있어서 설명한 바와 같은 타이밍에 예비 배출을 행하도록 하면, 상술한 용량 커플링의 영향을 억제할 수 있기 때문에, 횡선의 발생을 방지할 수 있다.

또, 화소부(10)의 독출 회로는, 2행 주기에 한정하지 않고, 예를 들면 3행 주기나 4행 주기의 패턴으로 레이아웃하도록 해도 된다. 요컨대, 열 방향으로 인접하는 화소 간에 형성되는 용량 커플링이, 열 방향에 대하여 주기적으로 변화하는 패턴이면 어떠한 주기 구조로 레이아웃해도 되고, 이와 같이 레이아웃된 경우, 본 발명의 효과가 현저해진다.

또, 상기 제1 및 제2 실시형태의 고체 촬상 소자(100)에 있어서는, 리셋 트랜지스터(13), 출력 트랜지스터(12) 및 선택 트랜지스터(14)를 n채널 MOS 트랜지스터로 구성하고, 화소 전극(104)에 의하여 정공을 포집하도록 했지만, 이에 한정하지 않고, 리셋 트랜지스터(13), 출력 트랜지스터(12) 및 선택 트랜지스터(14)를 p채널 MOS 트랜지스터로 구성하도록 하여, 화소 전극(104)으로 전자를 포집하고, 그 전자의 양에 따른 전하 신호를, p채널 MOS 트랜지스터로 구성된 신호 독출 회로(116)로 독출하도록 해도 된다.

상기 제1 및 제2 실시형태와 같이 화소 전극(104)으로 정공을 포집하고, 이를 n채널 MOS 트랜지스터로 구성된 신호 독출 회로(116)로 독출하는 구성으로 하거나, 혹은 상술한 바와 같이 화소 전극(104)으로 전자를 포집하고, 이를 p채널 MOS 트랜지스터로 구성된 신호 독출 회로(116)로 독출하는 구성으로 한 경우, 화소 전극에 의하여 전자를 포집하고, 이를 n채널 MOS 트랜지스터로 구성된 신호 독출 회로에 의하여 독출하는 구성으로 한 경우와 비교하면, FD의 전압 진폭이 크다. 이로 인하여, 예비 배출을 행하지 않는 경우의 배출 시의 FD의 전위 변화가 크기 때문에, 용량 커플링이 인접 화소의 FD의 신호 전하에 주는 영향도 크므로, 상술한 예비 배출의 효과를 보다 현저하게 얻을 수 있다.

단, 이러한 구성의 경우, FD의 전위가 과도하게 상승하여 회로가 파괴될 가능성이 있기 때문에, 제1 및 제2 실시형태의 화소부(10)의 FD에 대하여, 도 20에 나타내는 바와 같이 보호 회로(17)를 마련한 구성으로 해도 된다. 독출 회로(116)의 구성 부품이 많아지기 때문에, 커플링률이 커지지만, 본 실시형태에 의하면 커플링률에 의한 화질의 저하를 억제할 수 있기 때문에 문제없다.

또, 상술한 실시형태의 고체 촬상 소자는, 다양한 촬상 장치에 이용할 수 있다. 촬상 장치로서는, 예를 들면 디지털 카메라, 디지털 비디오 카메라, 전자 내시경, 카메라 기능이 있는 휴대전화 등이 있다.

Claims (19)

1. 입사광의 광량에 따른 신호 전하를 발생하는 광전 변환부와, 상기 광전 변환부에 있어서 발생한 신호 전하를 축적하는 축전부와, 상기 축전부에 축적된 신호 전하에 따른 전압을 출력하는 출력 회로를 포함하고, 상기 광전 변환부와 상기 축전부와 상기 출력 회로의 입력 노드가 전기적으로 접속된 화소부가 2차원 형상으로 복수 배열되며,
   상기 축전부에 축적된 신호 전하를 배출하고, 상기 배출 후, 전하 축적 기간 경과 시에 있어서 상기 축전부에 축적된 신호 전하를 취득하며, 또한 상기 신호 전하의 취득 후에 상기 축전부를 리셋하여 상기 축전부의 리셋 레벨을 취득하는 전하 축적 독출 동작을 행 순서대로 행하는 것이고,
   각 행의 상기 배출 전에, 상기 축전부로부터 예비적인 전하의 배출을 행하는 예비 배출을 행하며, 또한 n행째(n은 자연수)의 상기 배출과 n+1행째의 상기 예비 배출을 동시에 행하는 것이고,
   상기 화소부의 열마다, 상기 축전부가 기준 전위가 되도록 피드백 제어를 행하는 피드백 제어 회로가 마련되어, 상기 배출 시에 상기 피드백 제어를 행하는 것인 것을 특징으로 하는 고체 촬상 소자.
2. 청구항 1에 있어서,
   상기 리셋 시에 상기 피드백 제어를 행하는 것인 고체 촬상 소자.
3. 청구항 1 또는 청구항 2에 있어서,
   상기 화소부가, 상기 출력 회로와, 상기 신호 전하 및 리셋 레벨이 출력되는 신호선과의 사이에 접속된 행 선택 회로를 구비한 것이며,
   상기 행 선택 회로가, 상기 배출 시에는 도통하고, 상기 예비 배출 시에는 비도통이 되는 것인 고체 촬상 소자.
4. 청구항 1 또는 청구항 2에 있어서,
   상기 n행째의 상기 배출과 상기 n행째 이외의 행의 상기 리셋이 다른 타이밍에 행해지는 것인 고체 촬상 소자.
5. 청구항 1 또는 청구항 2에 있어서,
   상기 피드백 제어 회로가, 기준 전압을 공급하는 전압원과, 상기 전압원이 접속된 반전 증폭기를 구비한 것인 고체 촬상 소자.
6. 청구항 1에 있어서,
   각 행에 대하여, 상기 배출 후로서 상기 리셋 전에, 상기 축전부로부터 예비적인 전하의 배출을 행하는 독출 예비 리셋을 행하는 것인 고체 촬상 소자.
7. 청구항 6에 있어서,
   n행째의 상기 리셋과 n+1행째의 상기 독출 예비 리셋을 동시에 행하는 것인 고체 촬상 소자.
8. 청구항 6 또는 청구항 7에 있어서,
   상기 화소부가, 상기 출력 회로와, 상기 신호 전하 및 리셋 레벨이 출력되는 신호선과의 사이에 접속된 행 선택 회로를 구비한 것이며,
   상기 행 선택 회로가, 상기 리셋 시에는 도통하고, 상기 독출 예비 리셋 시에는 비도통이 되는 것인 고체 촬상 소자.
9. 청구항 6 또는 청구항 7에 있어서,
   n행째의 상기 독출 예비 리셋 전에 상기 신호 전하를 취득하고, n+1행째의 상기 리셋 후에 n행째의 상기 리셋 레벨을 취득하는 것인 고체 촬상 소자.
10. 청구항 6 또는 청구항 7에 있어서,
    n+1행째의 상기 배출 및 상기 리셋 시에, n행째의 상기 축전부가 전기적으로 부상한 플로팅 상태인 고체 촬상 소자.
11. 청구항 6 또는 청구항 7에 있어서,
    상기 예비 배출을 행하기 위한 펄스 신호를 출력하는 예비 리셋용 시프트 레지스터와,
    상기 배출을 행하기 위한 펄스 신호를 출력하는 배출용 시프트 레지스터와,
    상기 신호 전하의 취득 및 상기 독출 예비 리셋을 행하기 위한 펄스 신호를 출력하는 신호 레벨 취득·독출 예비 배출용 시프트 레지스터와,
    상기 리셋을 행하기 위한 펄스 신호를 출력하는 독출 리셋용 시프트 레지스터와,
    상기 리셋 레벨의 취득을 위한 펄스 신호를 출력하는 리셋 레벨 취득용 시프트 레지스터를 구비한 고체 촬상 소자.
12. 청구항 6 또는 청구항 7에 있어서,
    상기 신호 전하 및 리셋 레벨이 출력되는 각 신호선에 대하여, 각각 적어도 3개의 상관 2중 샘플링 처리 회로가 마련되어 있는 고체 촬상 소자.
13. 청구항 1에 있어서,
    상기 화소부가, 화소 단위로 구획된 제1 전극과 상기 광전 변환부를 사이에 두고 상기 제1 전극에 대향하여 마련된 제2 전극을 구비하고,
    상기 제2 전극이, 모든 상기 화소부에 대하여 공통의 전극인 것을 특징으로 하는 고체 촬상 소자.
14. 청구항 1에 있어서,
    상기 광전 변환부가, 유기 광전 변환막을 포함하는 것인 것을 특징으로 하는 고체 촬상 소자.
15. 청구항 14에 있어서,
    상기 유기 광전 변환막이, 모든 상기 화소부에 대하여 공통된 것인 것을 특징으로 하는 고체 촬상 소자.
16. 청구항 1에 있어서,
    상기 광전 변환부로부터의 신호 전하가 정공인 것을 특징으로 하는 고체 촬상 소자.
17. 청구항 1에 있어서,
    상기 광전 변환부로부터의 신호 전하가 전자인 것을 특징으로 하는 고체 촬상 소자.
18. 청구항 1에 있어서,
    상기 축전부에 보호 회로가 마련되어 있는 것을 특징으로 하는 고체 촬상 소자.
19. 촬상 장치로서, 상기 촬상 장치는 청구항 1에 기재된 고체 촬상 소자를 구비한 것을 특징으로 하는 촬상 장치.

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