JP6134979B2 - 固体撮像素子および撮像装置 - Google Patents

Description

本発明は、光の照射を受けて電荷を発生する光電変換部を備えた固体撮像素子およびその固体撮像素子を備えた撮像装置に関するものである。

近年、固体撮像素子の高感度化、画素微細化に対応するために、シリコン基板の上方に一対の電極とこれらで挟まれた光電変換層を含む光電変換部を設け、この光電変換層で発生した電荷を上記一対の電極の一方からシリコン基板に移動させて蓄積し、この蓄積電荷に応じた信号を、シリコン基板に形成した信号読出し回路で読み出す光電変換層積層型の固体撮像素子が注目されている。

このような固体撮像素子として、たとえば特許文献１には、図２１に示すように、光電変換部２０１と、光電変換部２０１において発生した電荷を蓄積するフローティングディフュージョンＦＤ（以下、単にＦＤという）と、ＦＤに蓄積された電荷に対応した電圧を出力する出力トランジスタ２０２と、ＦＤに蓄積された電荷をリセットするリセットトランジスタ２０３と、出力トランジスタ２０２から出力された信号を信号線に選択的に出力する選択トランジスタ２０４とを備えた画素部２００が２次元状に多数配列された固体撮像素子が提案されている。この固体撮像素子は、ＦＤと光電変換部２０１との間にトランジスタが設けられていない、いわゆる３トランジスタの構成の回路であり、ＦＤと光電変換部２０１とが電気的に直接接続されたものである。

ここで、上述したような固体撮像素子においては、画素部２００の各行についてそれぞれ排出および電荷信号の読み出し動作が順次行われる。図２２は、ｎ行目〜ｎ＋２行目の画素部２００の排出および電荷信号の読み出し動作のタイミングを示すものである。

図２２に示すように、蓄積期間の開始時には、まず、不要電荷の排出が行われる。排出は、リセットパルスＲＳによって画素部２００のリセットトランジスタ２０３がオンされ、ＦＤに蓄積された電荷がリセットされることで行われる。

リセットトランジスタ２０３がオフされ、排出が完了するとこの時点からＦＤへの電荷の蓄積が開始する。そして、所定の電荷蓄積期間が経過した際に、画素部２００に選択パルスＲＷが出力され、この選択パルスＲＷによって選択トランジスタ２０４がオンし、これによりＦＤに蓄積された信号電荷が出力トランジスタ２０２によって電圧信号に変換され、蓄積信号として信号線に出力される。その後、リセットトランジスタ２０３をオンすることで、ＦＤがリセットされ、リセットされた後のＦＤの電位がリセット信号として信号線に出力される。蓄積信号とリセット信号との差分を画像信号として用いることで、固定パターンノイズの少ない画像の取得が可能となる。

上述したような画素部２００の行毎の排出および電荷信号の読み出し動作が、画素部２００の列方向に順次走査されて行われることによって１フレームの画像信号が取得される。

特開２０１１−５４７４６号公報 国際公開第２０１２／１３７４４５号

ここで、上述したような固体撮像素子においては、図２１に示すように、画素部の配線や基板の不純物領域などの寄生容量に起因して、異なる行の隣接する画素部２００間において容量カップリングが発生してしまう。特に、画素部の微細化が進むと、画素部本来の容量が小さくなるのに加えて、レイアウトの制限も厳しくなるため、容量カップリングの影響が必然的に大きくなってしまう。

特に、上述した３トランジスタの構成では、画素ごとにＦＤが必要なこと、ＦＤと光電変換部２０１との間にトランジスタが設けられておらず電気的に直接つながっていることから、隣接する画素部２００のＦＤ間の容量カップリングの影響が大きくなりやすい。この影響について説明する。

図２３は図２１に示す固体撮像素子において、全ての画素に均一な光が入射する条件で撮像を行った場合の駆動とＦＤ電位の時間変化を示している。実線は容量カップリングが一切ない場合の理想的なＦＤ電位を表し、破線は容量カップリングの影響を受けた場合のＦＤの電位変化を表す。隣接画素のＦＤ電位の変化に伴い、着目画素のＦＤ電位が変化してしまうのが、容量カップリングの影響がある場合の特徴である。

各行は図中の排出の時点でそれまでＦＤに蓄積していた電荷を排出し、読み出しの時点で排出から読み出しまでの蓄積期間にＦＤに蓄積した信号電荷を読み出す。ここで、ｎ＋１行目に注目すると、時刻ｔ１において信号の読み出しが完了し、ＦＤの電位が基準電位になる。その後、時刻ｔ２において排出を行い、ＦＤの電位を基準電位にした上で、蓄積を開始する。そして時刻ｔ５において読み出しを行い、時刻ｔ２から時刻ｔ５の間にＦＤに蓄積した信号電荷に応じた信号を出力する。

一方、ｎ行目に注目すると、時刻ｔ２より前の時刻ｔ３において排出を行い、蓄積を開始する。そして、時刻ｔ２より後の時刻ｔ４において読み出しを行う。すなわち、ｎ行目の蓄積期間中（ｔ３〜ｔ４の間）にｎ＋１行目の排出を行うことになる。

ここでｎ行目とｎ＋1行目の間の容量カップリングが大きい場合、時刻ｔ２におけるｎ＋１行目のＦＤ電位の大きな変化に伴い、ｎ行目のＦＤ電位も変化してしまう。容量カップリングがない場合には時刻ｔ３から時刻ｔ４まで単調にＦＤ電位が変化するのに対し、容量カップリングが大きい場合、時刻ｔ３から時刻ｔ２まで単調にＦＤ電位が変化した後、時刻ｔ２において電位が一旦下がり、時刻ｔ４までその電位から信号電荷の蓄積によってＦＤ電位が上昇することになる。このため、時刻ｔ４においてｎ行目の信号を読み出す際に、実線で示した本来の信号レベルに比べて、点線で示すような本来の信号レベルよりも低い信号レベルになってしまう。

このような信号レベルの異常は、読み出す信号に比べて排出する際の電位変化が大きいほどに目立ちやすい。このため、固体撮像素子に入射する光が大きく、フレーム期間に比べて蓄積期間が短いほどこの影響が顕著になる。この結果、信号量が小さい場合のＳ／Ｎの低下や、露光期間に対する信号の直線性（リニアリティ）の低下などの問題を引き起こす。

また、たとえば上述した固体撮像素子において、ベイヤー配列のカラーフィルタが設けられている場合には、画素部２００の列方向について、赤フィルタ（Ｒ）と緑フィルタ（Ｇ）とが交互に配列された画素部の列と、青フィルタ（Ｂ）と緑フィルタ（Ｇ）とが交互に配列された画素部の列とが存在することになる。

このような固体撮像素子に対して、Ｒ光とＧ光とを含むＹ光が照射された場合、緑フィルタが設けられた画素部２００が、赤フィルタが設けられた画素部２００と同じ列にある場合には、図２４の上段に示すように、赤フィルタが設けられた画素部２００の排出によって、緑フィルタが設けられた画素部２００のＦＤの電位が減少し、その電荷信号Ｇ１の大きさが小さくなることになる。

一方、緑フィルタが設けられた画素部２００が、青フィルタが設けられた画素部２００と同じ列にある場合には、図２４の下段に示すように、青フィルタが設けられた画素部２００には光が入射せず、そのＦＤの電位も変化しないため、青フィルタが設けられた画素部２００の排出によって、緑フィルタが設けられた画素部２００のＦＤの電位が影響を受けることはなく、上記電荷信号Ｇ１よりも大きい電荷信号Ｇ２が取得される。

すなわち、画素部２００の列によって緑フィルタが設けられた画素部２００の感度が異なるためカラーバランスが本来とは異なるものとなり、適切な画像信号を取得することができない。

また、たとえば上述した固体撮像素子においては容量カップリングに起因して残像が発生する。この影響を図２５を用いて説明する。

まず、各行の排出前までに１００００個の電子がＦＤに蓄積されており、隣接する行のカップリング率が１％の場合について説明する。なお、カップリング率とは、隣接する画素部２００のＦＤ間の電位変化の影響度のことである。例えば、カップリング率１％の場合、隣接画素の信号が変化した際に、その１％だけ信号が変化することを表している。カップリング率は寄生容量とＦＤの蓄積容量との比で決まり、画素部２００のサイズが小さくなるほどレイアウトの自由度が下がり、カップリング率が高くなり易いことになる。

まず、ｎ行目の排出によってｎ行目のＦＤに蓄積された１００００個の電子は０個になる。しかしながら、次いで実行されるｎ＋１行目のＦＤの排出により、ｎ行目のＦＤは容量カップリングの影響を受けて、ｎ＋１行目のＦＤに蓄積されている１００００個の電子が０個になるのに伴い、（０−１００００）個の電子の１％の電子数に相当する電位となる。すなわち、ｎ行目のＦＤは−１００個の電子に相当する電位となる。そして、このあとｎ行目の読み出しが行われるため、ｎ行目からは−１００個の電子に相当する黒沈み残像が発生する。ｎ＋１行目についても同様に−１００個の電子に相当する黒沈み残像が発生する。このように、隣接画素行間の容量カップリングに起因して蓄積電荷量×（−カップリング率）の残像が発生する。カップリング率が高いほど残像が顕著に大きくなる。

そこで、上述したような隣接画素行間の容量カップリングの影響を抑制するため、たとえば特許文献２においては、ｎ＋１行目の画素部のＦＤをリセットして基準電位とする際に、ｎ行目の画素部のＦＤの電位を固定する方法が提案されている。

一方、上述した３トランジスタの固体撮像素子においては、排出および信号読出しのリセットの際に発生するリセットｋＴＣノイズがキャンセルできないため問題となる。この問題に対して特許文献２においては、フィードバックリセットを行い、リセットｋＴＣノイズを低減することが開示されている。

しかしながら、特許文献２には残像の抑制とリセットｋＴＣノイズの低減を両立する構成については記載されていない。

本発明は、上記の事情に鑑み、隣接する画素行間に形成される容量カップリングの影響による残像を十分に抑制することができ、かつリセットｋＴＣノイズが低減された適切な画像信号を取得することができる固体撮像素子およびその固体撮像素子を備えた撮像装置を提供することを目的とする。

本発明の固体撮像素子は、入射光の光量に応じた信号電荷を発生する光電変換部と、光電変換部において発生した信号電荷を蓄積する蓄積部と、蓄積部に蓄積された信号電荷に応じた電圧を出力する出力回路とを含み、光電変換部と蓄電部と出力回路の入力ノードとが電気的に接続された画素部が二次元状に複数配列され、蓄積部に蓄積された信号電荷を排出し、その排出後、電荷蓄積期間経過時において蓄電部に蓄積された信号電荷を取得し、かつ信号電荷の取得後に蓄電部をリセットして蓄電部のリセットレベルを取得する電荷蓄積読出動作を行順次に行うものであり、各行の排出の前に、蓄電部から予備的な電荷の排出を行う予備排出を行い、かつｎ行目（ｎは自然数）の排出とｎ＋１行目の予備排出とを同時に行うものであり、画素部の列毎に、蓄電部が基準電位となるようにフィードバック制御を行うフィードバック制御回路が設けられ、排出およびリセットの際にフィードバック制御を行うものであることを特徴とする。

また、上記本発明の固体撮像素子においては、リセットの際にフィードバック制御を行うようにできる。

また、画素部を、出力回路と、信号電荷およびリセットレベルが出力される信号線との間に接続された行選択回路を備えたものとし、その行選択回路を、排出の際には導通し、予備排出の際には非導通となるようにできる。

また、ｎ行目の排出とｎ行目以外の行のリセットとを異なるタイミングで行うようにできる。

また、フィードバック制御回路を、基準電圧を供給する電圧源と、電圧源が接続された反転増幅器とを備えたものとできる。

また、各行について、排出後であってリセットの前に、蓄電部から予備的な電荷の排出を行う読み出し予備リセットを行うようにできる。

また、ｎ行目のリセットとｎ＋１行目の読み出し予備リセットとを同時に行うようにできる。

また、行選択回路を、リセットの際には導通させ、読み出し予備リセットの際には非導通とさせることができる。

また、ｎ行目の読み出し予備リセットの前に信号電荷を取得し、ｎ＋１行目の上記リセットの後にｎ行目のリセットレベルを取得するものとできる。

また、ｎ＋１行目の排出およびリセットの際に、ｎ行目の蓄積部を電気的に浮いたフローティング状態にすることができる。

また、予備排出を行うためのパルス信号を出力する予備排出用シフトレジスタと、排出を行うためのパルス信号を出力する排出用シフトレジスタと、信号電荷の取得および読み出し予備リセットを行うためのパルス信号を出力する信号レベル取得・読み出し予備排出用シフトレジスタと、上記リセットを行うためのパルス信号を出力する読み出しリセット用シフトレジスタと、リセットレベルの取得を行うためのパルス信号を出力するリセットレベル取得用シフトレジスタとを設けることができる。

また、信号電荷およびリセットレベルが出力される各信号線に対して、それぞれ少なくとも３つの相関二重サンプリング処理回路を設けることができる。

また、画素部を、画素単位で区画された第１の電極と光電変換部を挟んで画素電極に対向して設けられた第２の電極とを備えたものとし、第２の電極を、全ての画素部について共通の電極とすることができる。

また、光電変換部を、有機光電変換膜を含むものとできる。

また、有機光電変換膜を、全ての画素部について共通なものとできる。

また、光電変換部からの信号電荷を正孔とすることができる。

また、光電変換部からの信号電荷を電子とすることができる。

また、蓄電部に保護回路を設けることができる。

本発明の撮像装置は、上記本発明の固体撮像素子を備えたことを特徴とするものである。

本発明の固体撮像素子および撮像装置によれば、各行の画素部の蓄電部の排出の前に、蓄電部から予備的な電荷の排出を行う予備排出を行い、かつｎ行目の排出とｎ＋１行目の予備排出とを同時に行うようにしたので、図２１で説明したようにｎ行目とｎ＋１行目との間の容量カップリングが比較的大きい場合においても、ｎ行目のＦＤの電位に対するｎ＋１行目の予備排出の影響を小さくすることができ、適切な画像信号を取得することができる。なお、その理由については、後で詳述する。

また、排出およびリセットレベルを取得するためのリセットの際、画素部の列毎に設けたフィードバック制御回路を用いて蓄電部が基準電位となるようにフィードバック制御を行うようにしたので、リセットｋＴＣノイズを低減してＳ／Ｎの高い画像信号を取得することができる。

すなわち、本発明の固体撮像素子および撮像装置は、隣接画素間の容量カップリングの影響の抑制と、リセットｋＴＣノイズの低減との両方を実現できるものである。

本発明の固体撮像素子の第１および第２実施形態を構成する画素部を示す図 本発明の固体撮像素子の第１および第２実施形態の断面模式図 本発明の固体撮像素子の第１の実施形態の全体構成を示す図 本発明の固体撮像素子の第１の実施形態における予備排出、排出および電荷信号の読み出しのタイミングの一例を示す図 予備排出、排出および読み出しの際におけるリセットパルスＲＳ（ｎ−１）〜ＲＳ（ｎ＋１）および選択パルスＲＷ（ｎ−１）〜ＲＷ（ｎ＋１）を示す図 ｎ行目の予備排出と同時にｎ−１行目の排出を行う際における各画素部のリセットトランジスタと選択トランジスタの状態を示す図 ｎ行目の排出と同時にｎ＋１行目の予備排出を行う際における各画素部のリセットトランジスタと選択トランジスタの状態を示す図 ｎ行目の信号レベルを取得する際における各画素部のリセットトランジスタと選択トランジスタの状態を示す図 ｎ行目の読み出しリセットを行う際における各画素部のリセットトランジスタと選択トランジスタの状態を示す図 本発明の固体撮像素子の第１の実施形態における残像の影響を説明するための図 本発明の固体撮像素子の第２の実施形態におけるｎ−１行目とｎ行目とｎ＋１行目の予備排出、排出、読み出し予備リセットおよび読み出しリセットのタイミングの一例を示す図 本発明の固体撮像素子の第２の実施形態におけるｎ−１行目〜ｎ＋１行目の予備排出、排出、読み出し予備リセットおよび読み出しリセットの際のリセットパルスＲＳ（ｎ−１）〜ＲＳ（ｎ＋１）および選択パルスＲＷ（ｎ−１）〜ＲＷ（ｎ＋１）の一例を示す図 本発明の固体撮像素子の第２の実施形態の全体構成を示す図 ｎ−１行目の読み出しリセットと同時にｎ行目の読み出し予備リセットを行う際における各画素部のリセットトランジスタと選択トランジスタの状態を示す図 ｎ行目の読み出しリセットと同時にｎ＋１行目の読み出し予備リセットを行う際における各画素部のリセットトランジスタと選択トランジスタの状態を示す図 ｎ＋１行目の読み出しリセットを行う際における各画素部のリセットトランジスタと選択トランジスタの状態を示す図 本発明の固体撮像素子の第２の実施形態における出力トランジスタのＶｔｈのバラツキの影響を説明するための図 画素部の読出し回路を鏡像関係でレイアウトした場合における蓄電部ＦＤの位置関係を示す図 図１８に示す蓄電部ＦＤの位置関係の場合に、予備排出を行うことなく排出のみを行った場合の蓄電部ＦＤの電位変化を示す図 第１および第２の実施形態の画素部の蓄電部ＦＤに保護回路を設けた構成を示す図 従来の固体撮像素子の画素部の構成と容量カップリングとを示す図 従来の固体撮像素子の排出および電荷信号の読み出しを説明するためのタイミングチャート 従来の固体撮像素子における容量カップリングの影響を説明するための図 従来の固体撮像素子における容量カップリングによる偽信号の影響を説明するための図 従来の固体撮像素子における容量カップリングによる残像の影響を説明するための図

以下、図面を参照して本発明の固体撮像素子の第１の実施形態について説明する。図１は、本実施形態の固体撮像素子を構成する画素部を示す図である。本実施形態の固体撮像素子は、図１に示す画素部１０を２次元状に多数配列したものである。

画素部１０は、図１に示すように、光電変換部１１と、フローティングディフュージョンＦＤ（蓄積部に相当する）（以下、単にＦＤという）と、出力トランジスタ１２（出力回路に相当する）と、リセットトランジスタ１３と、選択トランジスタ１４（選択回路に相当する）とを備えている。そして、出力トランジスタ１２、リセットトランジスタ１３および選択トランジスタ１４は、それぞれｎチャネルのＭＯＳトランジスタで構成されている。なお、画素部１０のサイズは５μｍ以下であることが望ましい。

光電変換部１１は、画素電極１０４（第１の電極に相当する）と、画素電極１０４に対向して設けられた対向電極１０８（第２の電極に相当する）と、画素電極１０４と対向電極１０８との間に設けられた光電変換層１０７とを備えている。

画素電極１０４は、画素部１０毎に区分された薄膜電極であり、たとえばＩＴＯ、アルミニウム、窒化チタン、銅、タングステンなどのような透明または不透明な導電性材料から形成されるものである。画素電極１０４は、光電変換層１０７において発生した電荷を画素部１０毎に捕集するものである。

対向電極１０８は、画素電極１０４との間で光電変換層１０７に電圧を印加し、光電変換層１０７に電界を生じさせるための電極である。対向電極１０８は、光電変換層１０７よりも光の入射面側に設けられており、対向電極１０８を透過して光電変換層１０７に光を入射させる必要があるため、入射光に対して透明なＩＴＯなどの導電性材料から形成される。なお、本実施形態における対向電極１０８は、全ての画素部１０で共通の１枚の電極から構成されるものであるが、画素部１０毎に分割する構成としてもよい。

光電変換層１０７は、入射光を吸収し、その吸収した光量に応じた電荷を発生する有機光電変換膜または無機光電変換膜を含むものである。なお、光電変換層１０７と対向電極１０８との間、または光電変換層１０７と画素電極１０４との間に、電極から光電変換層１０７へ電荷が注入されるのを抑制する電荷ブロッキング層などの機能層を設けるようにしてもよい。

本実施形態の画素部１０においては、光電変換層１０７で発生した電荷のうち正孔が画素電極１０４に移動し、電子が対向電極１０８に移動するように、対向電極１０８に対してバイアス電圧が印加される。光電変換層１０７が十分に高い感度を発現するように、バイアス電圧としては、読出し回路の電源電圧Ｖｄｄ（図１において出力トランジスタ１２のドレインに供給されている電圧、たとえば３Ｖ）よりも高い電圧（５〜２０Ｖ程度、たとえば１０Ｖ）を用いることが望ましい。

ＦＤは、画素電極１０４と電気的につながったｎ形不純物領域からなるものである。画素電極１０４に捕集された正孔の量に応じてＦＤの電位が変化するため、ＦＤは電荷蓄積部として機能する。

出力トランジスタ１２は、ＦＤに蓄積された電荷信号を電圧信号に変換して信号線ＳＬに出力するものである。出力トランジスタ１２のゲート端子はＦＤに電気的に接続され、ドレイン端子は固体撮像素子の電源電圧Ｖｄｄが接続されている。また、出力トランジスタ１２のソース端子は選択トランジスタ１４のドレイン端子に接続されている。本実施形態における画素部１０は、ＦＤと光電変換部１１の画素電極１０４と出力トランジスタ１２のゲート端子とが電気的に直接接続された、いわゆる３トランジスタ構成の回路である。

リセットトランジスタ１３は、ＦＤの電位を基準電位にリセットするものである。リセットトランジスタ１３のドレイン端子にはＦＤが電気的に接続され、ソース端子にはリセットドレイン線ＲＬが接続されている。リセットドレイン線ＲＬは、画素部１０の列毎に設けられるものであり、各列に属する複数の画素部１０によって共用されるものである。また、各リセットドレイン線ＲＬの一端にはフィードバック制御回路１６が接続されている。

フィードバック制御回路１６は、画素部１０の列毎に設けられるものであり、反転増幅器１６ａと、基準電圧Ｖｒｅｆを供給する電圧源１６ｂとを備えている。反転増幅器１６ａの反転入力端子（−）に信号線ＳＬが接続され、非反転入力端子（＋）に電圧源１６ｂが接続され、出力端子にリセットドレイン線ＲＬが接続されている。

リセットトランジスタ１３のゲート端子に印加されるリセットパルスＲＳがハイレベルになると、リセットトランジスタ１３がオンし、リセットトランジスタ１３のソースからドレインに電子が注入される。そして、この電子の注入によってＦＤの電位が降下してＦＤの電位が基準電位にリセットされることになるが、このとき選択トランジスタ１４がオンしている場合には、ＦＤの電位が、出力トランジスタ１２、選択トランジスタ１４および信号線ＳＬを介してフィードバック制御回路１６に入力される。

そして、ＦＤの現在の電位と電圧源１６ｂから供給される基準電圧Ｖｒｅｆに基づいて、フィードバック制御回路１６によってＦＤの電位がフィードバック制御される。このとき、出力トランジスタ１２のゲインを１、出力トランジスタの閾値電圧をＶｔｈとすると、信号線ＳＬの電位はＶｒｅｆ、リセットドレイン線ＲＬおよびＦＤの電位はＶｒｅｆ＋ＶｔｈとなってＦＤの電位が一定の基準電位に維持される。このようにＦＤの電位をフィードバック制御することによって、リセットトランジスタ１３のリセットｋＴＣノイズを低減することができる。

選択トランジスタ１４は、そのソース端子が信号線ＳＬに接続されるものであり、各画素部１０の出力トランジスタ１２から出力される信号を列ごとに設けられた信号線ＳＬに選択的に出力するためのものである。選択トランジスタ１４のゲート端子に印加される選択パルスＲＷがハイレベルになると、選択トランジスタ１４はオンし、これにより各画素部１０の出力トランジスタ１２から出力された信号が信号線ＳＬに出力される。

図２は、図１に示した画素部１０を２次元状に多数配列した固体撮像素子１００の断面模式図である。なお、以下の説明では、図１に示した画素部１０と同じ構成については同じ名称と符号を付している。

固体撮像素子１００は、図２に示すように、基板１０１と、絶縁層１０２と、接続電極１０３と、画素電極１０４と、接続部１０５と、接続部１０６と、光電変換層１０７と、対向電極１０８と、封止層１１０と、カラーフィルタ１１１と、遮光層１１３と、保護層１１４と、対向電極電圧供給部１１５と、読出し回路１１６とを備えている。

基板１０１は、ガラス基板またはＳｉ等の半導体基板である。基板１０１上には絶縁層１０２が形成されている。絶縁層１０２の表面には複数の画素電極１０４と１つ以上の接続電極１０３が形成されている。

光電変換層１０７は、上述したように受光した光に応じて電荷を発生するものである。光電変換層１０７は、複数の画素電極１０４を覆うように設けられている。光電変換層１０７は、画素電極１０４の上では一定の膜厚となっているが、画素部以外（有効画素領域外）では膜厚が変化していても問題ない。

対向電極１０８は、画素電極１０４と対向する電極であり、光電変換層１０７を覆うように設けられている。対向電極１０８は、光電変換層１０７よりも外側に配置された接続電極１０３の上にまで形成されており、接続電極１０３と電気的に接続されている。

接続部１０６は、絶縁層１０２に埋設されており、接続電極１０３と対向電極電圧供給部１１５とを電気的に接続するためのプラグなどである。対向電極電圧供給部１１５は、基板１０１に形成され、接続部１０６および接続電極１０３を介して対向電極１０８に所定の電圧を印加するものである。なお、対向電圧供給部１１５は、基板１０１に形成された構成ではなく、直接外部の電源とつながった構成としても良い。

読出し回路１１６は、図１に示したＦＤと、出力トランジスタ１２と、リセットトランジスタ１３と、選択トランジスタ１４とを備え、絶縁層１０２中の金属配線（図示せず）で配線されたものである。読出し回路１１６は、複数の画素電極１０４の各々に対応して基板１０１に設けられており、対応する画素電極１０４で捕集された電荷に応じた信号を読出すものである。なお、読出し回路１１６は、絶縁層１０２内に配置された図示しない遮光層によって遮光されている。

封止層１１０は、対向電極１０８を覆うように設けられている。封止層１１０は光電変換層１０７が大気中の水や酸素によって劣化するのを防ぐために設けられており、単一層ではなく、複数の無機材料膜の積層などによって形成されていても良い。たとえば、原子層堆積法（ＡＬＣＶＤ法）によって形成されたＡｌＯ_ｘ膜と化学気相成膜法（ＣＶＤ法）によって形成されたＳｉＯ_ｘＮ_ｙ膜の積層膜でも良い。

カラーフィルタ１１１は、封止層１１０上の各画素電極１０４と対向する位置に形成されている。遮光層１１３は、封止層１１０上のカラーフィルタ１１１を設けた領域以外に形成されており、有効画素領域以外に形成された光電変換層１０７に光が入射するのを防止するものである。カラーフィルタ１１１としては、たとえばベイヤー配列のカラーフィルタを用いることができるが、これに限らず、補色型のカラーフィルタやその他の公知なカラーフィルタを用いることができる。

保護層１１４は、カラーフィルタ１１１および遮光層１１３上に形成されており、固体撮像素子全体を保護するものである。

図３は、図２に示した固体撮像素子１００の周辺回路を含む全体構成を示す図である。図３に示すように、本実施形態の固体撮像素子１００は、垂直ドライバ１２１と、制御部１２２と、信号処理回路１２３と、水平ドライバ１２４と、ＬＶＤＳ１２５と、シリアル変換部１２６と、パッド１２７とを備えている。図３に示す画素領域は、図２に示した固体撮像素子１００の画素部１０が配列された領域を表している。

画素領域には、各画素部１０の出力トランジスタ１２から信号が出力される信号線ＳＬと、上述したリセットドレイン線ＲＬとが画素部１０の列毎に設けられている。そして、上述したようにフィードバック制御回路１６が、画素部１０の列毎に設けられている。

制御部１２２は、タイミングジェネレータなどを備えたものであり、フレーム同期信号ＶＤや行同期信号ＨＤを出力するとともに、垂直ドライバ１２１や水平ドライバ１２４の動作を制御することによって画素部１０における電荷信号の読出しなどを制御するものである。

垂直ドライバ１２１は、制御部１２２から出力されたフレーム同期信号ＶＤおよび行同期信号ＨＤに基づいて、読出し回路１１６に対してリセットパルスＲＳや選択パルスＲＷを出力し、読出し回路１１６の動作を制御するものである。特に、本実施形態の垂直ドライバ１２１は、いわゆる従来から行われているＦＤにおける蓄積電荷の排出の前に、ＦＤの予備排出を行うとともに、ｎ行目の排出と同時にｎ＋１行目の予備排出を行うように読出し回路１１６を制御するものである。ＦＤの予備排出については、後で詳述する。

信号処理回路１２３は、読出し回路１１６の各列に対応して設けられるものである。信号処理回路１２３は、対応する列から出力された信号に対し、相関二重サンプリング（ＣＤＳ）処理を行ない、処理後の信号をデジタル信号に変換するＡＤＣ回路を備えたものである。信号処理回路１２３で処理後の信号は、列毎に設けられたメモリに記憶される。

水平ドライバ１２４は、信号処理回路１２３のメモリに記憶された画素部１０の１行分の信号を順次読出してＬＶＤＳ１２５に出力する制御を行なうものである。

ＬＶＤＳ１２５は、ＬＶＤＳ（ｌｏｗ ｖｏｌｔａｇｅ ｄｉｆｆｅｒｅｎｔｉａｌ ｓｉｇｎａｌｉｎｇ）に従ってデジタル信号を伝送する。シリアル変換部１２６は、入力されるパラレルのデジタル信号をシリアルに変換して出力するものである。パッド１２７は、外部との入出力に用いるインターフェースである。

次に、本実施形態の固体撮像素子１００の動作について説明する。

本実施形態の固体撮像素子１００においては、画素部１０の各行についてそれぞれ予備排出、排出、読み出し動作が順次行われる。また、画素部１０の行毎の予備排出、排出および読み出し動作が、画素部１０の列方向に順次走査されて行われる。なお、ここでいう読み出し動作には、排出後、電荷蓄積期間経過時においてＦＤに蓄積された信号電荷の取得と、その信号電荷の取得後にＦＤをリセットした際のリセットレベルの取得との両方が含まれるものとする。

図４は、本実施形態の固体撮像素子１００のｎ−１行目（ｎは２以上の自然数）とｎ行目とｎ＋１行目における予備排出、排出および読み出しのタイミングの一例を示すものである。また、図５は、ｎ−１行目〜ｎ＋１行目までの予備排出、排出および読み出しの際におけるリセットパルスＲＳ（ｎ−１）〜ＲＳ（ｎ＋１）および選択パルスＲＷ（ｎ−１）〜ＲＷ（ｎ＋１）を示すものである。

図４に示すように、本実施形態の固体撮像素子１００においては、ｎ−１行目、ｎ行目およびｎ＋１行目に対して、予備排出、排出および読み出しを行順次で行う。また、このときｎ−１行目の画素部１０の排出と同時にｎ行目の画素部１０の予備排出を行い、ｎ行目の画素部１０の排出と同時にｎ＋１行目の画素部１０の予備排出を行う。以下、具体的な動作について、図６〜図９も参照しながら説明する。

まず、ｎ行目の予備排出と同時にｎ−１行目の排出が行われる。ｎ−１行目の排出の際には、垂直ドライバ１２１からｎ−１行目の画素部１０に対して、排出のためのリセットパルスＲＳ（ｎ−１）が出力される。そして、図６に示すように、このリセットパルスＲＳ（ｎ−１）によって画素部１０のリセットトランジスタ１３がオンされ、ＦＤの電位がリセットされて排出が行われる。このとき、垂直ドライバ１２１から選択パルスＲＷ（ｎ−１）が出力され、ｎ−１行目の画素部１０の選択トランジスタ１４がオンされる。これにより、ｎ−１行目の画素部１０に対してフィードバックループが完成し、ｎ−１行目の画素部１０の出力トランジスタの閾値をＶｔｈ（ｎ−１）とすると、信号線ＳＬの電位がＶｒｅｆ、リセットドレイン線ＲＬの電位がＶｒｅｆ＋Ｖｔｈ（ｎ−１）、ＦＤの電位がＶｒｅｆ＋Ｖｔｈ（ｎ−１）となる。

一方、ｎ行目の予備排出に注目すると、垂直ドライバ１２１からｎ行目の画素部１０に対して、予備排出のための予備リセットパルスＲＳ（ｎ）が出力される。そして、図６に示すように、この予備リセットパルスＲＳ（ｎ）によって画素部１０のリセットトランジスタ１３がオンされ、ＦＤの電位がリセットされて予備排出が行われる。ただし、この際にはｎ−１行目の画素部１０に対してフィードバックループが成立しているため、ｎ行目の画素部１０に対してフィードバックループを成立させることはできない。このため、垂直ドライバ１２１から選択パルスＲＷ（ｎ）は出力されず、選択トランジスタ１４はオンされない。したがって、ｎ行目の画素部１０のＦＤの電位は、リセットドレイン線ＲＬの電位であるＶｒｅｆ＋Ｖｔｈ（ｎ−１）にリセットされる。

ここで、ｎ行目の予備排出の際にはｎ行目の画素部１０のＦＤの電位が大きく変化する。しかしながら、ｎ−１行目の画素部１０ではリセットトランジスタ１３がオンされているため、ｎ−１行目の画素部１０のＦＤの電位は固定されている。したがって、ｎ−１行目の画素部１０のＦＤはｎ行目の画素部１０のＦＤの電位変化の影響を受けず、隣接画素間カップリングによる偽信号が発生しない。

次に、ｎ行目の予備排出の後、ｎ行目の排出の際には、垂直ドライバ１２１からｎ行目の画素部１０に対して、排出のための排出リセットパルスＲＳ（ｎ）が出力される。そして、図７に示すように、この排出リセットパルスＲＳ（ｎ）によって画素部１０のリセットトランジスタ１３がオンされ、再びＦＤの電位が基準電位にリセットされて排出が行われる。そして、このとき、垂直ドライバ１２１から選択パルスＲＷ（ｎ）も出力され、これにより選択トランジスタ１４がオンされてｎ行目の画素部１０のＦＤの電位に対してフィードバック制御が行われる。この結果、ｎ行目の画素部１０のＦＤの電位はＶｒｅｆ＋Ｖｔｈ（ｎ）にリセットされる。

そして、上述したｎ行目の排出と同時に、ｎ＋１行目の予備排出が行われる。ｎ行目の予備排出の場合と同様に、ｎ＋１行目においても予備排出の際にはｎ＋１行目のＦＤの電位のフィードバック制御は行われない。そして、ｎ＋１行目の画素部１０のＦＤの電位はＶｒｅｆ＋Ｖｔｈ（ｎ）にリセットされる。

このｎ＋１行目の予備排出の際にもｎ＋１行目の画素部１０のＦＤの電位が大きく変化するが、ｎ行目の画素部１０ではリセットトランジスタ１３がオンされているため、ｎ牛御目の画素部１０のＦＤの電位は固定されている。したがって、隣接画素間カップリングによる偽信号が発生しない。

次に、上述したｎ行目の画素部１０の排出が行われた後、所定の電荷蓄積期間が経過した際に、垂直ドライバ１２１からｎ行目の画素部１０に対して選択パルスＲＷ（ｎ）が出力される。そして、図８に示すように、この選択パルスＲＷ（ｎ）によって選択トランジスタ１４がオンし、これによりＦＤに蓄積された信号電荷が出力トランジスタ１２によって電圧信号に変換されて信号レベルとして信号線ＳＬに出力される。

次に、垂直ドライバ１２１からｎ行目の画素部１０に対して、リセットレベルを取得するための読み出しリセットパルスＲＳ（ｎ）が出力される。そして、図９に示すように、この読み出しリセットパルスＲＳ（ｎ）によって画素部１０のリセットトランジスタ１３がオンされ、再びｎ行目のＦＤの電位がフィードバック制御され、ｎ行目の画素部１０のＦＤの電位がＶｒｅf＋Ｖｔｈ（ｎ）にリセットされる。その後、読み出しリセットパルスＲＳ（ｎ）がオフとなり、これによりリセットトランジスタ１３がオフされてリセットが完了した直後の信号がリセットレベルとして信号線ＳＬに出力される。

そして、信号処理回路１２３において信号レベルとリセットレベルとの差分が算出され、この差分を画像信号として用いる。

本実施形態では、予備排出の際にはｎ行目のＦＤの電位はＶｒｅｆ＋Ｖｔｈ（ｎ−１）にリセットされる。一方、排出および読み出しの際にはｎ行目のＦＤの電位はＶｒｅｆ＋Ｖｔｈ（ｎ）にリセットされる。すなわち、予備排出の際のＦＤの電位が、排出および読み出しの際のＦＤの電位とは異なる。しかし、予備排出した後のＦＤの電位は、その後の排出によって再度リセットされることから、この電位が異なっていても実用上問題はない。一方、排出および読み出しの際のＦＤの電位はフィードバック制御された同一の電位になっており、リセットｋＴＣノイズが抑圧されている。したがって、本実施形態によれば、固定パターンノイズ、リセットｋＴＣノイズとも少ない画像の取得が可能となる。

なお、このフィードバック制御によりｋＴＣノイズをより効果的に抑制するため、図５に示すように、排出リセットパルスＲＳと読み出しリセットパルスＲＳをオフする際、そのパルス信号が徐々に立ち下がる（オフ状態となる）テーパーリセットを行うようにしてもよい。

上記説明では、ｎ行目の画素部の動作を中心に説明したが、その他の行についても、上記と同様である。なお、上記第１の実施形態の固体撮像素子１００は、所定の行において排出を行っている際にはフィードバック制御回路１６によるフィードバックループが形成されるため、その他の行はフィードバック制御回路１６に接続されない。すなわち、フィードバック制御が行われるｎ行目の排出とｎ行目以外の行の読み出しのリセットとは異なるタイミングで行われることになる。

次に、上記第１の実施形態の固体撮像素子における残像の抑制効果について、図１０を参照しながら説明する。なお、ここでは残像の抑制効果の説明のため、各行の排出と読み出しとの間の新たな信号電荷の蓄積はないものとし、隣接画素間のカップリング率をａ％として説明する。また、ここではｎ行目を中心として説明する。

まず、ｎ行目の排出後のＦＤの電位は、ｎ行目の排出におけるフィードバック制御によりＶｒｅｆ＋Ｖｔｈ（ｎ）となる。

一方、ｎ＋１行目の排出直前のｎ＋１行目のＦＤの電位は、ｎ行目の排出後の電位となるのでＶｒｅｆ−Ｖｔｈ（ｎ）となる。そして、この電位の状態においてｎ＋１行目の排出が行われると、排出後のｎ＋１行目のＦＤの電位はフィードバック制御によりＶｒｅｆ＋Ｖｔｈ（ｎ＋１）になる。すなわち、ｎ＋１行目の排出の前後でＦＤの電位差は、
Ｖｒｅｆ＋Ｖｔｈ（ｎ）−｛Ｖｒｅｆ＋Ｖｔｈ（ｎ＋１）｝＝Ｖｔｈ（ｎ）−Ｖｔｈ（ｎ＋１）
となる。

ここで、ｎ行目の排出後のＦＤの電位は、上述したようにＶｒｅｆ＋Ｖｔｈ（ｎ）となっているが、このときｎ行目のＦＤは電気的にフローティング状態であるので、ｎ＋１行目の排出による隣接画素間のカップリングの影響によって上述した電位差×カップリング率ａ％だけ影響を受けることになる。したがって、ｎ＋１行目の排出後のｎ行目のＦＤの電位は、
Ｖｒｅｆ＋Ｖｔｈ（ｎ）＋｛Ｖｔｈ（ｎ）−Ｖｔｈ（ｎ＋１）｝×ａ％
となる。

続いて、ｎ行目の読み出しが行われ、上式のＦＤの電位に相当する信号が付加されて読み出されることになるが、上式の項には出力トランジスタ１２の閾値電圧Ｖｔｈとフィードバック制御回路１６の基準電圧Ｖｒｅｆしか含まれていない。すなわち、読み出される信号には残像の影響による信号は付加されないので、残像の影響を受けることはない。

なお、ここではｎ行目の読み出し信号に対する残像の抑制効果について説明したが、ｎ−１行目、ｎ＋１行目についても同様である。

また、本実施形態の固体撮像素子においては、図１０に示すように、ｎ＋１行目の予備排出時にはｎ行目では排出が行われているので、ｎ行目の電荷信号はｎ＋１行目の予備排出の影響を受けず、ｎ＋１行目の予備排出完了時のｎ行目のＦＤの電位を基準電位Ｖｒｅｆ＋Ｖｔｈ（ｎ）とすることができる。また、ｎ行目の予備排出時にはｎ−１行目では排出が行われているので、ｎ−１行目の電荷信号はｎ行目の予備排出の影響を受けることがなく、ｎ行目の予備排出完了時のｎ−１行目のＦＤの電位を基準電位Ｖｒｅｆ＋Ｖｔｈ（ｎ−１）にすることができる。すなわち、このような予備排出により、排出前の各行の電位を一定にすることができるため、隣接画素カップリングによって重畳される信号は、隣接画素に蓄積していた信号電荷量によらず一定である。

したがって、隣接画素間カップリングがある場合にも、残像だけでなく偽信号の発生も防止することができる。

本発明は、カップリング率が高くなるほど効果が大きく、特に、画素部１０のサイズを５μｍ以下とした場合には、カップリング率が無視できないほど大きくなるので、本発明の効果が顕著である。

すなわち、上記実施形態の固体撮像素子１００によれば、隣接画素間の容量カップリングの影響の抑制と、リセットｋＴＣノイズの低減との両方を実現することができる。

また、上述したように固体撮像素子に対してベイヤー配列などのカラーフィルタを設けた場合でも、画素部の列によって緑フィルタが設けられた画素部の感度が異なるようなことがないので、適切なカラーバランスの画像信号を取得することができる。

次に、本発明の固体撮像素子の第２の実施形態について説明する。

第１の実施形態の固体撮像素子においては、上述したように残像の抑制効果を得ることができるが、一方で、各行の排出時における隣接画素間のカップリングの影響によって出力トランジスタ１２の閾値電圧Ｖｔｈに依存する信号が読み出し信号に付加されることになる。下表は、各行における読み出しにおいて取得される信号レベルとリセットレベルとこれらの差である画像信号とを示したものである。

上表に示すように最終的に取得される画像信号には、隣接する画素部１０の出力トランジスタ１２のＶｔｈの差分にカップリング率を積算した信号が付加されることになる。したがって、出力トランジスタ１２のＶｔｈにバラツキが少なければ特に問題はないが、出力トランジスタ１２のＶｔｈのバラツキが大きい場合や、カップリング率が高い場合には、Ｖｔｈのバラツキに起因する画像信号のノイズが問題となる。たとえば、画素サイズが小さくなることによって、カップリング率が高くなった場合や出力トランジスタ１２が微細化してＶｔｈのバラツキが大きくなった場合に問題となる。

第２の実施形態の固体撮像素子は、上述したような出力トランジスタ１２のＶｔｈのバラツキに起因するノイズをキャンセルすることができるように構成されたものである。

具体的には、第２の実施形態の固体撮像素子は、上記第１の実施形態の固体撮像素子における各行の排出後、読み出しのリセットの前に、読み出し予備リセットをさらに行うようにしたものである。なお、本実施形態においては、読み出しの際のリセットを読み出しリセットという。

図１１は、第２の実施形態の固体撮像素子のｎ−１行目とｎ行目とｎ＋１行目とにおける予備排出、排出、読み出し予備リセットおよび読み出しリセットのタイミングの一例を示すものである。また、図１２は、ｎ−１行目〜ｎ＋１行目までの予備排出、排出、読み出し予備リセットおよび読み出しリセットの際におけるリセットパルスＲＳ（ｎ−１）〜ＲＳ（ｎ＋１）および選択パルスＲＷ（ｎ−１）〜ＲＷ（ｎ＋１）の一例を示すものである。なお、図１１および図１２においては、上段の左から右に向かって時間が進行し、その後、下段の左から右に向かって時間が進行しているものとする。

図１１に示すように、第２の実施形態の固体撮像素子においては、ｎ−１行目、ｎ行目およびｎ＋１行目に対して、予備排出、排出、読み出し予備リセットおよび読み出しリセットを行順次で行う。また、このとき第１の実施形態と同様に、ｎ−１行目の排出と同時にｎ行目の予備排出を行い、ｎ行目の排出と同時にｎ＋１行目の予備排出を行う。そして、さらにｎ−１行目の読み出しリセットと同時にｎ行目の読み出し予備リセットを行い、ｎ行目の読み出しリセットと同時にｎ＋１行目の読み出し予備リセットを行う。

また、図１１に示すように、ｎ行の読み出し予備リセットの直前にｎ行目の信号レベルを取得し、ｎ＋１行目の読み出しリセットの直後にｎ行目のリセットレベルを取得する。図１１においては各行における信号レベルの取得のタイミングを丸印で表し、リセットレベルの取得のタイミングをバツ印で表している。ｎ−１行およびｎ＋１行についても、ｎ行目と同様のタイミングで信号レベルとリセットレベルが取得される。

図１３は、第２の実施形態の固体撮像素子の周辺回路を含む全体構成を示す図である。なお、第２の実施形態の固体撮像素子は、画素部１０の構成などは第１の実施形態の固体撮像素子と同様であり、以下、第１の実施形態の固体撮像素子と異なる点を中心に説明する。

第２の実施形態の固体撮像素子は、上述した各行における予備排出、排出、信号レベル取得、読み出し予備リセット、読み出しリセットおよびリセットレベル取得の各駆動に対応するリセットパルスおよび選択パルスを出力するための５つのシフトレジスタが設けられている。

具体的には、予備排出用シフトレジスタ１２１ａ、排出用シフトレジスタ１２１ｂ、信号レベル取得・読み出し予備リセット用シフトレジスタ１２１ｃ、読み出しリセット用シフトレジスタ１２１ｄおよびリセットレベル取得用シフトレジスタ１２１ｅを備えている。これらの５つのシフトレジスタは、制御部１２２におけるＴＧ（タイミングジェネレータ）１２２ａから出力された制御信号に基づいて、各行に対して予め設定されたタイミングでリセットパルスまたは選択パルスを出力するものである。

なお、信号レベル取得と読み出し予備リセットは、同じ行選択期間内において同じ行で行われるものであるので、これらに関しては１つのシフトレジスタからのパルス信号によって行うことができるが、これら以外の予備排出、排出、読み出しリセットおよびリセットレベル取得は、同じ行選択期間内においてそれぞれ異なる行で行われるため、各動作に対してそれぞれシフトレジスタが必要となる。

また、第２の実施形態の固体撮像素子の信号処理回路１２３は、各信号線ＳＬに対して第１、第２および第３のＣＤＳ回路１２３ａ，１２３ｂ，１２３ｃの３つのＣＤＳ回路（相関二重サンプリング処理回路）を備えている。このＣＤＳ回路は相関二重サンプリング処理を行うものである。

第２の実施形態の固体撮像素子においては、図１１および図１２に示すように、たとえばｎ−１行目の信号レベルを取得してからｎ−１行目のリセットレベルを取得するまでの間に、ｎ行目の信号レベルとｎ＋１行目の信号レベルを取得する必要があるので、３行の信号レベルを保持しておく必要がある。したがって、上述したように各信号線ＳＬに対して第１、第２および第３のＣＤＳ回路１２３ａ，１２３ｂ，１２３ｃをそれぞれ設けている。なお、ＣＤＳ回路は、３つに限らず、各信号線ＳＬに対して３つ以上のＣＤＳ回路を設けるようにしてもよい。

第１、第２および第３のＣＤＳ回路１２３ａ，１２３ｂ，１２３ｃは、各行の信号レベル取得のタイミングで順次切り替えられる。たとえば、ｎ−１行目の信号レベル取得時には第１のＣＤＳ回路１２３ａによって信号レベルが取得され、ｎ行目の信号レベル取得時には第２のＣＤＳ回路１２３ｂによって信号レベルが取得され、ｎ＋１行目の信号レベル取得時には第３のＣＤＳ回路１２３ｃによって信号レベルが取得される。そして、第１のＣＤＳ回路１２３ａから第３のＣＤＳ回路１２３ｃまでの切り替えが３行の信号レベルの取得毎に順次繰り返される。

次に、第２の実施形態の固体撮像素子の詳細な動作について、図１２および図１４〜図１６を参照しながら説明する。なお、各行の予備排出および排出の動作については、第１の実施形態の固体撮像素子と同様であるのでここでは説明を省略し、各行の排出以降の動作について説明する。また、ここではｎ行目の動作に注目して説明する。

まず、ｎ行目について排出が終わった後、所定の電荷蓄積期間の経過時点において、ｎ行目の信号レベルの取得が行われる。ｎ行目の信号レベルの取得の際には、信号レベル取得・読み出し予備リセット用シフトレジスタ１２１ｃからｎ行目に対して選択パルスＲＷ（ｎ）が出力される。そして、この選択パルスＲＷ（ｎ）によって画素部１０の選択トランジスタ１４がオンし、これによりＦＤに蓄積された信号電荷が出力トランジスタ１２によって電圧信号に変換されて信号レベルとして信号線ＳＬに出力される。

次に、ｎ−１行目の読み出しリセットと同時にｎ行目の読み出し予備リセットが行われる。ｎ−１行目の読み出しリセットの際には、読み出しリセット用シフトレジスタ１２１ｄからｎ−１行目に対して、読み出しリセットのためのリセットパルスＲＳ（ｎ−１）が出力される。そして、図１４に示すように、このリセットパルスＲＳ（ｎ−１）によってｎ−１行目のリセットトランジスタ１３がオンされ、ＦＤの電位がリセットされて排出が行われる。このとき選択パルスＲＷ（ｎ−１）も出力され、ｎ−１行目の選択トランジスタ１４がオンされる。これにより、ｎ−１行目の画素部１０に対してフィードバックループが完成し、ＦＤの電位がＶｒｅｆ＋Ｖｔｈ（ｎ−１）にリセットされる。

なお、図１２に示すように、読み出しリセットの際には、リセットパルスＲＳ（ｎ−１）よりも後に選択パルスＲＷ（ｎ−１）が立ち下がる。すなわち、リセットトランジスタ１３よりも後に選択トランジスタ１４をオフするようにしている。これは選択トランジスタ１４が先にオフすると、フィードバックループが成立しなくなってＦＤのリセットレベルが変動してしまう可能性があるからである。

一方、ｎ行目の読み出し予備リセットに注目すると、読み出し予備リセット用シフトレジスタ１２１ｃからｎ行目に対して、読み出し予備リセットのための読み出し予備リセットパルスＲＳ（ｎ）が出力される。そして、図１４に示すように、この読み出し予備リセットパルスＲＳ（ｎ）によってｎ行目のリセットトランジスタ１３がオンされ、ＦＤの電位がリセットされて読み出し予備リセットが行われる。ただし、この際にはｎ−１行目の画素部１０に対してフィードバックループが成立しているため、選択パルスＲＷ（ｎ）は出力されず、選択トランジスタ１４はオンされない。したがって、ｎ行目の画素部１０のＦＤの電位は、リセットドレイン線ＲＬの電位であるＶｒｅｆ＋Ｖｔｈ（ｎ−１）にリセットされる。

次に、ｎ＋１行目の読み出し予備リセットと同時にｎ行目の読み出しリセットが行われる。ｎ行目の読み出しリセットの際には、上述したｎ−１行目の読み出しリセットと同様に、図１５に示すように、ｎ行目のリセットトランジスタ１３と選択トランジスタ１４がオンされる。これにより、ｎ行目の画素部１０に対してフィードバックループが完成し、ＦＤの電位がＶｒｅｆ＋Ｖｔｈ（ｎ）にリセットされる。

一方、ｎ＋１行目の読み出し予備リセットの際には、上述したｎ行目の読み出し予備リセットと同様に、ｎ＋１行目のリセットトランジスタがオンされ、選択トランジスタ１４はオンされない。

ここで、ｎ＋１行目の読み出し予備リセットの際にはｎ＋１行目の画素部１０のＦＤの電位が変化する。しかしながら、ｎ行目の画素部１０ではリセットトランジスタ１３がオンされているため、ｎ行目の画素部１０のＦＤの電位は固定されている。したがって、ｎ行目の画素部１０のＦＤはｎ＋１行目の画素部１０のＦＤの電位変化の影響を受けることはない。

次に、ｎ行目のリセットレベルが取得されるが、このリセットレベルの取得は、ｎ＋１行目の読み出しリセットの後に行われる。このようなタイミングでリセットレベルを取得するのは、ｎ行目の信号レベルからリセットレベルを減算して画像信号を取得した場合に、出力トランジスタ１２のＶｔｈのバラツキの影響をゼロにするためであるが、詳細は後で説明する。

ｎ＋１行目の読み出しリセットの際には、上述したｎ−１行目およびｎ行目の読み出しリセットと同様に、図１６に示すように、ｎ＋１行目のリセットトランジスタ１３と選択トランジスタ１４がオンされる。これにより、ｎ＋１行目に対してフィードバックループが完成し、ＦＤの電位がＶｒｅｆ＋Ｖｔｈ（ｎ＋１）にリセットされる。

そして、ｎ＋１行目の読み出しリセットの後、リセットレベルの取得の際には、リセットレベル取得用シフトレジスタ１２１ｅから選択パルスＲＷ（ｎ）が出力され、これによりｎ行目の選択トランジスタ１４のみがオンされる。これによりｎ行目の画素部１０のＦＤの電位がリセットレベルとして信号線ＳＬに出力される。

そして、信号処理回路１２３のＣＤＳ回路において信号レベルとリセットレベルとの差分が算出され、この差分が画像信号として取得される。

次に、上述したようにｎ−１行目〜ｎ＋１行目の画素部１０を動作させた場合における出力トランジスタ１２のＶｔｈのバラツキの抑制効果について、図１７を参照しながら説明する。なお、ここではＶｔｈのバラツキの抑制効果の説明のため、各行の排出と読み出しの間の新たな信号電荷の蓄積はないものとし、隣接画素間のカップリング率をａ％として説明する。また、ここではｎ行目を中心として説明する。

まず、ｎ行目の排出後のＦＤの電位は、第１の実施形態で説明したように、ｎ＋１行目の排出によるｎ＋１行目のＦＤの電位変化の影響により、
Ｖｒｅｆ＋Ｖｔｈ（ｎ）＋｛Ｖｔｈ（ｎ）−Ｖｔｈ（ｎ＋１）｝×ａ％
となる。

そして、ｎ行目の排出後、所定の電荷蓄積期間の経過時点においてｎ行目の信号レベルが取得されるが、ここでは信号電荷の蓄積はないものと仮定しているので、上記のｎ行目の排出後のＦＤの電位に相当する信号が信号レベルとして取得される。

ｎ行目の信号レベルの取得後、ｎ行目の読み出し予備リセットが行われるが、このときｎ−１行目の読み出しリセットも同時に行われるので、読み出し予備リセット後のｎ行目のＦＤの電位は、図１４に示すようにＶｒｅｆ＋Ｖｔｈ（ｎ−１）となる。

次に、ｎ行目の読み出しリセットが行われ、ｎ行目のＦＤの電位は、図１５に示すようにＶｒｅｆ＋Ｖｔｈ（ｎ）となる。そして、ｎ行目の読み出しリセットの後であってｎ行目のリセットレベルの取得の前に、ｎ＋１行目の読み出しリセットが行われる。ｎ＋１行目の読み出しリセットの直前のＦＤの電位は、図１５に示すようにｎ行目の読み出しリセットのフィードバック制御によりＶｒｅｆ＋Ｖｔｈ（ｎ）となっている。一方、ｎ＋１行目の読み出しリセットの直後のＦＤの電位は、図１６に示すようにＶｒｅｆ＋Ｖｔｈ（ｎ＋１）となる。

そして、ｎ＋１行目の読み出しリセットが行われる際、ｎ行目のＦＤは電気的にフローティング状態であるので、ｎ行目のＦＤの電位は、ｎ＋１行目の読み出しリセットによる隣接画素間のカップリングの影響によって、ｎ＋１行目の読み出しリセットの前後の電位差×カップリング率ａ％だけ影響を受けることになる。したがって、ｎ＋１行目の読み出しリセット後のｎ行目のＦＤの電位は、図１６に示すように、
Ｖｒｅｆ＋Ｖｔｈ（ｎ）＋｛Ｖｒｅｆ＋Ｖｔｈ（ｎ）−｛Ｖｒｅｆ＋Ｖｔｈ（ｎ＋１）｝×ａ％＝Ｖｒｅｆ＋Ｖｔｈ（ｎ）＋｛Ｖｔｈ（ｎ）−Ｖｔｈ（ｎ＋１）｝×ａ％
となる。

そして、ｎ＋１行目の読み出しリセット後、上式のＦＤの電位に相当する信号がリセットレベルとして読み出され、信号レベルからリセットレベルが減算されて画像信号が取得されるが、本実施形態によれば、図１７に示すように信号レベルとリセットレベルともに、
Ｖｒｅｆ＋Ｖｔｈ（ｎ）＋｛Ｖｔｈ（ｎ）−Ｖｔｈ（ｎ＋１）｝×ａ％
となるので、画像信号としてはゼロが取得されることになる。

下表は、各行おいて取得される信号レベルとリセットレベルとこれらの差である画像信号とを示したものである。

上表に示すように、全ての行の画像信号をゼロとすることができる。

本実施形態によれば、ｎ行目の読み出し予備リセットの前に信号レベルを取得しておき、ｎ行目の読み出しリセットと同時にｎ＋１行目の読み出し予備リセットを行うことによってｎ＋１行目のＦＤの電位をＶｒｅf＋Ｖｔｈ（ｎ）にし、その後、ｎ＋１行目の読み出しリセットによってＦＤの電位をＶｒｅf＋Ｖｔｈ（ｎ＋１）にした後に、ｎ行目のリセットレベルを取得するようにしたので、信号レベルとリセットレベルとを同じ大きさにすることができ、すなわち、画像信号に対する出力トランジスタ１２のＶｔｈのバラツキの影響をキャンセルすることができる。

また、上記第１および第２の実施形態の固体撮像素子１００においては、各画素部１０の読出し回路を画素部列方向について周期性を有するパターンでレイアウトするようにしてもよい。

たとえば、画素部の読出し回路を鏡像関係でレイアウトした場合、読出し回路は列方向について２行周期のパターンでレイアウトされることになり、隣接する画素間のカップリング容量も２行周期になる。

すなわち、図１８に示す模式図のように、たとえばｎ行目（奇数行）とｎ＋１行目（偶数行）の画素部１０間の容量カップリングが相対的に大きくなり、ｎ＋１行目（偶数行）とｎ＋２行目（奇数行）の画素部１０間の容量カップリングが相対的に小さくなる。また、ｎ＋２行目（奇数行）とｎ＋３行目（偶数行）の画素部１０間の容量カップリングが相対的に大きくなる。

このような構成において、上述した予備排出を行うことなく、従来のように排出のみを行う場合のＦＤの電位変化を示したのが図１９である。全ての画素に均一な光が入射する条件で撮像を行った場合の駆動とＦＤ電位の時間変化を示している。図１９で実線は容量カップリングが全くない場合の理想的な電位変化を示し、点線が実際の電位変化を示している。図１８に示す容量カップリングの大きさに従って、図１９に示すように、ｎ＋１行目の排出がｎ行目の画素部１０，２０のＦＤの電位に及ぼす影響とｎ＋３行目の排出がｎ＋２行目の画素部１０，２０のＦＤの電位に及ぼす影響は大きいが、ｎ＋２行目の排出がｎ＋１行目の画素部１０，２０のＦＤの電位に及ぼす影響は小さいことになる。この結果、偶数行であるｎ＋１行目およびｎ＋３行目は容量カップリングがない場合とほぼ等しい出力が得られるのに対し、奇数行であるｎ行目およびｎ＋２行目は容量カップリングがない場合とは大きく異なる出力になる。すなわち、ｎ行目〜ｎ＋３行目までの画素部１０，２０に対して均一な光が入射したとしても、奇数行の画素部１０，２０と偶数行の画素部１０，２０とで読み出される電荷信号の大きさが異なり、読み出された画像上に１行おきの横筋が発生してしまう。

これに対し、上記実施形態の固体撮像素子において説明したようなタイミングで予備排出を行うようにすれば、上述した容量カップリングの影響を抑制することができるので、横筋の発生を防止することができる。

また、画素部１０の読出し回路は、２行周期に限らず、たとえば３行周期や４行周期のパターンでレイアウトするようにしてもよい。要するに、列方向に隣接する画素間に形成される容量カップリングが、列方向について周期的に変化するようなパターンであれば如何なる周期構造でレイアウトしてもよく、このようにレイアウトされた場合、本発明の効果が顕著となる。

また、上記第１および第２の実施形態の固体撮像素子１００においては、リセットトランジスタ１３、出力トランジスタ１２および選択トランジスタ１４をｎチャネルＭＯＳトランジスタから構成し、画素電極１０４によって正孔を捕集するようにしたが、これに限らず、リセットトランジスタ１３、出力トランジスタ１２および選択トランジスタ１４をｐチャネルＭＯＳトランジスタから構成するようにし、画素電極１０４で電子を捕集し、その電子の量に応じた電荷信号を、ｐチャネルＭＯＳトランジスタで構成された信号読出し回路１１６で読み出すようにしてもよい。

上記第１および第２の実施形態のように画素電極１０４で正孔を捕集し、これをｎチャネルＭＯＳトランジスタで構成された信号読出し回路１１６で読み出す構成としたり、もしくは上述したように画素電極１０４で電子を捕集し、これをｐチャネルＭＯＳトランジスタで構成された信号読出し回路１１６で読み出す構成とした場合、画素電極によって電子を捕集し、これをｎチャネルＭＯＳトランジスタで構成された信号読出し回路によって読み出す構成とした場合と比較すると、ＦＤの電圧振幅が大きい。このため、予備排出を行わない場合の排出時のＦＤの電位変化が大きいため、容量カップリングが隣接画素のＦＤの信号電荷に与える影響も大きいので、上述した予備排出の効果をより顕著に得ることができる。

ただし、このような構成の場合、ＦＤの電位が上昇し過ぎて回路が破壊される可能性があるため、第１および第２の実施形態の画素部１０のＦＤに対して、図２０に示すように保護回路１７を設けた構成としても良い。読出し回路１１６の構成部品が多くなるため、カップリング率が大きくなるが、本実施形態によればカップリング率による画質の低下を抑制できるので問題ない。

また、上述した実施形態の固体撮像素子は、種々の撮像装置に用いることができる。撮像装置としては、たとえばデジタルカメラ、デジタルビデオカメラ、電子内視鏡、カメラ付携帯電話などがある。

１０ 画素部
１１ 光電変換部
１２ 出力トランジスタ
１３ リセットトランジスタ
１４ 選択トランジスタ
１６ フィードバック制御回路
１６ａ 反転増幅器
１６ｂ 電圧源
１７ 保護回路
１０４ 画素電極
１０７ 光電変換層
１０８ 対向電極
１１６ 読出し回路
１２１ 垂直ドライバ
１２１ａ 予備排出用シフトレジスタ
１２１ｂ 排出用シフトレジスタ
１２１ｃ 信号レベル取得・読み出し予備リセット用シフトレジスタ
１２１ｄ 読み出しリセット用シフトレジスタ
１２１ｅ リセットレベル取得用シフトレジスタ
１２２ 制御部
１２３ 信号処理回路
１２３ａ 第１のＣＤＳ回路
１２３ｂ 第２のＣＤＳ回路
１２３ｃ 第３のＣＤＳ回路

Claims (19)

1. 入射光の光量に応じた信号電荷を発生する光電変換部と、該光電変換部において発生した信号電荷を蓄積する蓄積部と、該蓄積部に蓄積された信号電荷に応じた電圧を出力する出力回路とを含み、前記光電変換部と前記蓄積部と前記出力回路の入力ノードとが電気的に接続された画素部が二次元状に複数配列され、
   前記蓄積部に蓄積された信号電荷を排出し、該排出後、電荷蓄積期間経過時において前記蓄積部に蓄積された信号電荷を取得し、かつ該信号電荷の取得後に前記蓄積部をリセットして該蓄積部のリセットレベルを取得する電荷蓄積読出動作を行順次に行うものであり、
   各行の前記排出の前に、前記蓄積部から予備的な電荷の排出を行う予備排出を行い、かつｎ行目（ｎは自然数）の前記排出とｎ＋１行目の前記予備排出とを同時に行うものであり、
   前記画素部の列毎に、前記蓄積部が基準電位となるようにフィードバック制御を行うフィードバック制御回路が設けられ、前記排出の際に前記フィードバック制御を行うものであることを特徴とする固体撮像素子。
2. 前記リセットの際に前記フィードバック制御を行うものである請求項１記載の固体撮像素子。
3. 前記画素部が、前記出力回路と、前記信号電荷およびリセットレベルが出力される信号線との間に接続された行選択回路を備えたものであり、
   該行選択回路が、前記排出の際には導通し、前記予備排出の際には非導通となるものである請求項１または２記載の固体撮像素子。
4. 前記ｎ行目の前記排出と前記ｎ行目以外の行の前記リセットとが異なるタイミングで行われるものである請求項１から３いずれか１項記載の固体撮像素子。
5. 前記フィードバック制御回路が、基準電圧を供給する電圧源と、該電圧源が接続された反転増幅器とを備えたものである請求項１から４いずれか１項記載の固体撮像素子。
6. 各行について、前記排出後であって前記リセットの前に、前記蓄積部から予備的な電荷の排出を行う読み出し予備リセットを行うものである請求項１から５いずれか１項記載の固体撮像素子。
7. ｎ行目の前記リセットとｎ＋１行目の前記読み出し予備リセットとを同時に行うものである請求項６記載の固体撮像素子。
8. 前記画素部が、前記出力回路と、前記信号電荷およびリセットレベルが出力される信号線との間に接続された行選択回路を備えたものであり、
   該行選択回路が、前記リセットの際には導通し、前記読み出し予備リセットの際には非導通となるものである請求項６または７記載の固体撮像素子。
9. ｎ行目の前記読み出し予備リセットの前に前記信号電荷を取得し、ｎ＋１行目の前記リセットの後にｎ行目の前記リセットレベルを取得するものである請求項６から８いずれか１項記載の固体撮像素子。
10. ｎ＋１行目の前記排出および前記リセットの際に、ｎ行目の前記蓄積部が電気的に浮いたフローティング状態である請求項６から９いずれか１項記載の固体撮像素子。
11. 前記予備排出を行うためのパルス信号を出力する予備排出用シフトレジスタと、
    前記排出を行うためのパルス信号を出力する排出用シフトレジスタと、
    前記信号電荷の取得および前記読み出し予備リセットを行うためのパルス信号を出力する信号レベル取得・読み出し予備排出用シフトレジスタと、
    前記リセットを行うためのパルス信号を出力する読み出しリセット用シフトレジスタと、
    前記リセットレベルの取得をためのパルス信号を出力するリセットレベル取得用シフトレジスタとを備えた請求項６から１０いずれか１項記載の固体撮像素子。
12. 前記信号電荷およびリセットレベルが出力される各信号線に対して、それぞれ少なくとも３つの相関二重サンプリング処理回路が設けられている請求項６から１１いずれか１項記載の固体撮像素子。
13. 前記画素部が、画素単位で区画された第１の電極と前記光電変換部を挟んで前記画素電極に対向して設けられた第２の電極とを備え、
    前記第２の電極が、全ての前記画素部について共通の電極であることを特徴とする請求項１から１２いずれか１項記載の固体撮像素子。
14. 前記光電変換部が、有機光電変換膜を含むものであることを特徴とする請求項１から１３いずれか１項記載の固体撮像素子。
15. 前記有機光電変換膜が、全ての前記画素部について共通なものあることを特徴とする請求項１４記載の固体撮像素子。
16. 前記光電変換部からの信号電荷が正孔であることを特徴とする請求項１から１５いずれか１項記載の固体撮像素子。
17. 前記光電変換部からの信号電荷が電子であることを特徴とする請求項１から１５いずれか１項記載の固体撮像素子。
18. 前記蓄積部に保護回路が設けられていることを特徴とする請求項１から１７いずれか１項記載の固体撮像素子。
19. 請求項１から１８いずれか１項記載の固体撮像素子を備えたことを特徴とする撮像装置。