JP3201514U - シャッタ効率を改善したグローバルシャッタ・イメージセンサ画素 - Google Patents

Abstract

【課題】グローバルシャッタ機能を有するＢＳＩ（ｂａｃｋ ｓｉｄｅ ｉｌｌｕｍｉｎａｔｉｏｎ）方式のイメージセンサにおいて、ｋＴＣノイズの生成を最小化するとともに、面積、電圧振幅および効率を最適化したイメージセンサ画素及び結像システムを提供する。【解決手段】画素３００は、互いに対向する第１および第２の面を有する半導体基板に形成され、第２の面を通して受光される画像光に応答して電荷を生成するフォトダイオード領域３１２と、第１の面における電荷転送ゲート３０６と、フォトダイオード領域３１２によって発生した電荷を電荷転送ゲート３０６を介して受信する第１の面の浮遊拡散領域３１０と、浮遊拡散領域３１０に結合して、浮遊拡散領域３１０をリセット電圧に設定するように構成される第１の面のリセットゲート３０７と、ｐ型ドーピング領域３０２，３０３とを有し、ｐ型ドーピング領域３０２，３０３、リセットゲート３０７、および電荷転送ゲート３０６によって、第１の面の浮遊拡散領域３１０を取り囲んでいる。【選択図】図３

Description

本考案は、固体イメージセンサレイに関し、より詳しくは、画素基板の裏側から照射される小さなサイズの画素を備えたイメージセンサに関するものである。

画素のサイズを小さくすることはイメージセンサレイの製造費用を減らすが、画素のサイズが減らされるときに、イメージセンサ性能を犠牲にしないことが重要である。

典型的な相補型の金属酸化膜半導体（ＣＭＯＳ）イメージセンサは、入射する光子を電子に変換することによって、光を検出する。電子はセンサの画素に集積（収集）される。各集積サイクルが完成したときに、収集された電荷は電圧信号に変わり、それはイメージセンサに関連した対応する出力端子に提供される。概して、電荷−電圧変換は直接画素の中で実行される。その結果として生じるアナログの画素電圧信号はさまざまな方式の画素アドレス指定方式および走査方式を経て出力端子へ移される。アナログ電圧信号は、しばしばチップの中で等価なデジタル信号に変換され、チップの外へ取り出される。各画素は、それぞれアドレス・トランジスタを介して画素に接続している出力検出線を駆動するバッファアンプ（すなわち、ソースフォロワ）を含む。

電荷−電圧変換が完了し、その結果信号が画素から外に移されたあと、次の統合化サイクルが開始する前に、画素はリセットされる。電荷検出ノードとして働く浮遊拡散（floating diffusions; FD）を含む画素において、このリセット動作は、リセットトランジスタを瞬間的にオンにして、浮遊拡散ノードを、当該ＦＤノードに移されたいかなる電荷も排出する（または取り出す）ための基準電圧に接続することによって達成される。

しかしながら、周知のように、リセットトランジスタを使用して浮遊拡散ノードから電荷を取り出すときに、熱ｋＴＣ−リセット雑音が生成される。このｋＴＣリセット雑音は、所望の低いノイズ特性を達成するために、相関二重サンプリング（correlated double sampling; CDS）信号処理技術を使用して取り除かなければならない。ＣＤＳを利用する典型的なＣＭＯＳイメージセンサは、1画素につき少なくとも４つのトランジスタ（４Ｔ）を必要とする。ピン（pinned）・フォトダイオードを有する４Ｔ画素回路の実施例はリー（特許文献１）に見出すことができ、それは参照として本願明細書に組み込まれる。

現代のＣＭＯＳセンサの設計において、いくつかのフォトダイオード回路は、しばしば共有される。いくつかのフォトダイオード回路を共有する実施例はGuidash（特許文献２）に開示されており、それも参照として本願明細書に組み込まれる。

若干の状況において、画素アレイの隣接した行または列に位置する４つのフォトダイオードは、共用の回路を備えている。この種の共用の画素回路は、画素が回路を共有しない状況と比較して、アレイ列上の画素密度を増大させる結果をもたらす。

しかしながら、特にグローバルシャッタ（ＧＳ）記憶サイトが画素に含まれるときに、画素に出入りする信号を伝達するために使用する金属線の数を望ましくなく増加させる。

従来のＣＭＯＳイメージセンサの１つの主要な不利な点は、電荷が画素に蓄積されたあとの画素の走査が一行ごとに（row-by-row）順次実行されるという点である。これは露光時間のスキュー（skew）を生成し、それは移動物体の画像における歪曲としてしばしば観察される。画素を一行ごとに走査することは「ローリングシャッタ（rolling shutter）」モードでセンサを作動することと言われ、それは従来の光学的なフィルムカメラで見出されるフォーカルプレーンシャッタ（focal plane slit shutter）の動作に似ている。

しかしながら、大部分の応用において、露光時間のスキューなしに、アレイの画素の全てを同時に露出させ、このことにより画像中の移動物体のゆがみを排除することが好ましい。この種のイメージセンサの動作は、従来の光学的なフィルムカメラの機械式虹彩（iris）シャッタの動作に似ているので「グローバルシャッタ」（global shuttering; GS）と呼ばれる。この種のグローバルシャッタを実装するために、各センサ画素に複数の電荷蓄積サイトを提供することが必要である。

ＧＳ方式で作動する場合、電荷が画素のフォトダイオードに蓄積されたあと、当該電荷はアレイの画素の全てにおいて、同時に画素記憶サイトへ移動され、そこにおいて、電荷は、一行ごとの走査を待つことができる。画素走査時間のスキューは、このようにフレーム画素の露光時間から独立している。複数の電荷蓄積サイトをＣＭＯＳセンサ画素に組み込む方法の実施例はYasutomi他 (非特許文献１) に見出され、それは参照として本願明細書に組み込まれる。

非特許文献１の配置は、画素フォトダイオードからの電荷が画素の間にある垂直ＣＣＤレジスタにまず移され、そのあと電荷は、そこから一行ずつ並行してシリアルレジスタに移され、ＣＣＤ電荷転送によって共通の信号電荷検出ノードを経て出力側アンプに移されるという、従来のライン間転送（Interline Transfer Charge Coupled Device; CCD）概念の修正である。この種のＣＣＤ電荷転送概念を、ＣＭＯＳセンサへ応用してグローバルシャッタを実行する構成は図１に示され、そこにおいて、電荷は、追加のピンダイオードに保存される。

図１は、グローバルシャッタの機能を有するＣＭＯＳセンサの画素１００を示す簡略回路図である。第１のピン・フォトダイオード１０１において電荷集積が完了したあと、電荷は電荷転送トランジスタ１０３を介して第２のピンダイオード１０２に転送される。転送された電荷は、ダイオード１０２において、走査を待つ。第１のダイオード１０１から第２のダイオード１０２への電荷転送は、ｋＴＣノイズを発生させることなくＣＣＤ方式で完了する。第２のダイオード１０２がダイオード１０１より高いピン止め電圧（pinning voltage）を有するか、または、トランスファゲート１０３がポテンシャル障壁およびポテンシャルの井戸を有することが、また必要である。さらに、撮像された場面で物体が移動するときに、望ましくないなすりつけ（smear）効果を防止するために、第２のダイオード１０２が入射する光子１１５（すなわち、第１のダイオード１０１で電荷を生成するための光子）から良好に遮蔽されることが必要である。この光遮蔽効果は、この種のイメージセンサにおいて、シャッタ効率（shutter efficiency）と呼ばれるパラメータによって特徴づけられる。

最初にリセットトランジスタ１０６を一時的にオンにすることによって、浮遊拡散（ＦＤ）ノード１０４をドレインバイアス電圧Ｖ_ｄｄにリセットし、そのあと、電荷転送トランジスタ１０５のゲートにパルスを与えることにより第２のダイオード１０２からの信号電荷読取り動作が、従来の方法で進行する。このシーケンスは、アレイにわたって一行ずつ順次進行することができる。浮遊拡散１０４上に現れている信号は、行アドレス指定トランジスタ１０８によって指定されたソース・フォロワ・トランジスタ１０７によってバッファ記憶される。

移行トランジスタゲート１０３および１０５、リセットトランジスタ１０６およびアドレス指定トランジスタ１０８の各ゲートを制御するパルスは、行母線１１１、１１２、１１３、および１１４からそれぞれ供給される（それらはイメージセンサの行制御回路に結合する）。バイアス電圧Ｖ_ｄｄは列Ｖ_ｄｄ線１０９を通して各画素に供給され、信号出力は列出力ライン１１０に現れる。

このようにピンダイオードを用いて電荷を記憶する方法は、このタイプのダイオードが比較的低い暗電流生成特性を有するという点で有利である（電荷蓄積領域の高水準の暗電流はノイズを追加し、画像の望ましくないシェーディング効果を発生させる）。

米国特許第５,６２５,２１０号明細書 米国特許第６,６５７,６６５号明細書

ISSCC Digest of Technical Papers, February 10, 2010, pp. 398 and 399, entitled "A 2.7e Temporal Noise 99.7% Shutter Efficiency 92 dB Dynamic Range CMOS Image Sensor with Dual Global Shutter Pixels"

しかしながら、第２のダイオード１０２は画素域の中で有意な面積を占める。よって、対応するイメージセンサのサイズおよび、究極的にはそのコストを増加させる。

ピン・フォトダイオードによる記憶方式の他の不利な点は、ダイオード１０１のためのピン止め電圧と比べて第２のダイオード１０２のためにより高いピン止め電圧が必要なことである。より高いピン止め電圧は、素子動作電圧の最大値によって決定され割当てられた電圧振幅を消費する。そしてそれは、電荷記憶容量の減少をもたらし、イメージセンサのダイナミックレンジ（ＤＲ）を減少させる。

グローバルシャッタ動作をする画素の設計における前述した課題は、Front Side Illumination（ＳＦＩ）方式で部分的に解決することができる。この方式では、ダイオード１０２上への光の漏入を防止するために、光シールドが第２のピン電荷蓄積ダイオード１０２に配置される。しかしながら、この種の方式は、Back Side Illumination（ＢＳＩ）方式では逆効果である。特に、ＢＳＩ方式のセンサ基板の裏側に配置される光シールドは、ＦＳＩ方式におけるよりも効果がより小さくなり、それはセンサの量子効率（ＱＥ）を制限する（高量子効率化は小型画素センサにおいてＢＳＩを採用する主な目的である）。従って、ＢＳＩ方式で電荷蓄積のために第２のピンダイオード１０２を使用することは、現実的でない。

そこで、グローバルシャッタ機能を伴う、改良されたＢＳＩイメージセンサ画素を提供することが望まれている。

本考案の結像システムは、画像光に応答して電荷を生成するフォトダイオードと、浮遊拡散ノードと、前記フォトダイオードと前記浮遊拡散ノードとの間に結合され、前記フォトダイオードから前記浮遊拡散ノードへ生成された電荷を転送するように構成された、電荷転送トランジスタと、前記浮遊拡散ノードに結合されたリセットトランジスタと、前記浮遊拡散ノードに結合するゲート端子、ソース端子、およびドレイン端子を有するソース・フォロワ・トランジスタと、入力および出力を有する帰還増幅回路と、前記ソース・フォロワ・トランジスタのソース端子と前記帰還増幅回路の入力との間に結合された、画素を指定するトランジスタと、前記帰還増幅回路の出力と前記リセットトランジスタとの間に結合された列帰還線とを含む、結像システムである。

本考案のイメージセンサ画素は、互いに対向する第１の面および第２の面を有する半導体基板に形成されたイメージセンサ画素であって、前記第２の面を通して受光される画像光に応答して電荷を生成するフォトダイオードと、前記第１の面における電荷転送ゲートと、前記電荷転送ゲートを介して前記フォトダイオードによって発生した電荷を受ける、前記第１の面の浮遊拡散接合領域と、前記浮遊拡散領域に結合して、前記浮遊拡散領域をリセット電圧に設定するように構成される、前記第１の面のリセットゲートと、ｐ型ドーピング領域とを有し、前記ｐ型ドーピング領域、前記リセットゲート、および前記電荷転送ゲートによって、前記第１の面の浮遊拡散ノードを囲んでいる、イメージセンサ画素である。

本考案のシステムは、中央演算処理装置、メモリ、入出力回路、およびグローバルシャッタ・モードで操作可能な撮像素子を備え、前記撮像素子は、少なくとも一つの画素回路を有する画素アレイと、画像を前記画素アレイに集束させるレンズとを備え、前記少なくとも一つの画素回路は、画素アレイの裏面から受光した画像光に応答して電荷を生成するフォトダイオードと、電荷蓄積領域と、前記フォトダイオードと前記電荷蓄積領域の間に結合され、前記生成された電荷を前記フォトダイオードから前記電荷蓄積領域へ転送するように構成された電荷転送ゲートと、前記浮遊拡散ノードに結合するリセットトランジスタと、前記電荷蓄積領域に結合するゲート端子、ソース端子およびドレイン端子を有するソース・フォロワ・トランジスタと、入力および出力を有する帰還増幅回路と、前記ソース・フォロワ・トランジスタのソース端子と前記帰還増幅回路の前記入力との間に結合される行選択ゲートと、前記帰還増幅回路の前記出力と前記リセットゲートとの間に結合される列帰還線とを備える、システムである。

本考案によれば、イメージセンサ・画素アレイは、対向する前面および裏面のある基板を有するイメージセンサ画素回路を含むことができる。このイメージセンサ・画素アレイは、裏面を通った画像光によって照らされることができる。

イメージセンサ・画素アレイは、それぞれ、画像光（裏面を通して受光する）に応答して電荷を生成するフォトダイオードを備えている複数のイメージセンサ画素を含むことができる。浮遊拡散ノード（領域）は、アレイに結合する行制御回路によってパルスが与えられるときに、生成された電荷をフォトダイオードから浮遊拡散ノードへ転送するように構成された電荷転送トランジスタを介して、フォトダイオードに結合される。第１および第２のリセットトランジスタは、浮遊拡散ノードおよび誤差電圧保持キャパシタ・ノードに結合することができ、行制御回路によってパルスが与えられたときに、浮遊拡散ノードをリセットすることができる。ソース・フォロワ・トランジスタは、浮遊拡散ノードに結合するゲート端子、画素を指定するトランジスタ（行選択）に結合するソース端子、および、バイアスラインに接続したドレイン端子を備えている。各画素は、列読取り線および列帰還線を介して、対応するフィードバック増幅回路に結合されることができる。列読取り線は、画素を指定するトランジスタとフィードバック増幅回路の入力との間に接続されることができる。

フィードバック増幅回路は、リセット電圧（例えば、ｋＴＣ−リセット雑音補正電圧）を列帰還線を通して第１および第２のリセットトランジスタに提供する。第１のリセットトランジスタが直接浮遊拡散ノードに結合できるのに対して、第２のリセットトランジスタは結合キャパシタを介して浮遊拡散ノードに結合できる。保持キャパシタが、結合キャパシタとソース・フォロワ・トランジスタのドレイン端子の間に結合される。この保持トランジスタは第２のリセットトランジスタがオフにされるときに、帰還増幅器の出力からのｋＴＣ−リセット雑音補正電圧を記憶する。

アレイのイメージセンサ画素は、前面および裏面を有している一般の半導体基板の上に形成されることができる。トランジスタは前面に形成されることができ、層間配線層は前面側から形成されることができる。帰還増幅回路は、画素アレイと同じ基板において、または、画素基板の前面に配線層およびビアによって結合される別の半導体基板において形成される。ｐ型ドーピングした半導体領域は、画素アレイ基板の前面において、ｐ型ドーピング領域、第１のリセットトランジスタのゲートおよび電荷転送トランジスタのゲートが浮遊拡散ノードを囲んで拘束するように（すなわち、浮遊拡散ノードの端の各々を定めるように）形成される。このようにして、浮遊拡散ノードを分離するためのＳＴＩ領域を省略でき、それによって、暗電流の生成も減らして、結像システムのシャッタ効率を最適化するとともに、浮遊拡散ノードのために必要とされる領域を減少させることができる。

画素アレイは、電荷が対応するフォトダイオードから対応する浮遊拡散領域まで、アレイ内のあらゆる画素により一度で転送されるグローバルシャッタ・モードで、操作される（このことにより撮影された画像のローリングシャッタ構造は防止される）。このような改善された領域、シャッタ効率および暗電流生成を有するグローバルシャッタイメージ画素は、中央演算処理装置、メモリ、入出力回路およびアレイ上へ集光するレンズを含むシステムにおいて形成されることができる。

グローバルシャッタ動作をする従来のイメージセンサ画素を示す簡略回路図であり、光検知フォトダイオードと電荷蓄積のためのピンダイオードとを有する。 図１に示されるタイプの画素と比較して、ｋＴＣノイズの生成を最小化するとともに、面積、電圧振幅および効率を最適化するための本考案の実施形態に係るグローバルシャッタ動作をするイメージセンサ画素を図示した回路図であり、浮遊拡散領域、画素列フィードバックおよび二重浮遊拡散リセットを有する。 本考案の実施形態に従って、図２に示される回路を組み込んでいるタイプのグローバルシャッタ動作をするイメージセンサ画素を図示したレイアウト図であり、画素基板上に比較的小さい領域を占める浮遊拡散ノードを有し、かつ、浮遊拡散ノードの近くでＳＴＩ隔離が取り払われている（すなわち画素の中の電荷蓄積領域による領域の占有を最適化するために）。 本考案の実施形態に係る図２および図３のイメージセンサ画素を採用したプロセッサ・システムを示すブロック図である。

グローバルシャッタ動作する画素の簡略回路図を、図２に示す。

図２に示されるように、画素２００は、入射光ｈν（すなわち振動数νを有する光）を検出して、光を電荷に変換する（すなわち画像光に応答して電荷を生成する）フォトダイオード２０１を含む。フォトダイオード２０１は、電荷検出ノード（それは例えば、容量Ｃ_Ｎを有するノードキャパシタ２０５により実現される）２０５に、例えば電荷転送トランジスタ２０２を介して結合される。

電荷検出ノードキャパシタ２０５は、必要に応じて、ノードの電荷記憶容量を増加させるために当該ノードに結合する一つ以上の追加キャパシタ（例えば、一つもしくは複数の二重変換利得キャパシタなど）を含むことができる。

ノードキャパシタ２０５は、ソース・フォロワ・トランジスタ２０３のゲート端子に結合される。ソースフォロワ２０３は、ドレイン列母線２２２（すなわちビア２２４からバイアス電圧Ｖ_ｄｄを受け取るコラムライン２２２）に結合されるドレイン端子およびアドレス指定トランジスタ２０４を介して列・検知線２２３（本明細書において、読出し線２２３と称されることがある）に結合されるソース端子を備えている。

電荷検出ノード２０５（本願明細書において浮遊拡散ノード２０５、浮遊拡散接合領域２０５、浮遊拡散接合２０５、電荷蓄積ノード２０５、電荷蓄積領域２０５または浮遊拡散領域２０５と言われ、それは容量素子により、半導体画素基板により、もしくは、半導体基板上にドープされた領域により実現される）は、リセットトランジスタ２０６を経て、列電圧基準線２１４を介してコラム増幅器２１７の出力に提供されるリセット基準電圧にリセットされる。

同様に、第２のリセットトランジスタ２０７は、保持キャパシタ２０９（容量Ｃ_Ｈを有する）を、列線２１４を介して、増幅器２１７により提供される基準電圧にリセットする。

行制御回路（図示せず）は、画素２００のための行制御信号（例えば、電荷転送制御信号、画素リセット制御信号、アドレス指定または行選択制御信号、その他）を生成する。例えば、リセットトランジスタ２０６は行制御線２１０上のリセット制御信号φ_ＲＸ１を受信でき、リセットトランジスタ２０７は行制御線２１１上のリセット制御信号φ_ＲＸ２を受信できる（すなわちそれぞれ、リセット信号φ_ＲＸ１およびφ_ＲＸ２のパルス信号に応じてリセットトランジスタ２０６はノード２０５をリセットすることができ、リセットトランジスタ２０７は保持キャパシタ２０９を増幅器の出力２１７に設定されているリセット電圧にリセットすることができる）。

アドレス指定トランジスタ２０４（本明細書において、行選択トランジスタ２０４と称されることがある）は、行制御線２１２を介して、行選択制御信号φ_ＳＸ（すなわち読出し（スキャン）のため画素の所望の行を選択するために、パルス化される行選択制御信号）を受信する。

電荷転送レジスタ２０２は、行制御線２１３を通じて受け取られる電荷転送制御信号φ_ＴＸによって制御される（すなわち制御信号φ_ＴＸのパルスが入ると、電荷はノードフォトダイオード２０１からノード２０５まで転送される）。

画素２００は、一般のイメージセンサ半導体基板（例えば、集積回路基板）の行および列に配置されるイメージ画素のアレイとして形成される。図２のトランジスタ２０６、２０７、２０３、および２０２のようなトランジスタは、基板の第１の面（前面）上に形成されることができる。画像光は、前面に対向する基板の第２の面（裏面）を介してフォトダイオード２０１によって受信される。画素２００はしたがって、裏から照らされた（back side illuminated; BSI）イメージセンサ画素と言われる。ＢＳＩイメージセンサ画素は、例えば、前面から照らされる（ＦＳＩ）イメージセンサ画素と比較して、量子効率を改善することができる。

アレイの画素２００は、列帰還増幅回路２２１に（例えば、読取り経路２２３および線フィードバック経路２１４を介して）接続される。列帰還増幅回路２２１は、一般の半導体基板（例えば、集積回路）上に画素２００として形成されることもでき、または、必要に応じて、画素２００から分離された基板（例えば、画素アレイ集積回路チップが搭載された第２の集積回路チップ）の上に形成されることもできる。例えば、増幅器２２１は、画素２００の基板に垂直に積み重なる２枚目の基板（例えば、それは画素２００が形成される基板の前側に接続される）の上に形成されることもできる。

画素２００が形成された集積回路基板は、例えばビア（例えば、集積回路基板間に延びた金属ビア、または画素２００およびコラム増幅回路２２１が同じ半導体基板の上に形成される場合に画素からコラム増幅回路まで一般の集積回路基板を通ってシナリオ（scenarios）を延びているシリコンビア）２２４を通して、コラム増幅回路２２１が電気接続されて形成された集積回路基板に結合されてもよい。

選択された画素アレイに対応する行の各画素２２０は、所与の時刻に、対応する増幅回路２２１に接続される（例えば、複数の増幅回路２２１は、画素の第一行が選択されるとその行の対応する画素からの信号を増幅でき、続いて画素の第２行が選択されるとその行からの信号を増幅できる）。

増幅回路２２１は、例えば演算増幅器２１７、画素電流バイアス源生成器２１５、電流源２１５と増幅器２１７の第１（負の）入力との間を結合する結合キャパシタ２１６（容量Ｃ_０を有する）および増幅器２１７の第１入力と増幅器２１７の出力との間を結合する帰還キャパシタ２１９（容量Ｃ_Ｆを有する）を含む増幅回路である。増幅器２１７は、端末２１８を通じて受け取られる基準電圧Ｖ_ＲＥＦに接続する２番目の（正の）入力を有していてもよい。増幅器２１７は、帰還キャパシタ２１９両端に接続されるリセットスイッチ２２０を使用して、リセットされることができる。

ｋＴＣ−リセット雑音のようなリセット雑音を緩和するために、画素２００およびコラム増幅回路２２１は、二重リセット動作を実行できる。例えば、画素２００は、第１のリセットトランジスタ２０６および第２のリセットトランジスタ２０７を使用して二重のリセット動作を実行できる。画素２００の選択された行の第１のリセットトランジスタ２０６は例えば、行制御回路により提供されるリセット信号を使用してパルスオン／パルスオフされるとともに、第２のリセットトランジスタ２０７は、オンの状態に保たれ、第１のリセットエラーに対応するエラー訂正信号が増幅器２１７から受け取られた後にのみ解除される。

この二重リセット動作の完了の後、電荷転送トランジスタ２０２にパルスが与えられ、統合電荷のグローバルな転送法で検出信号をフォトダイオード２０１からノード２０５へと転送する。そして、転送された電荷はノード２２３に結合したＣＤＳ回路（単純化のために図示されない）を使用して、サンプリングされる。

所望の信号を検出して処理した後に、ノード２０５は、再びリセットされる。これによりキャパシタ２０５から信号電荷を取り除くとともに、電荷検出ノード２０５上にｋＴＣ−リセット雑音を導く。しかしながら、増幅器２１７の出力で発生するフィードバック信号は、第２のリセットトランジスタ２０７がオンにされるまでの間（例えば、二重リセット動作の間）、保持キャパシタ２０９（容量Ｃ_Ｈを有するキャパシタ）に保存された修正電圧（すなわちｋＴＣ−リセット雑音補正電圧）として、働くことができる。

第２のリセットトランジスタ２０７および保持キャパシタ２０９は、結合キャパシタ２０８（例えば、容量Ｃ_Ｘを有するキャパシタ）を介して、電荷検出ノード２０５に各々結合される。この過程により、ｋＴＣ−リセット雑音エラーを補償でき、画素２００の容量の値に応じて、ｋＴＣ−リセット雑音エラーをほぼ完全に取り除くことができる。

修正電圧が保持キャパシタ２０９に保存されたあと、第２のリセットトランジスタ２０７はその後オフにされる。保持キャパシタ２０９は、ノード２０８とＶ_ｄｄ線ノード２２２との間に接続されることができ、あるいはノード２０８とグラウンドまたは他のいかなる適切な電圧基準点との間にも接続されることができる。

保持容量Ｃ_Ｈが十分に大きい場合、この動きによって、保持キャパシタ２０９へ移されて、そこに保持されるｋＴＣ−リセットエラー補正電圧は無視できるほどわずかとなる。リセット動作のあとの列・検知線２２３の電圧は、列ＣＤＳ回路（図示せず）によって、その後も検出されて処理される。ＣＤＳ回路は、画素ソース・フォロワ・トランジスタの閾値電圧の相違および画素２００の回路成分値における他の相違によって発生する画素固定パターンノイズを排除できる。

増幅回路２１７は、キャパシタ２１９の対向する側を短絡するパルシング・リセットスイッチ２２０によって、続いて基準電圧Ｖ_ＲＥＦにリセットされる。これによって増幅回路２２１は、画素アレイの画素の次の行からの信号を検出するための準備に入る。それは、アレイの次の列の画素行選択トランジスタ２０４をオンにすることによって開始される。

図２に示されたこの実施例は、単なる例示のためである。必要に応じて、この読取りシーケンスに、他のタイミング変化を、適用することができる。例えば、演算増幅器２１７は異なる時間にリセットされることができる。そして、それは動作を単純化するために役立つかもしれない。必要に応じて、信号電荷が浮遊拡散ノード（すなわちノード２０５）に存在する間、増幅器２１７を、異なる所望の利得を提供するために再構成することができる。この種の変更は例えば、低レベルの光を撮像するシーンのとき、有利である。

増幅器２１７の利得の再構成を実行するための回路は、単純化のために図２から省略している。しかしながら、この種の再構成は、増幅器２１７の入力と出力との間のフィードバックループの内と外で帰還キャパシタ２１９のさまざまな値を切替えることにより実行することができる。例えば、増幅器２１７は、画素リセット期間（例えば、画素２００からリセット電圧がサンプリングされる期間）、第１の利得レベルに（例えば、第１の所望の利得を線２２３から受け取られる信号に提供するために）設定され、画像サンプリング期間（例えば、フォトダイオード２０１によって捕えられた画像光に対応して画像レベル電圧が画素２００からサンプリングされる期間）、第１の利得レベルと異なる第２の利得レベルに設定されることができる。

必要に応じて、基準電圧Ｖ_ＲＥＦ２１８は、増幅器の出力２１７においてより広い電圧振幅を得るために変えることができる。例えば、Ｖ_ＲＥＦの大きさは、リセットの期間比較的高いレベルに、そして、読取りの期間比較的低いレベルにセットされることができる。

他の適切な形態において、リセットトランジスタ２０６は電圧Ｖ_ｄｄに接続していることができるかまたは別々の参照バイアスラインに接続していることができるが、トランジスタ２０７は列帰還線２１４に接続したままである。画素２００は、イメージセンサ基板の裏面上のいかなる光遮蔽なしでも（例えば、図１のように第２のピンダイオードが電荷を格納するために用いられないので）形成されることができ、図１のアレイと比較して、図２のアレイは比較的低い暗電流の生成を実現することができる。

図３は、例えば図２で示す画素２００における、画素のトポロジを示す線図である。図３に示すように、画素３００（例えば、図２に関連して記載されている画素２００）は、画素２００のさまざまな能動素子を互いから切り離し、そして、アレイの隣接した画素３００を互いに切り離すための浅い絶縁トレンチ（shallow isolation trench; STI）画素分離領域を含んでいる。ＳＴＩ領域３０１は、必要に応じて、画素３００の活性画素領域、例えばフォトダイオード領域３１２（図２のフォトダイオード２０１に対応する）を取り囲むことができる。画素３００は、浮遊拡散領域３１０（図２の浮遊拡散ノード２０５に対応する）を隔離するためｐ型ドーピング領域（例えば、ｐ^＋型ドーピング領域）３０２および３０３を含むことができる。領域３０２および３０３はＳＴＩ領域３０１と同等（comparable）に、浮遊拡散接合３１０に充分な隔離を提供できる。もしそれが適切に不動態化（passivate）されない場合は、高い暗電流発生の可能性がある電源となり得る。

浮遊拡散３１０は半導体基板の前面（第１の表面）において、電荷転送トランジスタのゲート３０６（図２の対応する転送トランジスタ２０２のゲート）、第１のリセットトランジスタのゲート３０７（対応するリセットトランジスタ２０６のゲート）、および、ｐ^＋拡散領域３０２および３０３のみによって拘束されることができる。換言すれば、ｐ型領域３０２および３０３は浮遊拡散接合領域３１０の２つの対向する側を定め、ゲート３０６は第３の側を定め、ゲート３０７が浮遊拡散領域３１０の第３の側に対向する第４の側を定める。このため、浮遊拡散領域３１０は画素基板の前面で領域３０２、３０３およびＡＮＤゲート３０７、３０６によって、囲まれる。

シリコン動作領域に対する導通孔（ビア）は、図３において、黒丸３１３によって示される。図３のポリシリコン・ゲートに対する導通孔および画素面３００において形成される金属相互接続層は、単純化のために省略した。浮遊拡散領域３１０が各接点３１３のそれと実質上等しい領域面積を有するように、浮遊拡散領域３１０は十分に小さくてもよい。このようにして、図１に示されるタイプのダイオードと比較しても、拡散３１０が分離領域３０１に囲まれているシナリオと比較しても、浮遊拡散３１０は、より減少した領域を有することができる。

浮遊拡散領域３１０およびｐ型分離領域３０２、３０３は、暗電流の生成量を最小化するために、最適にドープされる。図３に示すように、浮遊拡散領域３１０は、画素３００の全面積と比較して比較的小さい。画素基板の裏側から画素３００に入射する比較的少ない光子数を捕えるために、領域３１０は、（例えば、画素基板の前側で）非常に浅くｎ^＋型に注入されてもよい。この結果、望ましく高いシャッタ効率（すなわち光シールドを必要としない効率）が得られる。このようにして、図１に示されるタイプのダイオードと比較して、暗電流の生成量の減少および最適化されたシャッタ効率を実現しながら、浮遊拡散領域３１０はより減少した領域を備えることになる。

画素３００は、必要に応じて、アンチブルーミング（anti-blooming）／リセットトランジスタゲート３０８およびポテンシャル・プロフィール調整Ａｎｔｉ Ｄｏｍｅ（ＡＤ）注入領域３１１（単純化のために図２の系統図から省略した）を含むことができる。残りのポリシリコン・ゲートはソース・フォロワ・トランジスタ３０４のゲート、行選択トランジスタ３０５のゲート、および第２のリセットトランジスタのゲート３０９（すなわち図２の対応するリセットトランジスタ２０７のゲート部分）を含む。アレイの画素３００は、必要に応じて、アレイの周辺部に位置する暗電流基準画素（アレイの暗電流を補償する（compensate）ために用いる画素）を含むことができる。暗電流基準画素は、アレイの主感知体の画素３００と同じ浮遊拡散領域を含むことができるが、フォトダイオード領域３１２なしで形成されることもできる。暗電流基準画素がアレイから取り外される場合、入射光から遮蔽するための光シールドが暗電流基準画素の上に形成されてもよい。

図２に記載された回路および図３に記載された画素トポロジ３００は、グローバルシャッタ・イメージング方式において用いられることができて、従来のグローバルシャッタイメージ画素と比較して、比較的高いグローバルシャッタ効率、比較的低い暗電流量および比較的小さなサイズを提供することができる。図中の符号２００および３００で示された画素は、光シールドを使わないで（つまり、最適化されたシャッタ効率で）イメージ画素基板の裏から照らされることができて、必要に応じて、他の集積回路チップに対して積み重ねることができる。この場合、アレイの周辺に位置するチップ間相互接続によって、これらの集積回路チップに接続されることができる。

図４は典型的なプロセッサ・システム５００、例えば撮像素子８０１のような撮像素子を含むデジタルカメラを簡略形で示す。例えば、撮像素子８０１は、図２および図３に関連して述べたように小さな領域を有するとともに暗電流生成量の少ないグローバルシャッタ画素を含む。撮像素子８０１を含むことができるデジタル回路を有するシステムとして、このプロセッサ・システム５００は、一例である。この種の撮像素子を搭載しているシステムは、制限的でない以下の要素を含むことができる：コンピューターシステム、静止画カメラまたはビデオカメラ・システム、スキャナ、マシンビジョン（machine vision）、車両ナビゲーション、テレビ電話、監視システム、オートフォーカスシステム、恒星追跡システム（star tracker system）、運動検出システム、画像安定化システム、その他のシステム。

デジタル静止カメラ・システムまたはビデオカメラ・システムのプロセッサ・システム５００は、例えばシャッタボタン５９７が押圧されたときに、画像を画素アレイに集束させるためのレンズ５９６を含む。プロセッサ・システム５００は、中央演算処理装置（例えば中央演算処理装置（ＣＰＵ）５９５）を含み、ＣＰＵ５９５は、カメラ機能および一つ以上の画像フロー機能を制御して、バス（例えばバス５９３）を介して一つ以上の入出力（Ｉ／Ｏ）デバイス５９１と通信するマイクロプロセッサであってもよい。

撮像素子８０１は、バス５９３を介してＣＰＵ５９５と通信してもよい。システム５００はまた、ランダムアクセスメモリ（ＲＡＭ）５９２および着脱可能なメモリ５９４を含むことができる。着脱可能なメモリ５９４は、バス５９３を介してＣＰＵ５９５と通信するフラッシュメモリを含むことができる。撮像素子８０１は、メモリ領域とともに、もしくはメモリ領域なしに、単一の集積回路に入った、もしくは異なるチップ上のＣＰＵ５９５と結合される。バス５９３は一つの母線として例示されているにもかかわらず、それは、システムコンポーネントを相互接続するために使用される一つもしくはそれ以上のバス、ブリッジまたは他の通信経路であってもよい。

このように、改良されたシャッタ効率を有しグローバルシャッタ・モードで作動でき、暗電流生成量の少ない、従来のグローバルシャッタ・イメージセンサ・画素アレイと比較して半導体基板の領域が最適化された、裏側が照明される（ＢＳＩ）結像系（例えば、イメージセンサ・画素アレイ）の各種実施形態が記載された。

前述した事項は単に本考案の原理を説明したものにすぎず、当業者によって、本考案の範囲および精神を離れない限りさまざまな修正を施すことができる。前述の実施形態は、個々に行うことができ、またはいかなる組合せにおいても行うことができる。

３００ 画素
３０１ ＳＴＩ領域
３０２，３０３ ｐ^＋型ドーピング領域
３０４ ソース・フォロワ・トランジスタ
３０５ 行選択トランジスタ
３０６，３０７ ゲート
３１０ 浮遊拡散領域
３１２ フォトダイオード領域
５００ プロセッサ・システム
５９１ Ｉ／Ｏデバイス
５９２ ＲＡＭ
５９４ 着脱可能なメモリ
５９５ ＣＰＵ
５９６ レンズ
８０１ 撮像素子

Claims (20)

1. 画像光に応答して電荷を生成するフォトダイオードと、
   浮遊拡散ノードと、
   前記フォトダイオードと前記浮遊拡散ノードとの間に結合され、前記フォトダイオードから前記浮遊拡散ノードへ生成された電荷を転送するように構成された、電荷転送トランジスタと、
   前記浮遊拡散ノードに結合されたリセットトランジスタと、
   前記浮遊拡散ノードに結合するゲート端子、ソース端子、およびドレイン端子を有するソース・フォロワ・トランジスタと、
   入力および出力を有する帰還増幅回路と、
   前記ソース・フォロワ・トランジスタのソース端子と前記帰還増幅回路の入力との間に結合された、画素を指定するトランジスタと、
   前記帰還増幅回路の出力と前記リセットトランジスタとの間に結合された列帰還線とを含む、結像システム。
2. 追加のリセットトランジスタをさらに備え、前記リセットトランジスタは前記列帰還線と前記浮遊拡散ノードとの間に直接結合され、
   前記追加のリセットトランジスタは誤差電圧保持キャパシタに結合されるとともに、結合キャパシタを介して前記浮遊拡散ノードに結合されている、請求項１に記載の結像システム。
3. 前記浮遊拡散ノード、前記電荷転送トランジスタ、前記リセットトランジスタ、前記追加のリセットトランジスタ、前記ソース・フォロワ・トランジスタ、および前記画素を指示するトランジスタは、共通の半導体基板の上に形成され、
   前記半導体基板は、ｐ^＋型ドーピング領域をさらに備え、
   前記浮遊拡散ノードが、前記電荷転送トランジスタのゲート、前記第１のリセットトランジスタのゲート、および前記ｐ^＋型ドーピング領域によって、半導体基板の表面に拘束されている、請求項２に記載の結像システム。
4. 前記フォトダイオードは、前記イメージセンサ画素のアレイ内に形成され、前記半導体基板は、前記アレイの周辺で複数の導電性接触子を介して前記半導体基板と異なる追加された半導体基板に接続している、請求項３に記載の結像システム。
5. 前記帰還増幅回路は、前記追加された半導体基板上に形成されている、請求項４に記載の結像システム。
6. 前記画像光は、前記半導体基板の表面に対向する前記半導体基板の追加された表面を通して受光される、請求項４に記載の結像システム。
7. 前記フォトダイオードは、行および列で構成されるイメージセンサ画素のアレイ中の複数のフォトダイオードのうちの、所与のフォトダイオードであり、イメージセンサ画素の前記アレイは、前記複数のフォトダイオードの各フォトダイオードが、対応する浮遊拡散ノードに同時に電荷を転送するように構成されたグローバルシャッタ・モードで操作可能である、請求項１に記載の結像システム。
8. 前記アレイ内の各イメージセンサ画素は、一行ごとに読出され、各イメージセンサ画素の浮遊拡散領域は、前記帰還増幅回路の出力における基準電圧にリセットされる、請求項７に記載の結像システム。
9. 前記誤差電圧保持キャパシタが前記追加のリセットトランジスタと、前記ソース・フォロワ・トランジスタのドレイン端子、基準電圧端子およびグラウンド端子のいずれか１つとの間に接続され、前記帰還増幅回路の出力で発生するｋＴＣ−リセット雑音補正信号は、画素リセット動作の間、前記誤差電圧保持キャパシタに保存される、請求項２に記載の結像システム。
10. 前記帰還増幅回路は、画像光に対応する画像信号が前記画素を指定するトランジスタから前記帰還増幅回路に受信される画像信号スキャン期間中に第１の利得を適用し、前記帰還増幅回路が前記浮遊拡散ノードをリセット電圧にリセットする画素リセット期間中に、前記第１の利得と異なる第２の利得を適用するように構成される、請求項１に記載の結像システム。
11. 前記帰還増幅回路に、前記画像信号のスキャン期間に第１の参照バイアス電圧が提供され、前記画素リセット期間に第２の参照バイアス電圧が提供される、請求項１０に記載の結像システム。
12. 互いに対向する第１の面および第２の面を有する半導体基板に形成されたイメージセンサ画素であって、
    前記第２の面を通して受光される画像光に応答して電荷を生成するフォトダイオードと、
    前記第１の面における電荷転送ゲートと、
    前記電荷転送ゲートを介して前記フォトダイオードによって発生した電荷を受ける、前記第１の面の浮遊拡散接合領域と、
    前記浮遊拡散領域に結合して、前記浮遊拡散領域をリセット電圧に設定するように構成される、前記第１の面のリセットゲートと、
    ｐ型ドーピング領域とを有し、
    前記ｐ型ドーピング領域、前記リセットゲート、および前記電荷転送ゲートによって、前記第１の面の浮遊拡散ノードを囲んでいる、イメージセンサ画素。
13. 前記ｐ型ドーピング領域は、前記第１の表面で前記浮遊拡散接合領域の対向する第１および第２の側を定め、前記電荷転送ゲートは、前記第１の表面で浮遊拡散接合領域の第３の側を定め、前記リセットゲートは、前記第１の表面で浮遊拡散接合領域の第４の側を定め、
    前記第４の側は前記第３の側に対向し、前記第３の側および前記第４の側は、前記浮遊拡散接合領域が前記第１の表面で前記ｐ型ドーピング領域、前記電荷転送ゲート、および前記リセットゲートによって拘束されるように、前記第１の側および前記第２の側の間に延びている、請求項１２に記載のイメージセンサ画素。
14. 前記第１の表面において、半導体基板と異なる追加された半導体基板に結合する複数の導電性接触子を更に備え、前記浮遊拡散接合領域は、複数の導電性接触子のうちの所与の一つの領域と実質的に等しい領域を有する、請求項１２に記載のイメージセンサ画素。
15. 前記イメージセンサ画素は、イメージセンサ画素のアレイの形で形成され、前記イメージセンサ画素および前記イメージセンサ画素のアレイは、グローバルシャッタ結像モードで作動するように構成される、請求項１２に記載のイメージセンサ画素。
16. 前記浮遊拡散接合領域と列読取り線の間に結合される行選択ゲートをさらに備え、前記リセットゲートは、対応するリセットトランジスタの一部として形成され、前記列読取り線は、前記列増幅回路の入力に結合し、前記列増幅回路の出力は、前記列帰還線を介して前記リセットトランジスタに結合し、前記列増幅回路は、その出力においてリセット電圧を生成するように構成される、請求項１２に記載のイメージセンサ画素。
17. 結合キャパシタを介して前記浮遊拡散領域に結合する追加のリセットトランジスタと、前記結合キャパシタを介して前記浮遊拡散領域に結合する保持キャパシタとをさらに備え、
    前記フィードバック増幅回路は、その出力においてｋＴＣ−リセット雑音補正電圧を発生させるように構成され、前記保持キャパシタは前記ｋＴＣ−リセット雑音補正電圧を保持するように構成される、請求項１６に記載のイメージセンサ画素。
18. 前記追加的なリセットゲートがオンにされている間、前記リセットゲートをパルスでオンオフするように構成された行制御回路をさらに備え、
    前記リセットゲートがパルスでオンオフされる間および前記追加的なリセットゲートがオンにされている間、前記ｋＴＣ−リセット雑音補正電圧は前記帰還増幅器の出力から保持キャパシタに保存され、
    前記ｋＴＣ−リセット雑音補正電圧が前記保持キャパシタに保存されたあと、前記行制御回路は、前記リセットゲートをオフするように構成される、請求項１７に記載のイメージセンサ画素。
19. 中央演算処理装置、メモリ、入出力回路、およびグローバルシャッタ・モードで操作可能な撮像素子を備え、
    前記撮像素子は、少なくとも一つの画素回路を有する画素アレイと、画像を前記画素アレイに集束させるレンズとを備え、
    前記少なくとも一つの画素回路は、
    画素アレイの裏面から受光した画像光に応答して電荷を生成するフォトダイオードと、
    電荷蓄積領域と、
    前記フォトダイオードと前記電荷蓄積領域の間に結合され、前記生成された電荷を前記フォトダイオードから前記電荷蓄積領域へ転送するように構成された電荷転送ゲートと、
    前記浮遊拡散ノードに結合するリセットトランジスタと、
    前記電荷蓄積領域に結合するゲート端子、ソース端子およびドレイン端子を有するソース・フォロワ・トランジスタと、
    入力および出力を有する帰還増幅回路と、
    前記ソース・フォロワ・トランジスタのソース端子と前記帰還増幅回路の前記入力との間に結合される行選択ゲートと、
    前記帰還増幅回路の前記出力と前記リセットゲートとの間に結合される列帰還線とを備える、システム。
20. 前記少なくとも一つの画素回路は、
    結合キャパシタを介して前記電荷蓄積領域に結合する保持キャパシタと、
    前記列帰還線の前記出力と前記保持キャパシタとの間に結合された追加的なリセットゲートとをさらに備え、
    前記保持キャパシタは、前記帰還増幅回路の前記出力で発生する電圧を保存するように構成される。請求項１９に記載のシステム。

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