JP2013187872A - 撮像装置 - Google Patents
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Abstract
【課題】縦型オーバーフロードレインを有するグローバル電子シャッタ制御可能な撮像装置で、より高速な電子シャッタ制御を可能にする。
【解決手段】縦型オーバーフロードレインを駆動するための電源と、画素部の電荷をリセットするための画素電源を共用する。前記縦型オーバーフロードレインは、画素毎に半導体基板と画素電源が金属配線により接続されており、前記半導体基板の電圧により駆動され、前記半導体基板はn型半導体である。又前記電源は画素部の信号蓄積時間中に低レベルにする。
【選択図】図3
【解決手段】縦型オーバーフロードレインを駆動するための電源と、画素部の電荷をリセットするための画素電源を共用する。前記縦型オーバーフロードレインは、画素毎に半導体基板と画素電源が金属配線により接続されており、前記半導体基板の電圧により駆動され、前記半導体基板はn型半導体である。又前記電源は画素部の信号蓄積時間中に低レベルにする。
【選択図】図3
Description
本発明は、デジタルスチルカメラ等の撮像装置における、CMOS型固体撮像素子構造の改良に関するものである。
従来、CMOS型の固体撮像素子では、電子シャッタ動作を行う場合、ローリング走査に起因して被写体歪み等が発生していた。この被写体歪みは、一画面分の走査時間(例えば走査速度10コマ/sであれば1/10s)と被写体の移動速度を捉えるシャッタスピード(例えば1/60s)の関係において、シャッタスピード<<一画面分の走査時間であるとき顕著に発生しうるものである。
このため、より速いシャッタスピードであっても被写体歪みが発生しないよう、例えば、特許文献1には、フォトダイオード部と保持部を分離した上で全画面同時蓄積やダイナミックレンジ拡大等の機能付加を可能とした固体撮像装置およびその駆動方法が開示されている。
図7に示すようにフォトダイオードPDは第1の転送ゲートTX1を介して保持部Memに接続されており、フォトダイオードPDで発生した信号電荷を、露光期間の開始当初から保持部Memへ転送している。露光終了後の信号読み出しは、保持部Memから第2の転送ゲートTX2を介してフローティングディフュージョン部FDへ転送して以降CMOS型固体撮像装置特有のローリング走査が行われる。
他方、フォトダイオードPDは上記ローリング走査中も露光されているが、第1の転送ゲートTX1を閉じた上でオーバーフロードレインOFDに発生電荷が常に排出されているので、保持部Memにある本来の信号電荷に影響を与えない。つまり、信号読み出し走査はローリング走査となっているが、実質信号電荷の蓄積開始から終了までを、第1の転送ゲートTX1によって一画面分全ての画素を同時に制御することで原理的に全画面同時蓄積(グローバルシャッタ)を可能としている。逆に言うとオーバーフロードレインが無いとローリング走査中の露光信号により本来の信号が影響を受けることになる。
ところで、オーバーフロードレインOFD構成は、特許文献2で示すように横型オーバーフロードレインと縦型オーバーフロードレインがある。オーバーフロードレインOFD構成は画素ごとに必要なため、一般的には横型オーバーフロードレイン構成より縦型オーバーフロードレイン構成のほうが高画素化したときの光電変換部PD面積を大きくとることができるため微細化に適している。
その反面、縦型オーバーフロードレイン構成は例えば図8のように高抵抗のn型基板電圧VDDを直接駆動する必要があるため、撮像素子周辺に配置された電極から電圧を印加することになる。そのため撮像素子面内における中央部画素と周辺部画素で応答に差があるなど高速駆動が難しく、高速グローバルシャッタの障害となっていた。つまり、より高速な電子シャッタを用いるときは被写体輝度が非常に高く、オーバーフロードレイン動作が十分高速に追従できないと、ローリング走査中の露光により本来の画像が影響を受けることになる。
特許文献3では、裏面照射型CMOS撮像素子において縦型オーバーフロードレインとコンタクトしてアルミ等金属配線で画素単位に制御可能な例が示されているが、その制御配線が必要なためなため、裏面照射型ではない撮像素子においては光電変換部PD面積を圧迫することになり微細化の障害となっていた。
また、特許文献4では、横型オーバーフロードレイン構成でありながら微細化CMOSセンサーに適した構造として画素出力トランジスタ電源との電源を共通にする例が示されている。
本発明の課題は、縦型オーバーフロードレイン有し高画素化達成にための微細化に適していながら高速グローバルシャッタが可能で、且つ画素レイアウトの自由度を犠牲にしない撮像装置を提供することにある。
上記課題を解決する為に、本発明の撮像装置では、光電変換された電荷を一時的に記憶できる画素メモリと、電荷を排斥するための縦型オーバーフロードレイン構造を有する画素部と、画素部の電荷をリセットするための画素電源を有し、画素電源と縦型オーバーフロードレインを駆動するための電源を共用させる。また、縦型オーバーフロードレインは、画素毎にn型半導体基板と画素電源が金属配線により接続される構成とし、信号蓄積期間中は画素電源を低レベルにする。
本発明のでは、縦型オーバーフロードレインを有していながら、オーバーフロードレイン動作を高速に動作させることができるため、より高速なグローバル電子シャッタ駆動を実現可能にしている。
また、画素レイアウトの自由度を犠牲にしないため、高画素化に適した撮像装置を提供可能である。
[実施例]
以下、本発明の具体的な実施例を説明する。
以下、本発明の具体的な実施例を説明する。
図1は本発明の実施形態の撮像素子の概略を示す図である。
図1において撮像素子は、画素アレイ101と、画素アレイ101における行を選択する垂直選択回路102、画素アレイ101における列を選択する水平選択回路104、画素アレイ101中の画素のうち垂直選択回路102及び水平選択回路104によって選択される画素の信号を読み出す読み出し回路103を含んで構成されうる。なお、撮像素子は、図示された構成要素以外にも、例えば、垂直選択回路102、水平選択回路104、信号読み出し部103等にタイミングを提供するタイミングジェネレータ或いは制御回路等を備える。
典型的には、垂直選択回路102は、画素アレイ101の複数の行を順に選択し、水平選択回路104は、垂直選択回路102によって選択されている行を構成する複数の画素を順に選択するように画素アレイの複数の列を順に選択する。
画素アレイ101は、2次元の画像を提供するために、複数の画素を2次元アレイ状に配列して構成される。
図2は、撮像素子における1画素の構成を示す図である。撮像素子において、2次元の画像を提供する画素アレイは、複数の画素を2次元アレイ状に配列して構成される。
各画素201は、フォトダイオード(以下、PDとも記す)202、第1転送スイッチ203、画素メモリ204、第2転送スイッチ205、フローティングディフュージョン部(以下、FDとも記す)206、リセットスイッチ207、増幅MOSアンプ208、及び、選択スイッチ209を含んで構成されうる。
PD202は、光学系を通して入射する光を光電変換する光電変換部として機能する。第1転送スイッチ203は、そのゲート端子に入力されるパルスφmemによって駆動され、PD202で発生した電荷を画素メモリ204に転送する。第2転送スイッチ205は、そのゲート端子に入力される転送パルスφTXによって駆動され、画素メモリ204に蓄積された電荷をFD206に転送する。FD206は、電荷を一時的に蓄積するとともに蓄積した電荷を電圧信号に変換する電荷電圧変換部として機能する。
増幅MOSアンプ208は、ソースフォロアとして機能し、そのゲートにはFD206で電荷電圧変換された信号が入力される。選択スイッチ209は、そのゲートに入力される垂直選択パルスφSELによって駆動される。垂直選択パルスφSELがアクティブレベル(ハイレベル)になると、画素アレイの該当する行に属する画素の選択スイッチ209が導通状態になり、増幅MOSアンプ208のソースが垂直信号線210に接続される。
リセットスイッチ207は、そのゲートに入力されるパルスφRESによって駆動されて、FD206に蓄積されている電荷を除去する。
FD206及び増幅MOSアンプ208及び増幅MOSアンプ208のドレインに供給される画素電源SVDDに加え、垂直信号線210に定電流を供給する不図示の定電流源によってフローティングディフュージョンアンプが構成される。選択スイッチ209で選択された行を構成する各画素において、FD206に転送される電荷がFD206で電圧信号に変換される。その後、フローティングディフュージョンアンプを通じて対応する信号読み出し部103に出力される。
本実施形態の画素部の構成を図3に示す。図中の202から206はそれぞれ図2の構成要素を示す。半導体基板301はn型で構成されている。基板中には接地されたp型領域302を備えている。PD202はn型半導体で構成され、表面には暗電流を抑えるためのp型のウエル領域303を備える。画素メモリ204とFD206はn型領域で構成される。第1転送スイッチ203と第2転送スイッチ205はポリシリコンなどで構成される。ここでn型半導体基板301の電位を変動させることでオーバーフロードレイン動作を行うことが可能である。
具体的には本実施例のような縦型オーバーフロードレインでは、n型半導体基板302(ドレイン)の電圧VOFDが低いときにはPDの電荷を排出せず、VOFDが高いときにはPDの電荷を排出するように働く。
ここでn型半導体基板301は各画素として構成されるp型のウエル領域303以外の部分から、各画素単位でコンタクト207及びアルミ等の金属配線により低抵抗で画素電源SVDDと共通接続し配線される。これにより、各画素のオーバーフロードレインをn型半導体基板301の高抵抗を通して駆動するのに比べて、極めて高速に駆動することが可能である。
つまり、これまで
尚、SVDD(=VOFD)は図示しない電源によって電圧選択可能にする。
尚、SVDD(=VOFD)は図示しない電源によって電圧選択可能にする。
また、縦型オーバーフロードレインを動作させるためのn型半導体基板302(ドレイン)の電圧VOFDと画素電源SVDDを共通に配線させることにより、画素部レイアウトの自由度を犠牲にすることが無い。
VOFDとSVDDを共通接続配線した時の動作説明は後述する。以下、SVDDとの記載はSVDDとVOFDが共通接続配線されたものとして説明する。
図3中の点線部の各個所AからEまでのポテンシャル状態を図4に示す。フォトダイオードCで発生した電荷はフォトダイオードCに溜まる。ここで、電荷はポテンシャルの低い状態より高い状態にむかって移動するので、発生電荷は図中の下部に向かって移動する。図中の実線はSVDDが低い電圧であり、φMEM、ΦTXがオフ状態のときのポテンシャル状態を示す。点線はSVDDが高い電圧であり、φMEM、ΦTXがオン状態のポテンシャル状態を示す。すなわち、SVDD電圧、ΦMEM、ΦTXの状態によって、電荷の移動する方向が決定される。例えば、SVDD電圧が高ければ、PDで発生した電荷は基板401の方に流れる。逆に、SVDD電圧が低く、かつφMEMがオン状態であれば、PDで発生した電荷は画素メモリに流れる。また、画素メモリに電荷が溜まった状態でφTXをオンすると、転送動作がなされ、画素メモリの電荷はFDに転送される。
本実施形態の画素部のポテンシャル状態を図5に示す。また、第1の実施形態の駆動パターンを図6に示す。以下、図5と図6を用いて、第1の実施形態の駆動方法について説明する。
図6における、n、n+1、n+2はそれぞれn行目、n+1行目、n+2行目を表す。ここでは、nからn+2までの3行分のパルスを用いて説明する。時刻t601の間に、パルスφTXn〜φn+2の全行分のφTXとパルスφRESn〜φn+2の全行分のφRESをオン状態にする。また、時刻t602の間に、パルスφMEMn〜φn+2の全行分のφMEMをオン状態にする。それによって時刻t601の間に、リセットスイッチ207と第1転送スイッチ203と第2転送スイッチ205をオンし、PDと画素メモリとFDの電位が初期電位にリセットされ、露光が開始する。
時刻t601の間にSVDDを高電圧(つまりオーバーフロードレイン動作状態且つ画素電源オン状態)にし、パルスφTXn〜φn+2の全行分のφTXをオン状態にする。この時画素メモリに溜まった電荷はFD側からリセットスイッチ207を通して画素電源に、PDに溜まった電荷はオーバーフロードレイン側に排出され、各部の電荷がリセットされる。この場合は、図5(a)のようなポテンシャル状態になる。その際には、ΦMEMはオン状態でもオフ状態でもよいが、本説明ではオン状態であるとする。
時刻t601が終わってφTXがオフ、SVDDが低電圧(つまりオーバーフロードレイン非動作状態且つ画素電源オフ状態)になった時点からPDは蓄積状態となり、入射光量に応じた光電荷を発生する。すなわち、時刻t603が蓄積時間となる。時刻t603の間にはφMEMn〜φn+2の全行分のφMEMがオン状態になっているため、PDで発生した光電荷は画素メモリに移動する。図5(b)のはこのときのポテンシャル状態と光電荷の様子を表す。尚、時刻t603の間はFDはフローティングになり暗電流が発生しやすい状態である。
次に、時刻t602の終わりに、φMEMn〜φn+2の全行分のφMEMをオフ状態にし、SVDD電圧を高電圧(つまりオーバーフロードレイン動作状態且つ画素電源オン状態)にすることで、蓄積が終了する。蓄積が終了してから、PDで発生した電荷は全てオーバーフロードレイン側に排出される。図5(c)がその状態を示すポテンシャル図である。
その後、各行のφRESがオフになるまでの時刻t609に、時刻t603の間でフローティング状態にあったFDをリセットする。
次に、時刻t604の間にn行目のパルスφSELnを印加し、選択スイッチ209をオンすることで読み出し行を選択する。読み出し行選択にともなって、φRESnをオフにすることで、FDのリセットを終了する。n行目の時刻t605の間にFDのリセット電位を信号読み出し部103に読みだす。その後、時刻t606の間にパルスΦTXnをオンする。それにより、スイッチ205がオンし、画素メモリに蓄積された電荷がFDに読み出される。時刻t607の間にFDの電位を信号読み出し部103に読みだす。このときのポテンシャル状態を図5(d)に示す。図5(c)の状態で画素メモリに貯められた電荷が、選択行のみFDに転送される。
信号読み出し部103では、時刻t605の間にサンプリングしたFDのリセット電位と時刻t607の間にサンプリングしたFDの信号電位の差分を出力する。それによって回路の固定パターンノイズを低減し、また画素のリセットスイッチのばらつきによるノイズを低減する。時刻t608の期間において、水平選択回路104を動作されることによって、読み出し回路部103に保存されたn行目の信号を列毎に読み出す。
時刻t608が終わると次にn+1行目の信号を読みだす。以下、すべての行に対して、同様に駆動を行うことで、1画面分の信号を読み出す。
ここでn型半導体基板301上にp型層が均一に構成される場合においては、イオン打ち込みやホール開口等の手法によりn型半導体を埋め込みn型半導体基板301と表層のアルミ等金属配線を接続するようにしても良い。
以上のように、本発明では縦型オーバーフロードレイン構造を有し、各画素単位でコンタクト及びアルミ等金属配線により低抵抗で画素電源SVDDと共通接続し配線することで縦型オーバーフロードレインを駆動している。これにより、画素レイアウトの自由度を犠牲にせず高速電子シャッタ駆動を実現している。
101、201:画素部
102:垂直選択回路
103:読み出し回路
104:水平選択回路
202:フォトダイオード
203、205、207、208、209:トランジスタ
204:メモリ
206:フローティングディフュージョン
210:出力線
211:コンタクト
301:n型半導体基板
302、303:p型半導体領域
102:垂直選択回路
103:読み出し回路
104:水平選択回路
202:フォトダイオード
203、205、207、208、209:トランジスタ
204:メモリ
206:フローティングディフュージョン
210:出力線
211:コンタクト
301:n型半導体基板
302、303:p型半導体領域
Claims (4)
- 光電変換された電荷を一時的に記憶できる画素メモリと、
電荷を排斥するための縦型オーバーフロードレイン構造を有する画素部と、
画素部の電荷をリセットするための画素電源を有し、
前記電源は、前記縦型オーバーフロードレインを駆動するための電源を共用することを特徴とする撮像装置。 - 前記縦型オーバーフロードレインは、画素毎に半導体基板と画素電源が金属配線により接続されていることを特徴とする請求項1に記載の撮像装置。
- 前記縦型オーバーフロードレインは、前記半導体基板の電圧により駆動され、前記半導体基板はn型半導体であることを特徴とする請求項1に記載の撮像装置。
- 前記電源は画素部の信号蓄積時間中に低レベルすることを特徴とする請求項3記載の撮像装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012053929A JP2013187872A (ja) | 2012-03-12 | 2012-03-12 | 撮像装置 |
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JP2012053929A JP2013187872A (ja) | 2012-03-12 | 2012-03-12 | 撮像装置 |
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Publication Number | Publication Date |
---|---|
JP2013187872A true JP2013187872A (ja) | 2013-09-19 |
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ID=49388916
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JP2012053929A Pending JP2013187872A (ja) | 2012-03-12 | 2012-03-12 | 撮像装置 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9743022B2 (en) | 2014-10-07 | 2017-08-22 | Samsung Electronics Co., Ltd. | Image sensors and related methods and electronic devices |
-
2012
- 2012-03-12 JP JP2012053929A patent/JP2013187872A/ja active Pending
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US9743022B2 (en) | 2014-10-07 | 2017-08-22 | Samsung Electronics Co., Ltd. | Image sensors and related methods and electronic devices |
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