JP5234100B2 - 固体撮像装置および撮像装置 - Google Patents

Description

本発明は、固体撮像装置、固体撮像装置の駆動方法および撮像装置に関する。

固体撮像装置の一方式として、Ｘ−Ｙアドレス型固体撮像装置の一種である増幅型固体撮像装置、例えばＣＭＯＳ(Complementary Metal Oxide Semiconductor)型（ＭＯＳ型を含む）の固体撮像装置（以下、「ＣＭＯＳイメージセンサ」と記述する）がある。

ＣＭＯＳイメージセンサは、光電変換部を含む画素が二次元アレイ状に複数配置されている。個々の画素は、光電変換部の他に、読出しゲート部、リセットゲート部および増幅部等を構成する多くの構成要素（例えば、トランジスタ）を一画素領域内に有するため、画素の微細化を図る上で限界がある。

ただし、最近では、本来は一画素ごとに設けられる構成要素の一部を複数の画素間で共有することにより、一画素あたりの光電変換部以外の占有面積を抑制する、いわゆる複数画素共有構造が提案されている。そして、この複数画素共有構造は、ＣＭＯＳイメージャにおける画素の微細化を図る上で必須の技術となりつつある。

複数画素共有構造として、例えば、２つの光電変換部の間に、当該２つの光電変換部で供給する電荷電圧変換部やその他の構成要素群（リセットゲート等を構成するトランジスタ群）を配置する構造がある（例えば、特許文献１参照）。その他に、２つの光電変換部の間で電荷電圧変換部やその他の構成要素群を共有するとともに、その共有する構成要素群を各光電変換部と並ぶように配置する構造がある（例えば、特許文献２参照）。

米国特許第６４２３９９４号明細書 特開２００１−２９８１７７号公報

上述した複数画素共有構造を採用して画素の微細化を図った上で、撮像画像の高精細化の要求に応えるべく多画素化、それに伴う画素のさらなる微細化を考えた場合、画素面積の微小化に伴って光電変換部の占有面積を小さくせざるを得ない。光電変換部の占有面積が小さくなると、光電変換部の取扱い電荷量（即ち、蓄積可能な電荷量）が少なくなるために、十分な飽和特性を得ることが難しくなる。

そこで、本発明は、複数画素共有構造を採用して画素の微細化を図る上で、十分な飽和特性を得ることが可能な固体撮像装置、当該固体撮像装置の駆動方法および当該固体撮像装置を用いた撮像装置を提供することを目的とする。

上記目的を達成するために、本発明の固体撮像装置は、
光電変換部と、当該光電変換部で光電変換された電荷を電荷電圧変換部に転送する転送トランジスタとを有する画素が配置された画素アレイ部を備え、
前記画素は、前記転送トランジスタ、リセットトランジスタおよび増幅トランジスタの３トランジスタ構成であり、
前記電荷電圧変換部と、前記光電変換部をリセットする前記リセットトランジスタと、前記光電変換部の電位に対応した信号を出力する前記増幅トランジスタとを複数の画素間で共有し、
前記リセットトランジスタのゲート電極へのリセットパルスの印加時の電圧レベルが前記増幅トランジスタの電源の電圧レベルよりも高く設定する構成を採っている。

リセットトランジスタは、増幅トランジスタの電源の電圧レベルよりも高く設定された電圧レベルをリセット電圧として電荷電圧変換部をリセットする。これにより、電荷電圧変換部のポテンシャルは、リセット電圧が増幅トランジスタの電源の電圧レベルに設定されているときよりも深くなる。電荷電圧変換部のリセット時のポテンシャルを深くできると、その分だけ光電変換部のポテンシャルを深く設計できる。その結果、光電変換部の取扱い電荷量を、リセット電圧が増幅トランジスタの電源の電圧レベルに設定されているときよりも増やすことができる。

上記目的を達成するために、他の発明の固体撮像装置は、
前記複数の画素は、同一画素列に属する互いに隣接する４つの画素であり、
前記４つの画素のうち隣り合う２つずつを組とし、一方の組の２つの画素間で前記電荷電圧変換部および前記リセットトランジスタを共有し、他方の組の２つの画素間で前記電荷電圧変換部および前記増幅トランジスタを共有する構成を採っている。

各組の２つの画素間で電荷電圧変換部およびを共有し、当該２つの画素間にはリセットトランジスタと増幅トランジスタのどちらかを設けたレイアウト構造とすることで、光電変換部の占有面積を確保するのに効率の良いレイアウトとなる。したがって、複数画素共有構造を採用して、撮像画像の高精細化の要求に応えるべくさらなる微細化を図る場合でも、限られた画素面積内で光電変換部の占有面積を大きく確保することができる。

本発明によれば、画素面積の微小化に伴って光電変換部の占有面積が小さくなっても、光電変換部の取扱い電荷量を増やすことができるために、リセット電圧が増幅部の電源の電圧レベルに設定されているときよりも高い飽和特性を得ることができる。

また、画素の微細化に伴って画素面積が小さくなっても、限られた画素面積内で光電変換部の占有面積を確保し、光電変換部の取扱い電荷量を増やすことができるために、本レイアウト構造を採らない場合よりも高い飽和特性を得ることができる。

本発明が適用されるＣＭＯＳイメージセンサの構成の概略を示すシステム構成図である。 画素の光電変換部に光を照射する構造の概略を示す断面図であり、（Ａ）は表面照射型の断面構造を、（Ｂ）は裏面照射型の断面構造をそれぞれ示している。 複数画素共有構造を採らない画素回路の一例を示す回路図である。 複数画素共有構造を採る本実施形態に係る画素回路の一例を示す回路図である。 本実施形態に係る画素回路の回路動作の説明に供するタイミングチャートである。 本実施形態に係る画素回路のレイアウト構造の一例を示す平面パターン図である。 本発明に係る撮像装置の構成の一例を示すブロック図である。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

［システム構成］
図１は、本発明が適用される固体撮像装置、例えばＣＭＯＳイメージセンサの構成の概略を示すシステム構成図である。

図１に示すように、本適用例に係るＣＭＯＳイメージセンサ１０は、図示せぬ半導体基板（チップ）上に形成された画素アレイ部１１と、例えば画素アレイ部１１と同じ半導体基板上に集積された周辺回路部とを有する構成となっている。周辺回路部としては、例えば、垂直駆動部１２、カラム処理部１３、水平駆動部１４、システム制御部１５および昇圧回路１８が設けられている。

画素アレイ部１１には、入射する可視光をその光量に応じた電荷量に光電変換する光電変換部を含む図示せぬ単位画素（以下、単に「画素」と記述する場合もある）が行列状に２次元配置されている。画素の具体的な構成については後述する。

画素アレイ部１１にはさらに、行列状の画素配列に対して行ごとに画素駆動線１６が図の左右方向（画素行の画素の配列方向）に沿って形成され、列ごとに垂直信号線１７が図の上下方向（画素列の画素の配列方向）に沿って形成されている。図１では、画素駆動線１６について１本として示しているが、１本に限られるものではない。画素駆動線１６の一端は、垂直駆動部１２の各行に対応した出力端に接続されている。

垂直駆動部１２は、シフトレジスタやアドレスデコーダなどによって構成されている。ここでは、具体的な構成については図示を省略するが、垂直駆動部１２は、読出し走査系と掃出し走査系とを有する構成となっている。読出し走査系は、信号を読み出す単位画素について行単位で順に選択走査を行う。

一方、掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対し、その読出し走査よりもシャッタスピードの時間分だけ先行して当該読出し行の単位画素の光電変換素子から不要な電荷を掃き出す（リセットする）掃出し走査を行う。この掃出し走査系による不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。

読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に入射した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における光電荷の蓄積時間（露光時間）となる。

垂直駆動部１２によって選択走査された画素行の各単位画素から出力される信号は、垂直信号線１７の各々を通してカラム処理部１３に供給される。カラム処理部１３は、画素アレイ部１１の画素列ごとに、選択行の各画素２０から出力されるアナログの画素信号に対して種々の信号処理を行う。

カラム処理部１３での信号処理としては、例えば、画素固有の固定パターンノイズを除去するためのＣＤＳ(Correlated Double Sampling;相関二重サンプリング)処理が挙げられる。このカラム処理部１３に、アナログの画素信号をデジタルの画素信号に変換するＡＤ変換機能を持たせることも可能である。

水平駆動部１４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部１３の画素列に対応した回路部分を順番に選択する。この水平駆動部１４による選択走査により、カラム処理部１３で信号処理された画素信号が順番に出力される。

システム制御部１５は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、当該タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部１２、カラム処理部１３および水平駆動部１４などの駆動制御を行う。

昇圧回路１８は、垂直駆動部１２などで用いる電源電圧の電圧レベルＶｄｄを当該電圧レベルＶｄｄよりも高い電圧レベルＶｄｄ＋αに昇圧する。この昇圧回路１８としては、例えば周知のチャージポンプ回路が用いられる。昇圧回路１８で昇圧された電圧レベルＶｄｄ＋αは、後述する画素選択を行う選択電源ＳＥＬＶｄｄの高電圧側のレベルとして用いられる。その詳細については後述する。

（照射構造）
ここで、画素の光電変換部に光を照射する構造として、光電変換部が形成された半導体基板の表面側から光を照射する表面照射型と、当該半導体基板の裏面側から光を照射する裏面照射型とがある。上記構成のＣＭＯＳイメージセンサ１０は、表面照射型、裏面照射型のいずれの照射構造にも対応可能である。これら照射構造の構成の概略について以下に説明する。

図２は、画素の光電変換部に光を照射する構造の概略を示す断面図である。図２において、（Ａ）は表面照射型の断面構造を、（Ｂ）は裏面照射型の断面構造をそれぞれ示している。

＜表面照射型＞
図２（Ａ）に示すように、表面照射型は、半導体基板１０１の一方の面側、即ち表面側に、フォトダイオード（ＰＤ）１０２が形成されて光電変換部を構成している。このフォトダイオード１０２の上方に配線層１０３が設けられている。配線層１０３の上には、カラーフィルタ１０４およびマイクロレンズ１０５がその順に配されている。

上述したように、表面照射型では、フォトダイオード１０２に光を取り込む側に配線層１０３が位置することから、入射光の光路を避けて配線層１０３の各配線をレイアウトする必要がある。しかし、光路を避けて配線層１０３の各配線をレイアウトするにも限界がある。したがって、入射光をマイクロレンズ１０５によって配線間を通してフォトダイオード１０２に集光するようにしている。

＜裏面照射型＞
図２（Ｂ）に示すように、裏面照射型は、半導体基板を所定の厚さに研磨することによって形成された素子層２０１に、フォトダイオード（ＰＤ）２０２が形成されて光電変換部を構成している。素子層２０１の一方の面（裏面）側には、カラーフィルタ２０４およびマイクロレンズ２０５がその順に配されている。素子層２０１の他方の面（表面）側には、配線層２０３が設けられている。

上述したように、裏面照射型では、配線層２０３と反対側、即ち裏面側から入射光を取り込む構造となっているために、フォトダイオード２０２の受光面を考慮して配線層２０３の各配線をレイアウトする必要がない。したがって、配線のレイアウトの自由度が高くなるために、表面照射型に比べて画素の微細化を図ることができる利点がある。また、フォトダイオード２０２とカラーフィルタ２４との間の距離が表面照射型に比べて極めて短く、入射光を集光する必要性が低いために、極端な場合、マイクロレンズ２０５を省くことも可能である。

（複数画素共有構造）
上記構成のＣＭＯＳイメージセンサ１０において、本実施形態では、画素アレイ部１１の個々の画素について、本来は一画素ごとに設けられる構成要素の一部を複数の画素間で共有する複数画素共有構造を採用するに当たって、その画素構造を特徴としている。本実施形態について説明する前に、複数画素共有構造を採らない画素構成について説明する。

＜複数画素共有構造を採らない画素回路＞
図３は、複数画素共有構造を採らない画素回路の一例を示す回路図である。図３に示すように、本回路例に係る画素２０は、光電変換部である例えばフォトダイオード２１に加えて、転送トランジスタ２２、リセットトランジスタ２３および増幅トランジスタ２４の３つのトランジスタを有する構成となっている。ここでは、これらトランジスタ２２〜４として、例えばＮチャネルのＭＯＳトランジスタを用いた場合を示している。

ここで、転送トランジスタ２２は、フォトダイオード２１で光電変換された電荷を電荷電圧変換部であるＦＤ部（フローティングディフュージョン部）２５に転送する転送ゲート部を構成している。リセットトランジスタ２３は、ＦＤ部２５の電位をリセットするリセットゲート部を構成している。増幅トランジスタ２４は、ＦＤ部２５の電位に対応した信号を垂直信号線１７に出力する増幅部を構成している。

図３において、フォトダイオード２１のアノード電極は接地されている。転送トランジスタ２２は、フォトダイオード２１のカソード電極とＦＤ部２５との間に接続され、そのゲート電極に転送パルスＴＲＧが垂直駆動部１２から選択的に与えられる。転送パルスＴＲＧが与えられると、転送トランジスタ２２はオン状態となって、フォトダイオード２１で光電変換され、ここに蓄積された信号電荷（ここでは、光電子）をＦＤ部２５に転送する。

リセットトランジスタ２３は、選択電源ＳＥＬＶｄｄにドレイン電極が、ＦＤ部２５にソース電極がそれぞれ接続され、フォトダイオード２１からの電荷転送に先立って、そのゲート電極にリセットパルスＲＳＴが垂直駆動部１２から選択的に与えられる。リセットパルスＲＳＴが与えられると、リセットトランジスタ２３はオン状態となって、ＦＤ部２５の電荷を選択電源ＳＥＬＶｄｄに捨てることによってＦＤ部２５をリセットする。ここで、選択電源ＳＥＬＶｄｄは、電源電圧としてＶｄｄレベルと例えばＧＮＤレベルとを選択的にとる。

増幅トランジスタ２４は、ＦＤ部２５にゲート電極が、選択電源ＳＥＬＶｄｄにドレイン電極が、垂直信号線１７にソース電極がそれぞれ接続されたソースフォロア構成となっている。そして、増幅トランジスタ２４は、選択電源ＳＥＬＶｄｄがＶｄｄレベルになることによって動作状態となり、リセットトランジスタ２３によるリセット後のＦＤ部２５の電位をリセットレベルとして垂直信号線１７に出力する。増幅トランジスタ２４はさらに、転送トランジスタ２２による電荷転送後のＦＤ部２５の電位を信号レベルとして垂直信号線１７に出力する。

ここで、選択電源ＳＥＬＶｄｄは、ＧＮＤレベル（０Ｖ）またはその近傍の第１電圧レベル（例えば、０．６Ｖ）とＶｄｄレベルとを選択的にとり、ＧＮＤレベルまたは第１電圧レベルからＶｄｄレベルに切り替わることによって画素選択を行う。

＜複数画素共有構造を採る本実施形態に係る画素回路＞
図４は、複数画素共有構造を採る本実施形態に係る画素回路の一例を示す回路図であり、図中、図３と同等部分には同一符号を付して示している。

本実施形態に係る画素回路では、近接する複数の画素、例えば同一画素列に属し、互いに隣接する縦４画素２０−１，２０−２，２０−３，２０−４を単位として、これら４画素間で１つのＦＤ部２５を共通化（共有）する構成となっている。近接する複数の画素間での共通化に当たっては、同一画素列で共通化した方が、各画素からの信号読出しのタイミング制御が容易である。

単位となる４つの画素２０−１，２０−２，２０−３，２０−４は各々、光電変換部であるフォトダイオード２１−１，２１−２，２１−３，２１−４を有している。４つの画素２０−１，２０−２，２０−３，２０−４は、２つずつが組（対）になっている。そして、一方の組の２つの画素２０−１，２０−２の画素領域に増幅トランジスタ２４が設けられ、他方の組の２つの画素２０−３，２０−４の画素領域にリセットトランジスタ２３が設けられている。

先述した複数画素共有構造を採らない画素回路では、リセットトランジスタ２３および増幅トランジスタ２４の各ドレイン電極が共に選択電源ＳＥＬＶｄｄに接続されていた。すなわち、リセットトランジスタ２３および増幅トランジスタ２４の各ドレイン電源として共通の選択電源ＳＥＬＶｄｄが用意されていた。

これに対して、本実施形態に係る画素回路では、リセットトランジスタ２３および増幅トランジスタ２４の各ドレイン電源として別々の電源が用意されている。別々の電源としては、電源電圧（電圧レベル）が固定の固定電源Ｖｄｄと、電源電圧が可変の選択電源ＳＥＬＶＤＤとが用意されている。選択電源ＳＥＬＶＤＤは、ＧＮＤレベル（０Ｖ）またはその近傍の第１電圧レベルと、固定電源Ｖｄｄの電圧レベルＶｄｄよりも高い第２電圧レベルＶＤＤとを選択的にとり、第１電圧レベルから第２電圧レベルＶＤＤに切り替わることによって画素選択を行う。この第２電圧レベルＶＤＤとして先述した昇圧回路１８で昇圧された電圧レベルＶｄｄ＋αが用いられる。

そして、リセットトランジスタ２３のドレイン電極が選択電源ＳＥＬＶＤＤに、増幅トランジスタ２４のドレイン電極が固定電源Ｖｄｄにそれぞれ接続されている。リセットトランジスタ２３のソース電極は縦４画素２０−１，２０−２，２０−３，２０−４間で共有するＦＤ部１５に接続されている。リセットトランジスタ２３のゲート電極にはリセットパルスＲＳＴが選択的に印加される。増幅トランジスタ２４のゲート電極はＦＤ部２５に接続され、ソース電極は垂直信号線１７に接続されている。

＜本実施形態に係る画素回路の回路動作＞
次に、上記構成の本実施形態に係る画素回路の回路動作について、図５のタイミングチャートを用いて説明する。

時刻ｔ１１で選択電源ＳＥＬＶＤＤが第１電圧レベル（例えば、ＧＮＤ）から第２電圧レベルＶＤＤに切り替わることで、１行目〜４行目の各画素が選択状態になる。このとき同時に、リセットパルスＲＳＴがアクティブ状態（本例では、“Ｈ”レベル）になることで、４画素共通（１行目〜４行目）のリセットトランジスタ２３がオン状態になる。これにより、４画素共通のＦＤ部２５の電荷がリセットトランジスタ２３を通して選択電源ＳＥＬＶＤＤに捨てられる。その結果、ＦＤ部２５の電位が選択電源ＳＥＬＶＤＤの第２電圧レベルＶＤＤにリセットされる。そして、このときのＦＤ部２５の電位が１行目の画素２０−１のリセットレベルとして、増幅トランジスタ２４によって垂直信号線１７に出力される。

次に、リセットパルスＲＳＴが非アクティブ状態（本例では、“Ｌ”レベル）に遷移した後、時刻ｔ１２で１行目の転送パルスＴＲ１がアクティブ状態（本例では、“Ｈ”レベル）になることで、画素２０−１の転送トランジスタ２２−１がオン状態になる。これにより、フォトダイオード２１−１で光電変換された信号電荷（光電子）が転送トランジスタ２２−１によってＦＤ部２５に転送される。このとき、ＦＤ部２５の電位は、フォトダイオード２１−１から転送された信号電荷の電荷量に対応した電位となる。そして、このＦＤ部２５の電位が１行目の画素２０−１の信号レベルとして、増幅トランジスタ２４によって垂直信号線１７に出力される。

その後、時刻ｔ１３でリセットパルスＲＳＴがアクティブ状態になり、次いで、時刻ｔ１４で選択電源ＳＥＬＶＤＤが第２電圧レベルＶＤＤから第１電圧レベルＧＮＤに切り替わることで、１行目〜４行目の各画素が非選択状態になる。

続いて、時刻ｔ２１で選択電源ＳＥＬＶＤＤが第１電圧レベルＧＮＤ第２電圧レベルＶＤＤに切り替わることで、１行目〜４行目の各画素が再び選択状態になる。このとき同時に、リセットパルスＲＳＴがアクティブ状態になり、４画素共通のリセットトランジスタ２３がオン状態になることで、４画素共通のＦＤ部２５の電位が選択電源ＳＥＬＶＤＤの第２電圧レベルＶＤＤにリセットされる。そして、このときのＦＤ部２５の電位が２行目の画素２０−２のリセットレベルとして、増幅トランジスタ２４によって垂直信号線１７に出力される。

次に、リセットパルスＲＳＴが非アクティブ状態に遷移した後、時刻ｔ２２で２行目の転送パルスＴＲ２がアクティブ状態になることで、画素２０−２の転送トランジスタ２２−２がオン状態になる。これにより、フォトダイオード２１−２で光電変換された信号電荷が転送トランジスタ２２−２によってＦＤ部２５に転送される。そして、このときのＦＤ部２５の電位が２行目の画素２０−２の信号レベルとして、増幅トランジスタ２４によって垂直信号線１７に出力される。

その後、時刻ｔ２３でリセットパルスＲＳＴがアクティブ状態になり、次いで、時刻ｔ２４で選択電源ＳＥＬＶＤＤが第２電圧レベルＶＤＤから第１電圧レベルＧＮＤに切り替わることで、１行目〜４行目の各画素が非選択状態になる。

続いて、時刻ｔ３１で選択電源ＳＥＬＶＤＤが第１電圧レベルＧＮＤ第２電圧レベルＶＤＤに切り替わることで、１行目〜４行目の各画素が再び選択状態になる。このとき同時に、リセットパルスＲＳＴがアクティブ状態になり、４画素共通のリセットトランジスタ２３がオン状態になることで、４画素共通のＦＤ部２５の電位が選択電源ＳＥＬＶＤＤの第２電圧レベルＶＤＤにリセットされる。そして、このときのＦＤ部２５の電位が３行目の画素２０−３のリセットレベルとして、増幅トランジスタ２４によって垂直信号線１７に出力される。

次に、リセットパルスＲＳＴが非アクティブ状態に遷移した後、時刻ｔ３２で３行目の転送パルスＴＲ３がアクティブ状態になることで、画素２０−３の転送トランジスタ２２−３がオン状態になる。これにより、フォトダイオード２１−３で光電変換された信号電荷が転送トランジスタ２２−３によってＦＤ部２５に転送される。そして、このときのＦＤ部２５の電位が３行目の画素２０−３の信号レベルとして、増幅トランジスタ２４によって垂直信号線１７に出力される。

その後、時刻ｔ３３でリセットパルスＲＳＴがアクティブ状態になり、次いで、時刻ｔ３４で選択電源ＳＥＬＶＤＤが第２電圧レベルＶＤＤから第１電圧レベルＧＮＤに切り替わることで、１行目〜４行目の各画素が非選択状態になる。

続いて、時刻ｔ４１で選択電源ＳＥＬＶＤＤが第１電圧レベルＧＮＤ第２電圧レベルＶＤＤに切り替わることで、１行目〜４行目の各画素が再び選択状態になる。このとき同時に、リセットパルスＲＳＴがアクティブ状態になり、４画素共通のリセットトランジスタ２３がオン状態になることで、４画素共通のＦＤ部２５の電位が選択電源ＳＥＬＶＤＤの第２電圧レベルＶＤＤにリセットされる。そして、このときのＦＤ部２５の電位が４行目の画素２０−４のリセットレベルとして、増幅トランジスタ２４によって垂直信号線１７に出力される。

次に、リセットパルスＲＳＴが非アクティブ状態に遷移した後、時刻ｔ４２で４行目の転送パルスＴＲ４がアクティブ状態になることで、画素２０−４の転送トランジスタ２２−４がオン状態になる。これにより、フォトダイオード２１−４で光電変換された信号電荷が転送トランジスタ２２−４によってＦＤ部２５に転送される。そして、このときのＦＤ部２５の電位が４行目の画素２０−４の信号レベルとして、増幅トランジスタ２４によって垂直信号線１７に出力される。

その後、時刻ｔ４３でリセットパルスＲＳＴがアクティブ状態になり、次いで、時刻ｔ４４で選択電源ＳＥＬＶＤＤが第２電圧レベルＶＤＤから第１電圧レベルＧＮＤに切り替わることで、１行目〜４行目の各画素が非選択状態になる。以降、４行を単位として上述した一連の回路動作が全画素行に対して繰り返して実行される。

上述したように、本実施形態に係る画素回路では、リセットトランジスタ２３および増幅トランジスタ２４の各ドレイン電源を別電源とし、選択電源ＳＥＬＶＤＤの高電位側の電圧レベルＶＤＤを固定電源Ｖｄｄの電圧レベルＶｄｄよりも高く設定している。具体的には、ＦＤ部２５をリセットするときの電圧レベルＶＤＤを、固定電源Ｖｄｄの電圧レベルＶｄｄよりも所定値αだけ高くしている（ＶＤＤ＝Ｖｄｄ＋α）。

これにより、ＦＤ部２５のリセット時のポテンシャルを、ＦＤ部２５のリセット電圧をＶｄｄレベルに設定したときよりも所定値αに対応した分だけ深くできる。ＦＤ部２５のリセット時のポテンシャルを深くできると、その分だけフォトダイオード２１のポテンシャルを深く設計できる。その結果、フォトダイオード２１の取扱い電荷量（即ち、蓄積可能な電荷量）を、ＦＤ部２５のリセットレベルがＶｄｄレベルのときよりも増やすことができる。

ところで、複数画素共有構造を採用して画素２０の微細化を図った上で、撮像画像の高精細化の要求に応えるべく多画素化、それに伴う画素２０のさらなる微細化を図る場合、画素面積の微小化に伴ってフォトダイオード２１の占有面積が小さくならざるを得ない。フォトダイオード２１の占有面積が小さくなると、フォトダイオード２１の取扱い電荷量が少なくなるために、十分な飽和特性を得ることが難しくなる。

これに対して、本実施形態に係る画素回路では、ＦＤ部２５のリセット電圧をＶｄｄレベルよりも高く設定し、ＦＤ部２５のリセット時のポテンシャルを深くすることで、フォトダイオード２１の取扱い電荷量を増やすようにしている。これにより、画素面積の微小化に伴ってフォトダイオード２１の占有面積が小さくなっても、フォトダイオード２１の取扱い電荷量を増やすことができるために、リセット電圧がＶｄｄレベルのときよりも高い飽和特性を得ることができる。

ここで、本実施形態に係る画素回路において、リセットトランジスタ２３および増幅トランジスタ２４の各ドレイン電源を別電源としている理由について以下に説明する。

垂直駆動部１２を含む周辺回路部を画素アレイ部１１と同じチップ（半導体基板）上に集積する構成を採る場合、一般的に、周辺回路部で用いる各種の電源電圧をチップの外部から入力ことになる。このとき、電圧レベルＶｄｄとは異なる電圧レベルＶＤＤを新たに用いるに当たって当該電圧レベルＶＤＤをチップ外から入力するとした場合、そのための端子ピンが１つ増える。しかし、端子ピンを増やしたくない場合は、チップ上に昇圧回路を設けて、当該昇圧回路によって電圧レベルＶｄｄを電圧レベルＶＤＤに昇圧する手法が採られる。そして、チップ上に昇圧回路を形成する場合、当該昇圧回路としてチャージポンプ回路を用いるのが一般的である。

ここで、リセットトランジスタ２３および増幅トランジスタ２４の各ドレイン電源を同じ選択電源ＳＥＬＶＤＤとした場合、増幅トランジスタ２４には選択電源ＳＥＬＶｄｄとした図３の場合よりも大きな電流が流れる。すると、選択電源ＳＥＬＶＤＤを生成するチャージポンプ回路にも大きな電流が流れる。しかし、一般的に、チャージポンプ回路に大きな電流を流すことはできない。したがって、チップ上にチャージポンプ回路からなる昇圧回路を集積するシステム構成を採る場合は、チャージポンプ回路に大きな電流を流さないようにするためには、リセットトランジスタ２３および増幅トランジスタ２４の各ドレイン電源を別電源とする必要がある。

上記実施例では、単位となる複数の画素を、同一画素列に属する互いに隣接する４つの画素２０−１〜２０−４とし、これら画素２０−１〜２０−４のうち隣り合う２つずつを組とした。そして、一方の組の２つの画素２０−１，２０−２間で増幅トランジスタ２４を共有し、他方の組の２つの画素２０−３，２０−４間でリセットトランジスタ２３を共有するとしたが、これは一例に過ぎない。ただし、同一画素列で共通化した方が、各画素からの信号読出しのタイミング制御が容易である。

＜本実施形態に係る画素回路のレイアウト構造＞
次に、複数画素共有構造を採る本実施形態に係る画素回路のレイアウト構造について説明する。

図６は、本実施形態に係る画素回路のレイアウト構造の一例を示す平面パターン図である。ここでは、縦４画素を単位とする場合において、２つの画素列Ａ，Ｂの計８つの画素のレイアウト構造を示している。

先ず、画素列Ａの４つの画素２０−１Ａ，２０−２Ａ，２０−３Ａ，２０−４Ａのレイアウト構造について説明する。

１組目の画素２０−１Ａのフォトダイオード２１−１Ａと画素２０−２Ａのフォトダイオード２１−２Ａとが所定の間隔だけ離れて形成されている。また、フォトダイオード２１−１Ａ，２１−２Ａ間の例えば左側にＦＤ部２５−１Ａが形成されている。そして、フォトダイオード２１−１ＡとＦＤ部２５−１Ａとの間に、転送トランジスタ２２−１Ａのゲート電極２２１Ａが配置されている。また、フォトダイオード２１−２ＡとＦＤ部２５−１Ａとの間に、転送トランジスタ２２−２Ａのゲート電極２２２Ａが配置されている。

フォトダイオード２１−１Ａ，２１−２Ａ間の中央部から右側には、増幅トランジスタ２４Ａが形成されている。増幅トランジスタ２４Ａのソース領域は、コンタクト部３１Ａを介して垂直信号線１７に電気的に接続されている。増幅トランジスタ２４Ａのドレイン領域は、コンタクト部３２を介して固定電源Ｖｄｄに電気的に接続されている。

２組目の画素２０−３Ａのフォトダイオード２１−３Ａと画素２０−４Ａのフォトダイオード２１−４Ａとが所定の間隔だけ離れて形成されている。また、フォトダイオード２１−３Ａ，２１−４Ａ間の例えば左側にＦＤ部２５−２Ａが形成されている。そして、フォトダイオード２１−３ＡとＦＤ部２５−２Ａとの間に、転送トランジスタ２２−３Ａのゲート電極２２３Ａが配置されている。また、フォトダイオード２１−４ＡとＦＤ部２５−２Ａとの間に、転送トランジスタ２２−２Ａのゲート電極２２４Ａが配置されている。

フォトダイオード２１−３Ａ，２１−４Ａ間には、リセットトランジスタ２３Ａが形成されている。リセットトランジスタ２３Ａのソース領域は、ＦＤ部２５−２Ａと一体的に形成されている。リセットトランジスタ２３Ａのドレイン領域は、コンタクト部３３を介して選択電源ＳＥＬＶＤＤに電気的に接続されている。

１組目の画素２０−１Ａ，２０−２Ａにおいて、ＦＤ部２５−１Ａはコンタクト部３４Ａにて別の層の配線（図示せず）と電気的に接続されている。２組目の画素２０−３Ａ，２０−４Ａにおいても、ＦＤ部２５−２Ａはコンタクト部３５Ａにて上記配線と電気的に接続されている。すなわち、ＦＤ部２５−１ＡとＦＤ部２５−２Ａとは上記配線を介して互いに電気的に接続されている。

続いて、画素列Ａと隣り合う画素列Ｂの４つの画素２０−１Ｂ，２０−２Ｂ，２０−３Ｂ，２０−４Ｂのレイアウト構造について説明する。

１組目の画素２０−１Ｂのフォトダイオード２１−１Ｂと画素２０−２Ｂのフォトダイオード２１−２Ｂとが所定の間隔だけ離れて形成されている。また、フォトダイオード２１−１Ｂ，２１−２Ｂ間の例えば右側にＦＤ部２５−１Ｂが形成されている。そして、フォトダイオード２１−１ＢとＦＤ部２５−１Ｂとの間に、転送トランジスタ２２−１Ｂのゲート電極２２１Ｂが配置されている。また、フォトダイオード２１−２ＢとＦＤ部２５−１Ｂとの間に、転送トランジスタ２２−２Ｂのゲート電極２２２Ｂが配置されている。

フォトダイオード２１−１Ａ，２１−２Ａ間の中央部から左側には、増幅トランジスタ２４Ｂが形成されている。増幅トランジスタ２４Ｂのソース領域は、コンタクト部３１Ｂを介して垂直信号線１７に電気的に接続されている。増幅トランジスタ２４Ｂのドレイン領域は、増幅トランジスタ２４Ａのドレイン領域と一体的に形成されている。したがって、増幅トランジスタ２４Ｂのドレイン領域もコンタクト部３２を介して固定電源Ｖｄｄに電気的に接続されている。

２組目の画素２０−３Ｂのフォトダイオード２１−３Ｂと画素２０−４Ｂのフォトダイオード２１−４Ｂとが所定の間隔だけ離れて形成されている。また、フォトダイオード２１−３Ｂ，２１−４Ｂ間の例えば右側にＦＤ部２５−２Ｂが形成されている。そして、フォトダイオード２１−３ＢとＦＤ部２５−２Ｂとの間に、転送トランジスタ２２−３Ｂのゲート電極２２３Ｂが配置されている。また、フォトダイオード２１−４ＢとＦＤ部２５−２Ｂとの間に、転送トランジスタ２２−２Ｂのゲート電極２２４Ｂが配置されている。

フォトダイオード２１−３Ｂ，２１−４Ｂ間には、リセットトランジスタ２３Ｂが形成されている。リセットトランジスタ２３Ｂのソース領域は、ＦＤ部２５−２Ｂと一体的に形成されている。リセットトランジスタ２３Ｂのドレイン領域は、リセットトランジスタ２３Ａのドレイン領域と一体的に形成されている。したがって、リセットトランジスタ２３Ｂのドレイン領域もコンタクト部３３を介して選択電源ＳＥＬＶＤＤに電気的に接続されている。

１組目の画素２０−１Ｂ，２０−２Ｂにおいて、ＦＤ部２５−１Ｂはコンタクト部３４Ｂにて別の層の配線（図示せず）と電気的に接続されている。２組目の画素２０−３Ｂ，２０−４Ｂにおいても、ＦＤ部２５−２Ｂはコンタクト部３５Ｂにて上記配線と電気的に接続されている。すなわち、ＦＤ部２５−１ＢとＦＤ部２５−２Ｂとは上記配線を介して互いに電気的に接続されている。

上記構成の画素回路のレイアウト構造は、各組の２つの画素ごとにＦＤ部を１つずつ設け、この１つのＦＤ領域（ＦＤ部）を２つの画素間で共有するレイアウト構造となっている。具体的には、画素２０−１Ａ，２０−２Ａ間でＦＤ部２５−１Ａを共有し、画素２０−３Ａ，２０−４Ａ間でＦＤ部２５−２Ａを共有している。また、画素２０−１Ｂ，２０−２Ｂ間でＦＤ部２５−１Ｂを共有し、画素２０−３Ｂ，２０−４Ｂ間でＦＤ部２５−２Ｂを共有している。

加えて、各組の２つの画素間には、リセットトランジスタ２３と増幅トランジスタ２４のどちらかを設けたレイアウト構造となっている。すなわち、本実施形態に係る画素回路は、１つの画素が３つのトランジスタ（Ｔｒ）２２，２３，２４を有する３Ｔｒの画素構成（図３参照）をベースにして、１つの画素が１．５Ｔｒの画素構成となっている。さらに、特に図６から明らかなように、画素列Ａの４つの画素群と画素列Ｂの４つの画素群とは、両画素列Ａ，Ｂの境界線Ｏに関して線対称に配置された、即ち各組ごとに向かい合って配置されたレイアウト構造となっている。

すなわち、本実施形態に係るレイアウト構造は先ず、各組の２つの画素間でＦＤ領域を共有し、当該２つの画素間にはリセットトランジスタ２３と増幅トランジスタ２４のどちらかを設けたレイアウト構造となっている。このレイアウト構造は、フォトダイオード２１の占有面積を確保するのに効率の良いレイアウトである。本実施形態に係るレイアウト構造はさらに、２つの画素ずつ画素列間で向かい合わせて配置したレイアウト構造となっている。このレイアウト構造を採ることで、固定電源Ｖｄｄのコンタクト部３２および選択電源ＳＥＬＶＤＤのコンタクト部３３を２つの画素列Ａ，Ｂ間で共通化できるために、レイアウトの効率がさらに良いものとすることができる。

上述したように、本実施形態に係るレイアウト構造は、レイアウトの効率が良いため、複数画素共有構造を採用し、撮像画像の高精細化の要求に応えるべくさらなる微細化を図る場合でも、フォトダイオード２１の占有面積を大きく確保することができる。特に、先述した裏面照射型（図２（Ｂ）参照）に適用した場合には、入射光を取り込む側に配線が存在しないために、限られた画素面積内でフォトダイオード２１の受光面積を最大限に確保できる。したがって、本実施形態に係るレイアウト構造を採らない場合に比べて、フォトダイオード２１の取扱い電荷量を増やすことができるために、高い飽和特性を得ることができる。

［変形例］
上記実施形態では、可視光の光量に応じた信号電荷を物理量として検知する単位画素が行列状に配置されてなるＣＭＯＳイメージセンサに適用した場合を例に挙げて説明した。ただし、本発明はＣＭＯＳイメージセンサへの適用に限られるものではなく、複数画素共有構造を採用することによって画素の微細化を図る固体撮像装置全般に対して適用可能である。

さらに、本発明は、画素アレイ部の各画素を行単位で順に走査して選択行の各画素から信号を読み出す固体撮像装置に限らず、画素単位で任意の画素を選択して、当該選択画素から画素単位で信号を読み出すＸ−Ｙアドレス型の固体撮像装置にも適用可能である。

なお、固体撮像装置はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。

また、本発明は、固体撮像装置への適用に限られるものではなく、撮像装置にも適用可能である。ここで、撮像装置とは、デジタルスチルカメラやビデオカメラ等のカメラシステムや、携帯電話機などの撮像機能を有する電子機器のことを言う。なお、電子機器に搭載される上記モジュール状の形態、即ちカメラモジュールを撮像装置とする場合もある。

［撮像装置］
図７は、本発明に係る撮像装置の構成の一例を示すブロック図である。図７に示すように、本発明に係る撮像装置１００は、レンズ群１０１等を含む光学系、撮像素子１０２、カメラ信号処理回路であるＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７および電源系１０８等を有している。そして、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７および電源系１０８がバスライン１０９を介して相互に接続された構成となっている。

レンズ群１０１は、被写体からの入射光（像光）を取り込んで撮像素子１０２の撮像面上に結像する。撮像素子１０２は、レンズ群１０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この撮像素子１０２として、先述した実施形態に係るＣＭＯＳイメージセンサが用いられる。

表示装置１０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置からなり、撮像素子１０２で撮像された動画または静止画を表示する。記録装置１０６は、撮像素子１０２で撮像された動画または静止画を、ビデオテープやＤＶＤ（Digital Versatile Disk)等の記録媒体に記録する。

操作系１０７は、ユーザによる操作の下に、本撮像装置が持つ様々な機能について操作指令を発する。電源系１０８は、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６および操作系１０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。

１０…ＣＭＯＳイメージセンサ、１１…画素アレイ部、１２…垂直駆動部、１３…カラム処理部、１４…水平駆動部、１５…システム制御部、１６…画素駆動線、１７…垂直信号線、１８…昇圧回路、２０（２０−１〜２０−４）…画素、２１（２１−１〜２１−４）…フォトダイオード、２２（２２−１〜２２−４）…転送トランジスタ、２３…リセットトランジスタ、２４…増幅トランジスタ、２５…ＦＤ部（フローティングディフュージョン部）

Claims (24)

1. 光電変換部と、当該光電変換部で光電変換された電荷を電荷電圧変換部に転送する転送トランジスタとを有する画素が配置された画素アレイ部を備え、
   前記画素は、前記転送トランジスタ、リセットトランジスタおよび増幅トランジスタの３トランジスタ構成であり、
   前記電荷電圧変換部と、前記光電変換部をリセットする前記リセットトランジスタと、前記光電変換部の電位に対応した信号を出力する前記増幅トランジスタとを複数の画素間で共有し、
   前記リセットトランジスタのゲート電極へのリセットパルスの印加時の電圧レベルが前記増幅トランジスタの電源の電圧レベルよりも高く設定されており、
   前記増幅トランジスタの電源は電圧レベルが固定であり、前記リセットトランジスタのドレイン電源は、第１電圧レベルと、当該第１電圧レベルよりも高く、かつ前記増幅トランジスタの電源の電圧レベルよりも高い第２電圧レベルとを選択的にとり、
   前記複数の画素は、同一画素列に属する互いに隣接する４つの画素であり、前記４つの画素のうち隣り合う２つずつを組とし、一方の組の２つの画素間で前記電荷電圧変換部および前記リセットトランジスタを共有し、他方の組の２つの画素間で前記電荷電圧変換部および前記増幅トランジスタを共有し、前記一方の組の２つの画素の各光電変換部の領域間に前記リセットトランジスタが配置され、前記他方の組の２つの画素の各光電変換部の領域間に前記増幅トランジスタが配置される
   固体撮像装置。
2. 前記第２電圧レベルが前記リセットパルスの印加時の電圧レベルより高い、
   請求項１記載の固体撮像装置。
3. 前記リセットトランジスタのゲート電極へのリセットパルスの印加と、前記第２電圧レベルの選択が同時である、
   請求項１記載の固体撮像装置。
4. 前記リセットトランジスタのゲート電極へ前記リセットパルスが印加されている間に、前記第１電圧レベルが選択される、
   請求項３記載の固体撮像装置。
5. 前記第２電圧レベルは、前記画素アレイ部と同じ基板上に形成された昇圧回路により、前記増幅トランジスタの電源の電圧レベルを昇圧することによって生成される
   請求項１記載の固体撮像装置。
6. 前記昇圧回路は、チャージポンプ回路によって構成されている
   請求項５記載の固体撮像装置。
7. 前記電荷電圧変換部は、前記一方の組の２つの画素の各光電変換部の２つの領域間に配置された第１電荷電圧変換部と、前記他方の組の２つの画素の各光電変換部の２つの領域間に配置された第２電荷電圧変換部とからなり、前記第１，第２電荷電圧変換部が互いに電気的に接続されている
   請求項１記載の固体撮像装置。
8. 前記画素アレイ部の各画素と、前記転送トランジスタ、リセットトランジスタおよび増幅トランジスタの各トランジスタとの関係が、１つの画素当たり１．５トランジスタの構成となっている
   請求項１記載の固体撮像装置。
9. 前記同一画素列に属する前記４つの画素と、当該４つの画素と線対称に隣り合う他の同一画素列に属する互いに隣接する４つの画素とにおいて、前記リセットトランジスタを共有する２組の２つの画素、計４画素で、前記第１電圧レベルと前記第２電圧レベルとを選択する選択電源を囲う構成である
   請求項１記載の固体撮像装置。
10. 前記増幅トランジスタを共有する２組の２つの画素、計４画素で、前記増幅トランジスタの電源を囲う構成である
    請求項９記載の固体撮像装置。
11. 前記選択電源と前記増幅トランジスタの電源の配列が、前記同一の画素列に属する前記４つの画素の配列と平行である
    請求項９記載の固体撮像装置。
12. 前記光電変換部に光を照射する構造は、配線層が形成されていない半導体基板の裏面側から光を照射する裏面照射型である
    請求項１記載の固体撮像装置。
13. 固体撮像装置と、
    入射光を前記固体撮像装置の撮像面上に結像する光学系とを具備し、
    前記固体撮像装置は、
    光電変換部と、当該光電変換部で光電変換された電荷を電荷電圧変換部に転送する転送トランジスタとを有する画素が配置された画素アレイ部を備え、
    前記画素は、前記転送トランジスタ、リセットトランジスタおよび増幅トランジスタの３トランジスタ構成であり、
    前記電荷電圧変換部と、前記光電変換部をリセットする前記リセットトランジスタと、前記光電変換部の電位に対応した信号を出力する前記増幅トランジスタとを複数の画素間で共有し、
    前記リセットトランジスタのゲート電極へのリセットパルスの印加時の電圧レベルが前記増幅トランジスタの電源の電圧レベルよりも高く設定されており、
    前記増幅トランジスタの電源は電圧レベルが固定であり、前記リセットトランジスタのドレイン電源は、第１電圧レベルと、当該第１電圧レベルよりも高く、かつ前記増幅トランジスタの電源の電圧レベルよりも高い第２電圧レベルとを選択的にとり、
    前記複数の画素は、同一画素列に属する互いに隣接する４つの画素であり、前記４つの画素のうち隣り合う２つずつを組とし、一方の組の２つの画素間で前記電荷電圧変換部および前記リセットトランジスタを共有し、他方の組の２つの画素間で前記電荷電圧変換部および前記増幅トランジスタを共有し、前記一方の組の２つの画素の各光電変換部の領域間に前記リセットトランジスタが配置され、前記他方の組の２つの画素の各光電変換部の領域間に前記増幅トランジスタが配置される
    撮像装置。
14. 前記第２電圧レベルが前記リセットパルスの印加時の電圧レベルより高い、
    請求項１３記載の撮像装置。
15. 前記リセットトランジスタのゲート電極へのリセットパルスの印加と、前記第２電圧レベルの選択が同時である、
    請求項１３記載の撮像装置。
16. 前記リセットトランジスタのゲート電極へ前記リセットパルスが印加されている間に、前記第１電圧レベルが選択される、
    請求項１５記載の撮像装置。
17. 前記第２電圧レベルは、前記画素アレイ部と同じ基板上に形成された昇圧回路により、前記増幅トランジスタの電源の電圧レベルを昇圧することによって生成される
    請求項１３記載の撮像装置。
18. 前記昇圧回路は、チャージポンプ回路によって構成されている
    請求項１７記載の撮像装置。
19. 前記電荷電圧変換部は、前記一方の組の２つの画素の各光電変換部の２つの領域間に配置された第１電荷電圧変換部と、前記他方の組の２つの画素の各光電変換部の２つの領域間に配置された第２電荷電圧変換部とからなり、前記第１，第２電荷電圧変換部が互いに電気的に接続されている
    請求項１３記載の撮像装置。
20. 前記画素アレイ部の各画素と、前記転送トランジスタ、リセットトランジスタおよび増幅トランジスタの各トランジスタとの関係が、１つの画素当たり１．５トランジスタの構成となっている
    請求項１３記載の撮像装置。
21. 前記同一画素列に属する前記４つの画素と、当該４つの画素と線対称に隣り合う他の同一画素列に属する互いに隣接する４つの画素とにおいて、前記リセットトランジスタを共有する２組の２つの画素、計４画素で、前記第１電圧レベルと前記第２電圧レベルとを選択する選択電源を囲う構成である
    請求項１３記載の撮像装置。
22. 前記増幅トランジスタを共有する２組の２つの画素、計４画素で、前記増幅トランジスタの電源を囲う構成である
    請求項２１記載の撮像装置。
23. 前記選択電源と前記増幅トランジスタの電源の配列が、前記同一の画素列に属する前記４つの画素の配列と平行である
    請求項２２記載の撮像装置。
24. 前記光電変換部に光を照射する構造は、配線層が形成されていない半導体基板の裏面側から光を照射する裏面照射型である
    請求項１３記載の撮像装置。

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