TWI659652B - 攝像裝置、電子機器 - Google Patents

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TWI659652B
TWI659652B TW103121439A TW103121439A TWI659652B TW I659652 B TWI659652 B TW I659652B TW 103121439 A TW103121439 A TW 103121439A TW 103121439 A TW103121439 A TW 103121439A TW I659652 B TWI659652 B TW I659652B
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馬淵圭司
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Abstract

本技術係關於可將攝像裝置進一步小型化之攝像裝置、電子機器。
本技術之攝像裝置係層積上基板與下基板，且於上基板配置有像素、及比較部，該比較部係比較來自像素之信號之電壓與時間性變動之斜坡電壓，於下基板配置有記憶部，該記憶部保持來自比較部之比較結果反轉時之編碼值。又，由於比較部係以於閘極接收來自像素之信號之電壓、於源極接收斜坡電壓、且輸出汲極電壓之電晶體構成，故可將攝像裝置小型化。本技術可應用於影像感測器。

Description

攝像裝置、電子機器
本技術係關於攝像裝置、電子機器。詳細而言為關於適合小型化之攝像裝置、電子機器。
於近年來之攝像裝置中，一方面期望多像素化、高畫質化、高速化，另一方面亦期望進一步之小型化。作為滿足此種要求之攝像裝置，有人提出層積型之攝像裝置(例如，參照專利文獻1)。
層積型之攝像裝置係設為取代攝像裝置之支持基板而使用形成有信號處理電路之晶片，且使像素部分重合於其上之構造。有人提出藉由設為此種構成，使攝像裝置小型化。
[先前技術文獻]
[專利文獻]
[專利文獻1]日本特開2009-17720號公報
層積型之攝像裝置係若將像素細微化，則必須亦縮小搭載於其下模之晶片之電路。作為搭載於晶片之電路，例如有AD轉換電路。此AD轉換電路係由於電晶體較多而難以小型化，故有人提出以複數個像素共有1個AD轉換電路。
然而，於設為以複數個像素共有1個AD轉換電路之構成之情形時，由於進行一邊切換來自複數個像素之信號一邊讀取之控制，故當 1個AD轉換電路負責多個像素時，導致讀取之像素之時間差變大。因此，可設想於攝像移動之物體之情形時，該物體攝像為失真，或讀取1個圖像耗費時間。
根據此種狀況，配合像素之小型化，亦期望搭載於其下側之晶片之AD轉換電路之小型化。又，亦期望AD轉換電路所負責之像素減少。
本技術係鑑於此種狀況而完成者，係構成層積型之攝像裝置，可實現該攝像裝置之進一步之小型化者。
本技術之一態樣之攝像裝置係層積上基板與下基板，且於上述上基板配置有像素、及比較部，該比較部係比較來自上述像素之信號之電壓與時間性變動之斜坡信號之斜坡電壓，於上述下基板配置有記憶部，其保持來自上述比較部之比較結果經反轉時之編碼值。
上述比較部係以於閘極接收來自上述像素之信號之電壓、於源極接收上述斜坡電壓、且輸出汲極電壓之電晶體構成。
將上述電晶體重設之電壓可設定為高於後段之電路之電源電壓。
上述記憶部之電源電壓可設為較上述後段之電路之電源電壓更低。
上述上基板之電源電壓可設為較上述下基板之電源電壓更高。
可於上述上基板配置類比電路，且於上述下基板配置數位電路。
可使上述比較部與上述記憶部以NMOS(Negative channel Metal Oxide Semiconductor：負通道型金屬氧化物半導體)構成，且上述比較部與上述記憶部之高電源共通，低電源不同。
可使上述比較部與上述記憶部以PMOS(Positive channel Metal Oxide Semiconductor：正通道型金屬氧化物半導體)構成，且上述比較部與上述記憶部之低電源共通，高電源不同。
可將上述記憶部所包含之電晶體中之接收來自上述比較部之信號之電晶體高耐壓化。
本技術之一態樣之電子機器，其具備：攝像裝置，該攝像裝置係層積上基板與下基板，且於上述上基板配置有像素、及比較部，該比較部係比較來自上述像素之信號之電壓與時間性變動之斜坡信號之斜坡電壓，於上述下基板配置有記憶部，其保持來自上述比較部之比較結果經反轉時之編碼值；及信號處理部，其係對自上述攝像裝置輸出之信號進行信號處理。
於本技術之一態樣之攝像裝置中，層積上基板與下基板，於上基板配置有像素、及比較部，該比較部係比較來自像素之信號之電壓與時間性變動之斜坡信號之斜坡電壓，於下基板配置有記憶部，其保持來自比較部之比較結果反轉時之編碼值。
於本技術之一態樣之電子機器中，設為包含上述攝像裝置之構成。
根據本技術之一態樣，可構成層積型之攝像裝置。又，可實現該攝像裝置之進一步之小型化。
另，此處記述之效果並非完全限定者，亦可為本揭示中記述之任一效果。
10‧‧‧上基板
11‧‧‧下基板
21‧‧‧像素
22‧‧‧像素驅動電路
31‧‧‧ADC
32‧‧‧輸出電路
33‧‧‧感測放大器
34‧‧‧V掃描電路
35‧‧‧時序產生電路
36‧‧‧DAC
51‧‧‧比較器
52‧‧‧閂鎖電路
101-1~101-4‧‧‧光電二極體
102-1~102-4‧‧‧傳送電晶體
103‧‧‧浮動擴散
104‧‧‧重設電晶體
105‧‧‧放大電晶體
121‧‧‧負載MOS
141‧‧‧電晶體
142‧‧‧電晶體
143‧‧‧電晶體
144‧‧‧電晶體
145‧‧‧電流源部
146‧‧‧緩衝器
161‧‧‧閂鎖行
161-1~161-10‧‧‧閂鎖行
171-1~171-10‧‧‧電晶體
181-1~181-10‧‧‧電晶體
201‧‧‧比較器
202‧‧‧閂鎖電路
221‧‧‧比較電晶體
222‧‧‧SL
223‧‧‧Sr
224‧‧‧緩衝器
261‧‧‧閂鎖電路
301‧‧‧幀記憶體
302‧‧‧減法器
311‧‧‧減法器
401‧‧‧輸出段
402‧‧‧閂鎖電路
500‧‧‧攝像裝置
501‧‧‧透鏡群
502‧‧‧攝像元件
503‧‧‧DSP電路
504‧‧‧幀記憶體
505‧‧‧顯示裝置
506‧‧‧記錄裝置
507‧‧‧操作系統
508‧‧‧電源系統
509‧‧‧匯流排線
510‧‧‧CPU
Amp‧‧‧放大電晶體
Cmp‧‧‧比較電晶體
D0~D9‧‧‧編碼值
FD‧‧‧浮動擴散
PD‧‧‧光電二極體
Ramp‧‧‧斜坡
Rst‧‧‧重設電晶體
SL‧‧‧信號線
Sr‧‧‧電晶體
T0‧‧‧時間
T0’‧‧‧時間
T1‧‧‧時間
T2‧‧‧時間
T3‧‧‧時間
T11‧‧‧時間
T12‧‧‧時間
T13‧‧‧時間
T14‧‧‧時間
Trf‧‧‧傳送電晶體
Vdd‧‧‧電源電壓
VFD‧‧‧通道電壓
圖1係用以說明攝像元件之構成之圖。
圖2係用以說明配置於上基板與下基板之電路之圖。
圖3係顯示攝像元件之電路構成之圖。
圖4係用以說明配置於上基板與下基板之電路之圖。
圖5係顯示攝像元件之電路構成之圖。
圖6係說明比較電晶體反轉之時序之圖。
圖7係說明比較電晶體反轉之時序之圖。
圖8係顯示攝像元件之電路構成之圖。
圖9係用以說明讀取動作之圖。
圖10係用以說明讀取動作之圖。
圖11係顯示攝像元件之電路構成之圖。
圖12係顯示攝像元件之電路構成之圖。
圖13A、B係用以說明讀取動作之圖。
圖14A、B係用以說明讀取動作之圖。
圖15係用以說明上階與下階之位元之合併之圖。
圖16係用以說明上階與下階之位元之合併之圖。
圖17係用以說明上階與下階之位元之合併之圖。
圖18係用以說明讀取動作之圖。
圖19係用以說明讀取動作之圖。
圖20係顯示電子機器之構成之圖。
以下，對用以實施本技術之形態(以下，稱為實施形態)進行說明。另，說明係以以下之順序進行。
1.層積型之攝像裝置之構成
2.各層電路之配置形態
3.各層電路之配置之其他形態
4.減少閂鎖數量之構成
5.電子機器
6.記錄媒體
<層積型之攝像裝置之構成>
圖1係顯示應用本技術之攝像裝置之構成之圖。本技術可應用於層積型之攝像裝置。層積型之攝像裝置係構造為取代像素之部分之支持基板而使用形成有信號處理電路之晶片，且使像素部分重疊於其上。藉由設為此種構成，可實現攝像裝置之小型化。
如圖1所示，於上基板10中，矩陣狀地配置有像素21，且配置有用以驅動各個像素21之像素驅動電路22。於下基板11中，於與像素21對應之位置，矩陣狀地配置有ADC(A/D Converter：A/D轉換器)31。於圖1所示之例中，顯示將2×2=4個像素設為1個區塊，且1個ADC31處理1區塊量之4個像素21之構成。於此種構成之情形時，使ADC31並列動作，各ADC31掃描4個像素且AD轉換。
於下基板11中，亦搭載有輸出電路32、感測放大器33、V掃描電路34、時序產生電路35、及DAC(D/A Converter：D/A轉換器)。來自ADC31之輸出係以經由感測放大器33及輸出電路32輸出於外部之方式構成。來自像素21之讀取之處理係藉由像素驅動電路22及V掃描電路34進行，且根據藉由時序產生電路35產生之時序控制。又，DAC36係產生斜坡信號之電路。
斜坡信號係供給於ADC31之比較器之信號。參照圖2，對ADC31之內部構成進行說明。圖2係顯示1區塊量之像素21、及ADC31之構成之方塊圖。來自以2×2之4個像素構成之1區塊量之像素21之信號係以ADC31之比較器51，與斜坡信號之斜坡電壓比較。
斜坡電壓係自特定之電壓慢慢減小之電壓，且構成為開始該斜坡電壓之下降，且來自像素21之信號橫穿時(來自像素21之信號之電壓與斜坡電壓為同一電壓時)，比較器51之輸出反轉。比較器51之輸出係輸入於閂鎖電路52。於閂鎖電路52中，設為輸入表示此時之時刻之編碼值，保持比較器51之輸出反轉時之編碼值，此後讀取之構成。
圖3中顯示包含ADC31之攝像裝置之電路圖。於圖3中，圖示有 分別包含於圖1所示之上基板10與下基板11之電路。於上基板10中，包含像素21，其電路採用如圖3之左部所示之構成。此處，舉例說明以4像素共有1個FD(浮動擴散)之構成。
作為光電轉換部之光電二極體(PD)101-1至101-4係分別連接於傳送電晶體(Trf)102-1至102-4。以下，於無需個個地區別光電二極體101-1至101-4之情形時，簡單記述為光電二極體101。有關其他部分亦相同地記述。
傳送電晶體102-1至102-4係分別連接於浮動擴散(FD)103。傳送電晶體102係以光電二極體101光電轉換，且將累積之信號電荷以賦予傳送脈衝之時序傳送於浮動擴散103。
浮動擴散103係作為將信號電荷轉換為電壓信號之電荷電壓轉換部發揮功能。重設電晶體(Rst)104其汲極電極、源極電極係分別連接於電源電壓Vdd之像素電源、浮動擴散103。重設電晶體104係於自光電二極體101對浮動擴散103之信號電荷之傳送之前，於閘極電極賦予重設脈衝RST，將浮動擴散103之電壓重設為重設電壓。
放大電晶體(Amp)105其閘極電極、汲極電極係分別連接於浮動擴散103、電源電壓Vdd之像素電源。將藉由重設電晶體104重設後之浮動擴散103之電壓作為重設位準輸出，進而將藉由傳送電晶體102傳送信號電荷後之浮動擴散103之電壓作為信號位準輸出。
以放大電晶體105與設置於下基板11之負載MOS121之組，作為源極跟隨器動作，且將表示浮動擴散103之電壓之類比信號傳送於下基板11之比較器51。
比較器51係可以差動放大電路構成。其具備：差動電晶體對部，其具有電晶體141、144；負載電晶體對部，其具有成為差動電晶體對部之輸出負載之電晶體142、143且配置於電源側；及電流源部145，其供給一定之動作電流且配置於接地(GND)側。
電晶體141、144之各源極係共通地連接於電流源部145之電晶體之汲極，於電晶體141、144之各汲極(輸出端子)連接有負載電晶體對部之對應之電晶體142、143之汲極。
差動電晶體對部之輸出(於圖示之例中為電晶體144之汲極)係經由緩衝器146，進行充分之放大後，輸出於閂鎖電路52。
於電晶體141之閘極(輸入端子)中，供給自像素21傳送來之像素信號，於電晶體144之閘極(輸入端子)中，自DAC36供給斜坡信號。
閂鎖電路52包含10個閂鎖行161-1至161-10。於閂鎖行161-1至161-10中，分別輸入CodeD0至D9(以下，記述為編碼值D)。此編碼值D0至D9係表示此時之時刻之編碼值。
各閂鎖行161係為小型化而設為動態電路。又，於接通、斷開各閂鎖行161之電晶體171之閘極中，輸入來自比較器51之輸出。於此種閂鎖電路52中，係以保持比較器51之輸出反轉時之編碼值，且於其後讀取，並輸出於感測放大器33(圖1)之方式而構成。
於此種構成中，於上基板10配置有像素21，於下基板11配置有電路。上基板10與下基板11係可例如藉由Cu-Cu接合進行接合。此Cu-Cu接合係可使用本申請人先前申請之日本特開2011-54637號公報中揭示之技術。
上基板10與下基板11係由於層積，故較好為基本相同程度之大小。換言之，若任一者之基板較大，則其大小成為包含上基板10與下基板11之攝像裝置之大小之極限。
配置於上基板10之像素21係電晶體較少而容易小型化。下基板11之例如ADC31係電晶體較多而難以小型化。假設將與配置於上基板10之像素21之個數同數量之ADC31配置於下基板11之情形時，下基板11較上基板10大之可能性較高。因此，可考慮以複數個像素21共有1個ADC31。於圖1中，圖示以4個像素共有1個ADC31之情形。
於設為以複數個像素共有1個ADC31之構成之情形時，由於進行一邊切換來自複數個像素21(此情形係4個像素)之信號一邊讀取之控制，故而當1個ADC31負責多個像素時，導致被讀取之像素之時間差變大。因此，於攝像例如移動之物體之情形時，可設想該物體攝像為失真，或讀取1個圖像耗費時間。
根據此種狀況，配合像素21之小型化，亦期望層積之晶片(於此情形時係下基板11)之ADC31之小型化。又，於使晶片小型化時，亦期望減少ADC31所負責之像素。
又，參照圖3，比較器51與負載MOS121係類比電路，其性能有不均之可能性。因此，亦有難以縮小電晶體、或降低電壓之背景。由於閂鎖電路52係數位電路，故比較容易小型化或低電壓化。
由於將此種小規模之數位電路與類比電路以極接近之狀態配置多個，故難以分別使電源電壓或電晶體之耐壓最佳化。又，由於需要將像素21與比較器51設為穩態電流，故難以降低消耗電力。又，由於像素21一面流通電流一面輸出，故會產生熱雜訊。
如此般，若只是將像素21配置於上基板10、將電路配置於下基板11，有可能產生如上述之問題。
<各層之電路之配置形態>
因此，設為如圖4所示之構成。圖4所示之構成係與圖2所示之構成對應，顯示1個區塊量之像素21、及ADC31之構成之方塊圖。於圖4所示之構成中，將構成ADC31之比較器與閂鎖電路分開配置於上基板10與下基板11。
為區別於圖2所示之情形，配置於上基板10之比較器係將符號改變為比較器201進行說明。如後述般，由於閂鎖電路52係可設為與參照圖2、圖3說明之閂鎖電路52相同之構成，故閂鎖電路52係不改變符號而繼續說明。
參照圖4，設為於上基板10中，配置有像素21與比較器201，且比較來自像素21之信號與斜坡信號之構成。設為將來自比較器201之比較結果供給至配置於下基板11之閂鎖電路52之構成。於閂鎖電路52中，供給表示時間資訊之編碼(Code)，將來自像素21之信號轉換為數位信號，且輸出至後段。
於上基板10中，可配置構成比較器201整體之部分，亦可配置比較器201之主要部分。於下基板11中，配置構成配置於上基板10之ADC31之其餘之部分。
如此般，於上基板10配置像素21與比較器201，於下基板11配置閂鎖電路52。如此般，於圖4所示之攝像裝置中，並非如圖2所示之以像素21及ADC31之劃分將像素21及ADC31分別配置於上基板10與下基板11，而採用將ADC31分割、且分別配置於上基板10與下基板11之構成。
圖5係顯示與圖4對應之攝像裝置之電路構成例。於圖5所示之電路構成例中，對於與圖3所示之電路構成例相同之部分標註同一符號，且省略其說明。如上述般，像素21與閂鎖電路52之構成係與圖3所示之電路構成相同，相當於比較器201之電路部分不同。
於圖3所示之電路構成中，設為將浮動擴散103之電壓信號供給於放大電晶體105之構成，於圖5所示之電路構成中，係以供給於比較電晶體(Cmp)221之方式構成。
即，於圖5所示之電路構成中，採用將浮動擴散103連接於比較電晶體(Cmp)221之閘極之構成。比較電晶體221並非進行源極跟隨器動作，而是進行電壓值之比較動作。比較電晶體221之一主電極並非連接於電源電壓，而是連接於斜坡(Ramp)信號之配線，另一主電極係通過信號線(SL：Signal Line)與緩衝器224之閘極連接。
SL222具有寄生電容，根據構成具有電容元件。Sr223係作為將 SL222重設至特定之電壓、例如此處為3V之電晶體繼續說明。來自緩衝器224之輸出係供給於藉由例如Cu-Cu接合進行接合之下基板11之閂鎖電路52。
下基板11側配置有包含閂鎖行161-1至161-10之閂鎖電路52。來自緩衝器224之輸出係輸入於接通/斷開閂鎖電路52之電晶體181之閘極。閂鎖電路202之構成係與圖3所示之閂鎖電路52之構成相同，進行相同之處理，不同點係以PMOS(Positive channel Metal Oxide Semiconductor：正通道型金屬氧化物半導體)構成電晶體181。
如此般，於圖5所示之電路構成中，與圖3所示之電路構成比較，使比較器51之構成簡略化。又，設為省略負載MOS121之構成。圖3所示之比較器51與負載MOS121係類比電路，其性能上有可能有不均。因此，有難以縮小電晶體、或降低電壓之背景。
然而，由於圖5所示之比較器51不使用差動放大電路，而以比較電晶體221構成，故其構成係簡略化者。又，於圖5所示之電路構成中，採用削除負載MOS121之構成。藉由設為此種電路，可減少電晶體之數量，可使比較器201之構成小型化。
此處，於圖5所示之電路構成中，對使浮動擴散103之電壓數位化之機制進行說明。
首先，於Sr223輸入脈衝，且將SL222重設至3V。藉此，緩衝器224進行低位準(0V)之輸出。由於來自緩衝器224之輸出較低，故閂鎖行161之PMOS(電晶體181)接通，成為於閂鎖行161之電容元件中，流通表示時間之編碼值D0至D9之狀態。
此處，將斜坡電壓自2V慢慢降低時之斜坡電壓與SL222之SL信號之變化顯示於圖6。斜坡電壓(圖中，記述為Ramp之實線)橫穿過來自比較電晶體221之通道電壓(圖中，記述為Amp通道電壓之虛線)時(時刻T1)，比較電晶體221導通。
比較電晶體221導通時，SL222之電壓(圖中，記述為SL之實線)以與斜坡電壓相等之方式瞬間下降。其結果，超過緩衝器224之PMOS之接通/斷開邊界，緩衝器224反轉為高位準。
於是，閂鎖行161之PMOS(電晶體181)斷開，閂鎖電容與編碼信號切斷，且保持此時點之值(編碼D0至D9之各個值)。藉由此種處理，使浮動擴散103之電壓數位化。
參照圖7，再次，對斜坡電壓與SL222之SL信號之變化進行說明。圖7之上圖係比較電晶體221(Cmp221)，下圖係表示電位之圖。時刻T0時之斜坡(Ramp)電壓為2V，SL222之電壓係3V。圖7中下方向為正方向。又，Amp通道電壓係於圖7中顯示為VFD。
斜坡電壓之電壓自時刻T0慢慢地降低。時刻T0’係滿足時刻T0<時刻T0’<時刻T1 之時刻。於時刻T0’之時點，由於斜坡電壓仍為較來自比較電晶體221之通道電壓(VFD)更大之狀態(圖7所示之狀態中係電位較低之狀態)，故SL222之電壓維持3V。
成為時刻T1時，斜坡電壓與Amp通道電壓(VFD)為相同電壓(電位之狀態相同)。超過時刻T1時，由於斜坡電壓之電位較Amp通道電壓(VFD)之電位高，故而電子瞬間流入於SL222側。此後，如時刻T2顯示般，斜坡電壓之電位與SL222之電位係以同等大小上升。換言之，SL222之電壓係以與斜坡電壓之下降相同之方式下降。
如此般，由於電位變化，故若顯示電壓之關係則如圖6所示。於比較電晶體221中，可檢測斜坡電壓與Amp通道電壓為大致相同之時序。斜坡電壓與Amp通道電壓大致相同時，如上述般，比較電晶體221為導通狀態，且超過緩衝器224之PMOS之接通/斷開邊界，緩衝器224係反轉為高位準。
此種動作係於全部ADC31中同時進行，此後，閂鎖之信號係逐 列依次讀取於感測放大器33。自感測放大器33，經由輸出電路32輸出。
藉由圖4、圖5所示之構成，及參照圖6說明之動作，可使比較器201之尺寸大幅地小型化。又，比較器201之尺寸縮小之同時，配置於上基板10。
以緩衝器224之輸出，藉由連接上基板10與下基板11，可將上基板10設為3V系列，將下基板11設為1.5V系列。如此般，藉由可將上基板10與下基板11分別以不同之電壓驅動，可分開上基板10與下基板11之電源。又，可使上基板10與下基板11之製造過程分別最佳化。
再者，可分配上基板10係類比電路，下基板11係數位電路，而可消除較小之類比電路與數位電路接近且混在之狀況。其結果，藉由消除類比與數位之邊界區域亦可實現小型化，且於消除如不同電源混亂接入之浪費方面亦可小型化。
另，雖於圖5等中圖示1.5V、2.5V、3V等具體之電壓，但此電壓係一例，並非表示限定之記述。又，於以下之說明中，雖亦作為一例，例舉具體之電壓進行說明，但並非表示限定之記述。
然而，期望Sr223之汲極側之電源較緩衝器224之電源更高。於圖5中，例示Sr223之電源係3V，緩衝器224之電壓係2.5V。其理由係，由於SL222係浮動，故而電壓係時間性地變動，藉由設定為較緩衝器224之電源更高，可獲得PMOS之斷開狀態之容限。
藉由將Sr223之閘極電壓升壓，或將Sr223設為耗盡型電晶體，可設為通過3V之構成。或，未圖示，亦可將Sr223作為PMOS電晶體，提高臨界值，或將斷開時之閘極電壓升壓。
作為獲得PMOS之斷開狀態之容限之不同方法，若於SL222添加電容元件，則可抑制SL222因暗電流而電壓變化。
期望像素21之重設汲極之電源、重設之臨界值、及比較電晶體 221之臨界值係以滿足以下之條件之方式設計。
重設後之浮動擴散103之電壓係設計為可完全接收自光電二極體101傳送之電荷之電壓。又，重設後之浮動擴散103之電壓(比較電晶體221之閘極電壓)係設計為於斜坡電壓為初始之2V時可斷開比較電晶體221之電壓。
期望閂鎖電路52之電源較緩衝器224更低。理由係於PMOS電晶體之斷開時，可確實切斷閂鎖電容與編碼(Code)信號。於使像素21之光電二極體101之面積最大化之情形時，可設為以SL222連接上基板10與下基板11，且將緩衝器224與Sr223配置於下基板11之構成。
<各層電路之配置之其他形態>
圖8中係顯示用以實現攝像裝置之進一步小型化之各層電路之配置之其他形態之電路構成例。於與圖5相同之部分標註同一符號，且適當省略其說明。於圖8所示之電路構成中，設為全部以NMOS(Negative channel Metal Oxide Semiconductor：負通道型金屬氧化物半導體)構成，而使動作點一致之構造。
於圖8所示之電路構成中，設為上基板10係基本上低電源為0V，高電源為3V，下基板11係基本上低電源為1.5V，高電源為3V。即，設為上基板10與下基板11之高電源側為共通電壓之構成。
下基板11之與像素21對應之部分係僅為閂鎖電路52。配置於上基板10之電路，與配置於下基板11之閂鎖電路52係全部包含NMOS。藉由全部以NMOS構成，可設為省略圖5所示之電路構成中必要之緩衝器224之構成。於圖8中顯示將Sr223配置於上基板10之例。
圖8所示之電路構成之動作亦與圖5所示之電路構成之動作基本相同。首先，於Sr223輸入脈衝，將SL222重設至3V。於此狀態下，閂鎖行161之電晶體181接通，於閂鎖行161之電容元件供給表示時間之編碼值D0至D9。
此處，斜坡電壓自1.5V漸漸降低。於此情形時，斜坡電壓並非自2V開始，而自1.5V開始之方面係與圖5所示之電路構成時不同。自斜坡電壓橫穿比較電晶體221之通道電壓時，比較電晶體221導通。接著，SL222之電壓以與斜坡電壓相等之方式瞬間下降，使閂鎖行161斷開，閂鎖電容與編碼信號切斷，且保持該時點之值。
由於僅與閂鎖行161之像素連接之電晶體171之閘極較1.5V(下基板11之低電源)更低，故可確實斷開而保持信號。因此，閂鎖行161所包含之電晶體171-1至171-10之各閘極之絕緣膜係較好為厚且高耐壓化。
於圖8所示之電路構成中，電壓容限較圖5所示之電路構成更小，故可實現攝像裝置之進一步小型化。
又，由於圖3所示之電路構成之放大電晶體105係流動電流且輸出信號，故而導致消耗電力增大，根據圖5或圖8所示之電路構成，由於獲得來自比較電晶體221之輸出無需固定電流，故可實現低消耗電力。
又，於放大電晶體105中，由於流動電流且輸出信號，故產生熱雜訊之可能性較高，根據圖5或圖8所示之電路構成，比較電晶體221係由於不流動電流，故不會產生熱雜訊。因此，可降低熱雜訊造成之影響。
另，雖SL(信號線)222為浮動，但由於如此一來於缺陷像素中有由暗電流造成之電壓變化，故此處亦可設為以微小電流引至電源側，而不浮動之構成。
參照圖9、圖10，對關於讀取之處理追加說明。於圖9、圖10中，為便於說明，以於1像素配置1個ADC31進行說明。
藉由應用本技術，可使ADC31小型化，即使於1像素配置1個ADC31，上基板10與下基板11之任一基板皆可小型化。因此，可設為 於1像素配置1個ADC31之構成。因此，此處，係以於1像素配置1個ADC31繼續說明。
又，如參照圖5或圖8說明般，將ADC31分割且分別配置於上基板10與下基板11，於參照圖9、圖10之說明中，將分別配置於上基板10與下基板11之部分統一記述為ADC31。
圖9、圖10中之大框之箭頭符號係表示信號之流向。圖9之左側所示之圖係顯示AD轉換為10位元，且具備10個閂鎖行161之情形，右側所示之圖係顯示此情形之讀取之順序。
於像素21中，進行藉由重設電晶體104之重設動作，及藉由傳送電晶體102之傳送動作。於重設動作中，將藉由重設電晶體104重設時之浮動擴散103之電壓作為重設成分(P相)自像素21輸出於垂直信號線(未圖示)。
於傳送動作中，將累積於光電二極體101之電荷藉由傳送電晶體102傳送時之浮動擴散103之電壓係作為信號成分(D相)輸出於垂直信號線。
由於進行此種讀取，故而如圖9之右圖所示般，首先，進行曝光，曝光後，重設浮動擴散103，且AD轉換其位準(P相期間)。P相期間中自閂鎖電路261(圖5或圖8)輸出之值係以ADC31之逐列讀取，且儲存於幀記憶體301。
P相期間後，光電二極體101之光電子傳送至浮動擴散103，且AD轉換其位準(D相期間)。於D相期間，自閂鎖電路261(圖5或圖8)輸出之值係以ADC31之逐列讀取，且供給於減法器302。
減法器302係將D相期間中讀取之值自記憶於幀記憶體301之於P相期間讀取之值減去，而獲得信號。此種曝光、P相、D相係於全部像素同時進行。
於將1個ADC31分配於複數個像素21之情形時，「P相-讀取-D相- 讀取」係逐個像素依次進行。
圖10之左側所示之圖係顯示AD轉換為10位元，且具備20個閂鎖行161之情形，右側所示之圖係顯示此種情形之讀取之順序之圖。藉由具備20個閂鎖行161，成為可分別保持P相期間之10位元之值、與D相期間之10位元之值之構成。
如此般，於ADC31具有P相用與D相用之兩者之閂鎖之情形時，可設為削減幀記憶體301之構成，可省略將來自ADC31之值傳送於幀記憶體301之處理。
如圖10所示之構成之情形時，曝光後，重設浮動擴散103，且AD轉換其位準(P相期間)，於P相用之閂鎖保存值。接著，於下一個時序，將光電二極體101之光電子傳送於浮動擴散103，且AD轉換其位準(D相期間)，於D相用之閂鎖保存值。
分別保存於P相用之閂鎖與D相用之閂鎖之值係以ADC31之逐列讀取，且以減法器311進行減法，而輸出信號。
如此進行來自ADC31之讀取。另，攝像裝置、幀記憶體301、減法器302(或311)係亦可一體化，亦可為不同晶片。
於上述實施形態中，主要對像素21與ADC31追加說明，亦可併入ADC31以外之電路，亦可併入對例如閂鎖之資料之數位處理。
另，亦可設為於上述實施形態中，全部更替NMOS與PMOS之構成。接著，於設為此種構成之情形時，可藉由將電壓設為相反而動作。
<減少閂鎖數量之構成>
於上述實施形態中，將ADC31所包含之比較器201與閂鎖電路52分別配置於上基板10與下基板11，且例舉說明使用例如比較電晶體221構成比較器201之構成之情形。
接著，對藉由削減閂鎖電路52之閂鎖行161之數量，實現閂鎖電 路52之小型化進行說明。
圖11係顯示攝像裝置之電路構成之圖。比較圖3所示之攝像裝置之電路構成、及圖11所示之電路構成，閂鎖電路52與閂鎖電路402之構成不同。不同點在於：圖3所示之閂鎖電路52具有閂鎖行161-1至161-10之10個閂鎖行161，圖11所示之閂鎖電路402具有閂鎖行161-1至161-5之5個閂鎖行161。
於此情形時，顯示閂鎖行161之數量自10個減為一半即5個之例。如此般，即使於減少閂鎖行161之數量之情形，藉由進行如以下說明之處理，亦可與具備10個閂鎖行161之情形相同，獲得10位元之值。
圖11所示之電路構成例係顯示相對於圖3所示之電路構成減少閂鎖行161之例，亦可設為相對於圖5或圖8所示之電路構成減少閂鎖行161之電路構成。圖12係顯示相對於圖5所示之電路構成減少閂鎖行161之電路構成之圖。
比較圖5所示之攝像裝置之電路構成、及圖12所示之電路構成，閂鎖電路202與閂鎖電路402之構成不同。不同點在於：圖5所示之閂鎖電路202具有閂鎖行161-1至161-10之10個閂鎖行161，圖12所示之閂鎖電路402具有閂鎖行161-1至161-5之5個閂鎖行161。
即使於圖8所示之攝像裝置之電路構成中，雖未圖示，但可藉由應用以下之處理，削減閂鎖電路202所包含之閂鎖行161之數量。
閂鎖電路402以外之構成可設為與圖3、圖5、或圖8所示之電路構成相同之構成，關於相同之構成部分，由於說明重複，故於以下之說明中適當省略。於以下之說明中，利用圖11所示之電路構成繼續說明。
於圖11所示之電路構成之情形時，來自比較器51之輸出係輸入至接通/斷開閂鎖電路402之電晶體171之閘極。由於閂鎖電路402中包含 5個閂鎖行161-1至161-5，故有5位元，輸入電壓為高或低之編碼值D0至D4。
比較器51之輸出為高時，閂鎖電路402為接通之狀態，編碼值D0至D4進入閂鎖電容；為低時，閂鎖電路402為斷開之狀態，編碼值D0至D4不進入閂鎖電容。閂鎖電容之電壓之高/低係藉由下面之輸出段401，作為Out D0至D4(以下，記述為輸出D0至D4)輸出於下一段之感測放大器33(圖1)。
即使於此種構成中，基本動作係與上述情形相同。即，於比較器51中，輸入如圖13A所示之斜坡信號。斜坡信號(標記為Ramp之實線)係其電壓隨時間經過而逐漸降低之信號。
於輸入於比較器51之斜坡信號之斜坡電壓較自像素21側經由信號線輸入之信號之電壓(於圖13A中，標記為信號位準之虛線)更高之情形時，來自比較器51之輸出為高，閂鎖電路402為接通之狀態。閂鎖電路402為接通之狀態時，於閂鎖電容中，隨著時間遞增計數之編碼值D0至D4係供給於閂鎖行161-1至161-4之各者。
接著，斜坡電壓漸漸降低，且於較信號線之電壓更低時，比較器51之輸出反轉，閂鎖電路402為斷開之狀態。將斷開狀態時之編碼值保持於閂鎖電容。藉此，使像素21之輸出數位化。
如此般進行閂鎖電路402中之處理。此處，再次參照圖3。如圖3所示之閂鎖電路52般，具備閂鎖行161-1至161-10之10個閂鎖之情形時，如圖13B所示，輸出“0000000000”至“1111111111”之10位元之值。
即，有10個閂鎖行161，如圖13A所示，比較斜坡電壓與來自像素之信號，且於10位元之閂鎖中，輸入自“0000000000”至“1111111111”遞增計數之編碼值D0至D9。構成為於斜坡電壓與信號電壓之上下關係反轉時，由於閂鎖自編碼值切斷，且保持該值，故若 可讀取該保持之值，則知曉信號位準。
對此，閂鎖電路402係與閂鎖電路52不同，設為具備一半之5個閂鎖行161之數量之構成。因此，應用圖13A所示之斜坡信號，且與上述情形同樣地處理時，獲得5位元之值，無法獲得10位元之值。因此，使用如圖14A所示之斜坡信號。
圖14A所示之斜坡信號係為獲得10位元之值，包含2次斜坡之信號。此處，將自時刻T0至時刻T1之斜坡信號記述為第1次斜坡，將自時刻T2至時刻T3之斜坡信號記述為第2次斜坡。
時刻T1至時刻T2之間出現之第1次斜坡係作為編碼值，包含下階5位元，用以獲得下階5位元之輸出值之斜坡。由於為下階5位元，故如圖14B所示，編碼值係自“00000”至“11111”反復32次，於此期間之某處中斜坡電壓與信號之電壓之上下關係反轉，此時之編碼值保持於閂鎖。此後，於自時刻T1至時刻T2之間，將下階5位元讀取於外部。
自時刻T1至時刻T2之時間係用以自第1次斜坡切換至第2次斜坡之時間，於此時間，下階5位元之值係自閂鎖電路402讀取。
此後，於自時刻T2至時刻T3之間，包含第2次斜坡。第2次斜坡係作為編碼值，將上階5位元以32倍之緩慢之週期自“00000”至“11111”遞增計數。於此期間之某處中斜坡電壓與信號之電壓之上下關係反轉，此時之編碼值保持於閂鎖。此後，將上階5位元讀取於外部。
如此般，藉由包含2次斜坡，將以各個斜坡所獲得之5位元之值設為下階之5位元、及上階之5位元，而取得10位元之值。又，第1次斜坡之週期與第2次斜坡之週期不同，取得上階位元時之斜坡係設為較取得下階位元時之斜坡更緩慢之週期。此處，例示32倍之週期之情形。
圖15中係顯示一例。於圖15所示之例中，係以第1次斜坡取得 “010110”之下階5位元之值，以第2次斜坡取得“10001”之上階5位元之值之例。藉由組合下階5位元與上階5位元，完成“1000101110”之10位元之數位值。
如此般，藉由使用具有2次斜坡之斜坡信號，分別取得下階5位元與上階5位元，從而即使為具有5個閂鎖行161之閂鎖電路402，亦可獲得10位元之輸出值。
另，於上述說明中，雖第2次斜坡係以32倍之週期包含上階5位元之編碼值，但亦可將斜坡信號之傾斜度設為32倍而不改變編碼值之週期。精度優先時係前者較好，速度優先時係後者較好。
又，於上述說明中，雖設為以第1次斜坡決定下階位元，以第2次斜坡決定上階位元，亦可以第1次斜坡決定上階位元，以第2次斜坡決定下階位元。
然而，如上述般，可認為較佳係以第1次斜坡決定下階位元，以第2次斜坡決定上階位元。作為其理由，來自像素21之信號因暗電流等影響而有可能一點點變動，可認為儘早決定下階位元較好。
然而，為獲得10位元之值，包含2次斜坡，於第1次斜坡與第2次斜坡有時間差。於自第1次斜坡至第2次斜坡之間，像素21之信號有變動之可能性。對此，參照圖16進行說明。
於第1次斜坡時，將像素21之信號設為“0000100000”。由於第1次斜坡時取得下階之5位元，故於此情形時，取得“00000”。第2次斜坡時，亦本來像素21之信號係“0000100000”，而取得上階之5位元之“00001”。
然而，因某些影響，於第2次斜坡時，導致像素21之信號略微變動為“0000011111”之情形時，取得上階之5位元之“00000”。因此，於此情形時，如圖16所示，最終取得之值係“0000000000”。本來，取得“0000100000”之值時，有可能取得“0000000000”之不同 值。
於此情形時，於第1次斜坡及第2次斜坡之間，像素21之信號於10進法中自32至31僅改變1，於2進法，自“0000000000”改變為“0000011111”。然而，於包含2次斜坡，以5位元為單元取得之情形時，如上述般，於應取得“0000100000”時，有可能取得“0000000000”之值。於此情形時，若以10進法表示，則係指於本來取得32之值時，取得0。
如此般，像素信號以影響至第6位元之方式變動之情形時，儘管信號僅略微變化，卻有可能發生AD轉換之結果成為完全不同值之現象。為避免此種值發生較大變化之狀況，亦可進行如以下之對策。
首先，作為對策1，可使用格雷編碼作為編碼值。格雷編碼係利用於自某值變化為鄰接之值時，始終僅變化1位元之點之編碼。
若為格雷編碼，則於下階5位元為“00000”之處之前後中，由於其上一位數不變化，故發生如上述之較大值變化之狀況之可能性較低。若考慮進位至第6位數時，則變為……10001、10000、110000、110001、……，於位數上身之前後，下階5位數對稱，故而即使第6位數變化亦不會有如二進制碼之情形般成為完全不同之值之狀況。
例如，第1次斜坡時以“0000110000”，作為下階5位元取得“10000”，第2次斜坡時，假設信號之值變化為下降1之“0000010000”，上階5位元為“00000”時，組合成為“0000010000”，AD轉換之結果變為下降1之值。
又，例如以第1次斜坡，於“0000110001”，作為下階5位元取得“10001”，第2次斜坡時，信號之值下降2，作為上階5位元取得“00000”時，組合成為“0000010001”，AD轉換之結果變為下降3之值。
像素值相反地增大而進位之情形亦相同，於格雷編碼中，不會 有如二進制碼般，雖像素之信號變化較小，但AD轉換之結果變為相距甚遠之值之狀況。
另，雖可將全部位元設為格雷編碼，但考慮像素信號之變動值或雜訊等，亦可以使可變化之範圍之下階位元為格雷編碼，較其更上係二進制碼之方式，併用格雷編碼與二進制碼。
即使格雷編碼，像素信號跨越第6位之進位、退位而變動時，AD轉換之結果與真實值不一致。作為對策2，可藉由以二進制碼，共用第1次斜坡時獲得之值與第2次斜坡時獲得之值之中之1位數來解決。
於第1次斜坡時，轉換下階5位數係與上述之情形相同。第2次包含第5位數~第9位數作為編碼值。其結果，並非10位元，而變為9位元之AD轉換。於第2次之第5位數與第1次之值不同之情形時，採用第1次之值，且對照第6位數進行修正。
例如，如圖17所示，第1次斜坡時之信號為“0000100000”而下階5位數為“00000”，第2次斜坡時之信號變化為“0000011111”，其結果，考慮取得“00001”作為上階位數之情形。於此情形時，於圖17之左圖中，以橢圓包圍之部分，即第1次斜坡時取得之第1位數之“0”、與第2次斜坡時取得之第5位數之“1”，本來應為同一值，卻不同。
於此情形時，參照第1次斜坡時取得之值，根據下移進行判定，將上階5位數修正為“00010”，作為最終之結果，取得“000010000”。
於第1次斜坡時取得之值為“11111”等，且第2次斜坡時取得之值為“****0”之情形時，可判定為上移。即，只要於第1次之第4位數為0之情形時判定為下移，為1之情形時判定為上移即可。如此般，亦可構成為藉由共用之位元之下階1位之位元值，補正數位信號。
若共有位數及其下1位數為二進制碼，則其他位數係亦可為格雷 編碼。
如此般，即使減少閂鎖電路402之位元數量，藉由包含2次斜坡，亦可產生10位元(或9位元)之值。於此種情形時，像素21亦輸出重設位準與信號位準。重設位準係該像素之該時點之基準電壓。信號位準與重設位準之差為真實信號值。將對應之動作顯示於圖18。
重設位準、信號位準均如上述說明般，各包含2次斜坡而AD轉換。參照圖18，於時間T11中，包含相對於重設位準之第1次斜坡，於其下一個時間T12中，包含相對於重設位準之第2次斜坡。
於其下一個時間T13中，包含相對於信號位準之第1次斜坡，於時間T14中，包含相對於信號位準之第2次斜坡。如此般，以重設位準下階5位元→上階5位元→信號位準下階5位元→上階5位元之順序輸出數位值。
該等數位信號係與參照圖9說明之情形相同，記憶於下一段之幀記憶體301。於最後信號位準之上階5位元出來之階段，於減法器302中進行自信號位準減去重設位準。攝像裝置與幀記憶301或減法器302係可為不同之半導體元件，亦可一體化。
圖19係用以說明藉由包含2次斜坡，產生10位元之輸出值時之ADC31之動作之圖。曝光後，重設像素21之浮動擴散103，AD轉換其位準(P相期間)。P相1係下階5位元之轉換、及將其輸出於感測放大器33之期間。P相2係上階5位元之轉換、及將其輸出於感測放大器33之期間
P相2之輸出結束後，光電二極體101之光電子係傳送於浮動擴散103。接著，同樣地反復2次轉換及輸出。P相1、P相2、D相1、D相2之各者之轉換係藉由使全部ADC31並列動作而進行。對感測放大器33之輸出係逐列掃描ADC31而進行。於1個ADC31對應於複數個像素21之情形時，逐個像素依次地選擇，且反復此動作。
由於重設位準分佈於較狹窄之範圍，故而如圖18所示，對應之斜坡信號可較短。即，如圖18所示，重設位準檢測時之斜坡信號之電壓之變動幅度可較信號位準檢測時之斜坡信號之電壓之變動幅度更小。又，重設位準檢測時之斜坡信號之週期可較信號位準檢測時之斜坡信號之週期更短。
包含信號位準之4次斜坡中，以該範圍將斜坡設為直線，相當於信號值較大處之部位，藉由將斜坡之傾斜度設為較急，或降低編碼值之遞增計數之速度，可拓寬高亮度側之AD轉換之刻度，且降低資料量。
即，亦可使用取得信號位準之高亮度側之信號時之斜坡信號之電壓變化係較取得低亮度側之信號時之斜坡信號之電壓變化更急之信號。又，亦可使取得信號位準之高亮度側之信號時之對閂鎖電路402之編碼值D之供給速度係較取得低亮度側之信號時之對閂鎖電路402之編碼值D之供給速度更緩慢。藉由如此般，可降低資料量。
於如此之情形時，以減法器302參照重設位準值計算與轉折點之差，藉此，藉由修正高亮度側之值，可於減算後獲得正確值。所謂轉折點係斜坡信號之電壓變化變急之時點，或編碼值之供給之速度變化之時點。由於重設位準分佈於狹窄範圍，故若其範圍包含於D相之1/32以下之範圍，則亦可以1次斜坡完成重設位準。
然而，於上述實施形態中，以於使用包含10個閂鎖行161-1至161-10之閂鎖電路52時，包含1次斜坡；於使用包含5個閂鎖行161-1至161-5之閂鎖電路402時，包含2次斜坡進行說明。
此閂鎖行之個數與包含斜坡之次數係於此種組合顯示一例者，並非表示限定之記述。例如，亦可構成為具有3個閂鎖行，包含3次斜坡，而獲得9位元之輸出值。
又，例如，於包含3次斜坡之情形時，可分別取得上階位元、下 階位元、及上階位元與下階位元之間之中階位元，且藉由上階位元、中階位元、及下階位元之組合產生數位值。
考慮此種狀況時，亦可設想例如以位元數之量包含斜坡。應用本技術，即使以位元數之量包含複數次斜坡之情形時，亦為傾斜型ADC之動作，即使擴大至包含位元數之量之次數之情形，任一斜坡皆與傾斜型之ADC同樣地掃描。由於斜坡波形係每次相同者而較好，故而再現性較好。因此，可以較高狀態保持AD轉變之精度。
因此，即使以位元數之量包含斜坡，根據本技術，亦可進行精度高之AD轉換。
根據本技術，可實現固體攝像元件之小型化。又，由於可以較少個數之像素保持1個ADC，故可使處理高速化。又，即使被攝像之物體為移動之物體，亦可實現較少失真狀態之攝像。
又，可設為低消耗電力之構成。又，可避免小規模之類比電路與數位電路之混在，實現於上基板與下基板分別使電壓或製造過程最佳化。
<電子機器>
本揭示並非限定應用於攝像裝置，可對數位靜態照相機或視頻攝像機等攝像裝置、或行動電話等具有攝像功能之移動終端裝置、或於圖像讀取部使用攝像裝置之影印機等、於圖像引入部(光電變換部)使用攝像裝置之電子機器全般進行應用。另，亦有搭載於電子機器之上述模組狀之形態，即將照相機模組設為攝像裝置之情形。
圖20係顯示本揭示之電子機器之一例即攝像裝置之構成例之方塊圖。如圖20所示，本揭示之攝像裝置500具有包含透鏡群501等之光學系統、攝像元件502、照相機信號處理部即DSP電路503、幀記憶體504、顯示裝置505、記錄裝置506、操作系統507、及電源系統508等。
接著，構成為DSP電路503、幀記憶體504、顯示裝置505、記錄裝置506、操作系統507、及電源系統508經由匯流排線509互相連接。CPU510係控制攝像裝置500內之各部。
透鏡群501係引入來自被攝體之入射光(像光)成像於攝像元件502之攝像面上。攝像元件502係將藉由透鏡群501成像於攝像面上之入射光之光量以像素單位轉換為電性信號而作為像素信號輸出。作為此攝像元件502，係可使用上述實施形態之固體攝像元件。
顯示裝置505係由液晶顯示裝置或有機EL(electro luminescence：電致發光)顯示裝置等面板型顯示裝置構成，且顯示以攝像元件502攝像之動態圖像或靜止圖像。記錄裝置506係將以攝像元件502攝像之動態圖像或靜止圖像記錄於錄影帶或DVD(Digital Versatile Disk：數位多功能光碟)等記錄媒體。
操作系統507係於使用者之操作之下，針對本攝像裝置具有之各種功能發出操作指令。電源系統508係將成為DSP電路503、幀記憶體504、顯示裝置505、記錄裝置506、及操作系統507之動作電源之各種電源適當供給於該等供給對象。
此種攝像裝置500係應用於視頻攝像機或數位靜態照相機、以及適於行動電話等之移動機器之照相機模組。接著，於此攝像裝置500中，作為攝像元件502，可使用上述實施形態之攝像裝置。
<關於記錄媒體>
上述一連串之處理可藉由硬體執行，亦可藉由軟體執行。於藉由軟體執行一連串之處理之情形時，將構成該軟體之程式安裝於電腦。此處，於電腦中，包含配置於專用之硬體之電腦，或藉由安裝各種程式而可執行各種功能之例如通用之個人電腦等。
例如，於圖20所示之攝像裝置500中，CPU510係例如藉由負載記錄於記錄裝置506之程式且執行，而進行上述一連串之處理。
電腦(CPU510)執行之程式係可記錄於例如作為套裝媒體等之可卸除式媒體(未圖示)而提供。又，程式係可經由局域網路、網際網路、數位衛星廣播之有線或無線之傳送媒體提供。
於攝像裝置500(電腦)中，程式係可藉由將可卸除式媒體安裝於驅動器(未圖示)，經由匯流排線509，安裝於記錄裝置506。又，程式係可經由有線或無線之傳送媒體，以通信部接收，安裝於記錄裝置506。此外，程式係可預先安裝於記錄裝置506。
另，電腦執行之程式可為沿著本說明書中說明之順序按時間順序進行處理之程式，亦可為並行或於進行呼叫時等必要之時機進行處理之程式。
又，於本說明書中，所謂系統係表示藉由複數個裝置構成之裝置整體者。
另，本技術之實施形態並非限定於上述實施形態，於未脫離本技術之要旨之範圍中可有各種變更。
另，本說明書中記述之效果僅為例示，並非限定者，又，亦可有其他效果。
另，本技術係亦可採取如以下之構成。
(1)
一種攝像裝置，其係如下者：層積上基板與下基板，於上述上基板中，配置有像素、及比較部，該比較部係比較來自上述像素之信號之電壓與時間性變動之斜坡信號之斜坡電壓，於上述下基板中，配置有記憶部，其保持來自上述比較部之比較結果經反轉時之編碼值。
(2)
如上述技術方案(1)之攝像裝置，其中 上述比較部係以於閘極接收來自上述像素之信號之電壓、於源極接收上述斜坡電壓、且輸出汲極電壓之電晶體構成。
(3)
如上述技術方案(2)之攝像裝置，其中重設上述電晶體之電壓設定為高於後段電路之電源電壓。
(4)
如上述技術方案(3)之攝像裝置，其中上述記憶部之電源電壓係較上述後段電路之電源電壓更低。
(5)
如上述技術方案(1)至(4)中任一項之攝像裝置，其中上述上基板之電源電壓較上述下基板之電源電壓更高。
(6)
如上述技術方案(1)至(5)中任一項之攝像裝置，其中於上述上基板中配置類比電路，於上述下基板中配置數位電路。
(7)
如上述技術方案(1)至(6)中任一項之攝像裝置，其中上述比較部與上述記憶部係以NMOS(Negative channel Metal Oxide Semiconductor：負通道型金屬氧化物半導體)構成，上述比較部與上述記憶部之高電源共通，低電源不同。
(8)
如上述技術方案(1)至(6)中任一項之攝像裝置，其中上述比較部與上述記憶部係以PMOS(Positive channel Metal Oxide Semiconductor：正通道型金屬氧化物半導體)構成，上述比較部與上述記憶部之低電源共通，高電源不同。
(9)
如上述技術方案(1)至(8)中任一項之攝像裝置，其中上述記憶部所包含之電晶體之中之接收來自上述比較部之信號之電晶體經高耐壓化。
(10)
一種電子機器，其包含：攝像裝置，其係層積上基板與下基板；於上述上基板中，配置有像素、及比較部，該比較部係比較來自上述像素之信號之電壓與時間性變動之斜坡信號之斜坡電壓；於上述下基板中，配置有記憶部，其保持來自上述比較部之比較結果經反轉時之編碼值；及信號處理部，其係對自上述攝像裝置輸出之信號進行信號處理。

Claims (21)

  1. 一種攝像裝置，其係包含上基板與下基板，其中於上述上基板配置有像素、及比較部，該比較部係比較來自上述像素之信號之電壓與時間性變動之斜坡信號之斜坡電壓，於上述下基板配置有記憶部，其保持來自上述比較部之比較結果經反轉時之編碼值；且上述比較部係以於閘極接收來自上述像素之信號之電壓、於源極接收上述斜坡電壓、且輸出汲極電壓之電晶體構成。
  2. 如請求項1之攝像裝置，其中將上述電晶體重設之電壓設定為高於後段之電路之電源電壓。
  3. 如請求項2之攝像裝置，其中上述記憶部之電源電壓係較上述後段之電路之電源電壓更低。
  4. 如請求項1之攝像裝置，其中上述上基板之電源電壓較上述下基板之電源電壓更高。
  5. 如請求項1之攝像裝置，其中於上述上基板配置類比電路，於上述下基板配置數位電路。
  6. 如請求項1之攝像裝置，其中上述比較部與上述記憶部係以NMOS(Negative channel Metal Oxide Semiconductor：負通道型金屬氧化物半導體)構成，上述比較部與上述記憶部之高電源共通，低電源不同。
  7. 如請求項1之攝像裝置，其中上述比較部與上述記憶部係以PMOS(Positive channel Metal Oxide Semiconductor：正通道型金屬氧化物半導體)構成，上述比較部與上述記憶部之低電源共通，高電源不同。
  8. 如請求項1之攝像裝置，其中上述記憶部所包含之電晶體中之接收來自上述比較部之信號之電晶體經高耐壓化。
  9. 一種電子機器，其包含：攝像裝置，該攝像裝置包含上基板與下基板，且於上述上基板配置有像素、及比較部，該比較部係比較來自上述像素之信號之電壓與時間性變動之斜坡信號之斜坡電壓，於上述下基板配置有記憶部，其保持來自上述比較部之比較結果經反轉時之編碼值；及信號處理部，其係對自上述攝像裝置輸出之信號進行信號處理；上述比較部係以於閘極接收來自上述像素之信號之電壓、於源極接收上述斜坡電壓、且輸出汲極電壓之電晶體構成。
  10. 一種攝像裝置，其係包含上基板與下基板，其中上述上基板包括：光電轉換元件，其可被操作而將入射光轉換為信號；傳送電晶體，其係耦接於上述光電轉換元件；浮動擴散區域，其係耦接於上述傳送電晶體；重設電晶體，其係耦接於上述浮動擴散區域；比較電晶體，該比較電晶體之閘極耦接於上述浮動擴散區域，該比較電晶體之汲極與源極之第一者耦接至斜坡電壓，且該比較電晶體之上述汲極與上述源極之第二者連接於緩衝器；且上述下基板包括：閂鎖電路，其係經由上述緩衝器而耦接於上述比較電晶體之上述汲極與上述源極之上述第二者。
  11. 如請求項10之攝像裝置，其進一步包含：複數個光電轉換元件。
  12. 如請求項11之攝像裝置，其進一步包含：複數個傳送電晶體；其中上述複數個光電轉換元件之各個光電轉換元件係連接於上述複數個傳送電晶體之相對應一者。
  13. 如請求項12之攝像裝置，其中上述浮動擴散區域由上述複數個光電轉換元件所共有。
  14. 如請求項13之攝像裝置，其中上述複數個光電轉換元件之各個上述光電轉換元件係藉由上述複數個傳送電晶體之上述相對應一者而選擇性連接於上述浮動擴散區域。
  15. 如請求項13之攝像裝置，其中上述複數個光電轉換元件包括四個光電轉換元件。
  16. 如請求項15之攝像裝置，其中上述4個光電轉換元件係配置為2x2像素之區塊。
  17. 如請求項10之攝像裝置，其中上述上基板包含上述緩衝器。
  18. 如請求項10之攝像裝置，其中上述閂鎖電路係使用PMOS(Positive channel Metal Oxide Semiconductor：正通道型金屬氧化物半導體)而形成。
  19. 一種攝像裝置，其係包含上基板與下基板，其中於上述上基板配置有像素、及比較部，該比較部係比較來自上述像素之信號之電壓與時間性變動之斜坡信號之斜坡電壓，於上述下基板配置有記憶部，其保持來自上述比較部之比較結果經反轉時之編碼值；上述比較部與上述記憶部係以NMOS(Negative channel Metal Oxide Semiconductor：負通道型金屬氧化物半導體)構成；且上述比較部與上述記憶部之高電源共通，低電源不同。
  20. 一種攝像裝置，其係包含上基板與下基板，其中於上述上基板配置有像素、及比較部，該比較部係比較來自上述像素之信號之電壓與時間性變動之斜坡信號之斜坡電壓，於上述下基板配置有記憶部，其保持來自上述比較部之比較結果經反轉時之編碼值；上述比較部與上述記憶部係以PMOS(Positive channel Metal Oxide Semiconductor：正通道型金屬氧化物半導體)構成；且上述比較部與上述記憶部之低電源共通，高電源不同。
  21. 一種攝像裝置，其係包含上基板與下基板，其中於上述上基板配置有像素、及比較部，該比較部係比較來自上述像素之信號之電壓與時間性變動之斜坡信號之斜坡電壓，於上述下基板配置有記憶部，其保持來自上述比較部之比較結果經反轉時之編碼值；且上述記憶部所包含之電晶體中之接收來自上述比較部之信號之電晶體經高耐壓化。
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