KR102100616B1 - 촬상 소자 및 전자 카메라 - Google Patents

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가부시키가이샤 니콘
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Abstract

촬상 소자는, 입사광을 광전 변환하는 광전 변환부와, 상기 광전 변환부에 의해 광전 변환된 전하가 전송되어 축적되는 축적부와, 상기 광전 변환부에 의해 생성된 전하를 상기 축적부에 전송하는 전송부를 갖는 복수의 화소가 형성된 제 1 반도체 기판과, 상기 전하를 상기 광전 변환부로부터 상기 축적부에 전송하기 위한 전송 신호를 상기 전송부에 공급하는 공급부가 상기 화소마다 형성된 제 2 반도체 기판을 구비한다.

Description

촬상 소자 및 전자 카메라
본 발명은 촬상 소자 및 전자 카메라에 관한 것이다.
종래, 화소가 형성된 칩과, 화소를 구동하는 화소 구동 회로가 형성된 칩이 적층된 촬상 소자가 알려져 있다 (예를 들어 특허문헌 1). 종래의 촬상 소자에서 화소별로 노광량을 제어하려면, 각 화소에 전송 펄스의 2 개의 전원을 형성하지 않으면 안된다는 문제가 있었다.
일본 공개특허공보 2010-225927호
제 1 양태에 의하면, 촬상 소자는, 입사광을 광전 변환하는 광전 변환부와, 상기 광전 변환부에 의해 광전 변환된 전하가 전송되어 축적되는 축적부와, 상기 광전 변환부에 의해 생성된 전하를 상기 축적부에 전송하는 전송부를 갖는 복수의 화소가 형성된 제 1 반도체 기판과, 상기 전하를 상기 광전 변환부로부터 상기 축적부에 전송하기 위한 전송 신호를 상기 전송부에 공급하는 공급부가 화소마다 형성된 제 2 반도체 기판을 구비한다.
제 2 양태에 의하면, 촬상 소자는, 입사광을 광전 변환하는 광전 변환부와, 상기 광전 변환부에 의해 광전 변환된 전하를 전송 신호에 기초하여 축적부에 전송하는 전송부와, 상기 전송부에 상기 전송 신호를 공급하는 전송 신호 공급부와, 상기 축적부에 축적된 전하를 리셋 신호에 기초하여 리셋하는 제 1 리셋부와, 상기 제 1 리셋부에 상기 리셋 신호를 공급하는 리셋 신호 공급부와, 상기 광전 변환부와 상기 전송부와 상기 제 1 리셋부가 형성된 제 1 반도체 기판과, 제 1 확산층에 배치된 상기 리셋 신호 공급부와, 상기 제 1 확산층과는 상이한 극성을 갖는 제 2 확산층에 배치된 상기 전송 신호 공급부가 형성되어 있는 제 2 반도체 기판을 구비한다.
도 1 은 촬상 장치의 구성을 모식적으로 나타내는 단면도이다.
도 2 는 촬상 소자의 단면도이다.
도 3 은 화소의 구성을 모식적으로 나타내는 블록도이다.
도 4 는 아날로그 회로부 및 화소 구동부의 회로도이다.
도 5 는 제 1 반도체 기판과 제 2 반도체 기판의 웰 구조를 모식적으로 나타내는 도면이다.
도 6 은 촬상 소자를 사용한 촬상 시퀀스를 나타내는 타이밍 차트이다.
도 7 은 제 1 반도체 기판, 제 2 반도체 기판, 및 제 3 반도체 기판의 웰 구조를 모식적으로 나타내는 도면이다.
도 8 은 제 1 반도체 기판과 제 2 반도체 기판의 웰 구조를 모식적으로 나타내는 도면이다.
도 9 는 제 1 반도체 기판과 제 2 반도체 기판의 웰 구조를 모식적으로 나타내는 도면이다.
도 10 은 제 1 반도체 기판과 제 2 반도체 기판의 웰 구조를 모식적으로 나타내는 도면이다.
도 11 은 제 1 반도체 기판과 제 2 반도체 기판의 웰 구조를 모식적으로 나타내는 도면이다.
(제 1 실시형태)
도 1 은, 제 1 실시형태에 관련된 촬상 소자를 사용한 촬상 장치의 구성을 모식적으로 나타내는 단면도이다. 촬상 장치 (1) 는, 촬상 광학계 (2), 촬상 소자 (3), 제어부 (4), 렌즈 구동부 (5), 및 표시부 (6) 를 구비한다.
촬상 광학계 (2) 는, 촬상 소자 (3) 의 촬상면에 피사체 이미지를 결상시킨다. 촬상 광학계 (2) 는, 렌즈 (2a), 포커싱 렌즈 (2b) 및 렌즈 (2c) 로 이루어진다. 포커싱 렌즈 (2b) 는, 촬상 광학계 (2) 의 초점 조절을 실시하기 위한 렌즈이다. 포커싱 렌즈 (2b) 는, 광축 (O) 방향으로 구동 가능하게 구성되어 있다.
렌즈 구동부 (5) 는, 도시를 생략한 액추에이터를 갖는다. 렌즈 구동부 (5) 는, 이 액추에이터에 의해, 포커싱 렌즈 (2b) 를 광축 (O) 방향으로 원하는 양만큼 구동시킨다. 촬상 소자 (3) 는, 피사체 이미지를 촬상하여 화상을 출력한다. 제어부 (4) 는, 촬상 소자 (3) 등의 각 부를 제어한다. 제어부 (4) 는, 촬상 소자 (3) 에 의해 출력된 화상 신호에 대해 화상 처리 등을 실시하여, 도시를 생략한 기록 매체에 기록하거나, 표시부 (6) 에 화상을 표시하거나 한다. 표시부 (6) 는, 예를 들어 액정 패널 등의 표시 부재를 갖는 표시 장치이다.
도 2 는, 촬상 소자 (3) 의 단면도이다. 또한 도 2 에서는, 촬상 소자 (3) 의 전체 중, 일부의 단면만을 나타내고 있다. 촬상 소자 (3) 는, 이른바 이면 (裏面) 조사형의 촬상 소자이다. 촬상 소자 (3) 는, 지면 (紙面) 의 상방향으로부터의 입사광을 광전 변환한다. 촬상 소자 (3) 는, 제 1 반도체 기판 (7) 과 제 2 반도체 기판 (8) 을 구비한다.
제 1 반도체 기판 (7) 은, 적어도 PD 층 (71) 과, 배선층 (72) 을 구비한다. PD 층 (71) 은, 배선층 (72) 의 이면측에 배치된다. PD 층 (71) 에는, 매립 포토다이오드인 복수의 포토다이오드 (31) 가 이차원 형상으로 배치된다. 따라서, PD 층 (71) 의 배선층 (72) 측의 표면 (즉 입사광의 입사측과는 반대측의 면) 은, PD 층 (71) 과는 반대의 도전형이 된다. 예를 들어, PD 층 (71) 이 N 형의 반도체층이라면, 배선층 (72) 측의 표면은, 농도가 높고 두께가 얇은 P 형의 반도체층이 배치된다. 제 1 반도체 기판 (7) 에는, 기판 전압으로서 접지 전압 (GND) 이 인가된다. 제 2 반도체 기판 (8) 에는, 적어도 포토다이오드 (31) 로부터 신호를 판독 출력하기 위한 각종 회로가 배치된다. 구체적으로는, 후술하는 화소 구동부 (307) 의 일부 (부 (負) 전압을 취급하는 전송 신호 공급부 (307a) 와 제 2 리셋 신호 공급부 (307c)) 가 제 2 반도체 기판 (8) 에 배치된다. 제 2 반도체 기판 (8) 에는, 기판 전압으로서 후술하는 전압 (VTxL) 이 인가된다.
PD 층 (71) 에 있어서의 입사광의 입사측에는, 복수의 포토다이오드 (31) 의 각각에 대응하는 복수의 컬러 필터 (73) 가 형성된다. 컬러 필터 (73) 에는, 예를 들어 적 (R), 녹 (G), 청 (B) 에 각각 대응하는 파장 영역을 투과하는 복수의 종류가 존재한다. 컬러 필터 (73) 는, 예를 들어 적 (R), 녹 (G), 청 (B) 에 대응하는 3 종류가, 베이어 배열을 이루도록 배열된다.
컬러 필터 (73) 에 있어서의 입사광의 입사측에는, 복수의 컬러 필터 (73) 의 각각에 대응하는 복수의 마이크로 렌즈 (74) 가 형성된다. 마이크로 렌즈 (74) 는, 대응하는 포토다이오드 (31) 를 향하여 입사광을 집광한다. 마이크로 렌즈 (74) 를 통과한 입사광은, 컬러 필터 (73) 에 의해 일부의 파장 영역만이 필터되어, 포토다이오드 (31) 에 입사된다. 포토다이오드 (31) 는, 입사광을 광전 변환하여 전하를 생성한다.
배선층 (72) 의 표면에는 복수의 범프 (75) 가 배치된다. 제 2 반도체 기판 (8) 의, 배선층 (72) 에 대향하는 면에는, 복수의 범프 (75) 에 대응하는 복수의 범프 (76) 가 배치된다. 복수의 범프 (75) 와 복수의 범프 (76) 는 서로 접합되어 있다. 복수의 범프 (75) 와 복수의 범프 (76) 를 통하여, 제 1 반도체 기판 (7) 과 제 2 반도체 기판 (8) 이 전기적으로 접속된다.
자세한 것은 후술하지만, 촬상 소자 (3) 는 복수의 화소 (30) 를 가지고 있다. 1 개의 화소 (30) 는, 제 1 반도체 기판 (7) 에 형성된 제 1 화소 (30x) 와, 제 2 반도체 기판 (8) 에 형성된 제 2 화소 (30y) 를 포함한다. 1 개의 제 1 화소 (30x) 에는, 1 개의 마이크로 렌즈 (74), 1 개의 컬러 필터 (73), 1 개의 포토다이오드 (31) 등이 포함된다. 제 1 화소 (30x) 에는 이 밖에, 제 1 반도체 기판 (7) 에 형성된 여러 가지 회로 (후술) 가 포함된다. 제 2 화소 (30y) 에는, 제 2 반도체 기판 (8) 에 형성된 여러 가지 회로 (후술) 가 포함된다.
도 3 은, 화소 (30) 의 구성을 모식적으로 나타내는 블록도이다. 화소 (30) 는, 아날로그 회로부 (301), A/D 변환부 (302), 샘플링부 (303), 화소값 유지부 (304), 화소 구동부 (307), 개별 화소 제어부 (306), 및 연산부 (305) 를 구비한다.
아날로그 회로부 (301) 는, 입사광을 광전 변환한 결과를 아날로그 신호로서 A/D 변환부 (302) 에 출력한다. A/D 변환부 (302) 는, 아날로그 회로부 (301) 가 출력한 아날로그 신호를 샘플링하여, 소정의 게인 배 (倍) 된 디지털 신호를 출력한다. A/D 변환부 (302) 는, 화소 리셋 신호와 화소 신호를 반복하여 샘플링하여, 화소 리셋 신호의 샘플링 결과와 화소 신호의 샘플링 결과를 디지털 신호로서 각각 개별적으로 출력한다.
샘플링부 (303) 는, 화소 리셋 신호의 샘플링 결과와 화소 신호의 샘플링 결과의 적분치를 연산하여 유지한다. 샘플링부 (303) 는, 화소 리셋 신호용의 제 1 가산기 (308) 및 제 1 메모리 (309) 와, 화소 신호용의 제 2 가산기 (310) 및 제 2 메모리 (311) 를 구비한다.
샘플링부 (303) 는, A/D 변환부 (302) 에 의해 출력된 화소 리셋 신호의 샘플링 결과와, 제 1 메모리 (309) 에 유지되어 있는 과거의 샘플링 결과의 적분치를, 제 1 가산기 (308) 에 의해 가산한다. 샘플링부 (303) 는, 이 가산 결과를 제 1 메모리 (309) 에 기억한다. 샘플링부 (303) 는, A/D 변환부 (302) 에 의해 화소 리셋 신호의 샘플링 결과가 출력될 때마다, 제 1 메모리 (309) 에 기억되어 있는 값을 갱신한다.
샘플링부 (303) 는, A/D 변환부 (302) 에 의해 출력된 화소 신호의 샘플링 결과와, 제 2 메모리 (311) 에 유지되어 있는 과거의 샘플링 결과의 적분치를, 제 2 가산기 (310) 에 의해 가산한다. 샘플링부 (303) 는, 이 가산 결과를 제 2 메모리 (311) 에 기억한다. 샘플링부 (303) 는, A/D 변환부 (302) 에 의해 화소 신호의 샘플링 결과가 출력될 때마다, 제 2 메모리 (311) 에 기억되어 있는 값을 갱신한다.
이상과 같이, A/D 변환부 (302) 및 샘플링부 (303) 는, 화소 리셋 신호와 화소 신호를 반복하여 샘플링하고, 샘플링 결과를 적분하는 처리를 실행한다. 이 처리는, 이른바 상관 다중 샘플링 처리이다.
개별 화소 제어부 (306) 에 의해 미리 정해진 횟수의 샘플링이 완료되면, 샘플링부 (303) 는, 제 1 메모리 (309) 에 기억되어 있는 값과 제 2 메모리 (311) 에 기억되어 있는 값에 기초한 디지털값을, 화소값 유지부 (304) 에 출력한다. 화소값 유지부 (304) 는, 이 디지털값을, 화소 (30) 에 의한 광전 변환 결과로서 기억한다. 화소값 유지부 (304) 는, 신호선 (340) 에 접속되어 있다. 화소값 유지부 (304) 에 기억되어 있는 디지털값은, 신호선 (340) 을 통해서 외부로부터 판독 출력 가능하다.
연산부 (305) 는, 외부로부터 지시받은 노광 시간이나, 화소값 유지부 (304) 에 유지되어 있는 전회의 광전 변환 결과에 기초하여, 상관 다중 샘플링 처리에 있어서의 반복 횟수, 노광 시간, 게인 등을 연산한다. 개별 화소 제어부 (306) 는, 연산부 (305) 에 의해 연산된 반복 횟수 및 게인을 A/D 변환부 (302) 에 출력한다. 개별 화소 제어부 (306) 는, 연산부 (305) 에 의해 연산된 노광 시간 및 게인을 화소 구동부 (307) 에 출력한다. 화소 구동부 (307) 는, 아날로그 회로부 (301) 의 각 부를 구동시키는 여러 가지 신호 (후술) 를 아날로그 회로부 (301) 에 출력한다.
도 4 는, 아날로그 회로부 (301), 개별 화소 제어부 (306), 및 화소 구동부 (307) 의 회로도이다. 또한, 도 4 에서는, 편의상, 개별 화소 제어부 (306) 및 화소 구동부 (307) 의 일부만을 도시하고 있다. 개별 화소 제어부 (306) 의 일부에는 306a, 306b 와 같이 부호를 부여하고, 화소 구동부 (307) 의 일부에는 307a, 307b 와 같이 부호를 부여하고 있다.
아날로그 회로부 (301) 는, 포토다이오드 (31), 전송 트랜지스터 (Tx), 플로팅 디퓨전 (FD), 제 1 리셋 트랜지스터 (RST1), 제 2 리셋 트랜지스터 (RST2), 증폭 트랜지스터 (AMI), 선택 트랜지스터 (SEL), 용량 확장 트랜지스터 (FDS), 및 용량 (C1) 을 갖는다.
포토다이오드 (31) 는, 입사광을 광전 변환하여, 입사광의 광량에 따른 양 (量) 의 전하를 생성하는 광전 변환부이다. 전송 트랜지스터 (Tx) 는, 후술하는 전송 신호 공급부 (307a) 로부터 공급된 전송 신호에 기초하여, 포토다이오드 (31) 가 생성한 전하를 플로팅 디퓨전 (FD) 에 전송하는 전송부이다. 플로팅 디퓨전 (FD) 은, 전송 트랜지스터 (Tx) 에 의해 전송된 전하를 축적하는 축적부이다. 증폭 트랜지스터 (AMI) 는, 플로팅 디퓨전 (FD) 에 축적되어 있는 전하의 양에 따른 신호를 출력한다. 선택 트랜지스터 (SEL) 가 온되어 있을 때, 증폭 트랜지스터 (AMI) 에 의해 출력된 신호는, A/D 변환부 (302) 에 입력된다.
아날로그 회로부 (301) 는, 제 1 리셋 트랜지스터 (RST1) 및 제 2 리셋 트랜지스터 (RST2) 의 2 개의 리셋 트랜지스터를 가지고 있다. 제 1 리셋 트랜지스터 (RST1) 는, 플로팅 디퓨전 (FD) 을 리셋할 때, 후술하는 제 1 리셋 신호 공급부 (307b) 로부터 제 1 리셋 신호의 공급을 받는다. 후술하는 제 1 리셋 신호 공급부 (307b) 는, 전압 (VDD) 의 신호를 제 1 리셋 신호로서 공급한다. 제 1 리셋 트랜지스터 (RST1) 는, 이 제 1 리셋 신호에 기초하여, 플로팅 디퓨전 (FD) 을 리셋한다. 제 2 리셋 트랜지스터 (RST2) 는, 포토다이오드 (31) 를 리셋할 때, 후술하는 제 2 리셋 신호 공급부 (307c) 로부터 제 2 리셋 신호의 공급을 받는다. 후술하는 제 2 리셋 신호 공급부 (307c) 는, 전압 (VDD) 의 신호를 제 2 리셋 신호로서 공급한다. 제 2 리셋 트랜지스터 (RST2) 는, 이 제 2 리셋 신호에 기초하여, 포토다이오드 (31) 를 리셋한다.
용량 확장 트랜지스터 (FDS) 는, 후술하는 용량 확장 신호 공급부 (307d) 로부터 공급된 용량 확장 신호에 기초하여, 플로팅 디퓨전 (FD) 과 용량 (C1) 의 접속을 전환한다. 예를 들어 포토다이오드 (31) 에 대한 입사 광량이 커, 플로팅 디퓨전 (FD) 이 포화되는 경우에는, 용량 확장 트랜지스터 (FDS) 를 온함으로써, 플로팅 디퓨전 (FD) 과 용량 (C1) 을 접속한다. 이로써, 플로팅 디퓨전 (FD) 의 용량이, 용량 (C1) 분만큼 실질적으로 증가하여, 보다 큰 광량에 대응할 수 있다.
제 1 리셋 신호 공급부 (307b) 는, pMOS 트랜지스터 (Tr7) 및 nMOS 트랜지스터 (Tr8) 로 이루어지는 CMOS 회로이다. 제 1 리셋 신호 공급부 (307b) 는, 제 1 리셋 제어부 (306b) 의 출력 신호에 기초하여, VDD 와 GND 중 어느 하나의 전압을 제 1 리셋 신호로서 제 1 리셋 트랜지스터 (RST1) 의 게이트에 공급한다. 전술한 바와 같이, 제 1 리셋 제어부 (306b) 는 개별 화소 제어부 (306) 의 일부이고, 제 1 리셋 신호 공급부 (307b) 는 화소 구동부 (307) 의 일부이다. 또한, 오버드라이브를 실시할 때에는, 제 1 리셋 제어부 (306b) 가 제 1 리셋 트랜지스터 (RST1) 의 게이트에, 전압 (VDD) 대신에, 전압 (VDD) 보다 높은 전압 (VRST1H) 을 공급하도록 하면 된다.
용량 확장 신호 공급부 (307d) 는, pMOS 트랜지스터 (Tr11) 및 nMOS 트랜지스터 (Tr12) 로 이루어지는 CMOS 회로이다. 용량 확장 신호 공급부 (307d) 는, 용량 확장 제어부 (306d) 의 출력 신호에 기초하여, VDD 와 GND 중 어느 하나의 전압을 용량 확장 신호로서 용량 확장 트랜지스터 (FDS) 의 게이트에 공급한다. 전술한 바와 같이, 용량 확장 제어부 (306d) 는 개별 화소 제어부 (306) 의 일부이고, 용량 확장 신호 공급부 (307d) 는 화소 구동부 (307) 의 일부이다. 또한, 오버드라이브를 실시할 때에는, 용량 확장 신호 공급부 (307d) 가 용량 확장 트랜지스터 (FDS) 의 게이트에, 전압 (VDD) 대신에, 전압 (VDD) 보다 높은 전압 (VFDSH) 을 공급하도록 하면 된다.
전송 신호 공급부 (307a) 는, nMOS 트랜지스터 (Tr1), nMOS 트랜지스터 (Tr2), pMOS 트랜지스터 (Tr3), nMOS 트랜지스터 (Tr4), nMOS 트랜지스터 (Tr5), 및 pMOS 트랜지스터 (Tr6) 를 갖는다.
nMOS 트랜지스터 (Tr2) 및 pMOS 트랜지스터 (Tr3) 는, CMOS 회로를 구성한다. pMOS 트랜지스터 (Tr3) 의 소스에는 소정 전원에 의해 전압 (VTxH) 이 인가된다. nMOS 트랜지스터 (Tr2) 및 pMOS 트랜지스터 (Tr3) 의 게이트에는, 전송 제어부 (306a) 에 의해, 전송 제어 신호가 공급된다. nMOS 트랜지스터 (Tr2) 의 소스는 nMOS 트랜지스터 (Tr1) 의 드레인과 접속된다. nMOS 트랜지스터 (Tr1) 의 소스에는 소정 전원에 의해 전압 (VTxL) 이 인가된다. 전압 (VTxH) 은 제 1 반도체 기판 (7) 의 기판 전압인 접지 전압보다 높은 전압 (즉 정전압) 이고, 전압 (VTxL) 은 제 1 반도체 기판 (7) 의 기판 전압인 접지 전압보다 낮은 전압 (즉 부전압) 이다.
nMOS 트랜지스터 (Tr5) 및 pMOS 트랜지스터 (Tr6) 는, CMOS 회로를 구성한다. pMOS 트랜지스터 (Tr6) 의 소스에는 소정 전원에 의해 전압 (VTxH) 이 인가된다. nMOS 트랜지스터 (Tr5) 및 pMOS 트랜지스터 (Tr6) 의 게이트에는, 전송 제어부 (306a) 에 의해, 전송 제어 신호의 하이 레벨과 로 레벨을 반전시킨 신호가 공급된다. nMOS 트랜지스터 (Tr5) 의 소스는 nMOS 트랜지스터 (Tr4) 의 드레인과 접속된다. nMOS 트랜지스터 (Tr4) 의 소스에는 소정 전원에 의해 전압 (VTxL) 이 인가된다.
nMOS 트랜지스터 (Tr4) 의 게이트는, nMOS 트랜지스터 (Tr2) 및 pMOS 트랜지스터 (Tr3) 의 드레인과 접속된다. nMOS 트랜지스터 (Tr1) 의 게이트는, nMOS 트랜지스터 (Tr5) 및 pMOS 트랜지스터 (Tr6) 의 드레인과 접속된다. nMOS 트랜지스터 (Tr5) 및 pMOS 트랜지스터 (Tr6) 의 드레인으로부터의 전압이, 전송 신호로서 전송 트랜지스터 (Tx) 에 공급된다.
즉, pMOS 트랜지스터 (Tr6) 는, 전송 트랜지스터 (Tx) 의 게이트에 제 1 반도체 기판 (7) 의 기판 전압보다 높은 전압 (VTxH) 을 공급하는 제 1 전원부로서 기능한다. 또, nMOS 트랜지스터 (Tr4) 및 nMOS 트랜지스터 (Tr5) 는, 전송 트랜지스터 (Tx) 의 게이트에 제 1 반도체 기판 (7) 의 기판 전압보다 낮은 전압 (VTxL) 을 공급하는 제 2 전원부로서 기능한다.
전송 신호 공급부 (307a) 는, CMOS 를 구성하는 nMOS 트랜지스터 (Tr5) 및 pMOS 트랜지스터 (Tr6) 만이 아니고, nMOS 트랜지스터 (Tr1), nMOS 트랜지스터 (Tr2), pMOS 트랜지스터 (Tr3), 및 nMOS 트랜지스터 (Tr4) 를 가지고 있다. 이 이유에 대해서 설명한다.
전송 제어부 (306a) 가 공급하는 전송 제어 신호를 반전시킨 신호는, 하이 레벨이 전압 (VDD), 로 레벨이 접지 전압 (GND) 의 신호이다. nMOS 트랜지스터 (Tr5) 는, 게이트에 로 레벨의 신호 즉 접지 전압이 인가되었을 때, 오프 상태로 되어야 한다.
nMOS 트랜지스터 (Tr4) 를 생략하고, nMOS 트랜지스터 (Tr5) 의 소스에 전압 (VTxL) 을 인가한 회로에 대해 검토한다. nMOS 트랜지스터 (Tr5) 는, 게이트·소스간 전압 (VGS) 이 게이트 임계값 전압 (Vth) 보다 낮을 때, 오프 상태가 된다. 게이트·소스간 전압 (VGS) 은, nMOS 트랜지스터 (Tr5) 의 게이트에 로 레벨의 신호 즉 접지 전압이 인가되었을 때, VTxL 분만큼 제로보다 커진다 (VGS = 0 - VTxL). 이 때문에, 상기 회로는, 게이트 임계값 전압 (Vth) 이 -VTxL 보다 작은 경우, nMOS 트랜지스터 (Tr5) 의 게이트에 로 레벨의 신호를 공급해도, nMOS 트랜지스터 (Tr5) 가 완전하게 오프로 되지 않는, 불안정한 회로가 되어 버린다.
본 실시형태에서 사용하고 있는 회로는, nMOS 트랜지스터 (Tr5) 가 완전하게 오프로 되어 있지 않은 상태라도, nMOS 트랜지스터 (Tr4) 가, nMOS 트랜지스터 (Tr5) 의 소스에 대한 전압 (VTxL) 의 공급을 차단한다. 따라서, 상기 서술한, 게이트 임계값 전압 (Vth) 에 관한 문제는 발생하지 않는다.
또한, nMOS 트랜지스터 (Tr1), nMOS 트랜지스터 (Tr2), pMOS 트랜지스터 (Tr3), 및 nMOS 트랜지스터 (Tr4) 는, nMOS 트랜지스터 (Tr5) 의 게이트 임계값 전압 (Vth) 을 충분히 크게 할 수 있다면, 생략해도 된다.
이상과 같이 구성된 전송 신호 공급부 (307a) 는, 전송 제어부 (306a) 의 출력 신호에 기초하여, VTxH 와 VTxL 중 어느 하나의 전압을 전송 신호로서 전송 트랜지스터 (Tx) 의 게이트에 공급한다. 전술한 바와 같이, 전송 제어부 (306a) 는 개별 화소 제어부 (306) 의 일부이고, 전송 신호 공급부 (307a) 는 화소 구동부 (307) 의 일부이다. 또한, 전송 트랜지스터 (Tx) 의 게이트에 제 1 반도체 기판 (7) 의 기판 전압보다 낮은 전압 (VTxL) 을 인가하는 것은, 전송 트랜지스터 (Tx) 의 오프시에 포토다이오드 (31) 로부터 플로팅 디퓨전 (FD) 에 전하가 전송되지 않도록 하기 위해서이다.
제 2 리셋 신호 공급부 (307c) 는, nMOS 트랜지스터 (Tr21), nMOS 트랜지스터 (Tr22), pMOS 트랜지스터 (Tr23), nMOS 트랜지스터 (Tr24), nMOS 트랜지스터 (Tr25), 및 pMOS 트랜지스터 (Tr26) 를 갖는다. 제 2 리셋 신호 공급부 (307c) 는, 제 2 리셋 제어부 (306c) 의 출력 신호에 기초하여, VTxH 와 VTxL 중 어느 하나의 전압을 제 2 리셋 신호로서 제 2 리셋 트랜지스터 (RST2) 의 게이트에 공급한다. 제 2 리셋 신호 공급부 (307c) 의 구성은, 전송 신호 공급부 (307a) 와 동일하기 때문에 설명을 생략한다. 전술한 바와 같이, 제 2 리셋 제어부 (306c) 는 개별 화소 제어부 (306) 의 일부이고, 제 2 리셋 신호 공급부 (307c) 는 화소 구동부 (307) 의 일부이다.
도 5 는, 제 1 반도체 기판 (7) 과 제 2 반도체 기판 (8) 의 웰 구조를 모식적으로 나타내는 도면이다. 입사광은, 지면 상방향으로부터 제 1 반도체 기판 (7) 을 향하여 입사된다. 제 1 반도체 기판 (7) 은, P 형의 반도체 기판이다. 제 1 반도체 기판 (7) 의 기판 전압은, 접지 전압 (GND) 으로 설정된다. 제 2 반도체 기판 (8) 은, P 형의 반도체 기판이다. 제 2 반도체 기판 (8) 의 기판 전압은, VTxL 에 대응하는 전압으로 설정된다.
제 1 반도체 기판 (7) 에는, 도 4 에 나타낸 각 부 가운데, 아날로그 회로부 (301) 와, 전송 제어부 (306a) 와, 제 1 리셋 제어부 (306b) 와, 제 1 리셋 신호 공급부 (307b) 가 배치된다. 제 2 반도체 기판 (8) 에는, 도 4 에 나타낸 각 부 가운데, 전송 신호 공급부 (307a) 가 배치된다. 또한, 도 5 에서는 도시를 생략하고 있지만, 그 밖의 각 부는, 제 1 반도체 기판 (7) 에 배치된다.
도 6 은, 촬상 소자 (3) 를 사용한 촬상 시퀀스를 나타내는 타이밍 차트이다. 촬상 소자 (3) 는, 다중 노광과 상관 다중 샘플링을 선택적으로 실행할 수 있다. 먼저, 도 6(a) 를 사용하여, 다중 노광 제어에 대해서 설명한다.
도 6(a) 는, 화소 (30) 별로 다중 노광을 실시하는 경우의 타이밍 차트이다. 도 6(a) 의 횡축은 시간으로, 오른쪽 방향을 향하여 시간이 진행되고 있다. 도 6(a) 의 「Dark」라고 쓰여진 사각형은, A/D 변환부 (302) 가 화소 리셋 신호의 샘플링을 실시하는 타이밍을 나타내고 있다. 도 6(a) 의 「Sig」라고 쓰여진 사각형은, A/D 변환부 (302) 가 화소 신호의 샘플링을 실시하는 타이밍을 나타내고 있다. 도 6(a) 의 「Out」이라고 쓰여진 사각형은, 화소값 유지부 (304) 가 기억하는 디지털값 (광전 변환 결과) 을, 신호선 (340) 을 통하여 주변 회로에 출력하는 타이밍을 나타내고 있다. 도 6(a) 에서는, 입사 광량의 많음에 의해, 화소 (30) 를 화소 (30a) ∼ 화소 (30d) 의 4 개로 분류하여 다중 노광을 실시하고 있다.
노광 기간 (T1) 의 개시 시각 (t0) 에, 포토다이오드 (31) 및 플로팅 디퓨전 (FD) 을 리셋하는 동작은, 모든 화소 (30) 에 대해서 동일하다. 그 후, 입사 광량이 매우 적은 화소 (30a) 에서는, 시각 (t3) 에, 플로팅 디퓨전 (FD) 을 리셋하여, 화소 리셋 신호의 샘플링을 실시한다. 시각 (t3) 은, 노광 기간 (T1) 의 종료 시각 (t4) 으로부터, 플로팅 디퓨전 (FD) 의 리셋과 화소 리셋 신호의 샘플링에 필요한 시간을 뺀 시각이다. 노광 기간 (T1) 의 종료 시각 (t4) 에, 시각 (t0 ∼ t4) 에 걸쳐서 생성된, 포토다이오드 (31) 에 축적되어 있는 전하를 플로팅 디퓨전 (FD) 에 전송하고, 화소 신호의 샘플링을 실시한다. 그 후, 시각 (t5) 에, 화소값 유지부 (304) 에 광전 변환 결과를 기억한다.
입사 광량이 약간 적은 화소 (30b) 에서는, 외부로부터 지정된 노광 기간 (T1) 을 기간 (T2) 과 기간 (T3) 의 2 개의 기간으로 등분하고, 상기 서술한 동작을 2 회 실시한다. 구체적으로는, 시각 (t1) 과 시각 (t3) 에, 플로팅 디퓨전 (FD) 을 리셋하고, 화소 리셋 신호의 샘플링을 실시한다. 시각 (t1) 은, 기간 (T2) 의 종료 시각 (t2) 으로부터, 플로팅 디퓨전 (FD) 의 리셋과 화소 리셋 신호의 샘플링에 필요한 시간을 뺀 시각이다. 그 후, 시각 (t2) 에, 포토다이오드 (31) 에 축적되어 있는 전하를 플로팅 디퓨전 (FD) 에 전송하고, 화소 신호의 샘플링을 실시한다. 시각 (t3 ∼ t5) 의 동작은, 화소 (30a) 의 경우와 동일하다.
입사 광량이 약간 많은 화소 (30c) 에서는, 외부로부터 지정된 노광 기간 (T1) 을 4 등분하고, 상기 서술한 동작을 4 회 실시한다. 입사 광량이 매우 많은 화소 (30d) 에서는, 외부로부터 지정된 노광 기간 (T1) 을 8 등분하고, 상기 서술한 동작을 8 회 실시한다.
이상과 같이, 다중 노광 제어에 의하면, 입사 광량이 많은 화소 (30) 와 입사 광량이 적은 화소 (30) 에서 노광 시간을 개별적으로 변화시켜 촬상을 실시할 수 있다. 통상적인 촬상에서는 플로팅 디퓨전 (FD) 이 포화되어 버릴 만큼 입사 광량이 많은 경우라도, 노광 시간을 세밀하게 나눠서 반복하여 촬상을 실시함으로써, 다이나믹 레인지를 확대시킬 수 있다.
다음으로, 도 6(b) 를 사용하여, 상관 다중 샘플링 제어에 대해서 설명한다. 도 6(b) 는, 화소 (30) 별로 상관 다중 샘플링 제어를 실시하는 경우의 타이밍 차트이다. 도 6(b) 의 횡축은 시간으로, 오른쪽 방향을 향하여 시간이 진행되고 있다. 도 6(b) 의 「Dark」라고 쓰여진 사각형은, A/D 변환부 (302) 가 화소 리셋 신호의 샘플링을 실시하는 타이밍을 나타내고 있다. 도 6(b) 의 「Sig」라고 쓰여진 사각형은, A/D 변환부 (302) 가 화소 신호의 샘플링을 실시하는 타이밍을 나타내고 있다. 도 6(b) 의 「Out」이라고 쓰여진 사각형은, A/D 변환부 (302) 가 샘플링부 (303) 를 향하여 샘플링 결과를 출력하는 타이밍을 나타내고 있다. 도 6(b) 에서는, 입사 광량의 많음에 의해, 화소 (30) 를 화소 (30a) ∼ 화소 (30d) 의 4 개로 분류하여 상관 다중 샘플링을 실시하고 있다.
화소 (30a) 가 가장 노광 시간이 길고, 화소 (30d) 가 가장 노광 시간이 짧다. 상관 다중 샘플링 제어에서는, 노광 시간이 긴 화소 (30) 일수록, 빠른 타이밍에 플로팅 디퓨전 (FD) 을 리셋한다. 노광 시간이 긴 화소 (30) 일수록, 플로팅 디퓨전 (FD) 을 리셋하고 나서 화소 신호를 샘플링하기까지 사이가 비게 된다. 그 기간에, 화소 리셋 신호를 반복하여 샘플링한다.
예를 들어 도 6(b) 에서는, 화소 (30a) 가 가장 노광 시간이 길다. 화소 (30a) 의 노광 시간 (T4) 의 종료 시각 (t6) 으로부터, 기간 (T5) 만큼 전의 시각 (t7) 에, 플로팅 디퓨전 (FD) 을 리셋한다. 그 결과, 시각 (t6) 까지, 화소 리셋 신호가 4 회 샘플링된다. 노광 시간 (T4) 이 종료된 후, 다음 노광 시간 (T6) 이 종료될 때까지의 동안에, 이번에는 화소 신호를 반복하여 샘플링한다.
노광 시간이 길다는 것은, 입사 광량이 적다는 것으로, 화소 신호에 있어서의 증폭 트랜지스터 (AMI), 선택 트랜지스터 (SEL), 및 A/D 변환부 (302) 의 노이즈의 영향이 크다는 것이다. 요컨대 전술한 노이즈의 영향이 큰 화소 (30) 일수록, 화소 리셋 신호와 화소 신호를 보다 많은 횟수 샘플링하게 되어, 보다 고감도로 촬상을 실시할 수 있게 된다.
촬상 소자 (3) 는, 화소 (30) 의 각각에 대해, 이상의 동작을 병렬적으로 실행한다. 즉, 각각의 화소 (30) 는, 포토다이오드 (31) 에 의한 광전 변환으로부터, 화소값 유지부 (304) 에 대한 디지털값의 기억까지의 동작을, 병렬하여 실시한다. 화소값 유지부 (304) 로부터의 촬상 결과의 판독 출력은, 화소 (30) 별로 순차 실시된다.
이상과 같이, 본 실시형태의 촬상 소자 (3) 는, 화소별로 노광 시간을 제어할 수 있다. 화소별로 노광 시간을 제어하기 위해서는, 전송 트랜지스터 (Tx) 의 온 오프의 타이밍을 화소별로 제어할 수 있지 않으면 안 된다. 즉, 전송 트랜지스터 (Tx) 의 게이트에 공급하는 전압 (본 실시형태에서는 전압 (VTxH) 과 전압 (VTxL)) 을 화소별로 제어할 수 있지 않으면 안 된다. 요컨대, 전압 (VTxH) 을 공급하는 제 1 전원부와 전압 (VTxL) 를 공급하는 제 2 전원부를, 화소마다 형성하지 않으면 안 된다. 제 1 반도체 기판 (7) 이 취급하는 전압은, 전압 (VTxH) 이나 전압 (VTxL) 과 다르기 때문에, 제 1 전원부 및 제 2 전원부를 화소 (30) 내에 형성하고자 하면, 제 1 전원부 및 제 2 전원부는 다대한 면적을 차지하게 된다. 특히 제 1 전원부는, 기판 전압보다 낮은 전압 (VTxL) 을 취급하기 때문에, 기판에 대해 순(順)바이어스되지 않도록, 트리플 웰 구조가 필요하다. 따라서, 제 1 전원부는 특히 넓은 면적을 필요로 한다. 그 결과, 화소 (30) 에서 차지하는 포토다이오드 (31) 의 면적이 대폭 작아진다. 요컨대, 포토다이오드 (31) 의 개구율이 대폭 저하되어, 촬상 소자의 미세화가 곤란해진다. 본 실시형태에서는, 제 1 전원부 및 제 2 전원부를 제 2 반도체 기판 (8) 에 형성함으로써, 제 1 반도체 기판 (7) 의 포토다이오드 (31) 근방에 제 1 전원부 및 제 2 전원부를 형성하지 않고 (포토다이오드 (31) 의 개구율을 저하시키지 않고), 화소별로 노광 시간을 제어할 수 있다.
상기 서술한 실시형태에 의하면, 다음의 작용 효과가 얻어진다.
(1) 제 1 반도체 기판 (7) 에는, 입사광을 광전 변환하는 포토다이오드 (31) 와, 포토다이오드 (31) 에 의해 생성된 전하를 전송 신호에 기초하여 플로팅 디퓨전 (FD) 에 전송하는 전송 트랜지스터 (Tx) 가 형성된다. 그러나, 전송 트랜지스터 (Tx) 의 게이트 전극에 전송 신호를 공급하는 전송 신호 공급부 (307a) 는, 제 1 반도체 기판 (7) 에는 배치되지 않는다. 제 2 반도체 기판 (8) 에는, 접지 전압보다 낮은 전압 (VTxL) 및 접지 전압보다 높은 전압 (VTxH) 중 어느 것을 전송 신호로서 전송 트랜지스터 (Tx) 의 게이트에 공급하는 전송 신호 공급부 (307a) 가 형성된다. 이와 같이 하였으므로, 전송 트랜지스터 (Tx) 를 확실하게 오프할 수 있어, 암전류의 증대가 억제된다. 또, 부전원을 취급하는 회로가 제 1 반도체 기판 (7) 에 존재하지 않기 때문에, 제 1 반도체 기판 (7) 에 부전원을 취급하기 위한 확산층 등을 형성할 필요가 없어, 포토다이오드 (31) 의 개구율을 향상시킬 수 있다. 제 2 리셋 트랜지스터 (RST2) 에 대해서도, 동일한 효과가 얻어진다.
(2) 제 1 반도체 기판 (7) 은, 포토다이오드 (31) 와, 플로팅 디퓨전 (FD) 과, 전송 트랜지스터 (Tx) 를 각각 복수 구비한다. 제 2 반도체 기판 (8) 은, 전송 신호 공급부 (307a) 를 복수 구비한다. 이들 복수의 전송 신호 공급부 (307a) 중 일부의 전송 신호 공급부 (307a) 는, 제 1 기간에 포토다이오드 (31) 가 생성한 전하를 플로팅 디퓨전 (FD) 에 전송시킨다. 다른 일부의 전송 신호 공급부 (307a) 는, 제 1 기간과는 상이한 길이의 제 2 기간에 포토다이오드 (31) 가 생성한 전하를 플로팅 디퓨전 (FD) 에 전송시킨다. 이와 같이 하였으므로, 노광 시간을 화소 (30) 마다 다르게 할 수 있어, 촬상 소자 (3) 의 다이나믹 레인지가 확대된다.
(3) 제 1 기간의 종료 시각이, 제 2 기간의 종료 시각과 동일하게 되도록 촬상 시퀀스를 설정하였다. 이와 같이 하였으므로, 용이하게 촬상 제어를 실시할 수 있다.
(4) 제 1 반도체 기판 (7) 의 기판 전압을 접지 전압으로 설정하는 한편, 제 2 반도체 기판 (8) 의 기판 전압을 그것과는 상이한 전압 (VTxL) 에 대응하는 전압으로 설정하였다. 이와 같이 하였으므로, 확산층을 증가시키지 않고, 전송 트랜지스터 (Tx) 의 게이트에 공급하는 전송 신호의 신호 전압의 변동 범위를, 다른 구동 신호와는 상이한 전압으로 설정할 수 있다. 제 2 리셋 트랜지스터 (RST2) 에 대해서도, 동일한 효과가 얻어진다.
(5) 전송 신호의 전압인 전압 (VTxL) 과 전압 (VTxH) 중 전자는, 제 2 반도체 기판 (8) 의 기판 전압에 기초하는 전압이다. 이와 같이 하였으므로, 확산층을 증가시키지 않고, 전송 트랜지스터 (Tx) 의 게이트에 공급하는 전송 신호의 신호 전압의 변동 범위를, 다른 구동 신호와는 상이한 전압으로 설정할 수 있다. 제 2 리셋 트랜지스터 (RST2) 에 대해서도, 동일한 효과가 얻어진다.
(6) 제 1 리셋 트랜지스터 (RST1) 는, 제 1 반도체 기판 (7) 에 형성되어, 플로팅 디퓨전 (FD) 에 축적된 전하를 제 1 리셋 신호에 기초하여 리셋한다. 제 1 리셋 신호 공급부 (307b) 는, 제 2 반도체 기판 (8) 과는 상이한 제 1 반도체 기판 (7) 에 형성되어, 접지 전압 및 접지 전압보다 높은 전압 (VDD) 중 어느 것을 제 1 리셋 신호로서 제 1 리셋 트랜지스터 (RST1) 에 공급한다. 이와 같이 하였으므로, 전송 신호의 신호 전압의 변동 범위에 부전압을 포함하는 한편, 제 1 리셋 신호의 신호 전압의 변동 범위는 부전압을 포함하지 않는 통상적인 범위로 할 수 있다.
(7) 제 1 리셋 신호의 전압인 접지 전압과 전압 (VDD) 중 전자는, 제 1 반도체 기판 (7) 의 기판 전압에 기초하는 전압이다. 이와 같이 하였으므로, 제 1 리셋 신호 공급부 (307b) 를 형성하기 위해 추가적인 확산층을 마련할 필요가 없다.
(8) A/D 변환부 (302) 및 샘플링부 (303) 는, 플로팅 디퓨전 (FD) 에 축적된 전하의 양에 기초하는 아날로그 신호를, 상관 다중 샘플링 처리에 의해 아날로그/디지털 변환한다. 이와 같이 하였으므로, 촬상 신호의 S/N 비가 향상된다.
(9) 포토다이오드 (31) 에 축적된 전하를 리셋하는 제 2 리셋 트랜지스터 (RST2) 를 형성하였다. 이와 같이 하였으므로, 화소 (30) 마다 노광 시간을 다르게 할 수 있다.
(10) 촬상 소자 (3) 는, 포토다이오드 (31) 와, 플로팅 디퓨전 (FD) 과, 전송 트랜지스터 (Tx) 와, 전송 신호 공급부 (307a) 를 갖는 화소 (30) 를 복수 구비한다. 이들 복수의 화소 (30) 중 일부의 화소 (30) 가 갖는 전송 신호 공급부 (307a) 는, 제 1 기간에 포토다이오드 (31) 가 생성한 전하를 플로팅 디퓨전 (FD) 에 전송시키는 전송 신호를 공급한다. 다른 일부의 화소 (30) 가 갖는 전송 신호 공급부 (307a) 는, 제 1 기간과는 상이한 길이의 제 2 기간에 포토다이오드 (31) 가 생성한 전하를 플로팅 디퓨전 (FD) 에 전송시키는 전송 신호를 공급한다. 이와 같이 하였으므로, 노광 시간을 화소 (30) 마다 다르게 할 수 있어, 촬상 소자 (3) 의 다이나믹 레인지가 확대된다.
또한, 상기 서술한 제 1 실시형태에서는, 도 5 에 도시한 바와 같이, 제 2 반도체 기판 (8) 은, 전송 신호의 하이 레벨에 대응하는 전압 (VTxH) 를 공급하는 pMOS 트랜지스터 (Tr6) (제 1 전원부) 와, 전송 신호의 로 레벨에 대응하는 전압 (VTxL) 을 공급하는 nMOS 트랜지스터 (Tr4) 및 nMOS 트랜지스터 (Tr5) (제 2 전원부) 의 양방을 가지고 있었다. 그러나, 이들 양방 중 일방만을 제 2 반도체 기판 (8) 에 형성하고, 나머지를 제 1 반도체 기판 (7) 에 형성해도 된다. 이 경우, 면적이 큰 nMOS 트랜지스터 (Tr4) 및 nMOS 트랜지스터 (Tr5) (제 2 전원부) 를 제 2 반도체 기판 (8) 에 형성하고, 면적이 작은 pMOS 트랜지스터 (Tr6) (제 1 전원부) 를 제 1 반도체 기판 (7) 에 형성하는 것이 바람직하다.
도 10 은, pMOS 트랜지스터 (Tr6) (제 1 전원부) 를 제 1 반도체 기판 (7) 에 형성한 예를 나타내는 도면이다. 도 10 에는, pMOS 트랜지스터 (Tr6) (제 1 전원부) 만이 아니라, pMOS 트랜지스터 (Tr3) 도 제 1 반도체 기판 (7) 에 형성한 예를 도시하고 있다. 또한 도 10 에 예시한 구성에 있어서, 회로의 구성 및 동작은, 상기 서술한 제 1 실시형태와 동일하다.
(제 2 실시형태)
제 1 실시형태에 관련된 촬상 소자 (3) 는, 제 1 반도체 기판 (7) 과 제 2 반도체 기판 (8) 을 가지고 있었다. 제 2 실시형태에 관련된 촬상 소자 (3) 는, 추가로, 제 3 반도체 기판 (9) 을 가지고 있다. 이하, 제 2 실시형태에 관련된 촬상 소자 (3) 에 대해, 제 1 실시형태에 관련된 촬상 소자 (3) 와의 차이를 중심으로 설명한다. 또한, 제 1 실시형태와 동일한 부분에 대해서는 제 1 실시형태와 동일한 부호를 부여하고, 설명을 생략한다.
도 7 은, 제 1 반도체 기판 (7), 제 2 반도체 기판 (8), 및 제 3 반도체 기판 (9) 의 웰 구조를 모식적으로 나타내는 도면이다. 본 실시형태에 있어서, 제 1 반도체 기판 (7) 에는, 제 1 리셋 제어부 (306b) 및 제 1 리셋 신호 공급부 (307b) 가 형성되어 있지 않다. 그 대신에, 제 3 반도체 기판 (9) 에, 제 1 리셋 제어부 (306b) 및 제 1 리셋 신호 공급부 (307b) 가 형성되어 있다. 제 3 반도체 기판 (9) 은, 기판 전압이 접지 전압으로 설정된 P 형의 반도체 기판이다.
상기 서술한 실시형태에 의하면, 제 1 실시형태에서 설명한 작용 효과에 더하여, 추가로 다음의 작용 효과가 얻어진다.
(11) 촬상 소자 (3) 는, 제 1 반도체 기판 (7) 과 동일한 기판 전압 (접지 전압) 이 설정된 제 3 반도체 기판 (9) 을 추가로 구비한다. 제 1 리셋 신호 공급부 (307b) 는, 제 3 반도체 기판 (9) 에 형성된다. 이와 같이 하였으므로, 제 1 반도체 기판 (7) 을 차지하는 회로가 제 1 실시형태에 비해 적어져, 포토다이오드 (31) 의 개구를 보다 크게 할 수 있다. 즉, 포토다이오드 (31) 의 광이용 효율이 보다 향상된다.
또한, 상기 서술한 제 2 실시형태에서는, 도 7 에 도시한 바와 같이, 제 2 반도체 기판 (8) 은, 전송 신호의 하이 레벨에 대응하는 전압 (VTxH) 을 공급하는 nMOS 트랜지스터 (Tr6) (제 1 전원부) 와, 전송 신호의 로 레벨에 대응하는 전압 (VTxL) 을 공급하는 pMOS 트랜지스터 (Tr4) 및 pMOS 트랜지스터 (Tr5) (제 2 전원부) 의 양방을 가지고 있었다. 그러나, 이들 양방 중 일방만을 제 2 반도체 기판 (8) 에 형성하고, 나머지를 제 1 반도체 기판 (7) 에 형성해도 된다. 이 경우, 면적이 큰 pMOS 트랜지스터 (Tr4) 및 pMOS 트랜지스터 (Tr5) (제 2 전원부) 를 제 2 반도체 기판 (8) 에 형성하고, 면적이 작은 nMOS 트랜지스터 (Tr6) (제 1 전원부) 를 제 1 반도체 기판 (7) 에 형성하는 것이 바람직하다.
또한, 상기 서술한 제 2 실시형태에서는, 도 7 에 도시한 바와 같이, 전송 신호 공급부 (307a) 가 갖는 pMOS 트랜지스터 (Tr1), pMOS 트랜지스터 (Tr2), nMOS 트랜지스터 (Tr3), pMOS 트랜지스터 (Tr4), pMOS 트랜지스터 (Tr5), 및 nMOS 트랜지스터 (Tr6) 를, 모두 제 2 반도체 기판 (8) 에 형성하고 있었다. 이들 중 일부의 트랜지스터를, 제 1 반도체 기판 (7) 이나 제 3 반도체 기판 (9) 에 형성해도 된다.
(제 3 실시형태)
제 1 실시형태에 관련된 촬상 소자 (3) 는, 제 2 반도체 기판 (8) 을, P 형의 반도체 기판으로서 구성하고 있었다. 제 3 실시형태에 관련된 촬상 소자 (3) 는, 제 2 반도체 기판 (8) 을, N 형의 반도체 기판으로서 구성한다. 이하, 제 3 실시형태에 관련된 촬상 소자 (3) 에 대해, 제 1 실시형태에 관련된 촬상 소자 (3) 와의 차이를 중심으로 설명한다. 또한, 제 1 실시형태와 동일한 부분에 대해서는 제 1 실시형태와 동일한 부호를 부여하고, 설명을 생략한다.
도 8 은, 제 1 반도체 기판 (7) 과 제 2 반도체 기판 (8) 의 웰 구조를 모식적으로 나타내는 도면이다. 제 2 반도체 기판 (8) 은, N 형의 반도체 기판이고, 기판 전압은 전압 (VDD) 에 대응하는 전압으로 설정된다. 본 실시형태에 있어서, 제 1 반도체 기판 (7) 에는, 전송 제어부 (306a), 제 1 리셋 제어부 (306b), 전송 신호 공급부 (307a), 및 제 1 리셋 신호 공급부 (307b) 가 형성되어 있지 않다. 그 대신에, 제 2 반도체 기판 (8) 에, 전송 제어부 (306a), 제 1 리셋 제어부 (306b), 전송 신호 공급부 (307a), 및 제 1 리셋 신호 공급부 (307b) 가 형성되어 있다. 또한, 도 8 에서는 도시를 생략하고 있지만, 개별 화소 제어부 (306) 및 화소 구동부 (307) 의 나머지 부분에 대해서도, 제 2 반도체 기판 (8) 에 배치하는 것이 바람직하다.
전송 제어부 (306a), 제 1 리셋 제어부 (306b), 전송 신호 공급부 (307a), 및 제 1 리셋 신호 공급부 (307b) 는, 제 1 실시형태와 동일한 구성을 가지고 있지만, 확산층의 극성이 제 1 실시형태와는 다르다. 이것은, 제 2 반도체 기판 (8) 이 N 형의 반도체 기판인 것에서 기인한 것이다. 따라서, 각 부를 구성하는 트랜지스터는, 제 1 실시형태에서 nMOS 트랜지스터였던 것에 대해서는 pMOS 트랜지스터로, 제 1 실시형태에서 pMOS 트랜지스터였던 것에 대해서는 nMOS 트랜지스터로, 각각 치환되어 있다.
본 실시형태의 전송 신호 공급부 (307a) 는, 전송 제어부 (306a) 의 출력 신호에 기초하여, VDD 와 VTxL 중 어느 하나의 전압을 전송 신호로서 전송 트랜지스터 (Tx) 의 게이트에 공급한다. 제 2 반도체 기판 (8) 의 기판 전압이, 전압 (VDD) 에 대응하는 전압으로 되어 있으므로, 전압 (VTxH) 대신에 전압 (VDD) 을 사용함으로써, 회로 규모의 증대 (추가적인 확산층의 추가 등) 를 피할 수 있다.
상기 서술한 실시형태에 의하면, 제 1 실시형태에서 설명한 작용 효과에 더하여, 추가로 다음의 작용 효과가 얻어진다.
(12) 제 2 반도체 기판 (8) 을 N 형의 반도체 기판으로서 구성하고, 개별 화소 제어부 (306) 및 화소 구동부 (307) 를 제 2 반도체 기판 (8) 에 형성하였다. 이와 같이 하였으므로, 제 1 반도체 기판 (7) 을 차지하는 회로가 제 1 실시형태나 제 2 실시형태에 비해 적어져, 포토다이오드 (31) 의 개구를 보다 크게 할 수 있다. 즉, 포토다이오드 (31) 의 광이용 효율이 보다 향상된다. 또, 제 2 실시형태와 같이, 반도체 기판을 또 추가할 필요가 없어, 재료비를 저감할 수 있으며, 또한, 촬상 소자 (3) 의 두께의 증대를 억제할 수 있다.
또한, 상기 서술한 제 3 실시형태에서는, 도 8 에 도시한 바와 같이, 제 2 반도체 기판 (8) 은, 전송 신호의 하이 레벨에 대응하는 전압 (VTxH) 을 공급하는 nMOS 트랜지스터 (Tr6) (제 1 전원부) 와, 전송 신호의 로 레벨에 대응하는 전압 (VTxL) 을 공급하는 pMOS 트랜지스터 (Tr4) 및 pMOS 트랜지스터 (Tr5) (제 2 전원부) 의 양방을 가지고 있었다. 그러나, 이들 양방 중 일방만을 제 2 반도체 기판 (8) 에 형성하고, 나머지를 제 1 반도체 기판 (7) 에 형성해도 된다. 이 경우, 면적이 큰 pMOS 트랜지스터 (Tr4) 및 pMOS 트랜지스터 (Tr5) (제 2 전원부) 를 제 2 반도체 기판 (8) 에 형성하고, 면적이 작은 nMOS 트랜지스터 (Tr6) (제 1 전원부) 를 제 1 반도체 기판 (7) 에 형성하는 것이 바람직하다.
(제 4 실시형태)
제 4 실시형태에 관련된 촬상 소자 (3) 는, 제 3 실시형태에 관련된 촬상 소자 (3) 와 마찬가지로, 개별 화소 제어부 (306) 및 화소 구동부 (307) 를 제 2 반도체 기판 (8) 에 형성한다. 단, 제 3 실시형태와는, 제 2 반도체 기판 (8) 을 P 형의 반도체 기판으로서 구성하는 점에서 상이하다. 이하, 제 3 실시형태에 관련된 촬상 소자 (3) 에 대해, 제 1 실시형태에 관련된 촬상 소자 (3) 와의 차이를 중심으로 설명한다. 또한, 제 1 실시형태와 동일한 부분에 대해서는 제 1 실시형태와 동일한 부호를 부여하고, 설명을 생략한다.
도 9 는, 제 1 반도체 기판 (7) 과 제 2 반도체 기판 (8) 의 웰 구조를 모식적으로 나타내는 도면이다. 제 2 반도체 기판 (8) 은, 제 1 반도체 기판 (7) 과 마찬가지로 P 형의 반도체 기판이고, 기판 전압도 제 1 반도체 기판 (7) 과 마찬가지로 접지 전압으로 설정된다.
전압 (VTxH) 과 전압 (VTxL) 을 취급하는 전송 신호 공급부 (307a) 를, 제 2 반도체 기판 (8) 에 형성하기 위해, 본 실시형태에서는, N 형의 확산층 (81, 82) 을 제 2 반도체 기판 (8) 에 형성하고 있다. 확산층 (81, 82) 에는, 제 3 실시형태와 마찬가지로, 제 1 실시형태에서 nMOS 트랜지스터였던 것에 대해서는 pMOS 트랜지스터로, 제 1 실시형태에서 pMOS 트랜지스터였던 것에 대해서는 nMOS 트랜지스터로 각각 치환한 전송 신호 공급부 (307a) 가 배치된다. N 형의 확산층 (81, 82) 에 의해 P 형 기판과 전기적으로 분리한 것에 의해서, 전송 신호 공급부 (307a) 는, 전압 (VTxH) 과 전압 (VTxL) 을 취급할 수 있다.
상기 서술한 실시형태에 의하면, 다음의 작용 효과가 얻어진다.
(13) 포토다이오드 (31) 는, 입사광을 광전 변환한다. 전송 트랜지스터 (Tx) 는, 포토다이오드 (31) 에 의해 광전 변환된 전하를 전송 신호에 기초하여 플로팅 디퓨전 (FD) 에 전송한다. 전송 신호 공급부 (307a) 는, 전송 트랜지스터 (Tx) 의 게이트에 전송 신호를 공급한다. 제 1 리셋 트랜지스터 (RST1) 는, 플로팅 디퓨전 (FD) 에 축적된 전하를 제 1 리셋 신호에 기초하여 리셋한다. 제 1 리셋 신호 공급부 (307b) 는, 제 1 리셋 트랜지스터 (RST1) 에 리셋 신호를 공급한다. 포토다이오드 (31) 과 전송 트랜지스터 (Tx) 는, 제 1 반도체 기판 (7) 에 형성된다. 제 2 반도체 기판 (8) 에는, N 형의 확산층에 배치된 제 1 리셋 신호 공급부 (307b) 와, P 형의 확산층에 배치된 전송 신호 공급부 (307a) 가 형성된다. 이와 같이 하였으므로, 제 1 반도체 기판 (7) 을 차지하는 회로가 제 1 실시형태나 제 2 실시형태에 비해 적어져, 제 3 실시형태와 마찬가지로, 포토다이오드 (31) 의 개구를 보다 크게 할 수 있다. 즉, 포토다이오드 (31) 의 광이용 효율이 보다 향상된다. 또, 제 2 실시형태와 같이, 반도체 기판을 또 추가할 필요가 없어, 재료비를 저감할 수 있으며, 또한, 촬상 소자 (3) 의 두께의 증대를 억제할 수 있다.
또한, 상기 서술한 제 1 실시형태에서는, 도 9 에 도시한 바와 같이, 제 2 반도체 기판 (8) 은, 전송 신호의 하이 레벨에 대응하는 전압 (VTxH) 을 공급하는 nMOS 트랜지스터 (Tr6) (제 1 전원부) 와, 전송 신호의 로 레벨에 대응하는 전압 (VTxL) 을 공급하는 pMOS 트랜지스터 (Tr4) 및 pMOS 트랜지스터 (Tr5) (제 2 전원부) 의 양방을 가지고 있었다. 그러나, 이들 양방 중 일방만을 제 2 반도체 기판 (8) 에 형성하고, 나머지를 제 1 반도체 기판 (7) 에 형성해도 된다. 이 경우, 면적이 큰 pMOS 트랜지스터 (Tr4) 및 pMOS 트랜지스터 (Tr5) (제 2 전원부) 를 제 2 반도체 기판 (8) 에 형성하고, 면적이 작은 nMOS 트랜지스터 (Tr6) (제 1 전원부) 를 제 1 반도체 기판 (7) 에 형성하는 것이 바람직하다.
도 11 은, pMOS 트랜지스터 (Tr4) 및 pMOS 트랜지스터 (Tr5) (제 2 전원부) 를 제 1 반도체 기판 (7) 에 형성한 예를 나타내는 도면이다. 도 11 에는, pMOS 트랜지스터 (Tr4) 및 pMOS 트랜지스터 (Tr5) (제 2 전원부) 만이 아니라, pMOS 트랜지스터 (Tr1) 및 pMOS 트랜지스터 (Tr2) 도 제 1 반도체 기판 (7) 에 형성한 예를 도시하고 있다. 또한 도 11 에 예시 한 구성에 있어서, 회로의 구성 및 동작은 상기 서술한 제 4 실시형태와 동일하다.
다음과 같은 변형도 본 발명의 범위 내이며, 변형예의 하나, 혹은 복수를 상기 서술한 실시형태와 조합하는 것도 가능하다.
(변형예 1)
제 2 반도체 기판 (8) 이나 제 3 반도체 기판 (9) 에, 상기 서술한 각 실시형태에서 설명한 회로와는 상이한 회로를 형성해도 된다. 예를 들어, 상기 서술한 각 실시형태에서는 제 1 반도체 기판 (7) 에 탑재되어 있던 회로를 제 2 반도체 기판 (8) 이나 제 3 반도체 기판 (9) 에 형성함으로써, 포토다이오드 (31) 를 위한 공간을 보다 크게 취할 수 있어, 보다 효율적으로 광을 취입할 수 있게 된다.
상기에서는 여러 가지의 실시형태 및 변형예를 설명했지만, 본 발명은 이들 내용에 한정되는 것은 아니다. 본 발명의 기술적 사상의 범위 내에서 고려할 수 있는 그 밖의 양태도 본 발명의 범위 내에 포함된다.
상기 서술한 실시형태 및 변형예는, 이하와 같은 촬상 장치 및 전자 카메라도 포함한다.
(1) 입사광을 광전 변환하는 광전 변환부와, 상기 광전 변환부에 의해 광전 변환된 전하가 전송되어 축적되는 축적부와, 상기 광전 변환부에 의해 생성된 전하를 상기 축적부에 전송하는 전송부를 갖는 복수의 화소가 형성된 제 1 반도체 기판과, 상기 전하를 상기 광전 변환부로부터 상기 축적부에 전송하기 위한 전송 신호를 상기 전송부에 공급하는 공급부가 상기 화소마다 형성된 제 2 반도체 기판을 구비하는 촬상 소자.
(2) (1) 과 같은 촬상 소자에 있어서, 상기 제 1 반도체 기판에 인가되는 제 1 기판 전압과, 상기 제 2 반도체 기판에 인가되는 제 2 기판 전압이 상이하다.
(3) (2) 와 같은 촬상 소자에 있어서, 상기 공급부는, 제 1 전원부 및 제 2 전원부를 포함하고, 상기 제 1 전원부 및 상기 제 2 전원부의 적어도 일방이 상기 제 2 반도체 기판에 형성된다.
(4) (3) 과 같은 촬상 소자에 있어서, 상기 제 1 전원부는, 상기 제 1 기판 전압보다 높은 제 1 전압을 공급하고, 상기 제 2 전원부는, 상기 제 1 기판 전압보다 낮은 제 2 전압을 공급한다.
(5) (4) 와 같은 촬상 소자에 있어서, 상기 전송부는, 상기 광전 변환부와 상기 축적부의 사이를 전기적으로 도통시켜 상기 광전 변환부에 의해 생성된 전하를 상기 축적부에 전송하고, 상기 공급부는, 상기 광전 변환부와 상기 축적부의 사이를 전기적으로 도통 또는 비도통으로 하기 위한 상기 전송 신호를 상기 전송부에 공급한다.
(6) (5) 와 같은 촬상 소자에 있어서, 상기 전송부는, 상기 제 1 전압이 상기 전송 신호로서 공급되면, 상기 광전 변환부와 상기 축적부의 사이를 전기적으로 도통시키고, 상기 제 2 전압이 상기 전송 신호로서 공급되면, 상기 광전 변환부와 상기 축적부의 사이를 전기적으로 비도통으로 한다.
(7) (4) ∼ (6) 과 같은 촬상 소자에 있어서, 복수의 상기 공급부 중 일부의 상기 공급부는, 제 1 기간에 상기 광전 변환부가 생성한 전하를 상기 축적부에 전송시키고, 다른 일부의 상기 공급부는, 상기 제 1 기간과는 상이한 길이의 제 2 기간에 상기 광전 변환부가 생성한 전하를 상기 축적부에 전송시킨다.
(8) (7) 과 같은 촬상 소자에 있어서, 상기 제 1 기간의 종료 시각은, 상기 제 2 기간의 종료 시각과 동일하다.
(9) (4) ∼ (8) 과 같은 촬상 소자에 있어서, 상기 제 1 전압과 상기 제 2 전압의 일방은, 상기 제 2 기판 전압이다.
(10) (4) 또는 (5) 와 같은 촬상 소자에 있어서, 상기 제 1 반도체 기판에 형성되고, 상기 축적부에 축적된 전하를 리셋 신호에 기초하여 리셋하는 제 1 리셋부와, 상기 제 2 반도체 기판과는 상이한 반도체 기판에 형성되고, 상기 제 1 기판 전압 이상의 제 3 전압 및 상기 제 3 전압보다 높은 제 4 전압 중 어느 것을 상기 리셋 신호로서 상기 제 1 리셋부에 공급하는 리셋 신호 공급부를 추가로 구비한다.
(11) (10) 과 같은 촬상 소자에 있어서, 상기 제 3 전압과 상기 제 4 전압의 일방은, 상기 제 1 기판 전압이다.
(12) (10) 과 같은 촬상 소자에 있어서, 상기 제 1 기판 전압이 인가된 제 3 반도체 기판을 추가로 구비하고, 상기 리셋 신호 공급부는, 상기 제 3 반도체 기판에 형성된다.
(13) (1) ∼ (6) 과 같은 촬상 소자에 있어서, 상기 복수의 화소 중 일부의 화소가 갖는 상기 공급부는, 제 1 기간에 상기 광전 변환부가 생성한 전하를 상기 축적부에 전송시키는 상기 전송 신호를 공급하고, 상기 복수의 화소 중 다른 일부의 화소가 갖는 상기 공급부는, 상기 제 1 기간과는 상이한 길이의 제 2 기간에 상기 광전 변환부가 생성한 전하를 상기 축적부에 전송시키는 상기 전송 신호를 공급한다.
(14) 입사광을 광전 변환하는 광전 변환부와, 상기 광전 변환부에 의해 광전 변환된 전하를 전송 신호에 기초하여 축적부에 전송하는 전송부와, 상기 전송부에 상기 전송 신호를 공급하는 전송 신호 공급부와, 상기 축적부에 축적된 전하를 리셋 신호에 기초하여 리셋하는 제 1 리셋부와, 상기 제 1 리셋부에 상기 리셋 신호를 공급하는 리셋 신호 공급부와, 상기 광전 변환부와 상기 전송부와 상기 제 1 리셋부가 형성된 제 1 반도체 기판과, 제 1 확산층에 배치된 상기 리셋 신호 공급부와, 상기 제 1 확산층과는 상이한 극성을 갖는 제 2 확산층에 배치된 상기 전송 신호 공급부가 형성되어 있는 제 2 반도체 기판을 구비하는 촬상 소자.
(15) (1) ∼ (14) 와 같은 촬상 소자에 있어서, 상기 축적부에 축적된 전하의 양에 기초하는 아날로그 신호를, 상관 다중 샘플링 처리에 의해 아날로그/디지털 변환하는 A/D 변환부를 추가로 구비한다.
(16) (1) ∼ (15) 와 같은 촬상 소자에 있어서, 상기 광전 변환부에 축적된 전하를 리셋하는 제 2 리셋부를 추가로 구비한다.
(17) (1) ∼ (16) 과 같은 촬상 소자에 있어서, 상기 광전 변환부는 매립 포토다이오드이다.
(18) (1) ∼ (16) 과 같은 촬상 소자를 갖는 전자 카메라.
또, 상기 서술한 실시형태 및 변형예는, 이하와 같은 촬상 소자도 포함한다.
(1) 입사광을 광전 변환하는 광전 변환부와, 상기 광전 변환부에 의해 생성된 전하를 전송 신호에 기초하여 축적부에 전송하는 전송부가 형성된 제 1 반도체 기판과, 접지 전압보다 낮은 제 1 전압 및 접지 전압보다 높은 제 2 전압 중 어느 것을 상기 전송 신호로서 상기 전송부에 공급하는 전송 신호 공급부가 형성된 제 2 반도체 기판을 구비하는 촬상 소자.
(2) (1) 과 같은 촬상 소자에 있어서, 상기 제 1 반도체 기판은, 상기 광전 변환부와, 상기 축적부와, 상기 전송부를 각각 복수 구비하고, 상기 제 2 반도체 기판은, 상기 전송 신호 공급부를 복수 구비하고, 복수의 상기 전송 신호 공급부 중 일부의 상기 전송 신호 공급부는, 제 1 기간에 상기 광전 변환부가 생성한 전하를 상기 축적부에 전송시키고, 다른 일부의 상기 전송 신호 공급부는, 상기 제 1 기간과는 상이한 길이의 제 2 기간에 상기 광전 변환부가 생성한 전하를 상기 축적부에 전송시킨다.
(3) (2) 와 같은 촬상 소자에 있어서, 상기 제 1 기간의 종료 시각은, 상기 제 2 기간의 종료 시각과 동일하다.
(4) (1) ∼ (3) 과 같은 촬상 소자에 있어서, 상기 제 1 반도체 기판에 설정되는 제 1 기판 전위는, 상기 제 2 반도체 기판에 설정되는 제 2 기판 전위와는 상이하다.
(5) (4) 와 같은 촬상 소자에 있어서, 상기 제 1 전압과 상기 제 2 전압의 일방은, 상기 제 2 기판 전위에 기초하는 전압이다.
(6) (4) 또는 (5) 와 같은 촬상 소자에 있어서, 상기 제 1 반도체 기판에 형성되고, 상기 축적부에 축적된 전하를 리셋 신호에 기초하여 리셋하는 제 1 리셋부와, 상기 제 2 반도체 기판과는 상이한 반도체 기판에 형성되고, 접지 전압 이상의 제 3 전압 및 상기 제 3 전압보다 높은 제 4 전압 중 어느 것을 상기 리셋 신호로서 상기 제 1 리셋부에 공급하는 리셋 신호 공급부를 추가로 구비한다.
(7) (6) 과 같은 촬상 소자에 있어서, 상기 제 3 전압과 상기 제 4 전압의 일방은, 상기 제 1 기판 전위에 기초하는 전압이다.
(8) (6) 과 같은 촬상 소자에 있어서, 상기 제 1 의 기판 전위가 설정된 제 3 반도체 기판을 추가로 구비하고, 상기 리셋 신호 공급부는, 상기 제 3 반도체 기판에 형성된다.
(9) (1) 과 같은 촬상 소자에 있어서, 상기 광전 변환부와, 상기 축적부와, 상기 전송부와, 상기 전송 신호 공급부를 갖는 화소를 복수 구비하고, 상기 복수의 화소 중 일부의 화소가 갖는 상기 전송 신호 공급부는, 제 1 기간에 상기 광전 변환부가 생성한 전하를 상기 축적부에 전송시키는 상기 전송 신호를 공급하고, 상기 복수의 화소 중 다른 일부의 화소가 갖는 상기 전송 신호 공급부는, 상기 제 1 기간과는 상이한 길이의 제 2 기간에 상기 광전 변환부가 생성한 전하를 상기 축적부에 전송시키는 상기 전송 신호를 공급한다.
(10) 입사광을 광전 변환하는 광전 변환부와, 상기 광전 변환부에 의해 광전 변환된 전하를 전송 신호에 기초하여 축적부에 전송하는 전송부와, 상기 전송부에 상기 전송 신호를 공급하는 전송 신호 공급부와, 상기 축적부에 축적된 전하를 리셋 신호에 기초하여 리셋하는 제 1 리셋부와, 상기 제 1 리셋부에 상기 리셋 신호를 공급하는 리셋 신호 공급부와, 상기 광전 변환부와 상기 전송부와 상기 제 1 리셋부가 형성된 제 1 반도체 기판과,
제 1 확산층에 배치된 상기 리셋 신호 공급부와, 상기 제 1 확산층과는 상이한 극성을 갖는 제 2 확산층에 배치된 상기 전송 신호 공급부가 형성되어 있는 제 2 반도체 기판을 구비하는 촬상 소자.
(11) (1) ∼ (10) 과 같은 촬상 소자에 있어서, 상기 축적부에 축적된 전하의 양에 기초하는 아날로그 신호를, 상관 다중 샘플링 처리에 의해 아날로그/디지털 변환하는 A/D 변환부를 추가로 구비한다.
(12) (1) ∼ (11) 과 같은 촬상 소자에 있어서, 상기 광전 변환부에 축적된 전하를 리셋하는 제 2 리셋부를 추가로 구비한다.
(13) (1) ∼ (12) 와 같은 촬상 소자에 있어서, 상기 광전 변환부는 매립 포토다이오드이다.
다음의 우선권 기초 출원의 개시 내용은 인용문으로서 여기에 도입된다.
일본 특허출원 2015년 제195280호 (2015년 9월 30일 출원)
3 : 촬상 소자, 7 : 제 1 반도체 기판, 8 : 제 2 반도체 기판, 30 : 화소, 31 : 포토다이오드, 301 : 아날로그 회로부, 302 : A/D 변환부, 303 : 샘플링부, 306 : 개별 화소 제어부, 307 : 화소 구동부

Claims (18)

  1. 광을 광전 변환하여 전하를 생성하는 광전 변환부와, 상기 광전 변환부에 의해 광전 변환된 전하가 축적되는 축적부와, 상기 광전 변환부에 의해 생성된 전하를 상기 축적부에 전송하는 전송부와, 상기 축적부에 축적된 전하를 리셋 신호에 기초하여 리셋하는 제 1 리셋부가 형성되고, 제 1 기판 전압이 인가되는 제 1 반도체 기판과,
    상기 전하를 상기 광전 변환부로부터 상기 축적부에 전송하기 위한 전송 신호를 상기 전송부에 공급하는 전송 신호 공급부가 형성된 제 2 반도체 기판과,
    상기 제 2 반도체 기판과 상이한 반도체 기판에 형성되고, 상기 제 1 기판 전압 이상의 제 3 전압 및 상기 제 3 전압보다 높은 제 4 전압 중 어느 것을 상기 리셋 신호로서 상기 제 1 리셋부에 공급하는 리셋 신호 공급부를 구비하는, 촬상 소자.
  2. 제 1 항에 있어서,
    상기 제 2 반도체 기판은, 상기 제 1 기판 전압과 상이한 제 2 기판 전압이 인가되는, 촬상 소자.
  3. 제 2 항에 있어서,
    상기 전송 신호 공급부는, 제 1 전원부 및 제 2 전원부를 포함하고,
    상기 제 1 전원부 및 상기 제 2 전원부의 적어도 일방이 상기 제 2 반도체 기판에 형성되는, 촬상 소자.
  4. 제 1 항에 있어서,
    상기 전송 신호 공급부는, 제 1 전원부 및 제 2 전원부를 포함하고,
    상기 제 1 전원부 및 상기 제 2 전원부의 적어도 일방이 상기 제 2 반도체 기판에 형성되는, 촬상 소자.
  5. 제 3 항에 있어서,
    상기 제 1 전원부는, 상기 제 1 기판 전압보다 높은 제 1 전압을 공급하고,
    상기 제 2 전원부는, 상기 제 1 기판 전압보다 낮은 제 2 전압을 공급하는, 촬상 소자.
  6. 제 5 항에 있어서,
    상기 제 1 전압과 상기 제 2 전압의 일방은, 상기 제 2 기판 전압인, 촬상 소자.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 전송부는, 상기 제 1 전압이 상기 전송 신호로서 공급되면, 상기 광전 변환부와 상기 축적부의 사이를 전기적으로 도통시키고, 상기 제 2 전압이 상기 전송 신호로서 공급되면, 상기 광전 변환부와 상기 축적부의 사이를 전기적으로 비도통으로 하는, 촬상 소자.
  8. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    복수의 상기 공급부 중 일부의 상기 공급부는, 제 1 기간에 상기 광전 변환부가 생성한 전하를 상기 축적부에 전송시키고, 다른 일부의 상기 공급부는, 상기 제 1 기간과는 상이한 길이의 제 2 기간에 상기 광전 변환부가 생성한 전하를 상기 축적부에 전송시키는, 촬상 소자.
  9. 제 8 항에 있어서,
    상기 제 1 기간의 종료 시각은, 상기 제 2 기간의 종료 시각과 동일한, 촬상 소자.
  10. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 전송부는, 상기 광전 변환부와 상기 축적부의 사이를 전기적으로 도통시켜 상기 광전 변환부에 의해 생성된 전하를 상기 축적부에 전송하고,
    상기 전송 신호 공급부는, 상기 광전 변환부와 상기 축적부의 사이를 전기적으로 도통 또는 비도통으로 하기 위한 상기 전송 신호를 상기 전송부에 공급하는, 촬상 소자.
  11. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 제 3 전압과 상기 제 4 전압의 일방은, 상기 제 1 기판 전압인, 촬상 소자.
  12. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 제 1 기판 전압이 인가된 제 3 반도체 기판을 추가로 구비하고,
    상기 리셋 신호 공급부는, 상기 제 3 반도체 기판에 형성되는, 촬상 소자.
  13. 광을 광전 변환하는 광전 변환부와,
    상기 광전 변환부에 의해 광전 변환된 전하를 전송 신호에 기초하여 축적부에 전송하는 전송부와,
    상기 전송부에 상기 전송 신호를 공급하는 전송 신호 공급부와,
    상기 축적부에 축적된 전하를 리셋 신호에 기초하여 리셋하는 제 1 리셋부와,
    상기 제 1 리셋부에 상기 리셋 신호를 공급하는 리셋 신호 공급부와,
    상기 광전 변환부와 상기 전송부와 상기 제 1 리셋부가 형성된 제 1 반도체 기판과,
    제 1 확산층에 배치된 상기 리셋 신호 공급부와, 상기 제 1 확산층과는 상이한 극성을 갖는 제 2 확산층에 배치된 상기 전송 신호 공급부가 형성되어 있는 제 2 반도체 기판을 구비하는, 촬상 소자.
  14. 제 1 항 내지 제 6 항 및 제 13 항 중 어느 한 항에 있어서,
    상기 축적부에 축적된 전하에 기초하는 아날로그 신호를, 디지털 신호로 변환하는 A/D 변환부를 구비하는, 촬상 소자.
  15. 제 1 항 내지 제 6 항 및 제 13 항 중 어느 한 항에 있어서,
    상기 광전 변환부에 축적된 전하를 리셋하는 제 2 리셋부를 구비하는, 촬상 소자.
  16. 제 1 항 내지 제 6 항 및 제 13 항 중 어느 한 항에 있어서,
    상기 광전 변환부는 매립 포토다이오드인, 촬상 소자.
  17. 제 1 항 내지 제 6 항 및 제 13 항 중 어느 한 항에 있어서,
    상기 리셋 신호 공급부 및 상기 전송 신호 공급부는, 상기 광전 변환부마다 형성되는, 촬상 소자.
  18. 제 1 항 내지 제 6 항 및 제 13 항 중 어느 한 항에 기재된 촬상 소자를 갖는, 전자 카메라.
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