JP4941490B2 - 固体撮像装置、及び電子機器 - Google Patents

Description

本発明は、固体撮像装置に関し、特にＣＭＯＳ型の固体撮像装置に関する。また、その固体撮像装置を用いた電子機器に関する。

近年、ビデオカメラや電子スチルカメラなどが広く一般に普及している。これらのカメラには、ＣＣＤ（Charge Coupled Device）型や増幅型の固体撮像装置が使用されている。増幅型の固体撮像装置では、画素の受光部にて生成、蓄積された信号電荷を画素に設けられた増幅部に導き、増幅部で増幅された信号を画素から出力する。そして、増幅型の固体撮像装置では、このような画素がマトリクス状に複数配置されている。増幅型の固体撮像装置には、例えば増幅部に接合型電界効果トランジスタを用いた固体撮像装置や、増幅部にＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタを用いたＣＭＯＳ型固体撮像装置等がある。

従来、一般的なＣＭＯＳ型固体撮像装置では、二次元マトリクス状に配列された各画素の光電変換部で生成・蓄積された信号電荷を、行毎に順次読み出す方式が採られている。

図１３に、従来のＣＭＯＳ型固体撮像装置の概略構成図を示す。図１３に示すように、従来の固体撮像装置１００は、図示しない基板上に配列された複数の画素１０４と、垂直駆動回路１１１と、カラム信号処理回路１０６と、水平駆動回路１０７と、出力回路１０８等を有して構成される。

垂直駆動回路１１１は、画素１０４が複数配列された画素部１１７の一方端に隣接する領域に形成されている。この垂直駆動回路１１１は、例えばシフトレジスタによって構成され、画素部１１７の各画素１０４を行単位で順次垂直方向に選択走査するため行毎に転送パルスφＴＲＧ、リセットパルスφＲＳＴ、選択パルスφＳＥＬを出力する。

カラム信号処理回路１０６は、垂直方向に配列された画素１０４の後段に形成されており、例えば、画素１０４の列毎に配置されている。カラム信号処理回路１０６では、１行分の画素１０４から出力される信号を画素列毎に黒基準画素（図示しないが、有効画素の周囲に形成される）からの信号によって、ノイズ除去や信号増幅等の信号処理を行う。

水平駆動回路１０７は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路１０６の各々を順番に選択し、カラム信号処理回路１０６の各々から画素信号を水平信号線１１４に出力させる。

出力回路１０８は、カラム信号処理回路１０６の各々から水平信号線１１４を通して、順次に供給される信号に対し信号処理を行い出力する。

また、各画素１０４は、フォトダイオードから成る受光部ＰＤと、複数のＭＯＳトランジスタとから構成されている。ここでは、転送トランジスタＴｒ１、リセットトランジスタＴｒ２、増幅トランジスタＴｒ３、選択トランジスタＴｒ４の４つのＭＯＳトランジスタで構成される例としているが、選択トランジスタを除いた３つのＭＯＳトランジスタで構成される場合もある。

転送トランジスタＴｒ１では、垂直駆動回路１１１から配線１１５を介して転送パルスφＴＲＧが供給されることにより、受光部ＰＤに蓄積された信号電荷がフローティングディフュージョン部ＦＤに転送される。また、リセットトランジスタＴｒ２では、垂直駆動回路１１１から配線１１２を介してリセットパルスφＲＳＴが供給されることにより、フローティングディフュージョン部ＦＤの電位が電源電圧ＶＤＤ付近の電位にリセットされる。また、増幅トランジスタＴｒ３では、フローティングディフュージョン部ＦＤの電位変化に応じた信号電圧が増幅トランジスタＴｒ３のゲート電極に印加され増幅される。また、選択トランジスタＴｒ４では、垂直駆動回路１１１から配線１１６を介して選択パルスφＳＥＬが供給されることにより、増幅トランジスタＴｒ３で増幅された信号電圧を画素信号として垂直信号線１１３に出力する。

ところで、図１３に示すような従来の固体撮像装置１００では、垂直駆動回路１１１が画素部の片側にのみ配置されている。このため、垂直駆動回路１１１から離れた位置にある画素１０４（すなわち、垂直駆動回路１１１が形成される側とは反対側にある画素）では配線抵抗や、隣接する配線間の寄生容量などにより、供給される駆動パルスに遅延や鈍りが生じてしまう。画素１０４の多画素化（微細化）に伴い、駆動する画素が増加するに従いこれらの問題は無視できなくなり、画素１０４の高速駆動することが困難になっていた。

そこで、図１４に示すように、画素部の両側に垂直駆動回路１１１ａ，１１１ｂを設け、両側から画素１０４を駆動する方法が考えられている。図１４において、図１３に対応する部分には同一符号を付し重複説明を省略する。

図１４に示す固体撮像装置では、画素部１１７の両側に垂直駆動回路１１１ａ，１１１ｂが配置してあり、画素部１１７の左側半分の画素１０４は、画素部１１７の左側に配置された垂直駆動回路１１１ａによって駆動される。また、画素部１１７の右側半分の画素１０４は、画素部の右側に配置された垂直駆動回路１１１ｂによって駆動される。

しかしながら、図１４に示す場合も、画素部１１７の中心の領域にある画素１０４では、垂直駆動回路１１１ａ，１１１ｂから距離が離れているため、駆動パルスの遅延や、鈍りが起こってしまう。このため、画素１０４を高速駆動することが困難である。

ところで近年、ＣＭＯＳ型固体撮像装置において、信号電荷の蓄積の同時刻性を実現する同時撮像機能（グローバルシャッタ機能）が提案されており、また、グローバルシャッタ機能を有するＣＭＯＳ型固体撮像装置の用途も多くなってきている。

このようなグローバルシャッタ機能を有するＣＭＯＳ型固体撮像装置においては、全画素同時シャッタを実現するために、全画素において同時に転送パルスを供給し、全画素同時に信号電荷の読み出しを行う。しかしながら、上述したように従来の固体撮像装置では、垂直駆動回路から離れた画素に供給される駆動パルスでは遅延や鈍りが生じてしまうため、全画素において駆動の同時性が保持されず、また高速駆動する場合には画素ムラが発生してしまう。

特許文献１では、画素処理スピードを向上させるために、ＣＭＯＳ型固体撮像装置と、ＣＭＯＳ型固体撮像装置から出力される画素信号を処理するための信号処理回路が形成された信号処理チップとを、マイクロバンプによって接続する構成が記載されている。しかしながら、この例においても、垂直駆動回路から離れた位置に形成された画素では、駆動パルスの遅延や鈍りが生じるため、全画素における駆動の同時性は保持されない。

特開２００６−４９３６１号公報

上述の点に鑑み、本発明は、画素の駆動に際し同時性を保持した高速駆動が実現され、画素ムラが低減された固体撮像装置を提供する。また、その固体撮像装置を適用した電子機器を提供する。

上記課題を解決し、本発明の目的を達成するため、本発明の固体撮像装置は、複数の画素が形成された第１のチップと、画素を駆動する画素駆動回路が形成された第２のチップとが積層された構成を有する。
画素は、受光量に応じて信号電荷を生成する受光部と、前記受光部で生成された信号電荷を読み出し、画素信号として出力する複数のＭＯＳトランジスタとから構成され、第１１のチップに複数形成されている。
画素駆動回路は、画素に所望の駆動パルスを供給するものであり第２のチップに複数形成されている。
これらの第１のチップと第２のチップは、第１のチップに形成された画素の下部に、該画素に対応する画素駆動回路が配されるように、第１のチップの下層に第２のチップが積層された構成とされる。そして、これらの第１のチップと第２のチップとは、画素と該画素の下部に配された画素駆動回路とを電気的に接続するための接続部によって接続される。
そして、第１のチップは光入射側に配置され、前記第２のチップは反光入射側に配置され、画素駆動回路は、１つ、又は複数個の画素に対して１つの画素駆動回路が対応するように形成され、受光部は第１のチップの光入射側に配置される基板に形成され、複数のＭＯＳトランジスタのゲート電極を含む多層配線層は、基板に対して反光入射側に形成され、接続部は前記多層配線層側に形成されている。

本発明の固体撮像装置では、各画素が画素の下部に配置された画素駆動回路から供給される駆動パルスによって駆動される。これにより、各画素に供給される駆動パルスの遅延や鈍りが抑制され高速駆動が可能となる。

本発明の電子機器は、光学レンズと、上述した固体撮像装置と、固体撮像装置から出力される出力信号を処理する信号処理回路を含んで構成される。

本発明によれば、画素を駆動する駆動パルスの遅延や鈍りが抑制されるので、画素の駆動に際し同時性を保持した高速駆動が実現され、画素ムラが低減される。

Ａ，Ｂ 本発明の第１の実施形態に係る固体撮像装置の概略斜視図、及び上面から見た概略構成図である。 Ａ，Ｂ 第１のチップの概略構成図、及び第２のチップの概略構成図である。 第１の実施形態に係る固体撮像装置の第１のチップに形成された画素と、第２のチップに形成された画素駆動回路と、その接続部を含む領域の概略断面構成図である。 第１の実施形態に係る固体撮像装置の画素部における電気的な接続関係を示すブロック図である。 画素の等価回路図である。 グローバルシャッタ機能を有する場合の画素の一例を示す等価回路図である。 変形例に係る固体撮像装置の画素部における電気的な接続関係を示すブロック図である。 Ａ，Ｂ 本発明の第２の実施形態に係る固体撮像装置の概略斜視図、及び上面から見た概略構成図である。 Ａ，Ｂ 第１のチップの概略構成図、及び第２のチップの概略構成図である。 第２の実施形態に係る固体撮像装置の画素部における電気的な接続関係を示すブロック図である。 本発明の第３の実施形態に係る固体撮像装置の、第１のチップに形成された画素と、第２のチップに形成された画素駆動回路と、その接続部を含む領域の概略断面構成図である。 本発明の第４の実施形態に係る電子機器の概略構成図である。 従来例の固体撮像装置の概略構成図である。 従来例の固体撮像装置の概略構成図である。

以下に、本発明の実施形態に係る固体撮像装置とその製造方法、及び電子機器の一例を、図１〜図１２を参照しながら説明する。本発明の実施形態は以下の順で説明する。なお、本発明は以下の例に限定されるものではない。
１．第１の実施形態：固体撮像装置
１．１ 固体撮像装置全体の構成
１．２ 固体撮像装置の断面構成
１．３ 固体撮像装置の回路構成
１．４ 変形例
２．第２の実施形態：固体撮像装置
３．第３の実施形態：固体撮像装置
４．第４の実施形態：電子機器

〈１．第１の実施形態：固体撮像装置〉
［１．１ 固体撮像装置全体の構成］
図１Ａ，Ｂは、本発明の第１の実施形態に係る固体撮像装置の概略斜視図、及び上面からみた概略構成図である。
本実施形態例の固体撮像装置１は、図１Ａに示すように、複数の画素４が形成され光入射側に配された第１のチップ２と、複数の画素駆動回路１１が形成され反光入射側となる第１のチップ２の下層に積層された第２のチップ３とを有して構成されている。第１のチップ２と第２のチップ３は、図２Ｂに示すように、１列分の画素４の下部（本実施形態例では直下）に、垂直方向に延在して形成された１本の画素駆動回路１１が配されるように積層されている。
そして、これらの２層に積層された第１のチップ２及び第２のチップ３は、図１Ａに示すように画素４と画素駆動回路１１を電気的に接続するための接続部１２によって接続されている。

図２Ａは、第１のチップ２の概略構成図であり、図２Ｂは、第２のチップ３の概略構成図である。図２Ａ及び図２Ｂを参照しながら、第１のチップ２、及び第２のチップ３について説明する。

第１のチップ２は、図２Ａに示すように、複数の画素４から構成される画素部５と、カラム信号処理回路６と、水平駆動回路７と、出力回路８とを有して構成されている。

画素４は、受光量に応じて信号電荷を生成、蓄積する受光部と受光部で生成された信号電荷を読み出し、画素信号として出力する複数のＭＯＳトランジスタとから構成され、半導体基板上に２次元アレイ状に規則的に複数配列される。画素４を構成するＭＯＳトランジスタは、転送トランジスタ、リセットトランジスタ、選択トランジスタ、アンプトランジスタで構成される４つのＭＯＳトランジスタであってもよく、また、選択トランジスタを除いた３つのトランジスタであってもよい。後述するが、本実施形態例では、転送トランジスタ、リセットトランジスタ、選択トランジスタ、アンプトランジスタの４つで構成する例とする。

画素部５は、２次元アレイ状に規則的に複数配列された画素４から構成される。画素部５は、図示しないが、実際に光を受光し光電変換によって生成された信号電荷を増幅してカラム信号処理回路６に読み出す有効画素領域と、有効画素領域の周囲に形成され黒レベルの基準になる光学的黒を出力するための黒基準画素領域とから構成される。

カラム信号処理回路６は、例えば、画素４の列毎に配置されており、１行分の画素４ら出力される信号を画素列毎に黒基準画素領域（図示しないが、有効画素領域の周囲に形成される）からの信号によって、ノイズ除去や信号増幅等の信号処理を行う。カラム信号処理回路６の出力段には、水平選択スイッチ（図示せず）が水平信号線１４とのあいだに設けられている。

水平駆動回路７は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路６の各々を順番に選択し、カラム信号処理回路６の各々から画素信号を水平信号線１４に出力させる。

出力回路８は、カラム信号処理回路６の各々から水平信号線１４を通して、順次に供給される信号に対し信号処理を行い出力する。

第２のチップ３は、図２Ｂに示すようの、複数の画素駆動回路１１と、複数の画素駆動回路１１の周辺部に形成された制御回路９と、タイミング同期回路１０とを有して構成されている。
制御回路９はデコーダで構成され、図示しないアドレス発生回路から入力されるアドレス信号をデコードし、タイミング同期回路１０にデコード信号を供給する。
タイミング同期回路１０は、デコード信号に基づいて選択された画素４に、各ＭＯＳトランジスタを駆動するタイミング信号を出力する。タイミング同期回路１０から出力されたタイミング信号は、複数の画素駆動回路１１にそれぞれ入力される。
画素駆動回路１１は、第１のチップ２に形成された画素部５の、垂直方向に配置された１行分の画素列毎に１つの画素駆動回路１１が対応するように複数本形成されている。この画素駆動回路１１では、タイミング同期回路１０から供給されるタイミング信号に基づいて、対応する画素４の所望のＭＯＳトランジスタに、所望の駆動パルスを供給する。

このような構成を有する第２のチップ３は、第１のチップ２に形成された１つの画素列の直下に１本の画素駆動回路１１が配されるように、第１のチップ２の下層に積層されている。

そして以上の構成を有する第１のチップ２、及び第２のチップ３は、図１Ａに示すように画素４とその画素４の直下に配された画素駆動回路１１とが接続部１２を介して互いに接続されている。そして、本実施形態例の固体撮像装置１では、各画素４が接続部１２によって、それぞれの画素４の直下にある画素駆動回路１１に接続されている。

［１．２ 固体撮像装置の断面構成］
次に、画素４と、画素駆動回路１１との接続部１２に係る構成について詳細に説明する。
図３は、第１のチップ２に形成された画素４と、第２のチップ３に形成された画素駆動回路１１と、その接続部１２を含む領域の概略断面構成図である。図３では、１画素分の断面構成図を示している。

図３に示すように、第１のチップ２は、受光部１６形成された基板１５と、多層配線層２６と、カラーフィルタ層２９と、オンチップマイクロレンズ３０とを含んで構成されている。

基板１５は、シリコンからなる半導体基板によって構成されている。基板１５の光入射側となる表面側には、受光部１６と、フローティングディフュージョン部１７と、所望のＭＯＳトランジスタのソース・ドレインを構成する不純物領域１８，１９，２０とが形成されている。

受光部１６は、フォトダイオードにより構成されている。また、フローティングディフュージョン部１７は、受光部１６に隣接する領域に形成された不純物領域によって構成されている。また、各不純物領域１８，１９，２０は、基板１５表面の所望の領域に形成されている。

多層配線層２６は、光入射側となる基板１５上に形成されている。多層配線層２６では、基板１５上にゲート絶縁膜２５を介して所望のＭＯＳトランジスタを構成するゲート電極２１，２２，２３，２４が形成されている。受光部１６とフローティングディフュージョン部１７間の基板１５上部に形成されたゲート電極２１は、転送トランジスタＴｒ１のゲート電極とされる。また、フローティングディフュージョン部１７と不純物領域１８間の基板１５上部に形成されたゲート電極２２は、リセットトランジスタＴｒ２のゲート電極とされる。また、不純物領域１８と不純物領域１９間の基板１５上部に形成されたゲート電極２３は、増幅トランジスタＴｒ３のゲート電極とされる。また、不純物領域１９と不純物領域２０間の基板１５上部に形成されたゲート電極２４は、選択トランジスタＴｒ４のゲート電極とされる。そして、これらのゲート電極２１，２２，２３，２４上部には、複数層（本実施形態例では、２層）の配線層２８が、層間絶縁膜２７を介して形成されている。

カラーフィルタ層２９は、多層配線層２６上部に形成され、例えば、Ｒ（赤色）Ｇ（緑色）Ｂ（青色）のカラーフィルタが画素毎に配列されている。
オンチップマイクロレンズ３０は、カラーフィルタ層２９上部に形成されており、入射した光を受光部１６に効率よく集光するように設けられている。

そして、第１のチップ２を構成する基板１５には、基板１５表面から裏面側に貫通して形成された３つのコンタクト部３１，３２，３３が形成されている。コンタクト部３１は、多層配線層２６の配線層２８を介して、転送トランジスタＴｒ１のゲート電極２１に電気的に接続されている。また、コンタクト部３２は、多層配線層２６の配線層２８を介して、リセットトランジスタＴｒ２のゲート電極２２に電気的に接続されている。また、コンタクト部３３は、多層配線層２６の配線層２８を介して、選択トランジスタＴｒ４のゲート電極２４に電気的に接続されている。

これらのコンタクト部３１，３２，３３は、基板１５裏面上に形成されたマイクロパッド３４によって基板１５裏面側に引き出されている。

また、図示しないが、第１のチップ２では、配線層２８を介してフローティングディフュージョン部１７と増幅トランジスタＴｒ３のゲート電極２３が接続されており、また、不純物領域１８は、電源電圧に接続されている。また、不純物領域２０は、配線層２８で構成された垂直信号線に接続されている。

一方、第２のチップ３では、基板３６に画素駆動回路１１が形成されており、画素駆動回路１１を構成する図示しない配線が、基板３６の第１のチップ２に面する側の基板３６上にマイクロパッド４５によって引き出されている。本実施形態例では、画素駆動回路１１から転送パルス、リセットパルス、選択パルスを供給する各配線が、基板３６上のマイクロパッド４５にそれぞれ接続されている。

そして、接続部１２では第１のチップ２のマイクロパッド３４と第２のチップ３のマイクロパッド４５が互いにマイクロバンプ３５によって接続されている。これにより、第１のチップ２に形成された画素４と、第２のチップ３に形成された画素駆動回路１１とが電気的に接続される。そして、画素駆動回路１１によって生成された転送パルスはコンタクト部３１及び所望の配線層２８を介して転送トランジスタＴｒ１のゲート電極２１に供給される。また、画素駆動回路１１によって生成されたリセットパルスはコンタクト部３２及び所望の配線層２８を介してリセットトランジスタＴｒ２のゲート電極２２に供給される。また、画素駆動回路１１によって生成された選択パルスはコンタクト部３３及び所望の配線層２８を介して選択トランジスタＴｒ４のゲート電極２４に供給される。

このように、本実施形態例の固体撮像装置１では、第１のチップ２に形成された各画素４は、その直下に形成された画素駆動回路１１と、マイクロボンディングによる接続部１２を介して接続されている。

［１．３ 固体撮像装置の回路構成］
図４は、本実施形態例の固体撮像装置１の画素部５における電気的な接続関係を示すブロック図である。図４に示すように、各画素駆動回路１１では、タイミング同期回路から供給されたタイミング信号に応答して、対応する画素４の転送パルス、リセットパルス、選択パルスを生成し、転送配線３７、リセット配線３８、選択配線３９を介して対応する画素４に供給する。

図５に、各画素４内の等価回路図を示す。図５に示すように、本実施形態例の固体撮像装置１における画素４では、フォトダイオードからなる受光部１６のアノード側は接地されており、カソード側は、転送トランジスタＴｒ１のソースに接続されている。また、転送トランジスタＴｒ１のドレインはフローティングディフュージョン部１７とされ、また、転送トランジスタＴｒ１のゲート電極２１には転送パルスφＴＲＧを供給する転送配線３７が接続されている。

また、フローティングディフュージョン部１７はリセットトランジスタＴｒ２のソースとされており、リセットトランジスタＴｒ２のドレインには、電源電圧ＶＤＤが供給されている。リセットトランジスタＴｒ２のゲート電極２２には、リセットパルスφＲＳＴを供給するリセット配線３８が接続されている。

また、フローティングディフュージョン部１７は、増幅トランジスタＴｒ３のゲート電極２３に接続されており、増幅トランジスタＴｒ３のソースには、電源電圧ＶＤＤが供給されている。そして、増幅トランジスタＴｒ３のドレインは、選択トランジスタＴｒ４のソースに接続されている。

また、選択トランジスタＴｒ４のドレインは、垂直信号線１３に接続されており、選択トランジスタＴｒ４のゲート電極２４には、選択パルスφＳＥＬを供給する選択配線３９が接続されている。

そして、本実施形態例の固体撮像装置１では、各画素４の転送配線３７、リセット配線３８、選択配線３９は、画素列毎に異なる画素駆動回路１１に接続されている。前述したように、各画素４は、直下に位置する画素駆動回路１１に接続部１２を介して接続されているので、全ての画素４において、転送配線３７、リセット配線３８、選択配線３９は、その画素４に直近（直下）の画素駆動回路１１に接続されている。

以上の構成を有する固体撮像装置１では、受光部１６において光電変換により生成、蓄積された信号電荷は、ゲート電極２１への転送パルスφＴＲＧの印加によってフローティングディフュージョン部１７に読み出される。フローティングディフュージョン部１７に信号電荷が読み出されることによりフローティングディフュージョン部１７の電位が変化し、その電位変化に応じた信号電圧が増幅トランジスタＴｒ３のゲート電極２３に印加される。そして、増幅トランジスタＴｒ３により増幅された信号電圧が、画素信号として垂直信号線１３に出力される。垂直信号線１３に出力された画素信号は、図１Ａ，Ｂで示したように、第１のチップ２に形成されたカラム信号処理回路６を介して、水平駆動回路７により水平信号線１４に出力され、出力回路８により出力される。

本実施形態例の固体撮像装置１では、各画素４の直下に各画素４に対応する画素駆動回路１１が配されており、各画素４はその直下の画素駆動回路１１によって駆動される。このため、各画素４と、その画素４を駆動するための駆動パルスを生成する画素駆動回路１１との距離が短くなるため、配線抵抗や隣接する配線間で形成される寄生容量を大幅に低下させることができる。これにより、画素駆動回路１１によって生成された駆動パルスが、遅延なく画素４に伝達される。

また、画素４毎に画素駆動回路１１を有するため、各画素駆動回路１１の駆動能力を小さくすることができるため、画素４を構成する各ＭＯＳトランジスタの耐圧を低く構成することができる。また、各画素駆動回路１１の駆動能力を小さくすることができるため、結果的に、ＭＯＳトランジスタの耐圧の向上が図られる。

また、本実施形態例の固体撮像装置１では、所望の画素４のみを間引いて信号電荷を読み出す、間引き駆動が可能となる。すなわち、各画素４はそれぞれ異なる画素駆動回路１１から供給される駆動パルスによって駆動されるので、複数の画素４のうち所望の画素４を選択的に駆動することができる。
これにより、従来の固体撮像装置では困難とされてきた画素単位、あるいは任意の一部分の画素のみの駆動制御も可能となる。

また、本実施形態例の固体撮像装置１では、駆動時の発熱量が大きい画素駆動回路１１を、画素４とは別のチップに分離して形成してあるので、画素駆動回路１１により発生した熱の画素４に対する影響を抑制することができる。これにより、発熱による画質の劣化を極力抑えることができ、良質な画質を得ることができる。また、各画素の４直下に画素駆動回路１１が配置されることにより、駆動パルスを供給する配線も短くすることができ、配線抵抗も小さくすることができるので、発熱の抑制の他、低消費化の実現が可能となる。

ところで、本実施形態例の固体撮像装置１の構成は、各画素４を駆動する駆動パルスの遅延や鈍りが抑制され高速駆動が可能となるので、グローバルシャッタ機能を有する固体撮像装置に好適に用いることができる。図６に、グローバルシャッタ機能を有する固体撮像装置の１画素分の等価回路図の一例を示し、グローバルシャッタ機能を有する固体撮像装置に本実施形態例の固体撮像装置１を適用した場合について説明する。

グローバルシャッタ機能を有する固体撮像装置では、図６に示すように、受光部１６とフローティングディフュージョン部１７ｂとの間に、信号電荷を一時的に保持する電荷蓄積容量部１７ａが構成される。また、第１転送トランジスタＴｒ１ａ、第２転送トランジスタＴｒ１ｂ、リセットトランジスタＴｒ２ａ、増幅トランジスタＴｒ３、選択トランジスタＴｒ４及び、受光部用リセットトランジスタＴｒ２ｂを有して構成されている。

第１転送トランジスタＴｒ１ａのソースは受光部１６のアノード側に接続されており、ドレインは信号電荷を一時的に保持しておく電荷蓄積容量部１７ａに接続されている。そして、第１転送トランジスタＴｒ１ａのゲート電極２１ａには、転送パルスφＴＲＧが供給される。
第２転送トランジスタＴｒ１ｂのソースは電荷蓄積容量部１７ａに接続されており、ドレインはフローティングディフュージョン部１７ｂに接続されている。そして、第２転送トランジスタＴｒ１ｂのゲート電極２１ｂには、読み出しパルスφＲＯＧが供給される。
リセットトランジスタＴｒ２ａのソースはフローティングディフュージョン部１７ｂに接続されており、ドレインは電源電圧ＶＤＤに接続されている。また、リセットトランジスタＴｒ２ａのゲート電極２２ａにはリセットパルスφＲＳＴが供給される。
増幅トランジスタＴｒ３のゲート電極２３には、フローティングディフュージョン部１７ｂが電気的に接続されている。また、増幅トランジスタＴｒ３のソースは電源電圧ＶＤＤに接続されており、ドレインは選択トランジスタＴｒ４のソースに接続されている。
選択トランジスタＴｒ４のソースは、増幅トランジスタＴｒ３のドレインに接続されており、ソースは、垂直信号線１３に接続されている。また、選択トランジスタＴｒ４のゲート電極２４には選択パルスφＳＥＬが供給される。
受光部用リセットトランジスタＴｒ２ｂのソースは受光部１６のアノード側に接続されており、ドレインは電源電圧ＶＤＤに接続されている。また、受光部用リセットトランジスタＴｒ２ｂのゲート電極２２ｂには、受光部用リセットパルスφＯＦＧが供給さている。

このようなグローバルシャッタ機能を有する固体撮像装置においては、受光部用リセットパルスφＯＦＧをオンすることにより、全画素同時に受光部１６の電位が電源電圧ＶＤＤ付近の電位にリセットされる。
そして、受光部用リセットパルスφＯＦＧをオフすることにより、全画素同時に受光部１６において露光を開始する。その後、全画素同時に転送パルスφＴＲＧをオンすることにより、露光を終了すると共に、受光部１６において生成、蓄積された信号電荷を電荷蓄積容量部１７ａに転送する。
その後、画素４毎に読み出しパルスφＲＯＧをオンすることにより、電荷蓄積容量部１７ａに保持されていた信号電荷をフローティングディフュージョン部１７ｂに読み出し、通常の固体撮像装置と同様の方法で垂直信号線１３に増幅処理された画素信号を出力する。

このように、グローバルシャッタ機能を有する固体撮像装置では、全画素同時の動作が必要となる。このような場合でも、本実施形態例の固体撮像装置１では、画素駆動回路１１を画素４の直下に配置することで、画素駆動回路１１と画素４との距離を著しく短くすることができ、駆動パルスの遅延や鈍りが抑制できる。このため、全画素を同時に、かつ、高速に駆動することが可能となる。これにより、全画素においてほぼ完全な同時性を保持した高速駆動が可能となり、画素ムラなどの発生もほぼ解消される。

本実施形態例の固体撮像装置１は、第１のチップ２と第２のチップ３とを、マイクロバンプ３５で構成される接続部１２によって接続する構成としたが、貫通ビアによって接続部１２を構成してもよい。

［１．４ 変形例］
図７に、本実施形態例の変形例に係る固体撮像装置１の画素部５における電気的な接続関係を示すブロック図を示す。図７において、図４に対応する部分には同一符号を付し重複説明を省略する。

変形例に係る固体撮像装置では、隣接する２列分の画素４に対して１つの画素駆動回路１１が対応するように、複数の画素駆動回路１１が形成されている。また、図示を省略するが、変形例に係る固体撮像装置では、第１のチップ２と第２のチップ３は、各画素駆動回路１１が２列分の画素４の下部に配置されるように積層される。

変形例に係る固体撮像装置では、１つの画素駆動回路１１から２列分の各画素４に、それぞれ、転送配線３７、リセット配線３８、選択配線３９を介して転送パルス、リセットパルス、選択パルスを供給している。

このように、２列分の画素４に１つの画素駆動回路１１から駆動パルスを供給する場合も、各画素４と、各画素４を駆動するための駆動パルスを生成する画素駆動回路１１の距離が近いため、駆動パルスの遅延や鈍りを抑制することができる。その他、第１の実施形態の固体撮像装置１と同様の効果を得ることができる。

図７に示す変形例では、２列分の画素４に１つの画素駆動回路１１を接続する例としたが、２列以上の複数列分の画素４に、１つの画素駆動回路１１を接続する例としてもよい。この場合、画素駆動回路１１から画素４に供給されるそれぞれの駆動パルスの遅延や鈍りが発生しない程度に、共通の画素駆動回路１１で駆動される画素４を増やすことができる。

このように、１つの画素駆動回路１１で駆動される画素４をある程度グループ化することにより、画素駆動回路１１の数を削減できり。このため、画素４を駆動する駆動パルスの遅延や鈍りが起こらない範囲内での回路構成の簡素化を好適に図ることができる。

〈２．第２の実施形態：固体撮像装置〉
次に、本発明の第２の実施形態に係る固体撮像装置について説明する。図８Ａ，Ｂは、本実施形態例に係る固体撮像装置４１の概略斜視図、及び上面から見た概略構成図である。また、図９Ａは、第１のチップ４２の概略構成図であり、図９Ｂは、第２のチップ４３の概略構成図である。
図８，９において、図１，２に対応する部分には同一符号を付し重複説明を省略する。

本実施形態例においては、第２のチップ４３は、制御回路９、タイミング同期回路１０、画素駆動回路１１を有すると共に、カラム信号処理回路６、水平駆動回路７等の後段の周辺処理回路を有している。したがって、第１のチップ４２には、図９Ａに示すように、画素部５のみが形成されている。

また、第２のチップ４３では、図９Ｂに示すように、１つの画素４に１つずつ対応するように複数の画素駆動回路４０が形成されている。また、図示を省略するが、実際には、第１のチップ４２に形成された垂直信号線１３は、第２のチップ４３に形成されたカラム信号処理回路６に電気的に接続されている。

そして、図８Ａ，Ｂに示すように、第１のチップ４２及び第２のチップ４３は、各画素４の直下に、各画素駆動回路４０が配置されるように積層される。そして、各画素４と、その画素４に対応する画素駆動回路４０は、接続部１２によって接続されている。

図１０は、本実施形態例の固体撮像装置４１の画素部５における電気的な接続関係を示すブロック図である。図１０において、図４に対応する部分には同一符号を付し重複説明を省略する。

図１０に示すように、本実施形態例の固体撮像装置４１では、各画素４は、それぞれ異なる画素駆動回路４０によって駆動される。

本実施形態例の固体撮像装置４１においても、画素駆動回路４０を、各画素４の直下に配置することにより、各画素４とその画素４を駆動する画素駆動回路４０との距離が近くなり、各画素４が対応する画素駆動回路４０によって直接駆動される。このため、画素４に供給される駆動パルスの遅延や鈍りが抑制され、高速駆動が可能となる。

また、本実施形態例の固体撮像装置４１では、画素４から出力された画素信号を処理する後段の信号処理回路（カラム信号処理回路６、又は水平駆動回路７等）を、画素駆動回路４０が形成された第２のチップ４３に形成している。これにより、発熱量が大きい回路部分を、画素４から完全に分離することができるので、発熱による画質の劣化を極力抑えることができるので、さらに、良質な画質を得ることができる。

本実施形態例においては、１つの画素４に対して１つの画素駆動回路４０を形成する例としたが、隣接する複数の画素４に対して、１つの画素駆動回路４０を形成する例としてもよい。この場合、画素駆動回路４０から画素に供給されるそれぞれの駆動パルスの遅延や鈍りが発生しない程度に、共通の画素駆動回路４０で駆動される画素４を増やすことができる。

このように、本実施形態例においても、１つの画素駆動回路４０で駆動される画素４をある程度グループ化することにより、画素駆動回路４０の数を削減できる。このため、画素４を駆動する駆動パルスの遅延や鈍りが起こらない範囲内での回路構成の簡素化を好適に図ることができる。

その他、第１の実施形態と同様の効果を得ることができる。

〈３．第４の実施形態：固体撮像装置〉
次に、本発明の第４の実施形態に係る固体撮像装置について説明する。図１１は、本実施形態例の固体撮像装置の画素、画素駆動回路、及び接続部を含む領域の断面構成図である。本実施形態例の全体の構成は、図１Ａ，Ｂと同様であるから、重複説明を省略する。また、図１１において、図３に対応する部分には同一符号を付し重複説明を省略する。

本実施形態例の固体撮像装置は、裏面照射型の固体撮像装置を例としたものであり、第１のチップ６３の構成が、第１の実施形態例と異なる例である。

図１１に示すように、第１のチップ６３は、受光部５６が形成された基板５５と、多層配線層６１と、カラーフィルタ層２９と、オンチップマイクロレンズ３０とを含んで構成されている。

基板５５は、シリコンからなる半導体基板によって構成されている。光入射側となる基板５５の裏面側には、受光部５６が形成されている。また、基板５５の表面側には、フローティングディフュージョン部５７と、所望のＭＯＳトランジスタのソース・ドレインを構成する不純物領域５８，５９，６０とが形成されている。

受光部５６は、フォトダイオードにより構成されている。また、フローティングディフュージョン部５７は、受光部５６に隣接する領域に形成された不純物領域によって構成されている。また、各不純物領域５８，５９，６０は、基板４４表面側の所望の領域に形成されている。

多層配線層６１は、基板５５の表面側に形成されている。多層配線層６１では、基板５５表面にゲート絶縁膜５０を介して所望のＭＯＳトランジスタを構成するゲート電極５１，５２，５３，５４が形成されている。受光部５６とフローティングディフュージョン部５７間に形成されたゲート電極５１は、転送トランジスタＴｒ１のゲート電極とされる。また、フローティングディフュージョン部５７と不純物領域５８間に形成されたゲート電極５２は、リセットトランジスタＴｒ２のゲート電極とされる。また、不純物領域５８と不純物領域５９間に形成されたゲート電極５３は、増幅トランジスタＴｒ３のゲート電極とされる。また、不純物領域５９と不純物領域６０間に形成されたゲート電極５４は、選択トランジスタＴｒ４のゲート電極とされる。そして、この多層配線層６１では、ゲート電極５１，５２，５３，５４上部には、複数層（本実施形態例では２層）の配線層６４が、層間絶縁膜６２を介して形成されている。

第１のチップ６３を構成する多層配線層６１の基板５５とは反対側の面上には、転送トランジスタＴｒ１、リセットトランジスタＴｒ２、選択トランジスタＴｒ４のゲート電極５１，５２，５４に接続される配線が、マイクロパッド３４によって引き出されている。

カラーフィルタ層２９は、光入射側となる基板５５の裏面側に形成され、例えば、Ｒ（赤色）Ｇ（緑色）Ｂ（青色）のカラーフィルタが画素毎に配列されている。
オンチップマイクロレンズは、カラーフィルタ層２９上部に形成されており、入射した光を受光部５６に効率よく集光するように設けられている。

このように、本実施形態例では、基板５５の多層配線層６１が形成される側とは反対側である基板５５裏面側が光入射側とされる。

本実施形態例の固体撮像装置においても、第１のチップ６３に形成されたマイクロパッド３４と、第２のチップ３に形成されたマイクロパッド４５とがマイクロバンプ３５によって接続されている。これにより、第２のチップ３に形成された画素駆動回路１１が第１のチップ６３の画素に接続される。

そして、本実施形態例においても、第１の実施形態と同様に、１列の画素に対応して１つの画素駆動回路１１が構成される。

本実施形態例の固体撮像装置では、第１のチップ６３において、基板５５表面の多層配線層６１が形成される側が、第２のチップ３との接合面とされ、基板５５裏面側が光入射側とされている。このため、基板５５の光入射側には受光部５６のみが形成されるため、受光面積を大きくとることができ、飽和電荷量を大きくすることができる。

また、第１のチップ６３の多層配線層６１側が第２のチップ３側に配されるので、第２のチップ３に形成された画素駆動回路１１と、第１のチップ６３の画素との接続が容易になる。すなわち、第１の実施形態では、図３に示したように画素駆動回路１１と画素４との接続のために、基板１５にコンタクト部３１，３２，３３を形成する必要があったが、本実施形態例ではその必要がない。このため、第１のチップ６３と第２のチップ３を接続するために要される工程数の減少が図られる。

その他、第１の実施形態と同様の効果を得ることができる。

また、本実施形態例の構成は、第２の実施形態にも適用可能である。

上述の第１の実施形態〜第３の実施形態では、入射光量に応じた信号電荷を物理量として検知する単位画素が行列状に配置されてなるＣＭＯＳ型固体撮像装置に適用した場合を例に挙げて説明した。しかしながら、本発明はＣＭＯＳ型固体撮像装置への適用に限られるものではない。また画素が二次元マトリックス状に形成された画素部の画素列ごとにカラム回路を配置してなるカラム方式の固体撮像装置全般に限定するものでもない。

また、本発明は、可視光の入射光量の分布を検知して画像として撮像する固体撮像装置への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像装置にも適用可能である。また、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像装置（物理量分布検知装置）全般に対して適用可能である。

さらに、本発明は、画素部の各単位画素を行単位で順に走査して各単位画素から画素信号を読み出す固体撮像装置に限られるものではない。画素単位で任意の画素を選択して、当該選択画素から画素単位で信号を読み出すＸ−Ｙアドレス型の固体撮像装置に対しても適用可能である。
なお、固体撮像装置はワンチップとして形成された形態であってもよいし、画素部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。

また、本発明は、固体撮像装置への適用に限られるものではなく、撮像装置にも適用可能である。ここで、撮像装置とは、デジタルスチルカメラやビデオカメラ等のカメラシステムや、携帯電話機などの撮像機能を有する電子機器のことを言う。なお、電子機器に搭載される上記モジュール状の形態、即ちカメラモジュールを撮像装置とする場合もある。

〈４．第４の実施形態：電子機器〉
次に、本発明の第４の実施形態に係る電子機器について説明する。図１２は、本実施形態例に係る電子機器２００の概略構成図である。

本実施形態例の電子機器２００は、上述した本発明の第１の実施形態における固体撮像装置１を電子機器（カメラ）に用いた場合の実施形態を示す。

本実施形態に係る電子機器２００は、固体撮像装置１と、光学レンズ２１０と、シャッタ装置２１１と、駆動回路２１２と、信号処理回路２１３とを有する。

光学レンズ２１０は、被写体からの像光（入射光）を固体撮像装置１の撮像面上に結像させる。これにより固体撮像装置１内に一定期間当該信号電荷が蓄積される。
シャッタ装置２１１は、固体撮像装置１への光照射期間および遮光期間を制御する。
駆動回路２１２は、固体撮像装置１の転送動作およびシャッタ装置２１１のシャッタ動作を制御する駆動信号を供給する。駆動回路２１２から供給される駆動信号（タイミング信号）により、固体撮像装置１の信号転送を行なう。信号処理回路２１３は、各種の信号処理を行う。信号処理が行われた映像信号は、メモリなどの記憶媒体に記憶され、あるいはモニタに出力される。

本実施形態例の電子機器２００では、固体撮像装置１において、同時刻性を保持した高速駆動が可能となるため、画素ムラが低減され、画質の向上が図られる。

このように、固体撮像装置１を適用できる電子機器２００としては、カメラに限られるものではなく、デジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置に適用可能である。

本実施形態例においては、固体撮像装置１を電子機器に用いる構成としたが、前述した第２の実施形態及び第３の実施形態における固体撮像装置を用いることもできる。

１ 固体撮像装置
２ 第１のチップ
３ 第２のチップ
４ 画素
５ 画素部
６ カラム信号処理回路
７ 水平駆動回路
８ 出力回路
９ 制御回路
１０ タイミング同期回路
１１ 画素駆動回路
１２ 接続部
１３ 垂直信号線
１４ 水平信号線
１５ 基板
１６ 受光部
１７ フローティングディフュージョン部
１７ａ 電荷蓄積容量部
１７ｂ フローティングディフュージョン部
１８ 不純物領域
１９ 不純物領域
２０ 不純物領域
２１ ゲート電極
２１ａ ゲート電極
２１ｂ ゲート電極
２２ ゲート電極
２２ａ ゲート電極
２２ｂ ゲート電極
２３ ゲート電極
２４ ゲート電極
２５ ゲート絶縁膜
２６ 多層配線層
２７ 層間絶縁膜
２８ 配線層
２９ カラーフィルタ層
３０ オンチップマイクロレンズ
３１ コンタクト部
３２ コンタクト部
３３ コンタクト部
３４ マイクロパッド
３５ マイクロバンプ

Claims (7)

1. 受光量に応じて信号電荷を生成する受光部と、前記受光部で生成された信号電荷を読み出し、画素信号として出力する複数のＭＯＳトランジスタとから構成される画素が、複数形成された第１のチップと、
   前記画素に所望の駆動パルスを供給する複数の画素駆動回路が形成され、前記第１のチップに形成された各画素の下部に該画素を駆動する画素駆動回路が配されるように、前記第１のチップの下層に積層された第２のチップと、
   前記画素と、前記画素の下部に配された画素駆動回路とを電気的に接続するための接続部と
   を含んで構成され、
   前記第１のチップは光入射側に配置され、前記第２のチップは反光入射側に配置され、
   前記画素駆動回路は、１つ、又は複数個の画素に対して１つの画素駆動回路が対応するように形成され、
   前記受光部は前記第１のチップの光入射側に配置される基板に形成され、前記複数のＭＯＳトランジスタのゲート電極を含む多層配線層は、前記基板に対して反光入射側に形成され、
   前記接続部は前記多層配線層側に形成された
   固体撮像装置。
2. 前記接続部は、マイクロボンディング又は、第１のチップ及び第２のチップに形成された貫通ビアによって構成されている
   請求項１記載の固体撮像装置。
3. 前記画素駆動回路は、前記画素の直下に配置されている
   請求項２に記載の固体撮像装置。
4. 前記第２のチップには、前記画素から送られる画素信号の信号処理を行うカラム信号処理回路と、水平走査パルスを出力する水平駆動回路を含む処理回路が形成されている
   請求項３に記載の固体撮像装置。
5. 前記画素駆動回路は、１列、又は複数列の画素列に対して１つの画素駆動回路が対応するように形成されている
   請求項１記載の固体撮像装置。
6. 前記画素駆動回路は、前記画素毎に形成さている
   請求項１に記載の固体撮像装置。
7. 光学レンズと、
   前記光学レンズを介して受光した光の受光量に応じて信号電荷を生成する受光部と、前記受光部で生成された信号電荷を読み出し、画素信号として出力する複数のＭＯＳトランジスタとから構成される画素が、複数形成された第１のチップと、
   前記画素に所望の駆動パルスを供給する複数の画素駆動回路が形成され、前記第１のチップに形成された各画素の下部に該画素を駆動する画素駆動回路が配されるように、前記第１のチップの下層に積層された第２のチップと、
   前記画素と前記画素の下部に配された画素駆動回路とを電気的に接続するための接続部と
   を含んで構成され、
   前記第１のチップは光入射側に配置され、前記第２のチップは反光入射側に配置され、
   前記画素駆動回路は、１つ、又は複数個の画素に対して１つの画素駆動回路が対応するように形成され、
   前記受光部は前記第１のチップの光入射側に配置される基板に形成され、前記複数のＭＯＳトランジスタのゲート電極を含む多層配線層は、前記基板に対して反光入射側に形成され、
   前記接続部は前記多層配線層側に形成された固体撮像装置と、
   前記固体撮像装置から出力される出力信号を処理する信号処理回路と、
   を含む電子機器。

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