JP6645520B2 - 撮像素子の製造方法、撮像素子、および撮像装置 - Google Patents

撮像素子の製造方法、撮像素子、および撮像装置 Download PDF

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Description

本発明は、撮像素子の製造方法、撮像素子、および撮像装置に関する。
受光素子を有する基板と、読み出し回路を有する基板とを積層した構造の撮像素子がある（例えば、特許文献１参照）。
特許文献１ 特開２０１０−２２５９２７号公報
 解決しようとする課題
画素数が異なる撮像素子を製造する場合、専用の画素および画素読み出し回路を設計し、それらに対応したマスクを用いて基板を作製するので、製造コストが高くなっていた。
一般的開示
本発明の第１の態様においては、２次元的に連続して配列された複数の画素を有する第１基板を用意することと、それぞれが電源および基準電位への接続端子を有し、互いに電気的に独立した複数の回路ブロックを有し、当該複数の回路ブロックの各々が、複数の画素から信号を読み出す回路の少なくとも一部を有する第２基板を用意することと、第１基板および第２基板を積層して、複数の回路ブロックと、それに重なる複数の画素とを電気的に結合することと、複数の回路ブロックの少なくともひとつの周囲の回路ブロックおよびそれに重なる画素を切断することにより、複数の回路ブロックの少なくともひとつに複数の画素が積層された積層体を形成することとを含む撮像素子の製造方法が提供される。
本発明の第２の態様においては、２次元的に連続して配列された複数の画素を有する第１基板と、第１基板に積層され、それぞれの領域に対応して積層された複数の画素から信号を読み出す回路の少なくとも一部を含む複数の回路ブロックを有する第２基板とを備え、複数の回路ブロックは、それぞれが電源および基準電位への接続端子を有し、互いに電気的に独立する撮像素子が提供される。
本発明の第３の態様においては、上記の撮像素子を備える撮像装置が提供される。
上記の発明の概要は、本発明の特徴の全てを列挙したものではない。これらの特徴群のサブコンビネーションもまた、発明となり得る。
第１基板１１０および第２基板１２０の模式的斜視図である。 画素ブロック２１０および回路ブロック２２０の模式図である。 第１基板１１０および第２基板１２０の積層前の状態を示す模式図である。 第１基板１１０および第２基板１２０を積層した状態を示す模式図である。 積層ブロック４３０のブロック図である。 画素セル２１７の構造を示す回路図である。 撮像素子４２１の切り出し位置を模式的に示す図である。 撮像素子４２２の切り出し位置を模式的に示す図である。 撮像素子４２３の模式的な分解斜視図である。 撮像素子４２３の断面図である。 撮像素子４２２の切り出し位置を模式的に示す図である。 撮像素子４２４の模式的な分解斜視図である。 撮像素子４２４の模式的な分解断面図である。 積層ブロック４３１のブロック図である。 積層ブロック４３２のブロック図である。 積層ブロック４３３のブロック図である。 積層ブロック４３０等の製造手順を例示する流れ図である。 単層基板４０２の模式図である。 単層基板４０２の使い方を例示する模式図である。 単層基板４０３の模式図である。 単層基板４０３の使い方を例示する模式図である。 撮像装置５００のブロック図である。
以下、発明の実施の形態を通じて本発明を説明する。以下の実施形態は請求の範囲に係る発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、積層されて撮像素子をなす第１基板１１０および第２基板１２０の模式的斜視図である。図中上側に位置する第１基板１１０と、図中下側に位置する第２基板１２０とは、互いに略同寸の半導体基板である。ここでいう半導体基板とは、例えば、フォトリソグラフィにより素子、配線等が形成された半導体基板であり得る。
第１基板１１０は、二次元的に配列された複数の画素ブロック２１０を有する。複数の画素ブロック２１０は、互いに同じ大きさを有すると共に、相互の間にダイシングライン等の間隙を設けることなく、互いに隣接して連続して配置されている。また、画素ブロック２１０は、第１基板１１０においてフォトリソグラフィにより加工できる領域全体に配される。なお、本実施形態では、第１基板１１０に複数の画素ブロック２１０を有しているが、後述するように、第１基板１１０に２次元的に配列される複数の画素セル２１７を画素ブロック２１０で区分けしない構成としてもよい。
第２基板１２０は、二次元的に配列された複数の回路ブロック２２０を有する。複数の回路ブロック２２０は、互いに同じ大きさを有すると共に、互いに隣接して配置されている。回路ブロック２２０は、第２基板１２０においてフォトリソグラフィにより加工できる領域全体に配される。
図２は、第１基板１１０の画素ブロック２１０と、第２基板１２０の回路ブロック２２０との対応関係を示す模式図である。第２基板１２０における回路ブロック２２０の各々は、第１基板１１０における画素ブロック２１０の各々に対応した領域に配される。また、画素ブロック２１０および回路ブロック２２０は、互いに同じ大きさを有する。
第１基板１１０において、画素ブロック２１０の各々は、二次元的に配列された複数の画素セル２１７を有する。複数の画素セル２１７の各々は、受光素子を含む。また、複数の画素ブロック２１０の各々には、予め決められた数の画素セル２１７が配される。このような第１基板１１０に配される画素ブロック２１０は、画素セル２１７のピッチが１μｍから数μｍ程度の場合に、例えば１００個平方から１０００個平方程度としてもよい。
なお、第１基板１１０において、画素ブロック２１０は、隣接する画素ブロック２１０と必ずしも密着していなくてもよいが、例えば、隣接する画素ブロック２１０の間でも、画素セル２１７のピッチが変わらない間隔としてもよい。この場合、第１基板１１０における画素セル２１７のピッチは全て等しくなるので、画素セル２１７間を接続する配線が第２基板１２０の回路ブロックに配置されて、画素セル２１７間を接続する配線がない構成、すなわち、各画素セル２１７が独立している構成であれば、第１基板１１０に画素ブロック２１０として区分けしなくてもよい。また、例えば、フォトリソグラフィにより画素ブロック２１０を形成する場合に、マスクが移動した後の露光の間隔程度の、ダイシングラインやスクライブラインほど広くはない間隙、例えば、数画素分程度の幅で画素ブロック２１０の間に間隙が生じてもよい。これにより、第１基板１１０をダイシングする場合に、当該間隙を含む領域を切ることにより、ダイシングにより破壊する画素の数を減らすことができる。
第２基板１２０において、複数の回路ブロック２２０は、互いに同じ構成の回路を有する。回路ブロック２２０に配される回路は、対応する画素ブロック２１０に配された画素セル２１７の出力信号を読み出す読み出し回路の少なくとも一部を含む。
図３は、第１基板１１０における画素ブロック２１０と、第２基板１２０における回路ブロック２２０との構造を、模式的に併せて示す断面図である。図４は、第１基板１１０および第２基板１２０を積層した場合の電気的接続を示す模式図である。第１基板１１０および第２基板１２０を位置合わせして対向させた場合は、画素ブロック２１０のそれぞれと、対応する回路ブロック２２０のそれぞれとが整列する。
図示の例において、第１基板１１０は裏面照射型であり、図中下面に形成された回路層３１６を有する下地基板３１５は、裏面から薄化されている。薄化された下地基板３１５の図中上面には、カラーフィルタ３１７およびマイクロレンズアレイ３１８が順次積層されている。第１基板１１０において、画素ブロック２１０の図中両隣には、他の画素ブロック２１０が存在する。
この実施形態では、第１基板１１０と第２基板１２０とを積層した後に下地基板３１５が薄化される。しかしながら、積層前に予め下地基板３１５を薄膜化した後、第１基板１１０と第２基板１２０の積層を行う手順にしてもよい。また、第１基板１１０に実装する画素セル２１７は、裏面照射型に限られるわけではない。例えば、表面入射型でＴＳＶ（貫通ビア）を使って回路基板に接続しても良い。
図中下側に位置する第２基板１２０は、図中上面に、接続パッド３２１、３２２、３２３、３２４を有する。接続パッド３２１、３２２、３２３、３２４は、第１基板１１０の接続パッド３１１、３１２、３１３、３１４に対向する位置に配される。また、第２基板１２０は、複数のＴＳＶ３２５（ｔｈｒｏｕｇｈ−ｓｉｌｉｃｏｎ ｖｉａ）および図中下面に配された複数のバンプ３２６を有する。なお、第２基板１２０の上面には、フォトリソグラフィにより形成された回路が設けられているが、図示は省略している。
ＴＳＶ３２５は、第２基板１２０を厚さ方向に貫通して、第２基板１２０の表裏を電気的に結合する。バンプ３２６は、ＴＳＶ３２５を介して、第２基板１２０の図中上面の回路を外部に接続する場合に使用される。
なお、回路ブロック２２０の図中両隣にも、他の回路ブロック２２０が存在する。複数の回路ブロック２２０は互いに同じ構造を有する。このため、図中には、隣接する回路ブロック２２０の接続パッド３２４、３２１が見えている。
第１基板１１０の回路層３１６は、画素ブロック２１０の一部を構成する。画素ブロック２１０は、回路層３１６の図中下面に複数の接続パッド３１１、３１２、３１３、３１４を有する。第２基板１２０の回路層３２８は、回路ブロック２２０の一部を構成する。回路ブロック２２０は、回路層３２８の図中上面に複数の接続パッド３２１、３２２、３２３、３２４を有する。
第１基板１１０および第２基板１２０が互いに積層された場合、第１基板１１０の接続パッド３１１、３１２、３１３、３１４と、第２基板１２０の接続パッド３２１、３２２、３２３、３２４は互いに接触して電気的に結合される。これにより、接続パッド３１１、３１２、３２１、３２２を通じて、選択信号ＴＸおよび電源電圧ＶＤＤが第２基板１２０から第１基板１１０に供給される。また、出力信号ＯＵＴが、接続パッド３１３、３２３を通じて第１基板１１０から第２基板１２０に出力される。更に、接続パッド３１４、３２４を通じて第１基板１１０および第２基板１２０の基準電位ＧＮＤが共通化され、画素ブロック２１０および回路ブロック２２０は一体的な撮像素子を形成する。
なお、第１基板１１０が、画素ブロック２１０で区分けされることなく全面に画素セル２１７が配列されている場合、各々の画素セル２１７に接続パッド３１１、３１２、３１３、３１４が設けられる。さらに、これらに対応して第２基板１２０の接続パッド３２１、３２２、３２３、３２４も画素セル２１７の数だけ設けられる。これにより、各々の画素セル２１７の間を跨ぐ配線がないので、第１基板１１０は、任意の画素セル２１７自体を切断しても、それに隣接する画素セル２１７は正常に動作する。すなわち、第１基板１１０は、画素ブロック２１０を設定しなくても、回路ブロック２２０の外周に合わせて任意の画素セル２１７を切断すれば、切り出された撮像素子における画素セル２１７が正常に動作する。
図５は、積層ブロック４３０の電気的構造を示すブロック図である。積層ブロック４３０は、第１基板１１０および第２基板１２０が積層された場合に、互いに電気的に結合された単一の画素ブロック２１０および単一の回路ブロック２２０により形成される。積層ブロック４３０は、複数の画素セル２１７を含む画素ブロック２１０と、垂直選択回路２２２、出力回路２２６、水平選択回路２２７、およびクロック源／電源２２１を有する。
画素セル２１７は、フォトダイオード等の光電変換素子を含み、入射した入射光の強度に応じた電気信号を回路ブロック２２０へ出力する。
垂直選択回路２２２は、マトリックス状に配された画素セル２１７の行毎に共通線により接続される。出力回路２２６および水平選択回路２２７は、垂直選択回路２２２に接続された辺と異なる一辺に接続される。
垂直選択回路２２２はシフトレジスタを含み、接続された複数の駆動線を順次選択して、選択した駆動線に画素セル２１７を駆動するパルス信号を供給する。これにより、画素セル２１７が行単位で順次選択走査される。
出力回路２２６は、二重相関サンプリング回路、負荷トランジスタ、列選択トランジスタ等を含み、画素セル２１７に対して列毎に接続される。水平選択回路２２７は、例えばシフトレジスタにより形成され、出力回路２２６における列選択トランジスタに接続される。水平選択回路２２７は、出力回路２２６の列選択トランジスタを順次駆動することにより、出力回路２２６を通じて画素セル２１７を列毎に順次選択走査する。
垂直選択回路２２２により選択駆動された行において、水平選択回路２２７により選択駆動された画素セル２１７は、受光素子により浮遊拡散層等の容量素子に蓄積された電荷に応じた信号を出力回路２２６に出力する。出力回路２２６は、二重相関サンプリングによりパターンノイズの影響を除去した上で、画素セル２１７への入射光強度に対応した信号を、積層ブロック４３０の外部へ送り出す。
図６は、積層ブロック４３０における画素セル２１７のひとつを取り出して示す回路図である。画素セル２１７の各々は、受光素子２１１、リセットトランジスタ２１２、転送トランジスタ２１３、容量素子２１４、および増幅トランジスタ２１５を有する。
画素セル２１７は、第２基板１２０から受けた選択信号ＴＸにより、受光素子２１１が受けた光量に応じた電荷を容量素子２１４に蓄積する。また、蓄積した電荷に応じた電流が、出力信号ＯＵＴとして第２基板に供給される。また、画素セル２１７は、電源からの電源電圧ＶＤＤをも第２基板１２０から供給される。
図７は、積層基板４０１の模式的平面図である。積層基板４０１は、第１基板１１０および第２基板１２０を積層して形成される。
図示の例では、積層基板４０１において、画素ブロック２１０の境界が、第１基板１１０を透かして現れている。なお、積層基板４０１においては、画素ブロック２１０のひとつと、対応する回路ブロック２２０のひとつとが積層されたものを積層ブロック４３０と呼ぶ。
積層ブロック４３０は、積層基板４０１の略全面を埋めつくしているが、図中に太い切り出し線４１０で示すように、積層基板４０１において、少なくともひとつの積層ブロック４３０を含む領域の外側を切断することにより、第１基板１１０の一部と第２基板１２０の一部との積層体である撮像素子４２１を切り出すことができる。
例えば、１００個平方の画素を含む１ｕｍ平方の画素セル２１７をそれぞれ含む積層ブロック４３０を有する積層基板４０１から、縦３０個、横４０個の積層ブロック４３０を含む撮像素子４２１を切り出した場合、画素数は１２００万画素となる。例えば、ブロックの中央を切り出したとして、撮像素子４２１のチップサイズは、３．１ｍｍ×４．１ｍｍ程度となる。なお、図７に示した例では、切り出される複数の撮像素子４２１が、互いに同じ面積を有する。よって、個々の撮像素子４２１に含まれる積層ブロック４３０の数は互いに等しく、撮像素子４２１の解像度も互いに等しい。
ここで、積層基板４０１から積層ブロック４３０を少なくともひとつ含む撮像素子４２１を切り出す場合は、当該積層ブロック４３０の外周に沿って配され、積層ブロック４３０を囲む積層ブロック４１１、即ち、当該積層ブロック４１１を形成する画素ブロック２１０自体および回路ブロック２２０自体を切断する。これにより、切断された積層ブロック４１１は積層ブロック４３０として機能しなくなるが、切り出し線４１０の内側に位置する積層ブロック４３０の各々は、切断した積層ブロック４１１とは電気的に独立しているため、撮像素子４２１の一部として確実に動作する。このように、積層基板４０１は、任意の位置から任意の大きさの撮像素子４２１を切り出すことができる。
上記のように、撮像素子４２１を切り出すべく積層基板４０１を切断する場合に、画素ブロック２１０自体および回路ブロック２２０自体を含む積層ブロック４１１を切断することにより、当該積層ブロック４１１に隣接する他の積層ブロック４３０の機能を保全できる。また、切り出された撮像素子４２１に含まれる積層ブロック４３０の各々は、画素ブロック２１０と回路ブロック２２０とを有して、それぞれが積層ブロック４３０として機能する。よって、複数の積層ブロック４３０を並列に制御する制御部を用いることにより、それぞれが撮像素子として動作する複数の積層ブロック４３０を含む撮像素子４２１を、恰も単一の撮像素子として使用できる。
なお、切り出し線４１０上の積層ブロック４１１を切断する場合に、隣接する積層ブロック４３０を損傷しないという趣旨に鑑みて、積層ブロック４１１の幅は、撮像素子４２１を切り出す工具の切り代よりも広くしてもよい。あるいは、積層ブロック４１１の幅よりも切り代が狭い方法または工具で撮像素子４２１を切り出してもよい。具体的には、レーザダイシング装置、ステルスダイシング装置、プラズマエッチング装置、ウォータレーザ装置等を使用できる。
また、第１基板１１０は、画素となる受光素子等を形成した後に、更に、配線層、カラーフィルタ、およびマイクロレンズ等の部材を形成する。ここで、ダイシングにより切断する位置が予め判っていれば、配線層、カラーフィルタ、およびマイクロレンズ等を形成する工程の少なくともひとつにおいて、専用のマスクを用いることもできる。これにより、周辺部の光線を効率よく入射させるために、周辺画素のマイクロレンズ、カラーフィルタ、配線の開口の位置を変えるスケーリングが可能となる。
よって、ダイシングにより第１基板１１０を切断する位置は、配線層、カラーフィルタ、およびマイクロレンズ等の部材の形成に先立って決定してもよい。言い換えれば、画素が形成された第１基板１１０は異なるダイシングパターンに対応することができるので、第１基板１１０を用意しておけば、画素を含む積層半導体装置の製造過程を短縮できる。
更に、ダイシングの段階よりも前に、第１基板１１０に対して、補正に使う黒基準出力のためのオプティカルブラック画素を、配線層、黒のカラーフィルタ、RGBのカラーフィルタ等で遮光する段階も実行してもよい。これにより、画素の周囲にオフセット補正用の画素を配して、オフセット補正ができる素子を製造できる。
また更に、ダイシングよりも前に配線層を形成することにより、配線材料を用いて、決定したダイシングパターンを第１基板１１０に描いても良い。これにより、ダイシングの段階における作業効率を向上させることができる。
また、第１基板１１０および第２基板１２０を積層した積層基板４０１において、各基板に形成された画素ブロック２１０および回路ブロック２２０のいずれの境界もが第１基板１１０および第２基板１２０の外面に露出しない状態になる場合がある。このような場合は、積層基板４０１を、赤外線で照明することにより、積層基板４０１の外側から、切断すべき画素ブロック２１０自体または切断すべき回路ブロック２２０自体を、第１基板１１０または第２基板１２０を通して確認できる。
図８は、積層基板４０１から切り出す他の撮像素子４２２の切り出し位置を模式的に示す図である。積層基板４０１においては、個々の積層ブロック４３０が、それぞれ撮像素子として独立して動作できるので、ひとつの積層基板４０１から、互いに異なる数の積層ブロック４３０を含む様々な形状および大きさの撮像素子４２２を切り出してもよい。これにより、少量多品種の撮像素子を製造する場合に、撮像素子４２２の仕様毎にマスクを作成しなくてもよく、開発時間を短縮できる。なお、切り出す撮像素子４２２は、互いに同じ大きさまたは仕様のものを含んでもよく、さらに、１枚の積層基板４０１から、すべてが同じ仕様の撮像素子４２２を切り出しても良いことは勿論である。
例えば、ひとつの画素ブロック２１０が、１μｍの画素ピッチで配された画素セル２１７を、１００個×１００個含む上記の例では、積層基板４０１からは、０．１ｍｍ単位で、積層基板４０１から切り出す撮像素子４２２の大きさを選ぶことができる。また、切り出す撮像素子４２２には、数十個から数千個程度の画素ブロック２１０を含ませることができるので、撮像素子としての解像度も広い範囲で選択できる。
さらに、画素ブロック２１０を単位として、撮像素子４２２としての画面サイズを任意に設定できるので、１６：９、３：２、１：１等の、プロファイルが異なる撮像素子４２２を１枚の積層基板４０１から製造することもできる。更に、カメラ用、スマートフォン用、顕微鏡用、監視用など、用途の異なる撮像素子４２２を１枚の積層基板４０１から切り出すことができる。
図９は、撮像素子４２３の模式的な分解斜視図である。図示の撮像素子４２３において、図３に示した第１基板１１０および第２基板１２０の断面図と共通の要素には同じ参照番号を付して重複する説明を省く。
切り出し線４１０において切り出された撮像素子４２３は、境界４２０により隔てられた複数の画素ブロック２１０と、複数の回路ブロック２２０とを含む。ここで、複数の画素ブロック２１０および複数の回路ブロック２２０の最外周は、切断された積層ブロック４１１の残滓により包囲されている。切断された積層ブロック４１１の残滓は、他の電気回路から電気的に独立しており、それ自体は積層ブロック４３０として動作しないが、隣接する画素ブロック２１０または回路ブロック２２０と同じ構造の一部を有する。
これにより、撮像素子４２３においては、動作する画素セル２１７のうち、最外周に位置する画素セル２１７の更に外側に、動作しない画素セル２１７が配される。従って、撮像素子４２３の最外周で動作する画素セル２１７が切断によって変形することがない。さらに、外側のパターンがそれより内側のパターンと異なると、露光する際にパターンの違いの影響で形状が歪むことがあるが、撮像素子４２３は、画素セル２１７が同じパターンで並んでいることにより、露光時における画素の形状の均一性が保たれる。また、外側に動作しない画素セル２１７がある事によって、撮像素子での乱反射による光量の不均一性を減少させることで、最外周で動作する画素セル２１７と、撮像素子４２３の中央の画素セル２１７との入射光を受光する条件の相違を低減させることができる。よって、撮像素子４２３は、隅々まで画質の均一性が保たれる。
図中に斜線を施した周縁部分は、積層基板４０１から撮像素子４２３を切り出す場合に切断された積層ブロック４１１の残滓である。この部分は、隣接する切断されていない画素ブロック２１０または回路ブロック２２０の、積層ブロック４１１と反対側と同じ構造の部分を含む。
図１０は、撮像素子４２３の模式的断面図である。図示の撮像素子４２３においては、撮像素子４２３に残った、切断された積層ブロック４１１の残滓が導体層３３０により被覆されている。また、導体層３３０は、接地等の基準電位に接続されている。なお、電位はプリント基板等から供給されてもよい。さらに、導体層３３０は第１基板１１０と同電位でも良く、電気的にオープンとしても良い。また、第１基板１１０は切断された部分が導体層３３０と電気的につながっており、切断された積層ブロック４１１はそれと同電位となることが望ましい。
積層基板４０１から切り出された撮像素子４２３においては、切断された画素ブロック２１０または回路ブロック２２０により外周面が形成される。このため、積層基板４０１から切り出されたままの状態では、画素ブロック２１０および回路ブロック２２０を形成する導体層等が、撮像素子４２３の側面に露出している。
そこで、上記のように、撮像素子４２３の側面を接地した導体層３３０を導電性接着材等で被覆することにより、撮像素子４２３の外周に残った素子、配線等が予期せぬ動作をすることが防止される。これにより、撮像素子４２３の基準電位が安定すると共に、撮像素子４２３の周囲が電磁波に対して遮蔽され、撮像素子４２３としての動作が安定する。また、導体層３３０に代えて、絶縁性の接着剤等で撮像素子４２３の側面を被覆して、露出したオープンにしてもよい。
図１１は、積層基板４０１における撮像素子４２２の他の切り出し位置を模式的に示す図である。多数の画素ブロック２１０および回路ブロック２２０をそれぞれ一枚の基板に形成して第１基板１１０および第２基板１２０を用意する過程では、各基板上に不良ブロック４４０が生じる場合がある。
そこで、積層基板４０１から撮像素子４２２を切り出す段階よりも前に画素ブロック２１０および回路ブロック２２０を個々に検査して不良ブロックを検出し、撮像素子４２２を切り出す段階の前に、不良ブロック４４０を避けた撮像素子４２２の切り出し位置を決定する段階を設けてもよい。これにより、撮像素子４２２の歩留りを向上させることができる。なお、条件が許せば、撮像素子４２２を切り出す場合に切断するブロックに不良ブロック４４０を当てることにより、積層基板４０１の利用効率を向上させることができる。
図１２は、また他の撮像素子４２４の模式的な分解斜視図である。撮像素子４２４は、第１基板１１０および第２基板１２０に第３基板１３０を加えた３層の基板を積層した積層基板から切り出して製造される。ただし、撮像素子４２４を製造する場合に使用される積層基板は、複数の画素ブロック２１０を有する第１基板１１０と、複数の回路ブロック２２０を有する第２基板１２０と、第２基板１２０における複数の回路ブロック２２０に相当する連続した大きな領域を有する第３基板１３０とを積層した積層基板から切り出される。
なお、図中に点線で示すように、撮像素子４２４も、第１基板１１０および第２基板１２０の各層において、画素ブロック２１０または回路ブロック２２０と同じ構造物が繰り返された部分が、周縁部の境界４２０の外側に存在する。よって、撮像素子４２４の側面を、絶縁層か、接地に結合した導体層により被覆してもよい。
図１３は、撮像素子４２４の断面を示す分解図である。撮像素子４２４においては、第１基板１１０の下面に配された接続パッド３１１、３１２、３１３、３１４が、第２基板１２０の図中上面に配された接続パッド３２１、３２２、３２３、３２４に接することにより、第１基板１１０の画素ブロック２１０と、第２基板１２０の回路ブロック２２０とが電気的に結合される。これにより、画素ブロック２１０および回路ブロック２２０の組み合わせ毎に、積層ブロック４３０が形成される。
更に、撮像素子４２４においては、第２基板１２０におけるＴＳＶ３２５の下端が、第３基板１３０の図中上面に形成された接続パッド３３１に接することにより、第２基板１２０の回路ブロック２２０の各々が、第３基板１３０に電気的に接続される。第３基板１３０は、複数の回路ブロック２２０に相当する連続した広い構造を有するので、それぞれが個別に動作する積層ブロック４３０を、第３基板に配した制御回路により統括して制御できる。
よって、撮像素子４２４においては、第３基板１３０に由来する制御回路が、第２基板１２０における複数の回路ブロック２２０を制御する。よって、撮像素子４２５は、撮像素子４２５全体を、積層ブロックに分割されていない単一の撮像素子であるかのように使用できる。
また、撮像素子４２４においては、１枚の第１基板１１０に形成された画素ブロック２１０を、第２基板１２０および第３基板の両方に設けた回路により駆動および制御する。よって、回路の規模を拡大して、画像処理等の機能を付加した撮像素子４２４とすることもできる。
なお、第３基板１３０は、それ自体を厚さ方向に貫通するＴＳＶ３３５と、ＴＳＶ３３５の図中下端に設けられたバンプ３３６とを有する。これにより、第３基板１３０を含む撮像素子４２４は、外部と電気的に接続して使用できる。
図１４は、積層基板４０１から切り出して作製された積層ブロック４３１のブロック図である。他の図と共通の要素には同じ参照番号を付して重複する説明を省く。
積層ブロック４３１は、第１基板１１０に、複数の画素セル２１７のうちのひとつを選択的に第２基板１２０に接続するＭＵＸ２１６（マルチプレクサ）を有する。これにより、画素セル２１７の数に対する第２基板１２０における回路の規模を削減して、積層ブロック４３１の構造を簡素化できる。
なお、積層ブロック４３１は、ＭＵＸ２１６（マルチプレクサ）の出力に結合された読み出し回路２２３と、ＡＤＣ２２５（アナログデジタルコンバータ）とを備える。これにより、積層ブロック４３１においては、出力回路２２６は、出力信号をデジタル処理できる。
図１５は、積層基板４０１から切り出して作成された積層ブロック４３２のブロック図である。図１４に示した積層ブロック４３１と共通の要素には同じ参照番号を付して重複する説明を省く。
積層ブロック４３２は、垂直選択回路２２２から出力された選択信号が、複数の読み出し回路に共通に供給されている。これにより、画素セル２１７の数に対する第２基板１２０における回路の規模を削減して、積層ブロック４３１の構造を簡素化できる。
図１６は、積層ブロック４３３のブロック図である。図中には、第１基板１１０に配された画素セル２１７が示されている。
積層ブロック４３３は、複数の画素セル２１７の出力を受ける加算部２１８、２１９を備え、加算部２１９の出力が、第１基板１１０の出力信号ＯＵＴとして、第２基板１２０に出力される。これにより、積層ブロック４３３においては、加算部２１８、２１９を動作させることなく、複数の画素セル２１７に対してタイミングの異なる選択信号を供給して、複数の画素セル２１７を個別に画素として使用できる。
また、積層ブロック４３３においては、加算部２１８、２１９を個別にアクティブにすることにより、２段階で、複数の画素セル２１７の出力を加算して出力することもできる。これにより、第１基板１１０における画素セル２１７の解像度を変化させることができるので、積層基板４０１から切り出す撮像素子４２２の大きさによる解像度の設定とは別に、積層ブロック４３３の解像度を変化させることができる。また、複数の画素セル２１７の出力を加算することにより、積層ブロック４３３としての受光感度を向上させることもできる。
言い換えれば、積層基板４０１から任意の画素数、又は、任意のサイズに切り出せる事に加え、加算部を設ける事で、任意の画素数、かつ、任意のサイズに選択された撮像素子４２２を製造することができる。なお、セルのサイズは、例えば１μｍなど小さく設定する事が望ましい。
また、加算部２１８、２１９を設ける場合は、N×N加算として、ブロックの画素数は以下であることが望ましい。すなわち、マトリックス状に配置された画素の一辺の画素数Ｎについて、２〜９、すなわち、２、３、４、５、６、７、８および９画素のいずれかの加算を想定し、これらのいずれか二つ以上を含む数の最少公倍数の倍数としてもよい。例えば２〜６画素すべての加算を想定すればブロックは６０画素の倍数である。さらに９画素をできるようにするためには９０画素の倍数になる。これにより、端部も端数なく画素を効率よく使用して加算できる。なお、加算部２１８、２１９は、第１基板１１０ではなく、第２基板１２０や第３基板１３０に設けられていてもよく、撮像素子と接続する外部の基板に設けられてもよい。特に、第１基板１１０に画素ブロック２１０が設けられない構成の場合、それぞれの画素セル２１７が独立している必要があるため、加算部２１８、２１９は、第１基板１１０以外の基板に配置される。
図１７は、上記の撮像素子のような積層ブロック４３０の製造手順を例示する流れ図である。積層ブロック４３０を製造する場合は、まず、第１基板１１０および第２基板１２０のような複数の基板が用意される（ステップＳ１０１）。
ステップＳ１０１において、用意された基板が１枚目の基板であった場合は、当該基板を、積層装置等のひとつのステージに配置される（ステップＳ１０２）。また、ステップＳ１０１において、用意された基板が２枚目の基板であった場合は、当該基板が、１枚目の基板に対向する状態になるように配置される（ステップＳ１０２）。
そして、例えば第１基板１１０である１枚目の基板と、例えば第２基板１２０である２枚目の基板とが積層され、積層基板４０１が形成される（ステップＳ１０３）。ステップＳ１０３において、積層基板４０１の形成過程は、２枚の基板の位置合わせおよび重ね合わせと、基板の接着とを含んでよい。基板の接着は、鏡面化平坦化した表面を接触させてもよいし、重ね合わせた基板を加熱および加圧してもよい。更に、接着剤、ハンダバンプ等をもちいて接着してもよい。
次の段階においては、形成された積層基板４０１に対して、更に積層する基板が存在するか否かを調べる（ステップＳ１０４）。更に積層する基板がある場合は（ステップＳ１０４：ＹＥＳ）積層する基板が更に用意され（ステップＳ１０１）、当該基板が、既存の積層基板４０１に対向するように配置される（ステップＳ１０２）。そして、既存の積層基板４０１に対して、第３の基板が積層される（ステップＳ１０３）。それ以降、更に積層する基板が存在しなくなるまで、ステップＳ１０１からステップＳ１０３までが繰り返される。
一方、ステップＳ１０４において更に積層する基板が存在しなかった場合（ステップＳ１０４：ＮＯ）、積層基板４０１の領域毎に、積層基板４０１に形成された回路の良否が評価される（ステップＳ１０５）。なお、基板の積層数が予め判っている場合は、ステップＳ１０４における判断を省略して、ステップＳ１０１からステップＳ１０３を決まった回数繰り返した後に、ステップＳ１０５を実行してもよい。
ステップＳ１０５における評価は、第１基板１１０および第２基板１２０等の各々に形成された回路の個々の良否の他、積層基板４０１において接続されたことにより形成された回路の良否も評価してよい。これにより、積層基板４０１における不良個所が検出される。なお、ステップＳ１０５における検出結果においては、最終的に得られる積層ブロック４３０に対する要求仕様に応じて検査精度および記録精度を変化させてもよい。また、個々の基板の評価等、評価の一部または全部を省略してもよい。
次の段階においては、ステップＳ１０５における評価結果を参照して、積層基板４０１において積層ブロック４３０にする領域を決定する（ステップＳ１０６）。ここで、積層ブロック４３０にする領域は、不良個所が全く存在しない領域であってもよいし、予め定めた範囲で不良個所を含むものであってもよい。また、ここでは、積層ブロック４３０となる領域の広さに加えて、形成される積層ブロック４３０の形状、例えば縦横比を決定してもよい。更に、例えば、積層ブロック４３０から当初予定していたイメージセンサ積層基板４０１がとれない場合であっても、ラインセンサとしての積層ブロック４３０であればとることができる場合は、積層基板４０１の他の用途を進言するようにしてもよい。
次の段階においては、積層基板４０１に対して付加要素を形成する（ステップＳ１０７）。ステップＳ１０７において形成する付加要素とは、例えば、積層基板４０１の表面に付加される配線層、ヒートシンク等の電気的要素、カラーフィルタ、マイクロレンズアレイ等の光学的要素をいずれも含み得る。また、積層基板４０１が積層ブロック４３０になった場合に利用される他の回路チップ等を実装する段階を加えてもよい。
次の段階においては、積層基板４０１から積層ブロック４３０が形成される（ステップＳ１０８）。積層ブロック４３０は、ステップＳ１０６において決定された領域の周囲において、積層基板４０１を切断することにより形成されてもよい。積層基板４０１の切断は、すでに説明した通り、さまざまな方法を適用できる。
ステップＳ１０８において積層基板４０１を形成する第１基板１１０および第２基板１２０の各々で、積層ブロック４３０となる領域の周囲に配された画素および回路ブロックが切断されることになる。よって、ステップＳ１０６において積層ブロック４３０となる領域を決定する場合は、ステップＳ１０５において不良であることが検出された領域に隣接するように決定してもよい。これにより、ステップＳ１０８において積層ブロック４３０を形成する場合の切断により消尽される良質な画素または回路ブロックの数を抑制できる。
次の段階においては、ステップＳ１０８において積層基板４０１を切断することにより現れた形成された積層ブロック４３０の端面を処理する（ステップＳ１０９）。既に説明した通り、ステップＳ１０８においては、積層基板４０１における画素、回路ブッロク等が切断される。このため、積層ブロック４３０の切断端面には、回路、配線等の一部が露出している場合がある。よって、不慮の短絡等を防止する目的で、積層ブロック４３０の切断端面を、絶縁材料、伝導材料等により被覆する処理をしてもよい。
また、切断端面の不陸による亀裂等を防止する目的で、積層ブロック４３０の切断端面を、樹脂、はんだ、ガラス等により保護してもよい。ただし、ステップＳ１０９における積層ブロック４３０の切断端面の処理が不要な場合もある。そのような場合は、ステップＳ１０９を省略してもよい。
上記のような一連の手順は、複数の基板を位置合わせして積層する積層部と、積層部が形成した積層基板を切断する切断部とを含む製造装置により実行してもよい。また、複数の基板を位置合わせして積層する既存の基板積層装置と、積層された基板を切断できる既存の切断装置とをそれぞれ用いて実行してもよい。また、積層構造の撮像素子、例えば、裏面照射型イメージセンサの製造ラインに、積層部と切断部とを設けて、上記の手順を実行してもよい。なお、上記の製造手順は一例であり、これに限定されるものではない。
図１８は、単層基板４０２の模式図である。単層基板４０２は、基板の面方向に二次元的に配列された複数の撮像素子ユニット４５０を有する。撮像素子ユニット４５０のそれぞれは、画素セル領域４６１および読出回路領域４６２を有する。
撮像素子ユニット４５０の各々において、画素セル領域４６１は、単層基板４０２の面方向について二次元的に配列された複数の画素セル２１７を有する。画素セル２１７の各々は、受光素子を有して、入射光を光電変換する。
また、読出回路領域４６２は単層基板４０２の面方向について画素セル領域４６１の外側に、画素セル領域４６１を包囲して配される。読出回路領域４６２は、画素セル領域４６１から、入射光に対応した電気信号を読み出す。
更に、撮像素子ユニット４５０の各々における画素セル領域４６１および読出回路領域４６２の各々は、図中水平方向の中央で分割された一対の撮像素子ブロック４６０を形成する。画素セル領域４６１および読出回路領域４６２の各々は、電源およびクラウンド等への接続端子を個別に有し、一対の撮像素子ブロック４６０相互の間で互いに独立して動作する。
上記の単層基板４０２は、切り出し線４１０において撮像素子ユニット４５０単位で切り分けることにより、複数の撮像素子となる。更に、単層基板４０２は、撮像素子ブロック４６０の境界を含む領域を切り出した切片を、撮像素子ユニット４５０よりも小さな撮像素子として使用できる。
図１９は、単層基板４０２を切り分ける場合のダイシングパターンの一例を示す模式図である。図示のように、切り分ける前の単層基板４０２を検査して画素セル領域４６１および読出回路領域４６２のいずれか一方に不良が検出された撮像素子ブロック４６０は、単層基板４０２を切り分ける場合に、不良ブロック４４０としてパージされる。
しかしながら、ひとつの撮像素子ユニット４５０に含まれる撮像素子ブロック４６０のうちの一方が不良ブロック４４０であり、他方が正常であった場合は、正常な撮像素子ブロック４６０の側に撮像素子ブロック４６０の境界が含まれる切り出し線４１０において正常な撮像素子ブロック４６０を切り出すことにより、撮像素子ユニット４５０の半分を、大きさの異なる正常な撮像素子として使用できる。これにより、単層基板４０２の利用効率を向上できる。
図２０は、他の単層基板４０３の模式図である。単層基板４０３は、次に説明する部分を除くと、図１８および図１９に示した単層基板４０２と同じ構造を有する。よって、共通の要素には同じ参照番号を付して重複する説明を省く。
単層基板４０３は、撮像素子ユニット４５０の各々における画素セル領域４６１および読出回路領域４６２の各々が、図中水平方向および垂直方向の中央でそれぞれ分割されたて、撮像素子ユニット４５０の各々が、４つの撮像素子ブロック４６０に分割されている点で、単層基板４０２と異なる構造を有する。撮像素子ブロック４６０を形成する画素セル領域４６１および読出回路領域４６２の各々は、電源およびクラウンド等への接続端子を個別に有し、他の撮像素子ブロック４６０に対して独立して動作する。
上記の単層基板４０３は、切り出し線４１０において撮像素子ユニット４５０単位で切り分けることにより、複数の撮像素子となる。更に、単層基板４０２は、撮像素子ブロック４６０の境界を含む領域を切り出した切片を、撮像素子ユニット４５０よりも小さな撮像素子として使用できる。
図２１は、単層基板４０３を切り分ける場合のダイシングパターンの一例を示す模式図である。図示のように、切り分ける前の単層基板４０３を検査して画素セル領域４６１および読出回路領域４６２のいずれか一方に不良が検出された撮像素子ブロック４６０は、単層基板４０２を切り分ける場合に、不良ブロック４４０としてパージされる。
このように、モノリシック構造においても、電気的に互いに独立して動作する複数のブロックを設けることにより、ブロック単位でさまざまな大きさの撮像素子を切り出すことができる。また、１枚の基板から切り出す撮像素子の大きさを互いに異ならせることにより、不良ブロックをパージした場合の基板の利用効率を向上できる。
図２２は、積層ブロック４３０〜４３３を有する撮像素子１００を用いた撮像装置５００のブロック図である。撮像装置５００は、撮像素子１００、システム制御部５０１、駆動部５０２、測光部５０３、ワークメモリ５０４、記録部５０５、表示部５０６、および主電源５０７を備える。また、撮像装置５００は、撮影光学系としての撮影レンズ５２０を備える。撮影レンズ５２０は、撮像装置５００に対して着脱できる交換式レンズであっても構わない。
撮影レンズ５２０は、光軸ＯＡに沿って入射する被写体光束を撮像素子１００へ導く。撮影レンズ５２０は、複数の光学レンズ群から構成され、シーンからの被写体光束をその焦点面近傍に結像させる。なお、図中では瞳近傍に配置された仮想的な１枚のレンズで当該撮影レンズ５２０を代表して表している。
駆動部５０２は、システム制御部５０１からの指示に従って撮像素子１００のタイミング制御、領域制御等の電荷蓄積制御を実行する制御回路である。駆動部５０２は、撮像素子１００に対して電荷蓄積を実行させて画素信号を出力させる撮像素子制御部の機能を担うと言える。
撮像素子１００は、画素信号をシステム制御部５０１の画像処理部５１１へ引き渡す。画像処理部５１１は、ワークメモリ５０４をワークスペースとして種々の画像処理を施し、画像データを生成する。例えば、ＪＰＥＧファイル形式の画像データを生成する場合は、ベイヤー配列で得られた信号からカラー映像信号を生成した後に圧縮処理を実行する。生成された画像データは、記録部５０５に記録されるとともに、表示信号に変換されて予め設定された時間の間、表示部５０６に表示される。主電源５０７は、撮像装置５００の各部に電力を供給する。主電源５０７の電力供給先には、撮像素子１００も含まれる。
測光部５０３は、画像データを生成する一連の撮影シーケンスに先立ち、シーンの輝度分布を検出する。測光部５０３は、例えば１００万画素程度のＡＥセンサを含む。システム制御部５０１の演算部５１２は、測光部５０３の出力を受けてシーンの領域ごとの輝度を算出する。演算部５１２は、算出した輝度分布に従ってシャッタ速度、絞り値、ＩＳＯ感度を決定する。測光部５０３は撮像素子１００で兼用してもよい。なお、演算部５１２は、撮像装置５００を動作させるための各種演算も実行する。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１００、４２１、４２２、４２３、４２４、４２５ 撮像素子、１１０ 第１基板、１２０ 第２基板、１３０ 第３基板、２１０ 画素ブロック、２１１ 受光素子、２１２ リセットトランジスタ、２１３ 転送トランジスタ、２１４ 容量素子、２１５ 増幅トランジスタ、２１６ ＭＵＸ、２１７ 画素セル、２１８、２１９ 加算部、２２０ 回路ブロック、２２１ クロック源／電源、２２２ 垂直選択回路、２２３ 読み出し回路、２２５ ＡＤＣ、２２６ 出力回路、２２７ 水平選択回路、３１１、３１２、３１３、３１４、３２１、３２２、３２３、３２４、３３１ 接続パッド、３１５ 下地基板、３１６、３２８ 回路層、３１７ カラーフィルタ、３１８ マイクロレンズアレイ、３２５、３３５ ＴＳＶ、３２６、３３６ バンプ、３３０ 導体層、４０１ 積層基板、４０２、４０３ 単層基板、４１０ 切り出し線、４１１、４３０、４３１、４３２、４３３ 積層ブロック、４２０ 境界、４４０ 不良ブロック、４５０ 撮像素子ユニット、４６０ 撮像素子ブロック、４６１ 画素セル領域、４６２ 読出回路領域、５００ 撮像装置、５０１ システム制御部、５０２ 駆動部、５０３ 測光部、５０４ ワークメモリ、５０５ 記録部、５０６ 表示部、５０７ 主電源、５１１ 画像処理部、５１２ 演算部、５２０ 撮影レンズ

Claims (15)

  1. ２次元的に連続して配列された複数の画素を有する第１基板を用意することと、
    それぞれが電源および基準電位への接続端子を有し、互いに電気的に独立した複数の回路ブロックを有し、当該複数の回路ブロックの各々が、前記複数の画素から信号を読み出す回路の少なくとも一部を有する第２基板を用意することと、
    前記第１基板および前記第２基板を積層して、前記複数の回路ブロックと、それに重なる前記複数の画素とを電気的に結合することと、
    前記複数の回路ブロックの少なくともひとつの周囲の回路ブロックおよびそれに重なる画素を切断することにより、前記複数の回路ブロックの少なくともひとつに前記複数の画素が積層された積層体を形成することと
    を含む撮像素子の製造方法。
  2. 前記積層体を形成する際に、互いに異なる数の前記回路ブロックの周囲の回路ブロックおよびそれに重なる前記画素を切断することにより、前記回路ブロックの数が異なる複数の前記積層体を形成する請求項１に記載の撮像素子の製造方法。
  3. 前記積層体の切断面を覆って外部との電気的接続を遮断する絶縁層を形成することを更に含む請求項１または２に記載の撮像素子の製造方法。
  4. 前記積層体の切断面を覆うとともに前記基準電位に電気的に結合する導体層を形成することを更に含む請求項１または２に記載の撮像素子の製造方法。
  5. 前記複数の回路ブロックを制御する制御回路を有する第３基板を積層することを更に含む請求項１から４のいずれか一項に記載の撮像素子の製造方法。
  6. 前記第１基板と前記第２基板が積層された積層基板に対して、前記複数の画素および前記複数の回路ブロックの各々の良否を判定することを更に含み、
    前記積層体を形成する際に、不良と判定された前記画素及び前記回路ブロックを除外して、前記積層基板から前記積層体を形成する領域を決定する請求項１から５のいずれか一項に記載の撮像素子の製造方法。
  7. 前記第１基板と前記第２基板が積層された積層基板に対して、前記積層体を形成する位置を決定することと、
    前記積層基板の前記積層体を形成する位置に配線層、カラーフィルタ、およびマイクロレンズのうちの少なくともひとつの部材を形成することと
    を更に含み、
    前記少なくともひとつの部材が形成された前記積層基板から前記積層体を形成する請求項１から６のいずれか一項に記載の撮像素子の製造方法。
  8. 前記複数の画素および前記複数の回路ブロックの最外周は、切断された前記回路ブロックおよび前記画素により包囲される請求項１から７のいずれか一項に記載の撮像素子の製造方法。
  9. 前記切断される前記回路ブロックの幅は、前記回路ブロックを切断する工具の切り代よりも広い請求項１から８のいずれか一項に記載の撮像素子の製造方法。
  10. ２次元的に連続して配列された複数の画素を有する第１基板と、
    前記第１基板に積層され、それぞれの領域に対応して積層された前記複数の画素から信号を読み出す回路の少なくとも一部を含む複数の回路ブロックを有する第２基板と
    を備え、
    前記複数の回路ブロックは、それぞれが電源および基準電位への接続端子を有し、互いに電気的に独立し、
    前記複数の画素および前記複数の回路ブロックの最外周は、切断された回路ブロックおよび画素により包囲される、撮像素子。
  11. 前記複数の画素の一部の出力を加算する加算部を更に有する請求項１０に記載の撮像素子。
  12. 前記第１基板は、前記複数の回路ブロックに対応してそれぞれ積層される複数の画素ブロックを有し、
    前記複数の画素ブロックの各々がマトリックス状に配された前記複数の画素を有し、前記複数の画素の一辺の数Ｎが、Ｎ＝２〜９の少なくとも２つを含む最少公倍数の倍数である請求項１０または１１に記載の撮像素子。
  13. 前記複数の画素を駆動する駆動回路の少なくとも一部を有し、前記第１基板および前記第２基板に積層され、少なくとも前記第１基板に電気的に結合された第３基板を更に備える請求項１０から１２のいずれか一項に記載の撮像素子。
  14. 前記切断された前記回路ブロックの幅は、前記回路ブロックを切断する工具の切り代よりも広い請求項１０から１３のいずれか一項に記載の撮像素子。
  15. 請求項１０から１４のいずれか一項に記載の撮像素子を備える撮像装置。
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