JP2014003069A - 受光素子、その製造方法、および光学装置 - Google Patents

Abstract

【課題】 基板入射の受光素子において、基板側に配置したグランド電極をエピタキシャル層表面側へと、簡単な処理工程で延ばせる受光素子等を得る。
【解決手段】半半導体基板にエピタキシャル成長されたエピタキシャル積層体と、エピタキシャル積層体の表面に設けられたｐ側の画素電極１１と、ｎ側のグランド電極を構成するグランド導電層８とを備え、グランド導電層は、半導体基板／エピタキシャル積層体の端面に接して覆う端面接触部８ａと、エピタキシャル積層体の表面の端縁を覆う表面端子部８ｂと、からなることを特徴とする。
【選択図】 図１

Description

本発明は、受光素子、その製造方法、および光学装置に関し、より具体的には、読み出し回路等と接続するために配線されるグランド電極の配線構造を簡単にしてその製造工程を大幅に短縮できる受光素子、その製造方法、およびその受光素子を用いた光学装置に関するものである。

分光分析を行う検出装置などの光学装置では、受光素子の画素から受光時に生じる正孔または電子の電荷を読み出し回路（ＲＯＩＣ:Read-Out IC）で読み出して、受光情報を得る。受光素子は、受光の際に画素のｐｎ接合に逆バイアス電圧を印加するために、画素のエピタキシャル層表面に画素電極を、また基板側にグランド電極を、配置する。画素が二次元配列される場合、画素電極から受光で生じた電荷を、読み出し回路の読出し電極が読み出すのに、構造をコンパクトにする上で、受光素子の画素電極と読み出し回路の読み出し電極とは、接近して対向させることが望ましい。この結果、必然的に、受光素子は基板裏面側から光を入射させるエピタキシャル層ダウン実装となる。受光素子の画素電極と読み出し回路の読み出し電極とは、半田バンプなどを介在させて導電接続される。
画素電極と対をなすグランド電極は、当然、読み出し回路のグランド電極と導電接続される。この両方のグランド電極どうしも、接近して対向させて、間に半田バンプを介在させて導電接続することになる。このような形態の導電接続（実装）を実現するには、グランド電極は、基板側から画素が配列された領域を迂回して画素電極と同じ高さレベルの表面まで延在させなければならない。

非特許文献１には、近赤外ＩｎＧａＡｓ二次元イメージセンサにおいて、基板側のｎ型半導体層をメサエッチングによって露出させ、その露出したｎ型半導体層にグランド電極を配置して、配線によってエピタキシャル積層体の端面を伝わせて表面にまで延ばして、読み出し回路の読み出し電極に対向させる構造が開示されている（非特許文献１）。
また、ＩｎＧａＡｓ受光層を有するメサ型受光素子において、エピタキシャル層表面側を入射面として、画素電極を入射面側に配置し、グランド電極をＩｎＰ基板裏面に配置する構成が提案されている（特許文献１）。この場合、複数の一次元または二次元に配列された画素電極から受光情報を読み出すための読み出し回路は、平面的に見て、受光素子と重ならないように配置する必要があり、受光素子の配線の構造は複雑にならざるをえない。
近赤外域の波長域を受光対象にするために、タイプＩＩの多重量子井戸構造（ＩｎＧａＡｓ／ＧａＡｓＳｂ）を受光層とするメサ型のピン（pin）フォトダイオードにおいて、エピタキシャル層表面側を入射面とし、基板裏面にグランド電極を配置した構成が開示されている（非特許文献２）。このメサ型ピンフォトダイオードは単一の画素が設けられている。

特開２００１−１４４２７８号公報

Marshall J.Cohen, Michael J. Lange, Martin H. Ettenberg, Peter Dixon, and Gregory H.Olsen, "A Thin Film Indium Gallium Arsenide Focal Plane Array for Visibleand Near Infrared Hyperspectral Imaging", 1999, IEEE, pp.744-745 "Low-NoiseAbalanche Photodiodes for Midwave Infrared (2 to 5μm)Applications", Princeton Lightwave Inc. Final Report, 14 August, 2005

上記のグランド電極の配線を、基板側からエピタキシャル層表面側まで積層体の端面を伝わせる構造（非特許文献１）では、構造が複雑であり、処理工程が多いため製造コストがかさみ、かつ品質に問題を生じやすい。
たとえば、図１０は、従来のプレーナ型受光素子１１０および光学装置１５０を示す図である。画素電極１１１は、エピタキシャル積層体の表面に配列されていて、グランド電極１１２は、ｎ型半導体層１０２に、画素に共通に配置されている。グランド電極１１２からエピタキシャル積層体の表面までは、絶縁膜である保護膜１３７に乗って電極配線１０８によって延ばされている。その電極配線１０８は、エピタキシャル積層体の表面における先端部において半田バンプ１４３により、図示しない読み出し回路１４０の接地電極に導電接続される。エピタキシャル積層体の端部における、保護膜１３７の形態、グランド電極１１２，１０８、およびこれらを収納するスペースの構造は、相当、複雑である。
また、図１１は、従来のメサ型受光素子１１０および光学装置１５０を示す図である。エピタキシャル積層体の端部における、保護膜１３７、グランド電極１１２、その電極配線１０８、これらを収納するスペースの構造は、プレーナ型受光素子１１０とほとんど同じで、複雑である。
とくに、図１０に示すプレーナ型受光素子１１０において、メサエッチを滑らかなテーパ形状とし、ｎ型層上で精度を維持してストップエッチさせるは技術的にそう容易ではない。ｎ側のグランド電極から読み出し回路のグランド電極への接続が不安定になると、画像の乱れなどが発生するおそれがある。
また、エピタキシャル層表面側からの入射の場合（特許文献１、非特許文献２）、画素が二次元配列された場合に、上述の配線の点で対応できない。

本発明は、基板裏面側を入射面としてエピタキシャル層ダウン実装とする受光素子において、基板側に配置したグランド電極を、読み出し回路等に接続するために、エピタキシャル層表面側へと、簡単な処理工程で延ばすことができる、受光素子および光学装置を提供することを目的とする。

本発明の受光素子は、半導体基板の裏面側に入射面が設けられ、ｐｎ接合を有する受光素子である。この受光素子は、半導体基板の表面側にエピタキシャル成長された、ｐｎ接合が含まれる受光層、およびキャップ層、を備えるエピタキシャル積層体と、エピタキシャル積層体の表面に設けられた第２導電側の画素電極と、画素電極と対をなす第１導電側のグランド電極を構成するグランド導電層とを備え、グランド導電層は、半導体基板およびエピタキシャル積層体の端面に接して覆う端面接触部と、該端面接触部と導電接続された前記エピタキシャル積層体の表面の端縁を覆う表面端子部と、からなることを特徴とする。

これによって、グランド電極を形成するためにメサエッチングが不要になる。グランド電極を形成するためのメサエッチングでは、フォトリソグラフィ（レジストパターン形成）→エッチング→レジストパターン剥離、の処理を行う。このとき、基板側からエピタキシャル層表面側に向けて滑らかな順テーパを付けながらグランド電極がオーミック接触する位置までエッチングする必要がある。このエッチングは容易ではなく、歩留まり低下の大きな要因になっている。本発明では、この歩留まり低下の原因となるメサエッチングが完全に不要となる。
さらに、基板側のグランド電極がオーミック接触する場所から、エピタキシャル層表面側まで、配線電極を形成するための配線電極パターン形成のための、フォトリソグラフィ−レジストパターン形成、蒸着工程、レジスト除去などの工程が不要になる。
さらに、グランド電極は、配線電極も含めて、上記のグランド導電層で代用するので、グランド電極パターン形成のための、フォトリソグラフィ−レジストパターン形成、蒸着工程、レジスト除去などの工程も不要になる。
この結果、製造工程が大きく短縮され、グランド電極形成に起因する歩留まり低下を防止することができる。
なお、グランド導電層は、チップ（受光素子）が矩形としてその１辺の端縁部だけでもよいし、２辺〜４辺（四周）のいずれかの端縁部に配置することができる。とくに、辺と辺とが交差する角部（コーナー）は、露出度が大きいため、金属蒸着による端面接触部が、半導体基板もしくはエピタキシャル積層体の各層と、導電接続をとりやすい。
また、グランド電極などの「グランド」の語は、必ずしも接地を意味しない。画素電極と協働して、ｐｎ接合に逆バイアス電圧を印加するために、その画素電極が位置する導電旗の領域と反対導電型の領域に位置して、画素電極より高い電位もしくは低い電位の電極であればよい。もちろん接地電位となる場合があってもよい。

半導体基板に接して表面側に第１導電型のグランド引き出し層を備え、該グランド引き出し層はエピタキシャル積層体に含まれ、端面接触部はそのグランド引き出し層の端面を含めて該エピタキシャル積層体の端面に接することができる。
これによって、半導体基板を、たとえば所定の波長域の吸収を避けるために半絶縁性等にした場合、第１導電型のグランド引き出し層を配置して、そのグランド引き出し層にグランド導電層の端面接触部を接触させることができる。これによって、グランド電極が構成され、画素電極と協働してｐｎ接合に逆バイアス電圧を印加することができる。

端面接触部が接する、半導体基板およびエピタキシャル積層体の端面に、導電接続促進化処理がなされているのがよい。
これによって、端面接触部と上記端面との低抵抗の接触もしくはオーミック接触を形成するのが容易になる。
ここで導電接続促進化処理は、上記端面接触部が、半導体基板およびエピタキシャル積層体の端面に導電接続されるのを促進する処理であれば何でもよい。すなわち、以下に示す（選択エッチング処理、異方性エッチング処理、導電化処理または導電率向上処理等）に限定されず、上記導電接続の促進を実現する処理である限りその他の処理であってもよい。

導電接続促進化処理が、半導体基板およびエピタキシャル積層体の端面に施した選択エッチングであり、該エピタキシャル積層体の端面に層に応じた凹凸が形成され、端面接触部はその凹凸に合わせて入り込んで、端面に接しているようにできる。
これによって、凹凸の形状によって、たとえばグランド引き出し層の端部での露出面積が増大し、グランド導電層の端面接触部との導電接続が容易となる。

導電接続促進化処理が、半導体基板およびエピタキシャル積層体の端面に施した異方性エッチングであり、エピタキシャル積層体の端面に層に応じた凹凸が形成され、さらに各端面が層に応じた角度の傾斜面となっていて、端面接触部はその凹凸に入り込んでその傾斜面に合わせて端面に接しているようにできる。
これによって、グランド導電層の端面接触部は、凹凸と傾斜端面とに合わせながら端面に忠実に沿って導電接続を実現しやすくなる。

導電接続促進化処理が、半導体基板およびエピタキシャル積層体の端面に施した導電化処理または導電率向上処理であってもよい。
これによって、グランド導電層と端面との低抵抗の導電接続が実現しやすくなる。ここで、導電化処理または導電率向上処理は、（１）エピタキシャル積層体の各端面部の結晶性を劣化させ、所定の厚み（端面からの深さ）、導電性を持たせること、（２）スパッタリングやイオン注入によって所定の厚み導電率を高めることなどが該当する。

半導体基板およびエピタキシャル積層体の端面に接する端面接触部、および端面接触部と表面端子部との接続部を、はんだ被覆層が覆っていてもよい。
これによって、金属蒸着などによるグランド導電層の形成後に、はんだ浴にディップするなどして導電接続を完全なものにすることができる。

グランド導電層において、表面端子部は、画素電極と同じ材料であって、端面接触部と異なる材料で、形成されることができる。
これによって、表面端子部を画素電極と同じ金属材料で形成しておき、後から、金属蒸着によってチップ端面に端面接触部を形成することができる。

受光素子を、選択拡散により画素が形成されたプレーナ型、および、トレンチで画素が囲まれたメサ型、のいずれかとすることができる。
本発明のグランド導電層によるグランド電極の代替は、プレーナ型とメサ型とを問わず、両方とも、製造工程の短縮をもたらし、かつグランド電極形成に起因する歩留まり低下を防ぐことができる。

受光素子を、単一画素の、または、一次元もしくは二次元に複数の画素が配列された、受光素子とすることができる。
上記のいずれの受光素子に対しても、本発明は、製造工程の短縮をもたらし、かつグランド電極形成に起因する歩留まり低下を防ぐことができる。

半導体基板をＩｎＰ基板とし、受光層をタイプＩＩの（ＩｎＧａＡｓ／ＧａＡｓＳｂ）多重量子井戸構造から構成されるようにできる。
これによって、波長３μｍ以下の範囲に受光感度をもつ受光素子を得ることができる。

本発明の光学装置は、上記の受光素子を用いたことを特徴とする。
これによって、経済性に優れた光学装置を得ることができる。

本発明の受光素子の製造方法は、半導体ウエハに配列して形成されるチップを構成する受光素子に画素を形成し、その後、画素の電極である画素電極を形成する工程と、半導体ウエハからチップへと個片化する工程と、個片化されたチップの端面に、画素電極と対をなすグランド電極の部分を構成するグランド導電層の端面接触部を金属蒸着で形成する工程と、を備えることを特徴とする。
この方法によって、大幅な製造工程の短縮をはかり、グランド電極形成にともなう歩留まり低下を防ぎながら、掲載性に優れた、プレーナ型またはメサ型の受光素子を提供することが可能になる。

本発明により、基板裏面側を入射面としてエピタキシャル層ダウン実装とする受光素子において、基板側に配置したグランド電極を、読み出し回路等に接続するために、エピタキシャル層表面側へと、簡単な処理工程で延ばすことができる、受光素子等を得ることができる。

本発明の実施の形態１における受光素子および光学装置を示す図である。 図１の受光素子の製造において金属蒸着処理を示す図である。 本実施の形態の受光素子および従来の受光素子の製造のフローチャートである。 本発明の実施の形態２における受光素子および光学装置を示す図である。 本発明の実施の形態３における受光素子および光学装置を示す図である。 図５の受光素子の製造における選択エッチング処理を示し、（ａ）はチップを腐食液に浸漬する操作、（ｂ）チップの腐食液に対する姿勢、を示す図である。 本発明の実施の形態３の変形例１における受光素子および光学装置を示す図である。 本発明の実施の形態３の変形例２における受光素子および光学装置を示す図である。 本発明の実施の形態４における受光素子を示す図である。 従来のプレーナ型受光素子および光学装置を示す図である。 従来のメサ型受光素子および光学装置を示す図である。

（実施の形態１）
図１は、本発明の実施の形態１における受光素子１０および光学装置５０を示す図である。受光素子１０は、選択拡散により画素を形成したプレーナ型であり、バンプ４３によって読み出し回路４０の電極（図示せず）と導電接続されている。受光素子１０は、つぎのＩｎＰ系半導体のエピタキシャル積層構造を有する。
（ＩｎＰ基板１／ｎ型ＩＩＩ−Ｖ族半導体層２／受光層３／拡散濃度分布調整層４／ＩｎＰキャップ層５）
ＩｎＰ基板１は、硫黄（Ｓ）がドープされてｎ導電型としてもよいし、近赤外域の光の透明性を重視して、鉄（Ｆｅ）ドープの半絶縁性としてもよい。また、ｎ型ＩＩＩ−Ｖ族半導体層２はグランド引き出し層であり、ＩｎＰなどを用いるのがよい。以後の説明では、ｎ型ＩｎＰグランド引き出し層２として説明する。
上記のうち、受光層３は対象波長に応じて単層、または多重量子井戸構造（ＭＱＷ:Multi-Quamtum Well）を用いることができる。とくに近赤外〜赤外域の波長０．９μｍ〜３μｍ光を受光対象にする場合には、タイプＩＩ（ＩｎＧａＡｓ／ＧａＡｓＳｂ）の多重量子井戸構造の受光層３とするのがよい。拡散濃度分布調整層４は、受光層３が単層または多重量子井戸構造に関係なく、有ってもよいし、無くてもよい。利点としては、受光層３がタイプＩＩ（ＩｎＧａＡｓ／ＧａＡｓＳｂ）の多重量子井戸構造の場合、ＩｎＧａＡｓ拡散濃度分布調整層がＩｎＰキャップ層５の側に位置すると、過剰に高濃度の不純物が多重量子井戸構造３内に導入されるのを、安定して防止することができる。この結果、良好な結晶性の多重量子井戸構造を、比較的容易に、実現することができる。
ＩｎＰキャップ層５に形成された選択拡散マスクパターン３６の開口部から選択拡散された亜鉛（Ｚｎ）によって、ｐ型領域６が受光層３内に少し入るように形成され、先端部にｐｎ接合またはｐｉ接合１５を形成する。画素電極１１は、ＩｎＰキャップ層５の表面におけるｐ型領域６の表面にｐ側電極として配置される。ＩｎＰキャップ層５の表面は、ｐ側電極の回りおよび選択拡散マスクパターン３６を覆うように保護膜３７で被覆されている。保護膜３７は、従来の受光素子（図１０、図１１参照）と異なり、端縁部には配置されない。

ｐｎ接合１５は、受光層が、タイプＩＩ（ＩｎＧａＡｓ／ＧａＡｓＳｂ）の多重量子井戸構造の場合も単層の場合も、次のように、広く解釈されるべきである。受光層内において、受光層３内のｐｎ接合１５より基板側の領域（受光層の大部分を占める）における不純物濃度が、真性半導体とみなせるほど低い不純物領域（ｉ領域）であってもよい。すなわち上記のｐｎ接合は、ｐｉ接合またはｎｉ接合などであってもよく、さらに、これらｐｉ接合またはｎｉ接合におけるｐ型不純物濃度またはｎ型不純物濃度が非常に低い場合も含むものである。このことは、選択拡散によって上記のｐｎ接合が形成される場合だけでなく、このあとの実施の形態で説明するドーピングによってｐｎ接合を形成する場合にも当てはまることである。

亜鉛を選択拡散することで形成されたｐ型領域６の表面には、画素電極１１がオーミック接触するので、ｐ型キャリア濃度は、（１Ｅ１８ｃｍ^−３〜２Ｅ１８ｃｍ^−３）程度以上と高くなければならない。また、受光層３にタイプＩＩ（ＩｎＧａＡｓ／ＧａＡｓＳｂ）の多重量子井戸構造を用いた場合、良好な結晶性を得るために、多重量子井戸構造３内のｐ型キャリア濃度は５Ｅ１６ｃｍ^−３以下とするのがよい。このためＩｎＧａＡｓ拡散濃度分布調整層４を用いた場合、ＩｎＧａＡｓ拡散濃度分布調整層４内には、不純物濃度に関して、ＩｎＰキャップ層側の（１Ｅ１８ｃｍ^−３〜２Ｅ１８ｃｍ^−３）程度以上の高濃度領域、多重量子井戸構造３側の５Ｅ１６ｃｍ^−３以下低濃度領域、およびその中間で急峻に濃度が変化する領域、の３領域が形成される。低濃度領域によって、電気抵抗が高くなり応答性が劣化する場合があるが、バンドギャップエネルギがＩｎＰよりも小さいＩｎＧａＡｓを用いることで、電気抵抗の増大を抑制することができる。

＜本実施の形態の特徴＞
画素に共通にグランド電極としてｎ側電極を配置する必要がある。上記したように、グランド電極の形成において、従来は図１０または図１１に示すように、チップ１１０の端部にメサエッチングにより、グランド電極１１２および電極配線１０８のためのスペースを作る必要がある。このようなグランド電極は構造が複雑であり、その作製プロセスは、多くの工数を要し、しかも歩留まりを十分高くすることが難しい。
図１に示す本願発明の受光素子１０では、グランド電極を、受光素子（チップ）１０の端縁部に位置するグランド導電層８で構成する。グランド導電層８は、ＩｎＰキャップ層５の表面に位置する表面端子部８ｂと、チップ端面Ｋに蒸着された端面接触部８ａとで形成され、両者は導電接続されている。端面Ｋの用語は、文字通りの端面だけでなく、端面から少し中に入った領域に対しても用いる。従って端面Ｋによって、端面を含む端面層を表す場合がある。また、ほとんど単一の平面からなる端面だけでなく、凹凸の付いた端面の全体を示す場合にも端面Ｋを用いる。
表面端子部８ｂは、画素電極であるｐ側電極１１と同じ形成機会に、同じ材料で形成することができる。この表面端子部８ｂを形成するときは、原料素材である半導体ウエハ上で、複数のチップ（受光素子）を並べて形成するが、表面端子部８ｂは隣のチップにおける表面端子部８ｂと連続するように形成する。このため、隣の受光素子とは線対称もしくは鏡面対称の表面端子部８ｂの配置とするのがよい。このあと、チップを個片化するときダイシングによって、表面端子部８ｂの端面と、半導体層で形成されるチップ端面Ｋとは、同じ端面を構成する。端面Ｋに、金属蒸着することで、グランド導電層８の端面接触部８ａが形成され、しかも表面端子部８ｂと自然に導電接続される。なお、端面接触部８ａおよび表面端子部８ｂを含めて、グランド導電層８は、チップが矩形として、１つの辺の端面にのみ配置してもよいし、２つ以上、たとえば３辺もしくは４辺（四周）の端面部に配置してもよい。上述のように、とくに、辺と辺とが交差する角部（コーナー）は、露出度が大きいため、金属蒸着による端面接触部が、半導体基板もしくはエピタキシャル積層体の各層と、導電接続をとりやすい。
ＩｎＰ基板１が硫黄ドープのｎ導電型でも、近赤外域の光の透明性を重視した、鉄ドープの半絶縁性でも、ｐｎ接合もしくはｐｉ接合１５には逆バイアス電圧を印加しなければならない。鉄ドープ半絶縁性のＩｎＰ基板１の場合、グランド導電層８の端面接触部８ａは、シリコン（Ｓｉ）ドープｎ型グランド引き出し層２と低電気抵抗の接触もしくはオーミック接触を実現しなければならない。このあと説明するように、本実施の形態では、ダイシングしたままの端面Ｋに金属蒸着することで、上記のオーミック接触を実現する。
金属蒸着は、ダイシングなどの個片化のあと金属蒸着することで、ダイシングによる凹凸があるため、金属蒸着膜の端面接触部８ａは、ｎ型ＩｎＰグランド引き出し層２等に密着性よく蒸着し、低電気抵抗の接触を実現することができる。しかし、ダイシングの後、金属蒸着の前に、リン酸等の適当な腐食液を用いて数十〜数百ｎｍ程度プリエッチをしてもよい。これによって端面においてダイシングによって半導体の結晶が乱されて導電性が向上している層を利用することができる。
本実施の形態によれば、図１に示すように、グランド電極を、非常に簡単な構造のグランド導電層８によって実現することができ、大幅な工程短縮と歩留まりの向上を得ることができる。これについては、このあと詳細に説明する。

図２は、端面接触部８ａが、ｎ型ＩｎＰ基板１に対し、または半絶縁性ＩｎＰ基板の場合はｎ型グランド引き出し層２に対し、金属蒸着する方法を説明するための図である。金属蒸着によって、低電気抵抗の接触を、能率良く形成することができる。受光素子（チップ）１０はすでに個片化されており、これら個片化された数十枚のチップを重ねて、端面Ｋが固定治具６２から少し露出されるようにして装着する。固定治具６２は、蒸着炉６０の上部に、端面Ｋを下に向けて固定される。端面Ｋに下方から対面する位置には、蒸着るつぼ６１が配置されており、図示しない抵抗加熱装置などにより加熱される。蒸着金属６３は、たとえばＡｕＧｅＮｉの金属層が形成されるように、必要な数の蒸着るつぼ６１を準備しておいて、適宜、取り換えながら蒸着を行う。当然ながら、ｎ型グランド引き出し層２のｎ型キャリア濃度は高く、たとえば、（１Ｅ１８ｃｍ^−３〜５Ｅ１８ｃｍ^−３）以上となるようにドープしておく。このあと、常用されている温度に加熱して低電気抵抗化をはかる。これによって、グランド導電層８の端面接触部８ａと、ｎ型グランド引き出し層２との低電気抵抗の接触を実現することができる。
ｎ型ＩｎＰ基板の場合、グランド導電層８の端面接触部８ａと、ｎ型ＩｎＰ基板１との低電気抵抗の接触は、ｎ型ＩｎＰ基板１の厚みが厚いので、容易に実現することができる。

図３は、本実施の形態における図１に示す受光素子１０と、図１０に示す同じプレーナ型の従来の受光素子１１０の製造のフローチャートの比較を示す。両者は、画素形成の段階までは同じである。そのあと、従来の受光素子１１０では、フォトリソグラフィおよびメサエッチングによって、グランド引き出しのために端縁部のｎ型半導体層１０２を露出させる。その後、両者共通に、本受光素子１０の画素電極（ｐ側電極）１１、および従来の受光素子１１０の画素電極（ｐ側電極）１１１を形成する。このあと、従来の受光素子１１０では、上記メサエッチングによって形成されたスペース（端部トレンチ）に、グランド電極（ｎ側電極）１１２、さらに電極配線１０８を形成する。このあと両者共通に、裏面加工し、さらにチップに個片化する。個片化はダイシングなどによって行う。本実施の形態の受光素子１０では、このあとグランド導電層８の端面接触部８ａを蒸着する。本実施の形態の受光素子１０は、これでグランド電極およびその関係部分は完成される。導電接続促進化処理（前処理）およびはんだ被覆処理（後処理）については、このあとの実施の形態において説明する。

図１と図１０とを比較して分かるように、グランド電極を構成するグランド導電層８と比べて、保護膜１３７の端縁部／グランド電極１１２／電極配線１０８、の積層体、およびその積層体が収納されるスペース、は非常に構造が複雑である。これを反映して、図３に示す比較フローチャートも従来の受光素子１１０の処理工程に多くの複雑な処理が詰め込まれている。これら詰め込まれた複雑な処理は、製造歩留まりの低下をもたらす不安定要因を含んでいる。本実施の形態における、受光素子１０は、このような詰め込まれた複雑な処理がないので、従来に比べて大幅な工程短縮を果たし、かつ高い製造歩留まりを得ることができる。

（実施の形態２）
図４は、本発明の実施の形態２における受光素子１０および光学装置５０を示す図である。受光素子１０は、メサエッチングのトレンチによって画素間が分離されたメサ型の受光素子１０である。この受光素子１０は、つぎのＩｎＰ系半導体のエピタキシャル積層構造を有する。
（ＩｎＰ基板１／ｎ型ＩＩＩ−Ｖ族半導体層のグランド引き出し層２／タイプＩＩ（ＩｎＧａＡｓ／ＧａＡｓＳｂ）多重量子井戸構造の受光層３／ｐ型ＩｎＧａＡｓバッファ層７／ｐ型ＩｎＰキャップ層５）
受光層３にタイプＩＩ（ＩｎＧａＡｓ／ＧａＡｓＳｂ）多重量子井戸構造を用いて、受光対象を近赤外域〜赤外域とするので、ＩｎＰ基板１は、この波長域の透明度が高い鉄（Ｆｅ）ドープの半絶縁性とするのがよい。このため、ｎ型ＩＩＩ−Ｖ族半導体のグランド引き出し層２は、画素電極より高い電位を印加するためのグランド引き出し層となる。上述のようにグランド引き出し層２にはＩｎＰなどを用いるのがよい。以後の説明では、ｎ型ＩｎＰのグランド引き出し層２として説明する。不純物は、ＩｎＰ基板１上にエピタキシャル成長する間にドーピングによって導入する。ｐｎ接合もしくはｐｉ接合１５はドーピングによって受光層３内のｐ型のＩｎＧａＡｓバッファ層７に近い位置に形成される。
ｐ型のＩｎＧａＡｓバッファ層７は無くてもよいが、ドーピングによって不純物を導入した場合にも、実施の形態１で説明したタイプＩＩ多重量子井戸構造の結晶性確保の役割を、果たすことができる。すなわちｐ型ＩｎＰキャップ層５には画素電極１１がオーミック接触するので、ｐ型キャリア濃度は（１Ｅ１８ｃｍ^−３〜２Ｅ１８ｃｍ^−３）程度以上の高濃度とする。またタイプＩＩ（ＩｎＧａＡｓ／ＧａＡｓＳｂ）多重量子井戸構造の受光層３は、不純物濃度を、５Ｅ１６ｃｍ^−３以下に低く抑えることで良好な結晶性を得ることができる。このためｐ型のＩｎＧａＡｓバッファ層７を設ける場合、ｐ型のＩｎＧａＡｓバッファ層７内の多重量子井戸構造の受光層３に接する領域は、ｐ型キャリア濃度を５Ｅ１６ｃｍ^−３以下に低くすることで多重量子井戸構造の結晶性が劣化するリスクをなくすことができる。ｐ型キャリア濃度を低くする範囲は、電気抵抗の増大を防ぐためにできるだけ小さい範囲に限定するのがよい。ｐ型のＩｎＧａＡｓバッファ層７内のｐ型ＩｎＰキャップ層５側の領域では、（１Ｅ１８ｃｍ^−３〜２Ｅ１８ｃｍ^−３）程度以上の高濃度とするのがよい。小さく限定しながらも、低濃度領域によって電気抵抗が高くなり応答性が劣化する場合があるが、バンドギャップエネルギがＩｎＰよりも小さいＩｎＧａＡｓを用いることで、電気抵抗の増大を抑制することができる。

メサ型の受光素子の特徴はつぎのとおりである。
（１）画素を小型化して短ピッチ配列しやすい。すなわち高密度の画素配列を実行しやすい。選択拡散では、横方向への拡散があり、画素の分離を確実にするのに、短ピッチの配列に制約を受ける。
（２）大量生産に適している。
（３）短所としては、メサエッチングの方式によっては損傷を生じて暗電流が増大する場合がある。

本実施の形態におけるグランド電極を構成するグランド導電層８は、実施の形態１のグランド導電層８と同じである。図２に示す金属蒸着は、そのまま本実施の形態に当てはまる。また図３に示す製造のフローチャートは、従来例を図１１のメサ型の受光素子１１０にして、本発明例を図４の受光素子にすれば、画素形成の内容を、選択拡散から（ドーピング＋メサエッチングによるトレンチ形成）に変更すれば、そのまま当てはまる。
図４の受光素子１０のグランド導電層８と比べて、図１１の保護膜１３７の端縁部／グランド電極１１２／電極配線１０８、の積層体、およびその積層体が収納されるスペース、は構造が複雑である。これを反映して、従来の受光素子１１０のグランド電極形成工程には多くの複雑な処理が詰め込まれている。これら詰め込まれた複雑な処理は、製造歩留まりの低下をもたらす不安定要因を含んでいる。本実施の形態における受光素子１０は、詰め込まれた複雑な処理がないので、従来に比べて大幅な工程短縮を果たし、かつ高い製造歩留まりを得ることができる。

（実施の形態３）
図５は、本発明の実施の形態３における受光素子１０および光学装置５０を示す図である。受光素子１０は、一つの部分を除いて、図１に示す受光素子１０と同じである。
＜本実施の形態の受光素子の特徴＞
図５に示すように、受光素子１０の端面Ｋには凹凸が現れている。凹凸の形状は、とくにｎ型ＩｎＰのグランド引き出し層２の直上の受光層３が大きく凹むようにするのがよい。これによって、金属蒸着する際、グランド導電層８の端面接触部８ａを構成する金属蒸着膜は、凹凸の凹部に深く忠実に入り込んで露出した面に密着する。とくにｎ型ＩｎＰのグランド引き出し層２の直上の受光層３を大きく凹ませた場合、ｎ型ＩｎＰのグランド引き出し層２の端面および広く露出した端縁部表面に密着することができる。この結果、グランド導電層８の端面接触部８ａを受光素子１０の端面Ｋに低抵抗で確実に接触させることができる。

上記の受光素子１０の端面Ｋの凹凸は、図６に示すように、選択エッチングによって実現することができる。受光層３が、ＩｎＧａＡｓ単層、またはタイプＩＩ（ＩｎＧａＡｓ／ＧａＡｓＳｂ）多重量子井戸構造の場合、ｎ型ＩｎＰのグランド引き出し層２の直上の受光層３の端面を大きく凹ませるには、Ｈ_３ＰＯ_４系、Ｈ_２ＳＯ_４系、酒石酸系、クエン酸系などを選択エッチングの腐食液に用いるのがよい。図６において、耐食性固定治具６３には数十枚以上のチップ１０が固定されている。各チップは図６（ｂ）に示す姿勢で、腐食液槽６６に溜められた、上述のＨ_３ＰＯ_４系などの腐食液に浸漬されることで、ｎ型ＩｎＰのグランド引き出し層２の直上の受光層３を大きく凹ませることができる。このため、図２に示す金属蒸着工程において、ｎ型ＩｎＰのグランド引き出し層２の端面および広く露出した端縁部表面に、金属蒸着膜を確実に密着させることができる。この結果、低電気抵抗の接触を実現することができる。

選択エッチングは、チップの１辺の端面Ｋに施してもよいし、２辺の端面Ｋでも、４辺（四周）の端面Ｋに施してもよい。また、上記の選択エッチングは、プレーナ型受光素子だけでなく、メサ型受光素子に対しても、同じように有効である。
本実施の形態における、選択エッチングは、図３のフローチャートにける、チップ化したあとの導電接続促進化処理（前処理）の一例である。

（実施の形態３の変形例１：前処理の変形例１）
図７は、本発明の実施の形態３の変形例１における受光素子１０および光学装置５０を示す図である。図６の受光素子１０との相違は、端面Ｋの形態のみであり、その他の箇所では共通する。この変形例１では、ダイシング等による個片化の後、金属蒸着の前に、端面ＫにＩｎＰの異方性エッチングを行う。異方性エッチングの腐食液は、ＨＣｌ系、（ＨＢｒ＋ＣＨ_３ＣＯＯＨ）系などを用いるのがよい。この腐食液でエッチングすることで、受光層３がタイプＩＩ（ＩｎＧａＡｓ／ＧａＡｓＳｂ）の多重量子井戸構造で形成される場合、当該多重量子井戸構造はエッチングされず、ＩｎＰ基板１、ｎ型ＩｎＰのグランド引き出し層２およびＩｎＰキャップ層５の端面を深く、かつ傾斜面へとエッチングする。この結果、ｎ型ＩｎＰのグランド引き出し層２とグランド導電層８の端面接触部８ａとの接触面積を増加させて低電気抵抗の接触が可能になる。また、ＩｎＰ基板１を硫黄ドープｎ型ＩｎＰ基板とした場合、そのｎ型のＩｎＰ基板１とのオーミック接触が容易になる。
この変形例１における導電化処理も、プレーナ型だけでなく、メサ型にも有効である。

（実施の形態３の変形例２：前処理の変形例２）
図８は、本発明の実施の形態３の変形例２における受光素子１０および光学装置５０を示す図である。図５の受光素子１０との相違は、端面Ｋの形態のみであり、その他の箇所では共通する。この変形例２では、ダイシング等による個片化の後、金属蒸着の前に、端面Ｋに対して、所定の深さに導電化処理が施されている。この結果、この変形例２の受光素子１０の端面Ｋの所定深さは導電部Ｓとされている。この導電部Ｓに対して金属蒸着がなされるので、ｎ型ＩｎＰのグランド引き出し層２と、グランド導電層８の端面接触部８ａとのオーミック接触は、金属材料の種類をとくに特定しなくても、自然に実現することができる。

導電化処理は、端面Ｋの結晶性を阻害するように、サンドブラスト処理、ＨＢｒ等の酸やアルカリによる処理などをするのがよい。また、イオン注入処理、スパッタリング処理などの導電性を直接高める処理をすることもできる。
変形例２における導電化処理も、プレーナ型だけでなく、メサ型にも有効である。

本実施の形態では、画素におけるｐ型領域６は選択拡散で形成されるので、ＩｎＰキャップ層５の導電部Ｓにグランド導電層８の端面接触部８ａが接触しても問題ない。また、図４に示すメサ型の場合には、トレンチがチップのＩｎＰキャップ層の端面Ｋを、画素から分離するので、ＩｎＰキャップ層５の導電部Ｓにグランド導電層８の端面接触部８ａが接触しても問題が起きることはない（図４参照）。

（実施の形態４）
図９は、本発明の実施の形態４における受光素子１０を示す図である。本実施の形態では、実施の形態１〜３（変形例１、２も含む）の受光素子１０に対して、その端面Ｋを含む端縁領域に、はんだ被覆処理（後処理）がなされている点が特徴である。このため本実施の形態の受光素子１０の端縁領域には、はんだ被覆層１２が形成されている。はんだ被覆層１２は、端縁領域を広く覆っており、導電化接続促進処理（前処理）、および金属蒸着に多少の不完全さがあっても、その不完全さを解消して、グランド導電層８の端面接触部８ａとｎ型ＩｎＰ引き出し層２との低電気抵抗の接触を、確実に完成させることができる。また、グランド層８の端面接触部８ａと、表面端子部８ｂとの導電接続も確実にすることができる。

はんだ被覆処理（後処理）では、金属蒸着がなされたチップを、図６に示す姿勢で、図示しないはんだ浴に、はんだ被覆層１２を形成する範囲だけ、浸漬して引き上げる。これによって、グランド電極に代わるグランド導電層８を確実に形成することが可能になる。
はんだ被覆層１２は、チップの１辺〜４辺（四周）の任意の辺に形成することができる。このはんだ被覆層１２も、プレーナ型だけでなく、メサ型にも有効である。
本実施の形態における、はんだ被覆処理（後処理）は、図３のフローチャートにける、チップ化−金属蒸着したあとの後処理に該当する。

上記において、本発明の実施の形態および実施例について説明を行ったが、上記に開示された本発明の実施の形態および実施例は、あくまで例示であって、本発明の範囲はこれら発明の実施の形態に限定されない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものである。

本発明によれば、基板裏面側を入射面とする受光素子において、基板側に配置したグランド電極を、読み出し回路等に接続するために、エピタキシャル層表面側へと、簡単な処理工程で延ばすことができ、大幅な工程短縮、歩留まり向上を得ることができる。

１ ＩｎＰ基板、２ ｎ型グランド引き出し層、３ 受光層、４ ＩｎＧａＡｓ拡散濃度分布調整層、５ ＩｎＰキャップ層、６ ｐ型領域、７ ＩｎＧａＡｓバッファ層、８ グランド導電層、８ａ 端面接触部、８ｂ 表面端子部、１０ 受光素子、１１ 画素電極（ｐ側電極）、１２ はんだ被覆層、１５ ｐｎ接合、３５ ＡＲ膜、３６ 選択拡散マスクパターン、３７ 保護膜、４０ 読み出し回路、４３ バンプ、５０ 光学装置、６０ 蒸着槽、６１ るつぼ、６２ 固定治具、６３ 耐食性固定治具、６５ 腐食液、６６ 腐食液槽、Ｋ 端面、Ｓ 導電層。

Claims (13)

1. 半導体基板の裏面側に入射面が設けられ、ｐｎ接合を有する受光素子であって、
   前記半導体基板の表面側にエピタキシャル成長された、前記ｐｎ接合が含まれる受光層、およびキャップ層、を備えるエピタキシャル積層体と、
   前記エピタキシャル積層体の表面に設けられた第２導電側の画素電極と、
   前記画素電極と対をなす第１導電側のグランド電極を構成するグランド導電層とを備え、
   前記グランド導電層は、前記半導体基板および前記エピタキシャル積層体の端面に接して覆う端面接触部と、該端面接触部と導電接続された前記エピタキシャル積層体の表面の端縁を覆う表面端子部と、からなることを特徴とする、受光素子。
2. 前記半導体基板に接して表面側に第１導電型のグランド引き出し層を備え、該グランド引き出し層は前記エピタキシャル積層体に含まれ、前記端面接触部はそのグランド引き出し層の端面を含めて該エピタキシャル積層体の端面に接することを特徴とする、請求項１に記載の受光素子。
3. 前記端面接触部が接する、前記半導体基板およびエピタキシャル積層体の前記端面に、導電接続促進化処理がなされていることを特徴とする、請求項１または２に記載の受光素子。
4. 前記導電接続促進化処理が、前記半導体基板およびエピタキシャル積層体の端面に施した選択エッチングであり、該エピタキシャル積層体の端面に層に応じた凹凸が形成され、前記端面接触部はその凹凸に合わせて入り込んで、前記端面に接していることを特徴とする、請求項３に記載の受光素子。
5. 前記導電接続促進化処理が、前記半導体基板およびエピタキシャル積層体の前記端面に施した異方性エッチングであり、前記エピタキシャル積層体の端面に層に応じた凹凸が形成され、さらに各端面が層に応じた角度の傾斜面となっていて、前記端面接触部はその凹凸に入り込んでその傾斜面に合わせて前記端面に接していることを特徴とする、請求項３に記載の受光素子。
6. 前記導電接続促進化処理が、前記半導体基板およびエピタキシャル積層体の端面に施した導電化処理または導電率向上処理であることを特徴とする、請求項３に記載の受光素子。
7. 前記半導体基板およびエピタキシャル積層体の前記端面に接する前記端面接触部、および前記端面接触部と前記表面端子部との接続部を、はんだ被覆層が覆っていることを特徴とする、請求項１〜６のいずれか１項に記載の受光素子。
8. 前記グランド導電層において、前記表面端子部は、前記画素電極と同じ材料であって、前記端面接触部と異なる材料で、形成されていることを特徴とする、請求項１〜７のいずれか１項に記載の受光素子。
9. 前記受光素子が、選択拡散により画素が形成されたプレーナ型、および、トレンチで画素が囲まれたメサ型、のいずれかであることを特徴とする、請求項１〜８のいずれか１項に記載の受光素子。
10. 前記受光素子が、単一画素の、または、一次元もしくは二次元に複数の画素が配列された、受光素子であることを特徴とする、請求項１〜９のいずれか１項に記載の受光素子。
11. 前記半導体基板がＩｎＰ基板であり、前記受光層がタイプＩＩの（ＩｎＧａＡｓ／ＧａＡｓＳｂ）多重量子井戸構造から構成されることを特徴とする、請求項１〜１０のいずれか１項に記載の受光素子。
12. 請求項１〜１１のいずれか１項に記載の受光素子を用いたことを特徴とする、光学装置。
13. 受光素子の製造方法であって、
    半導体ウエハに配列して形成されるチップを構成する受光素子における画素を形成し、その後、前記画素の電極である画素電極を形成する工程と、
    前記半導体ウエハから前記チップに個片化する工程と、
    前記個片化されたチップの端面に、前記画素電極と対をなすグランド電極の部分を構成するグランド導電層の端面接触部を金属蒸着で形成する工程と、を備えることを特徴とする、受光素子の製造方法。
    

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