JP2023097802A - 受光素子及び受光素子の製造方法 - Google Patents

Abstract

【課題】画素の集積度を向上できる受光素子及び受光素子の製造方法を提供する。【解決手段】受光素子は、基板と、前記基板の第１主面に設けられた半導体層と、前記半導体層を画素ごとに分離する溝と、前記画素となる半導体層の上に設けられた電極と、前記電極の上に設けられた導電接続部と、を有し、前記第１主面に垂直な方向からの平面視で、前記導電接続部の縁と前記電極の縁とが重なり合う。【選択図】図１１

Description

本開示は、受光素子及び受光素子の製造方法に関する。

赤外線を検知する受光素子として、メサを有する画素ごとに電極の上にＩｎ（インジウム）バンプが設けられた受光素子が開示されている。

特開２０１８－６４１５号公報

解像度の向上のために画素ピッチを狭めて画素の集積度を高めることが望まれるが、従来の受光素子では、画素の更なる高集積化が困難である。

本開示は、画素の集積度を向上できる受光素子及び受光素子の製造方法を提供することを目的とする。

本開示の受光素子は、基板と、前記基板の第１主面に設けられた半導体層と、前記半導体層を画素ごとに分離する溝と、前記画素となる半導体層の上に設けられた電極と、前記電極の上に設けられた導電接続部と、を有し、前記第１主面に垂直な方向からの平面視で、前記導電接続部の縁と前記電極の縁とが重なり合う。

本開示によれば、画素の集積度を向上できる。

図１は、参考例に係る受光素子を示す断面図である。 図２は、参考例におけるメサ、ｐ電極及びＩｎバンプの関係を示す上面図である。 図３は、参考例におけるｐ電極及びＩｎバンプの形成方法を示す断面図（その１）である。 図４は、参考例におけるｐ電極及びＩｎバンプの形成方法を示す断面図（その２）である。 図５は、参考例におけるｐ電極及びＩｎバンプの形成方法を示す断面図（その３）である。 図６は、参考例におけるｐ電極及びＩｎバンプの形成方法を示す断面図（その４）である。 図７は、参考例におけるｐ電極及びＩｎバンプの形成方法を示す断面図（その５）である。 図８は、参考例におけるｐ電極及びＩｎバンプの形成方法を示す断面図（その６）である。 図９は、参考例におけるｐ電極及びＩｎバンプの形成方法を示す断面図（その７）である。 図１０は、参考例におけるｐ電極及びＩｎバンプの形成方法を示す断面図（その８）である。 図１１は、実施形態に係る受光素子を示す断面図である。 図１２は、実施形態におけるメサ、ｐ電極及びＩｎバンプの関係を示す上面図である。 図１３は、実施形態に係る受光素子の製造方法を示す断面図（その１）である。 図１４は、実施形態に係る受光素子の製造方法を示す断面図（その２）である。 図１５は、実施形態に係る受光素子の製造方法を示す断面図（その３）である。 図１６は、実施形態に係る受光素子の製造方法を示す断面図（その４）である。 図１７は、実施形態に係る受光素子の製造方法を示す断面図（その５）である。 図１８は、実施形態に係る受光素子の製造方法を示す断面図（その６）である。 図１９は、実施形態に係る受光素子の製造方法を示す断面図（その７）である。 図２０は、実施形態に係る受光素子の製造方法を示す断面図（その８）である。 図２１は、実施形態におけるｐ電極及びＩｎバンプの形成方法を示す断面図（その１）である。 図２２は、実施形態におけるｐ電極及びＩｎバンプの形成方法を示す断面図（その２）である。 図２３は、実施形態におけるｐ電極及びＩｎバンプの形成方法を示す断面図（その３）である。 図２４は、実施形態におけるｐ電極及びＩｎバンプの形成方法を示す断面図（その４）である。 図２５は、実施形態におけるｐ電極及びＩｎバンプの形成方法を示す断面図（その５）である。

実施するための形態について、以下に説明する。

［本開示の実施形態の説明］
最初に本開示の実施態様を列記して説明する。以下の説明では、同一または対応する要素には同一の符号を付し、それらについて同じ説明は繰り返さない。

〔１〕 本開示の一態様に係る受光素子は、基板と、前記基板の第１主面に設けられた半導体層と、前記半導体層を画素ごとに分離する溝と、前記画素となる半導体層の上に設けられた電極と、前記電極の上に設けられた導電接続部と、を有し、前記第１主面に垂直な方向からの平面視で、前記導電接続部の縁と前記電極の縁とが重なり合う。

平面視で、導電接続部の縁と電極の縁とが重なり合うため、電極を小さくできる。従って、画素を小さくし、画素ピッチを狭めて画素の集積度を向上できる。

〔２〕 〔１〕において、前記平面視で、前記電極及び前記導電接続部は、互いに直径が等しい円形状の平面形状を有してもよい。この場合、電極及び導電接続部を形成しやすい。

〔３〕 〔２〕において、前記電極及び前記導電接続部の直径は、５μｍ以上、７０μｍ以下であってもよい。この場合、画素の集積度を向上しやすい。

〔４〕 〔１〕～〔２〕において、前記導電接続部の高さは５μｍ以上、２０μｍ以下であってもよい。この場合、導電接続部を介して受光素子を回路基板に接続しやすい。

〔５〕 〔１〕～〔４〕において、前記導電接続部はＩｎを含有してもよい。この場合、導電接続部を回路基板の電極に接続しやすい。

〔６〕 〔１〕～〔５〕において、前記電極は、Ｔｉを含む第１層と、前記第１層の上に設けられ、Ｎｉ又はＰｔを含む第２層と、前記第２層の上に設けられ、Ａｕを含む第３層と、を有してもよい。この場合、電極と導電接続部との間に良好な電気的な導通を得やすい。

〔７〕 〔１〕～〔６〕において、前記半導体層は、前記基板の第１主面に設けられた第１コンタクト層と、前記第１コンタクト層の上に設けられた受光層と、前記受光層の上に設けられた第１ワイドギャップ層と、前記第１ワイドギャップ層の上に設けられた第２ワイドギャップ層と、前記第２ワイドギャップ層の上に設けられた第２コンタクト層と、を有し、前記溝は、前記第２コンタクト層、前記第２ワイドギャップ層及び前記第１ワイドギャップ層の一部が除去された溝であってもよい。この場合、受光素子における暗電流を小さくすることができ、Ｓ／Ｎを向上できる。

〔８〕 〔７〕において、前記受光層はＩｎＧａＡｓを含んでもよい。この場合、近赤外光を検出できる。

〔９〕 本開示の他の一態様に係る受光素子の製造方法は、基板の第１主面に半導体層を形成する工程と、前記半導体層を画素ごとに分離する溝を形成する工程と、前記半導体層の上にフォトレジスト膜を形成する工程と、前記フォトレジスト膜に、前記画素ごとに開口部を形成する工程と、前記開口部を形成した後、前記フォトレジスト膜を加熱して前記フォトレジスト膜から溶剤を除去する工程と、前記溶剤を除去した後、前記開口部を通じて、前記半導体層の上に電極を蒸着する工程と、前記開口部を通じて、前記電極の上に導電接続部を蒸着する工程と、前記導電接続部を蒸着した後、前記フォトレジスト膜を除去する工程と、を有し、前記第１主面に垂直な方向からの平面視で、前記導電接続部の縁と前記電極の縁とが重なり合う。

電極の蒸着及び導電接続部の蒸着に共通のフォトレジスト膜を用いるため、平面視で電極を導電接続部と同程度に小さくできる。また、電極の蒸着の前に、加熱によりフォトレジスト膜から溶剤を除去するため、電極の蒸着及び導電接続部の蒸着の際にフォトレジスト膜に熱が加わったとしても、フォトレジスト膜は変質しにくい。従って、フォトレジスト膜の除去の際に残渣が生じにくい。

［本開示の実施形態の詳細］
以下、本開示の一実施形態について詳細に説明するが、本実施形態はこれらに限定されるものではない。なお、以下の説明において、平面視とは、基板の第１主面に垂直な方向から見ることをいう。

（参考例）
まず、参考例について説明する。図１は、参考例に係る受光素子を示す断面図である。なお、図１は本開示の理解を促進する目的のために用いる図であり、従来技術を説明するものではない。

図１に示されるように、参考例に係る受光素子９００は、基板１０の第１主面１０ａの上に、ｎ型コンタクト層２１、受光層２２、ｎ型ワイドギャップ層２３、ｐ型ワイドギャップ層２４及びｐ型コンタクト層２５が積層して形成されている。基板１０の第１主面１０ａとは反対側の第２主面１０ｂには、ＳｉＮ（窒化シリコン）等により反射防止膜３１が形成されている。

基板１０は、厚さが約３５０μｍであり、不純物元素としてＦｅ（鉄）がドープされて半絶縁化されたＩｎＰ（インジウムリン）基板である。ｎ型コンタクト層２１は、膜厚が約２μｍのｎ－ＩｎＰにより形成されており、ｎ型となる不純物元素としてＳｉ（シリコン）が約２×１０^１８ｃｍ^－３の濃度でドープされている。受光層２２は、膜厚が約３．５μｍの不純物元素がドープされていないＩｎ_０．５３Ｇａ_０．４７Ａｓにより形成されており、室温におけるバンドギャップは、０．７５ｅＶである。なお、受光層２２には不純物元素がドープされていないため、含まれる不純物元素の濃度が、１×１０^１５ｃｍ^－３以下である。

ｎ型ワイドギャップ層２３は、膜厚が約０．５μｍのｎ－ＩｎＰにより形成されており、ｎ型となる不純物元素としてＳｉが約２×１０^１５ｃｍ^－３の濃度でドープされている。ｐ型ワイドギャップ層２４は、膜厚が約０．２μｍのｐ－ＩｎＰにより形成されており、ｐ型となる不純物元素としてＺｎ（亜鉛）が約２×１０^１５ｃｍ^－３の濃度でドープされている。これにより、ｎ型ワイドギャップ層２３とｐ型ワイドギャップ層２４との界面にはｐｎ接合が形成される。ｐ型コンタクト層２５は、膜厚が約０．１μｍのｐ－ＩｎＧａＡｓにより形成されており、ｐ型となる不純物元素としてＺｎが約１×１０^１９ｃｍ^－３の濃度でドープされている。

受光素子９００には、画素分離するための第１溝７１と、ｎ型コンタクト層２１を露出させるための第２溝７２が形成されている。第１溝７１は、ｐ型コンタクト層２５、ｐ型ワイドギャップ層２４及びｎ型ワイドギャップ層２３の一部を除去することにより形成されており、底面においてｎ型ワイドギャップ層２３が露出している。このように第１溝７１を形成することにより、画素ごとにメサ７０が形成され画素分離される。ｐ型コンタクト層２５の上には、ｐ電極５０が形成されている。

第２溝７２は、更に、ｎ型ワイドギャップ層２３及び受光層２２を除去することにより形成されており、底面において、ｎ型コンタクト層２１が露出している。露出したｎ型コンタクト層２１の上には、ｎ電極４０が形成されている。

露出しているｐ型コンタクト層２５、ｎ型ワイドギャップ層２３及びｎ型コンタクト層２１の上のパッシベーション膜３０が形成されている。パッシベーション膜３０は、ｐ型コンタクト層２５、ｐ型ワイドギャップ層２４、ｎ型ワイドギャップ層２３及び受光層２２の側面にも形成されている。パッシベーション膜３０はＳｉＮにより形成されている。

第２溝７２により、画素領域１１と電極接続領域１２とが互いから分離されている。電極接続領域１２にメサ７３が形成されている。メサ７３の上面のｐ型コンタクト層２５の上にパッシベーション膜３０が形成され、パッシベーション膜３０の上に配線電極６０が形成されている。配線電極６０と、ｎ型コンタクト層２１の上のｎ電極４０とは、配線６１により接続されている。なお、配線６１は、配線電極６０の一部、ｎ電極４０の一部、配線電極６０とｎ電極４０との間のメサ７３の電極接続領域１２の側面を覆うパッシベーション膜３０の上に形成される。

ｐ電極５０、配線電極６０及びｎ電極４０は、Ｔｉ（チタン）層５１、Ｐｔ（白金）層５２を順に積層した金属積層膜により形成されている。例えば、Ｔｉ層５１の膜厚は５０ｎｍ以上１００ｎｍ以下であり、Ｐｔ層５２の膜厚はＴｉ層５１の膜厚は５０ｎｍ以上１００ｎｍ以下である。配線６１は、Ｔｉ層６２、Ａｕ（金）層６３を順に積層した積層金属膜により形成されている。

ｐ電極５０の上にＩｎバンプ８１が設けられている。図２は、参考例におけるメサ７０、ｐ電極５０及びＩｎバンプ８１の関係を示す上面図である。図２は、画素領域１１における１つの画素を上面から見た上面図に相当する。図２に示されるように、画素領域１１における画素の各々には、一辺が約８５μｍの略正方形のメサ７０の上面に、一辺が約７３μｍの略正方形のｐ電極５０が形成されており、ｐ電極５０の上の中央部分にはＩｎバンプ８１が形成されている。Ｉｎバンプ８１の直径は約３０μｍである。

電極接続領域１２においては、配線電極６０の上にＩｎバンプ８２が設けられている。メサ７３の上面に配線電極６０が形成されており、配線電極６０の上の中央部分にはＩｎバンプ８２が形成されている。

受光素子９００に設けられたｐ電極５０及び配線電極６０は、それぞれＩｎバンプ８１及び８２を介して、不図示の信号処理基板に設けられた電極に接続される。

ここで、ｐ電極５０及びＩｎバンプ８１の形成方法について説明する。図３～図１０は、ｐ電極５０及びＩｎバンプ８１の形成方法を示す断面図である。

まず、図３に示されるように、メサ７０を覆うパッシベーション膜３０の上に、塗布によりフォトレジスト膜２１１を形成する。次に、図４に示されるように、フォトレジスト膜２１１の露光及び現像を行うことにより、フォトレジスト膜２１１にｐ電極５０用の開口部２１２を形成する。次に、図５に示されるように、ｐ電極５０を構成する金属の蒸着を行う。すなわち、Ｔｉ及びＰｔの蒸着を行う。この結果、開口部２１２の内側でｐ型コンタクト層２５及びパッシベーション膜３０の上に金属積層膜２１３が形成されるとともに、フォトレジスト膜２１１の上に金属積層膜２１４が形成される。次に、図６に示されるように、フォトレジスト膜２１１を除去する。フォトレジスト膜２１１の除去に伴って金属積層膜２１４も除去される。残存している金属積層膜２１３により、ｐ電極５０が形成される。このように、ｐ電極５０はリフトオフ法により形成される。

次に、図７に示されるように、パッシベーション膜３０及びｐ電極５０の上に、塗布によりフォトレジスト膜２２１を形成する。次に、図８に示されるように、フォトレジスト膜２２１の露光及び現像を行うことにより、フォトレジスト膜２２１にＩｎバンプ８１用の開口部２２２を形成する。次に、図９に示されるように、Ｉｎの蒸着を行う。この結果、開口部２２２の内側でｐ電極５０の上にＩｎ膜２２３が形成されるとともに、フォトレジスト膜２２１の上にＩｎ膜２２４が形成される。次に、図１０に示されるように、フォトレジスト膜２２１を除去する。フォトレジスト膜２２１の除去に伴ってＩｎ膜２２４も除去される。残存しているＩｎ膜２２３により、Ｉｎバンプ８１が形成される。このように、Ｉｎバンプ８１はリフトオフ法により形成される。

このようにしてｐ電極５０及びＩｎバンプ８１が形成される。配線電極６０及びＩｎバンプ８２は、ｐ電極５０及びＩｎバンプ８１と同時に形成できる。

受光素子９００では、画素のピッチはｐ電極５０の平面視でのサイズ等に依存する。つまり、ｐ電極５０を小さくできれば、画素のピッチを小さくし、画素をより高い集積度で配列させることができる。しかしながら、受光素子９００においてｐ電極５０を単純に小さくした場合には、フォトレジスト膜２２１に開口部２２２を形成する際の露光の位置合わせを極めて高精度で行わなければ、ｐ電極５０とＩｎバンプ８１との間に位置ずれが生じるおそれがある。

（実施形態）
次に、本開示の実施形態について説明する。図１１は、実施形態に係る受光素子を示す断面図である。受光素子１００には、例えば、９０μｍピッチで、３２×１２８画素が形成されている。受光素子１００に、５０μｍピッチで２５６×３２０画素が形成されていてもよく、３０μｍピッチで５１２×６４０画素が形成されていてもよい。

図１１に示されるように、実施形態に係る受光素子１００は、基板１０の第１主面１０ａの上に、ｎ型コンタクト層２１、受光層２２、ｎ型ワイドギャップ層２３、ｐ型ワイドギャップ層２４、ｐ型コンタクト層２５が積層して形成されている。基板１０の第１主面１０ａとは反対側の第２主面１０ｂには、ＳｉＮ等により反射防止膜３１が形成されている。本開示においては、ｎ型コンタクト層２１を第１コンタクト層と記載し、ｐ型コンタクト層２５を第２コンタクト層と記載する場合がある。また、ｎ型ワイドギャップ層２３を第１ワイドギャップ層と記載し、ｐ型ワイドギャップ層２４を第２ワイドギャップ層と記載する場合がある。

受光素子１００には、画素分離するための第１溝７１と、ｎ型コンタクト層２１を露出させるための第２溝７２が形成されている。第１溝７１は、ｐ型コンタクト層２５、ｐ型ワイドギャップ層２４及びｎ型ワイドギャップ層２３の一部を除去することにより形成されており、底面においてｎ型ワイドギャップ層２３が露出している。このように第１溝７１を形成することにより、画素ごとにメサ７０が形成され画素分離される。ｐ型コンタクト層２５の上には、ｐ電極１５０が形成されている。ｐ電極１５０は、Ｔｉ層１５１、Ｎｉ層１５２、Ａｕ層１５３を順に積層した金属積層膜により形成されている。例えば、Ｔｉ層１５１の膜厚は５０ｎｍであり、Ｎｉ層１５２の膜厚は１００ｎｍであり、Ａｕ層１５３の膜厚は３０ｎｍである。本開示においては、ｐ電極１５０を単に電極と記載する場合がある。また、本開示においては、Ｔｉ層１５１を第１層と記載することがあり、Ｎｉ層１５２を第２層と記載することがあり、Ａｕ層１５３を第３層と記載する場合がある。

第２溝７２は、更に、ｎ型ワイドギャップ層２３及び受光層２２を除去することにより形成されており、底面において、ｎ型コンタクト層２１が露出している。露出したｎ型コンタクト層２１の上には、第１ｎ電極１４１が形成されている。

第２溝７２により、画素領域１１と電極接続領域１２とが互いから分離されている。電極接続領域１２にメサ７３が形成されている。メサ７３の上面のｐ型コンタクト層２５の上にパッシベーション膜３０が形成され、パッシベーション膜３０の上に第２ｎ電極１４２が形成されている。第２ｎ電極１４２と、ｎ型コンタクト層２１の上の第１ｎ電極１４１とは、配線６１により接続されている。なお、配線６１は、第２ｎ電極１４２の一部、第１ｎ電極１４１の一部、第１ｎ電極１４１と第２ｎ電極１４２との間の電極接続領域１２のメサ７３の側面を覆うパッシベーション膜３０の上に形成される。

第１ｎ電極１４１及び第２ｎ電極１４２は、Ｔｉ層１４３、Ｐｔ層１４４を順に積層した金属積層膜により形成されている。例えば、Ｔｉ層１４３の膜厚は５０ｎｍ以上１００ｎｍ以下であり、Ｐｔ層１４４の膜厚はＴｉ層５１の膜厚は５０ｎｍ以上１００ｎｍ以下である。配線６１は、Ｔｉ層６２、Ａｕ層６３を順に積層した積層金属膜により形成されている。

第２ｎ電極１４２の上には、配線電極１６０が形成されている。配線電極１６０は、Ｔｉ層１６１、Ｎｉ層１６２、Ａｕ層１６３を順に積層した金属積層膜により形成されている。例えば、Ｔｉ層１６１の膜厚は５０ｎｍであり、Ｎｉ層１６２の膜厚は１００ｎｍであり、Ａｕ層１６３の膜厚は３０ｎｍである。

ｐ電極１５０の上にＩｎバンプ１８１が設けられている。図１２は、実施形態におけるメサ７０、ｐ電極１５０及びＩｎバンプ１８１の関係を示す上面図である。図１２は、画素領域１１における１つの画素を上面から見た上面図に相当する。図１２に示されるように、画素領域１１における画素の各々には、例えば一辺が２５μｍ以上、９０μｍ以下の略正方形のメサ７０の上面に、平面形状が円形状のｐ電極１５０が形成されており、ｐ電極１５０の上に平面形状が円形状のＩｎバンプ１８１が形成されている。平面視で、ｐ電極１５０の縁とＩｎバンプ１８１の縁とが重なり合っている。平面視で、ｐ電極１５０及びＩｎバンプ１８１の直径は、例えば５μｍ以上、７０μｍ以下であり、好ましくは２０μｍ以上、５０μｍ以下である。Ｉｎバンプ１８１の高さは、例えば５μｍ以上、２０μｍ以下であり、好ましくは８μｍ以上、１４μｍ以下である。本開示においては、Ｉｎバンプ１８１を導電接続部と記載する場合がある。

電極接続領域１２においては、配線電極１６０の上にＩｎバンプ１８２が設けられている。メサ７３の上面に平面形状が円形状の配線電極１６０が形成されており、配線電極１６０の上に平面形状が円形状のＩｎバンプ１８２が形成されている。平面視で、配線電極１６０の縁とＩｎバンプ１８２の縁とが重なり合っている。

受光素子１００に設けられたｐ電極１５０及び配線電極１６０は、それぞれＩｎバンプ１８１及び１８２を介して、不図示の信号処理基板（回路基板）に設けられた電極に接続される。

次に、実施形態に係る受光素子１００の製造方法について説明する。図１３～図２０は、実施形態に係る受光素子の製造方法を示す断面図である。

最初に、図１３に示されるように、基板１０の第１主面１０ａに、エピタキシャル成長により、ｎ型コンタクト層２１、受光層２２、ｎ型ワイドギャップ層２３、ｐ型ワイドギャップ層２４及びｐ型コンタクト層２５を順に形成する。上記の化合物半導体のエピタキシャル成長には、有機金属気相エピタキシャル成長（metalorganic vapor phase epitaxy：ＭＯＶＰＥ）法が用いられる。

基板１０は、厚さが約３５０μｍであり、不純物元素としてＦｅがドープされて半絶縁化されたＩｎＰ基板である。ｎ型コンタクト層２１は、膜厚が約２μｍのｎ－ＩｎＰにより形成されており、ｎ型となる不純物元素としてＳｉが約２×１０^１８ｃｍ^－３の濃度でドープされている。受光層２２は、膜厚が約３．５μｍのノンドープのＩｎ_０．５３Ｇａ_０．４７Ａｓにより形成されており、バンドギャップは、０．７５ｅＶである。

ｎ型ワイドギャップ層２３は、膜厚が約０．５μｍのｎ－ＩｎＰにより形成されており、ｎ型となる不純物元素としてＳｉが約２×１０^１５ｃｍ^－３の濃度でドープされている。ｐ型ワイドギャップ層２４は、膜厚が約０．２μｍのｐ－ＩｎＰにより形成されており、ｐ型となる不純物元素としてＺｎが約５×１０^１８ｃｍ^－３の濃度でドープされている。ｐ型コンタクト層２５は、膜厚が約０．１μｍのｐ－ＩｎＧａＡｓにより形成されており、ｐ型となる不純物元素としてＺｎが約１×１０^１９ｃｍ^－３の濃度でドープされている。

次に、図１４に示されるように、画素分離のための第１溝７１を形成する。具体的には、ｐ型コンタクト層２５の上に、プラズマ化学気相成長（chemical vapor deposition：ＣＶＤ）法により膜厚が１００ｎｍの不図示のＳｉＮ膜を成膜し、成膜されたＳｉＮ膜の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、不図示のレジストパターンを形成する。このレジストパターンは、第１溝７１が形成される領域に開口部を有しており、レジストパターンの開口部におけるＳｉＮ膜をバッファードフッ酸を用いたウェットエッチングにより除去することにより、ＳｉＮ膜によりマスクを形成する。この後、不図示のレジストパターンを有機溶剤等により除去する。この後、ＳｉＮ膜が除去された領域のｐ型コンタクト層２５、ｐ型ワイドギャップ層２４及びｎ型ワイドギャップ層２３の一部を反応性イオンエッチング（reactive ion etching：ＲＩＥ）等のドライエッチングにより除去する。これにより、画素分離するための第１溝７１を形成する。なお、この工程において、後述する第２溝７２が形成される領域の半導体層も同様に除去される。この後、不図示のＳｉＮ膜はバッファードフッ酸により除去する。

第１溝７１の深さは約０．６μｍであり、幅は約５μｍであり、底面においてｎ型ワイドギャップ層２３が露出している。このように、第１溝７１を形成することにより、第１溝７１により分離されたメサ７０により、各々の画素が形成される。各々の画素は、例えば、縦方向に９０ｍピッチで１２８個、横方向に９０μｍピッチで３２個、計４０９６個形成されている。

次に、図１５に示されるように、基板１０の外周に沿って第２溝７２を形成する。具体的には、ｐ型コンタクト層２５等の上に、プラズマＣＶＤ法により膜厚が１００ｎｍの不図示のＳｉＮ膜を成膜し、成膜されたＳｉＮ膜の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、不図示のレジストパターンを形成する。このレジストパターンは、第２溝７２が形成される領域に開口部を有しており、レジストパターンの開口部におけるＳｉＮ膜をバッファードフッ酸を用いたウェットエッチングにより除去することにより、ＳｉＮ膜によりマスクを形成する。この後、不図示のレジストパターンを有機溶剤等により除去し、更に、ＳｉＮ膜が除去された領域のｎ型ワイドギャップ層２３及び受光層２２をＲＩＥ等のドライエッチングにより除去することにより、ｎ型コンタクト層２１の表面を露出させる。この後、不図示のＳｉＮ膜はバッファードフッ酸により除去する。これにより、第２溝７２の外側には、メサ７３が形成される。

次に、図１６に示されるように、パッシベーション膜３０を形成する。具体的には、全面に、プラズマＣＶＤ法により膜厚が１００ｎｍの不図示のＳｉＮ膜を成膜し、成膜されたＳｉＮ膜の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、不図示のレジストパターンを形成する。このレジストパターンは、第１ｎ電極１４１及びｐ電極１５０が形成される領域に開口部を有しており、レジストパターンの開口部におけるＳｉＮ膜をＲＩＥ等のドライエッチングにより除去する。これにより、メサ７０の上面のｐ型コンタクト層２５の表面及びｎ型コンタクト層２１の表面を露出させる。

次に、図１７に示されるように、ｎ型コンタクト層２１の上に第１ｎ電極１４１を形成し、外周のメサ７３の上に、パッシベーション膜３０を介して第２ｎ電極１４２を形成する。第１ｎ電極１４１及び第２ｎ電極１４２は、リフトオフ法により形成する。具体的には、第１ｎ電極１４１及び第２ｎ電極１４２が形成される領域に開口部を有する不図示のレジストパターンを形成し、電子線（electron beam：ＥＢ）蒸着によりＴｉ層１４３及びＰｔ層１４４が順に積層された金属積層膜を成膜した後、有機溶剤等に浸漬させる。これにより、レジストパターンとともにレジストパターンの上の金属積層膜を除去し、残存している金属積層膜により、第１ｎ電極１４１及び第２ｎ電極１４２を形成する。

次に、図１８に示されるように、第１ｎ電極１４１と第２ｎ電極１４２とを接続する配線６１をリフトオフ法により形成する。例えば、配線６１は、膜厚が約５０ｎｍのＴｉ層６２と、膜厚が約６００ｎｍのＡｕ層６３の積層膜により形成される。この後、基板１０の第２主面１０ｂを研磨により鏡面にする。

次に、図１９に示されるように、基板１０の第２主面１０ｂにＳｉＮ膜により反射防止膜３１を形成する。反射防止膜３１は、プラズマＣＶＤ法により、ＳｉＮ膜を成膜することにより形成されており、屈折率が約１．７１～１．８３であり、膜厚が１４０ｎｍ～１６０ｎｍである。

次に、図２０に示されるように、ｐ型コンタクト層２５の上にｐ電極１５０及びＩｎバンプ１８１を形成し、第２ｎ電極１４２の上に配線電極１６０及びＩｎバンプ１８２を形成する。ｐ電極１５０、Ｉｎバンプ１８１、配線電極１６０及びＩｎバンプ１８２の形成方法については後述する。

この後、チップに分割することにより受光素子１００を形成する。

このようにして、実施形態に係る受光素子１００を製造することができる。

ここで、ｐ電極１５０、Ｉｎバンプ１８１、配線電極１６０及びＩｎバンプ１８２の形成方法について説明する。図２１～図２５は、ｐ電極１５０及びＩｎバンプ１８１の形成方法を示す断面図である。配線電極１６０及びＩｎバンプ１８２は、ｐ電極１５０及びＩｎバンプ１８１と同時に形成できる。

まず、図２１に示されるように、ｐ型コンタクト層２５及びパッシベーション膜３０の上に、塗布によりフォトレジスト膜３１１を形成する。フォトレジスト膜３１１の材料は、プロピレングリコールモノメチルエーテルアセテートである。フォトレジスト膜３１１の厚さは、例えば９μｍ以上、１６μｍ以下であり、好ましくは１１μｍ以上、１４μｍ以下である。次に、フォトレジスト膜３１１のプリベーク（加熱）を行う。プリベークによりフォトレジスト膜３１１が半硬化する。プリベーク時の基板１０の温度は、例えば９０℃以上、１２０℃以下とし、好ましくは１００℃以上、１１０℃以下とする。また、プリベークの時間は、例えば９０秒間以上、１５０秒間以下とし、好ましくは１１０秒間以上、１３０秒間以下とする。

次に、図２２に示されるように、フォトレジスト膜３１１の露光及び現像を行うことにより、フォトレジスト膜３１１にｐ電極１５０及びＩｎバンプ１８１用の開口部３１２を形成する。

次に、フォトレジスト膜３１１のポストベーク（加熱）を行う。ポストベークにより、フォトレジスト膜３１１に含まれている溶剤が揮発し、フォトレジスト膜３１１から除去される。ポストベーク時の基板１０の温度は、例えば９０℃以上、１２０℃以下とし、好ましくは１００℃以上、１１０℃以下とする。また、ポストベークの時間は、例えば１５０秒間以上、２１０秒間以下とし、好ましくは１６０秒間以上、１７０秒間以下とする。

次に、図２３に示されるように、ｐ電極１５０を構成する金属の蒸着を行う。すなわち、Ｔｉ、Ｎｉ及びＡｕのＥＢ蒸着を行う。この結果、開口部３１２の内側でｐ型コンタクト層２５及びパッシベーション膜３０の上に金属積層膜３１３が形成されるとともに、フォトレジスト膜３１１の上に金属積層膜３１４が形成される。この蒸着時の基板１０の温度は、例えば３０℃以上、２００℃以下とし、好ましくは５０℃以上、１００℃以下とする。

次に、図２４に示されるように、フォトレジスト膜３１１を残したまま、ＩｎのＥＢ蒸着を行う。この結果、開口部３１２の内側で金属積層膜３１３の上にＩｎ膜３２３が形成されるとともに、フォトレジスト膜３１１の上の金属積層膜３１４の上にＩｎ膜３２４が形成される。この蒸着時の基板１０の温度は、例えば３０℃以上、２００℃以下とし、好ましくは５０℃以上、１００℃以下とする。

次に、図２５に示されるように、フォトレジスト膜３１１を除去する。フォトレジスト膜３１１の除去に伴って金属積層膜３１４及びＩｎ膜３２４も除去される。残存している金属積層膜３１３及びＩｎ膜３２３によりｐ電極１５０及びＩｎバンプ１８１が形成される。このように、ｐ電極１５０及びＩｎバンプ１８１はリフトオフ法により形成される。

このようにしてｐ電極１５０及びＩｎバンプ１８１が形成される。上述のように、配線電極１６０及びＩｎバンプ１８２は、ｐ電極１５０及びＩｎバンプ１８１と同時に形成できる。

受光素子１００では、平面視でＩｎバンプ１８１の縁とｐ電極１５０の縁とが重なり合っている。例えば、平面視で、ｐ電極１５０及びＩｎバンプ１８１が互いに直径が等しい円形状の平面形状を有している。このため、ｐ電極１５０を小さくし、画素を小さくできる。従って、画素ピッチを狭めて画素の集積度を向上できる。これにより、受光素子１００の解像度を向上できる。

また、第１溝７１がｐ型コンタクト層２５、ｐ型ワイドギャップ層２４及びｎ型ワイドギャップ層２３の一部が除去された溝であるため、暗電流を小さくすることができ、Ｓ／Ｎを向上できる。

また、受光素子１００の製造に際して、ｐ電極１５０の蒸着及びＩｎバンプ１８１の蒸着に共通のフォトレジスト膜３１１を用いるため、平面視でｐ電極１５０をＩｎバンプ１８１と同程度に小さくできる。また、ｐ電極１５０の蒸着の前に、ポストベークによりフォトレジスト膜３１１から溶剤を除去するため、ｐ電極１５０の蒸着及びＩｎバンプ１８１の蒸着の際にフォトレジスト膜３１１に熱が加わったとしても、フォトレジスト膜３１１は変質しにくい。従って、フォトレジスト膜３１１の除去の際に残渣が生じにくい。仮に、ポストベークを行わない場合には、フォトレジスト膜３１１を用いた２回の蒸着の間に、フォトレジスト膜３１１が大きく変質しやすく、フォトレジスト膜３１１の除去の際に残渣が生じやすくなる。

なお、受光素子１００は、基板１０の第２主面１０ｂ側より反射防止膜３１を介して入射した近赤外光等の光の強度に応じた信号を出力する。

また、平面視で、ｐ電極１５０及びＩｎバンプ１８１の直径が５μｍ以上、７０μｍ以下であると、画素の集積度を向上しやすい。Ｉｎバンプ１８１の高さが５μｍ以上、２０μｍ以下であると、Ｉｎバンプ１８１を介して受光素子１００を信号処理基板（回路基板）に接続しやすい。

本開示において導電接続部の材料はＩｎに限定されない。例えば、導電接続部が、Ｔｉ層と、Ｔｉ層の上方のＡｕ層とを含む接続コア層を有し、接続コア層がＩｎ層により覆われていてもよい。導電接続部がＩｎを含有すると、導電接続部を信号処理基板（回路基板）の電極に接続しやすい。

電極の第１層、第２層及び第３層の材料は、それぞれＴｉ、Ｎｉ及びＡｕに限定されない。例えば、第２層がＰｔ（白金）層であってもよい。電極が、Ｔｉを含む第１層と、Ｎｉ又はＰｔを含む第２層と、Ａｕを含む第３層とを有すると、電極と導電接続部との間に良好な電気的な導通を得やすい。

受光層の材料はＩｎ_０．５３Ｇａ_０．４７Ａｓに限定されず、パッシベーション膜の材料はＳｉＮに限定されず、反射防止膜の材料はＳｉＮに限定されない。例えば、パッシベーション膜の材料がＳｉＯ_２（酸化シリコン）であってもよく、反射防止膜の材料がＳｉＯＮ（酸窒化シリコン）であってもよい。受光層がＩｎＧａＡｓを含むと、近赤外光を検出できる。

以上、実施形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。

１０：基板
１０ａ：第１主面
１０ｂ：第２主面
１１：画素領域
１２：電極接続領域
２１：ｎ型コンタクト層
２２：受光層
２３：ｎ型ワイドギャップ層
２４：ｐ型ワイドギャップ層
２５：ｐ型コンタクト層
３０：パッシベーション膜
３１：反射防止膜
４０：ｎ電極
５０：ｐ電極
５１：Ｔｉ層
５２：Ｐｔ層
６０：配線電極
６１：配線
６２：Ｔｉ層
６３：Ａｕ層
７０：メサ
７１：第１溝
７２：第２溝
７３：メサ
８１、８２：Ｉｎバンプ
１００：受光素子
１４１：第１ｎ電極
１４２：第２ｎ電極
１４３：Ｔｉ層
１４４：Ｐｔ層
１５０：ｐ電極
１５１：Ｔｉ層
１５２：Ｎｉ層
１５３：Ａｕ層
１６０：配線電極
１６１：Ｔｉ層
１６２：Ｎｉ層
１６３：Ａｕ層
１８１、１８２：Ｉｎバンプ
２１１：フォトレジスト膜
２１２：開口部
２１３、２１４：金属積層膜
２２１：フォトレジスト膜
２２２：開口部
２２３、２２４：Ｉｎ膜
３１１：フォトレジスト膜
３１２：開口部
３１３、３１４：金属積層膜
３２３、３２４：Ｉｎ膜
９００：受光素子

Claims (9)

1. 基板と、
   前記基板の第１主面に設けられた半導体層と、
   前記半導体層を画素ごとに分離する溝と、
   前記画素となる半導体層の上に設けられた電極と、
   前記電極の上に設けられた導電接続部と、
   を有し、
   前記第１主面に垂直な方向からの平面視で、前記導電接続部の縁と前記電極の縁とが重なり合う受光素子。
2. 前記平面視で、前記電極及び前記導電接続部は、互いに直径が等しい円形状の平面形状を有する請求項１に記載の受光素子。
3. 前記電極及び前記導電接続部の直径は、５μｍ以上、７０μｍ以下である請求項２に記載の受光素子。
4. 前記導電接続部の高さは５μｍ以上、２０μｍ以下である請求項１から請求項３のいずれか１項に記載の受光素子。
5. 前記導電接続部はＩｎを含有する請求項１から請求項４のいずれか１項に記載の受光素子。
6. 前記電極は、
   Ｔｉを含む第１層と、
   前記第１層の上に設けられ、Ｎｉ又はＰｔを含む第２層と、
   前記第２層の上に設けられ、Ａｕを含む第３層と、
   を有する請求項１から請求項５のいずれか１項に記載の受光素子。
7. 前記半導体層は、
   前記基板の第１主面に設けられた第１コンタクト層と、
   前記第１コンタクト層の上に設けられた受光層と、
   前記受光層の上に設けられた第１ワイドギャップ層と、
   前記第１ワイドギャップ層の上に設けられた第２ワイドギャップ層と、
   前記第２ワイドギャップ層の上に設けられた第２コンタクト層と、
   を有し、
   前記溝は、前記第２コンタクト層、前記第２ワイドギャップ層及び前記第１ワイドギャップ層の一部が除去された溝である請求項１から請求項６のいずれか１項に記載の受光素子。
8. 前記受光層はＩｎＧａＡｓを含む請求項７に記載の受光素子。
9. 基板の第１主面に半導体層を形成する工程と、
   前記半導体層を画素ごとに分離する溝を形成する工程と、
   前記半導体層の上にフォトレジスト膜を形成する工程と、
   前記フォトレジスト膜に、前記画素ごとに開口部を形成する工程と、
   前記開口部を形成した後、前記フォトレジスト膜を加熱して前記フォトレジスト膜から溶剤を除去する工程と、
   前記溶剤を除去した後、前記開口部を通じて、前記半導体層の上に電極を蒸着する工程と、
   前記開口部を通じて、前記電極の上に導電接続部を蒸着する工程と、
   前記導電接続部を蒸着した後、前記フォトレジスト膜を除去する工程と、
   を有し、
   前記第１主面に垂直な方向からの平面視で、前記導電接続部の縁と前記電極の縁とが重なり合う受光素子の製造方法。

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