JPH05226687A - 受光素子及びその製造方法 - Google Patents
受光素子及びその製造方法Info
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- JPH05226687A JPH05226687A JP4031035A JP3103592A JPH05226687A JP H05226687 A JPH05226687 A JP H05226687A JP 4031035 A JP4031035 A JP 4031035A JP 3103592 A JP3103592 A JP 3103592A JP H05226687 A JPH05226687 A JP H05226687A
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- JP
- Japan
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- semiconductor layer
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Abstract
(57)【要約】
【目的】 本発明は、暗電流の発生を防止し、アライメ
ント不良の際においても周波数帯域等の特性に劣化が生
じない受光素子及びその製造方法を提供することを目的
とする。 【構成】 ＩｎＰ基板（１）上にｎ−ＩｎＰ層（２）、
ｉ−ＧａＩｎＡｓ層（３）、ｐ−ＧａＩｎＡｓ層（４）
が積層されてｐｉｎ−ＰＤが構成されている。それぞれ
の層はメサ型に形成され、ｐ−ＧａＩｎＡｓ層（４）の
メサ径がｉ−ＧａＩｎＡｓ層（３）よりも小さく形成さ
れて段差部分を有している。この段差部分におけるｉ−
ＧａＩｎＡｓ層（３）の上面は、金属膜（９）によって
被覆されている。上述の構造によれば、ｐ−ＧａＩｎＡ
ｓ層（４）より伸びる空乏層は、ｉ−ＧａＩｎＡｓ層
（３）の内部にのみとどまり、暗電流が低減する。さら
に、アライメント不良等によりファイバからの入射光が
ｐ−ＧａＩｎＡｓ層（４）の外部に外れることがあって
も、金属膜（９）によりその光が反射される。
ント不良の際においても周波数帯域等の特性に劣化が生
じない受光素子及びその製造方法を提供することを目的
とする。 【構成】 ＩｎＰ基板（１）上にｎ−ＩｎＰ層（２）、
ｉ−ＧａＩｎＡｓ層（３）、ｐ−ＧａＩｎＡｓ層（４）
が積層されてｐｉｎ−ＰＤが構成されている。それぞれ
の層はメサ型に形成され、ｐ−ＧａＩｎＡｓ層（４）の
メサ径がｉ−ＧａＩｎＡｓ層（３）よりも小さく形成さ
れて段差部分を有している。この段差部分におけるｉ−
ＧａＩｎＡｓ層（３）の上面は、金属膜（９）によって
被覆されている。上述の構造によれば、ｐ−ＧａＩｎＡ
ｓ層（４）より伸びる空乏層は、ｉ−ＧａＩｎＡｓ層
（３）の内部にのみとどまり、暗電流が低減する。さら
に、アライメント不良等によりファイバからの入射光が
ｐ−ＧａＩｎＡｓ層（４）の外部に外れることがあって
も、金属膜（９）によりその光が反射される。
Description
【０００１】
【産業上の利用分野】本発明は、光ファイバ通信等に用
いる受光素子、特にｐｉｎ型受光素子（ｐｉｎ−ＰＤ）
とその製造方法に関するものである。
いる受光素子、特にｐｉｎ型受光素子（ｐｉｎ−ＰＤ）
とその製造方法に関するものである。
【０００２】
【従来の技術】一般に、光電子集積回路に搭載されてい
るｐｉｎ−ＰＤ（pin-photodiode）としては、集積の容
易さ、素子間の絶縁の容易さの点から、主としてメサ型
のｐｉｎ−ＰＤが用いられている。この技術について
は、例えば “Electronics Letters, Vol.26, No.5, p.305” に詳細に記載されている。このｐｉｎ−ＰＤの構造とし
ては、例えば半絶縁性のＩｎＰのような半導体基板上に
ｎ層、ｉ層、及びｐ層を順次積層した後、メサ加工を施
して表面を絶縁膜で保護したものがある。
るｐｉｎ−ＰＤ（pin-photodiode）としては、集積の容
易さ、素子間の絶縁の容易さの点から、主としてメサ型
のｐｉｎ−ＰＤが用いられている。この技術について
は、例えば “Electronics Letters, Vol.26, No.5, p.305” に詳細に記載されている。このｐｉｎ−ＰＤの構造とし
ては、例えば半絶縁性のＩｎＰのような半導体基板上に
ｎ層、ｉ層、及びｐ層を順次積層した後、メサ加工を施
して表面を絶縁膜で保護したものがある。
【０００３】
【発明が解決しようとする課題】従来のメサ形ｐｉｎ−
ＰＤにおいては、逆バイアスを印加することによって生
じる空乏層が、半導体層の表面に露出してしまう。即ち
空乏層は、メサ型に形成されている半導体層の側面とそ
の表面を保護する保護膜との界面まで達してしまうの
で、発生する暗電流が大きいという問題があった。
ＰＤにおいては、逆バイアスを印加することによって生
じる空乏層が、半導体層の表面に露出してしまう。即ち
空乏層は、メサ型に形成されている半導体層の側面とそ
の表面を保護する保護膜との界面まで達してしまうの
で、発生する暗電流が大きいという問題があった。
【０００４】本発明は、上記問題点を解決した受光素子
とその製造方法を提供することを目的とする。
とその製造方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は、半導体基板上
に第１導電型の不純物がドープされた第１導電型半導体
層、高抵抗半導体層、第２導電型の不純物がドープされ
た第２導電型半導体層が順次積層されてメサ型に形成さ
れている受光素子において、第２導電型半導体層のメサ
径は高抵抗半導体層のメサ径よりも小さく形成されて段
差部分が設けられており、その段差部分における高抵抗
半導体層の少なくとも上面は、非透光性材料で被覆され
ていることを特徴とする。
に第１導電型の不純物がドープされた第１導電型半導体
層、高抵抗半導体層、第２導電型の不純物がドープされ
た第２導電型半導体層が順次積層されてメサ型に形成さ
れている受光素子において、第２導電型半導体層のメサ
径は高抵抗半導体層のメサ径よりも小さく形成されて段
差部分が設けられており、その段差部分における高抵抗
半導体層の少なくとも上面は、非透光性材料で被覆され
ていることを特徴とする。
【０００６】一方、半導体基板上に第１導電型の不純物
がドープされた第１導電型半導体層、高抵抗半導体層、
第２導電型の不純物がドープされた第２導電型半導体層
を順次積層してメサ型に形成し、所定の位置に第１導電
側電極及び第２導電側電極を形成する受光素子の製造方
法において、第２導電型半導体層のメサ径を高抵抗半導
体層のメサ径より小さく形成して段差部分を設ける工程
と、第１導電側電極及び第２導電側電極のそれぞれを含
む所定の位置に引き出し配線を形成すると同時に、前述
の工程により設けられた段差部分における高抵抗半導体
層の少なくとも上面を、非透光性材料で被覆する工程と
を備えることを特徴とする。
がドープされた第１導電型半導体層、高抵抗半導体層、
第２導電型の不純物がドープされた第２導電型半導体層
を順次積層してメサ型に形成し、所定の位置に第１導電
側電極及び第２導電側電極を形成する受光素子の製造方
法において、第２導電型半導体層のメサ径を高抵抗半導
体層のメサ径より小さく形成して段差部分を設ける工程
と、第１導電側電極及び第２導電側電極のそれぞれを含
む所定の位置に引き出し配線を形成すると同時に、前述
の工程により設けられた段差部分における高抵抗半導体
層の少なくとも上面を、非透光性材料で被覆する工程と
を備えることを特徴とする。
【０００７】
【作用】本発明の受光素子によれば、第２導電型半導体
層のメサ径は高抵抗半導体層のメサ径よりも小さく形成
されて段差部分が設けられている。このため、第２導電
型半導体層より伸びる空乏層は、高抵抗半導体層の内部
にのみとどまって存在し、メサ型に形成されている高抵
抗半導体層の側面とその表面の保護膜との界面までは達
しない。したがって、暗電流の発生が低減する。
層のメサ径は高抵抗半導体層のメサ径よりも小さく形成
されて段差部分が設けられている。このため、第２導電
型半導体層より伸びる空乏層は、高抵抗半導体層の内部
にのみとどまって存在し、メサ型に形成されている高抵
抗半導体層の側面とその表面の保護膜との界面までは達
しない。したがって、暗電流の発生が低減する。
【０００８】さらに、前述の段差部分での高抵抗半導体
層の少なくとも上面は、金属等の非透光性材料からなる
膜により被覆されている。このため、アライメント不良
等でファイバからの光が第２導電型半導体層の外部に照
射されても、その光は非透光性材料に遮られて高抵抗半
導体層内に到達せず、不要なキャリアが発生することは
ない。したがって、受光素子の帯域の劣化を防止するこ
とができる。
層の少なくとも上面は、金属等の非透光性材料からなる
膜により被覆されている。このため、アライメント不良
等でファイバからの光が第２導電型半導体層の外部に照
射されても、その光は非透光性材料に遮られて高抵抗半
導体層内に到達せず、不要なキャリアが発生することは
ない。したがって、受光素子の帯域の劣化を防止するこ
とができる。
【０００９】一方、本発明の受光素子の製造方法によれ
ば、高抵抗半導体層を被覆する前述の非透光性材料から
なる膜の形成を、引出し配線の形成と同時に行う。した
がって工程数を大幅に増やすことなく、特性の安定した
受光素子を製造することができる。
ば、高抵抗半導体層を被覆する前述の非透光性材料から
なる膜の形成を、引出し配線の形成と同時に行う。した
がって工程数を大幅に増やすことなく、特性の安定した
受光素子を製造することができる。
【００１０】
【実施例】以下、本発明の実施例について、図を用いて
説明する。
説明する。
【００１１】図１は、本発明の一実施例の構造を示す断
面模式図である。半絶縁性ＩｎＰ基板１上には、第１導
電型半導体層であるｎ−ＩｎＰ層２、高抵抗半導体層で
あるｉ−ＧａＩｎＡｓ層３、第２導電型半導体層である
ｐ−ＧａＩｎＡｓ層４が順次積層されてｐｉｎ−ＰＤを
構成している。これら各層はメサ型に形成され、しかも
ｐ−ＧａＩｎＡｓ層４のメサ径がｉ−ＧａＩｎＡｓ層３
のメサ径よりも小さく形成されて段差部分が設けられて
いる。これら半導体層の表面は、その所定部分にｎ−オ
ーミック電極５及びｐ−オーミック電極６を有し、他は
ＳｉＮ保護膜７で覆われている。さらに、メサ径の差に
よる段差部分のｉ−ＧａＩｎＡｓ層３の上面は、金属膜
９によって被覆されている。なお、同図において符号８
は引出し配線（パッド配線）を示す。
面模式図である。半絶縁性ＩｎＰ基板１上には、第１導
電型半導体層であるｎ−ＩｎＰ層２、高抵抗半導体層で
あるｉ−ＧａＩｎＡｓ層３、第２導電型半導体層である
ｐ−ＧａＩｎＡｓ層４が順次積層されてｐｉｎ−ＰＤを
構成している。これら各層はメサ型に形成され、しかも
ｐ−ＧａＩｎＡｓ層４のメサ径がｉ−ＧａＩｎＡｓ層３
のメサ径よりも小さく形成されて段差部分が設けられて
いる。これら半導体層の表面は、その所定部分にｎ−オ
ーミック電極５及びｐ−オーミック電極６を有し、他は
ＳｉＮ保護膜７で覆われている。さらに、メサ径の差に
よる段差部分のｉ−ＧａＩｎＡｓ層３の上面は、金属膜
９によって被覆されている。なお、同図において符号８
は引出し配線（パッド配線）を示す。
【００１２】上述の構造によれば、ｐ−ＧａＩｎＡｓ層
４のメサ径がｉ−ＧａＩｎＡｓ層３のメサ径より小さく
形成されている。このため、ｐ−ＧａＩｎＡｓ層４より
伸びる空乏層は、ｉ−ＧａＩｎＡｓ層３の内部にのみと
どまり、メサ型に形成されたｉ−ＧａＩｎＡｓ層３の側
面とＳｉＮ保護膜７との界面までは達しない。そのため
暗電流が低減する。ここで、上記ｐ−ＧａＩｎＡｓ層４
とｉ−ＧａＩｎＡｓ層３のメサ径の差を１５μｍ程度と
することにより、暗電流の低減を一層効果的に図ること
ができる。
４のメサ径がｉ−ＧａＩｎＡｓ層３のメサ径より小さく
形成されている。このため、ｐ−ＧａＩｎＡｓ層４より
伸びる空乏層は、ｉ−ＧａＩｎＡｓ層３の内部にのみと
どまり、メサ型に形成されたｉ−ＧａＩｎＡｓ層３の側
面とＳｉＮ保護膜７との界面までは達しない。そのため
暗電流が低減する。ここで、上記ｐ−ＧａＩｎＡｓ層４
とｉ−ＧａＩｎＡｓ層３のメサ径の差を１５μｍ程度と
することにより、暗電流の低減を一層効果的に図ること
ができる。
【００１３】さらに、メサ径に差を設けることにより生
じる段差部分のｉ−ＧａＩｎＡｓ層３の上面は金属膜９
により被覆されている。このため、図２に示すようにア
ライメント不良等によりファイバからの入射光がｐ−Ｇ
ａＩｎＡｓ層４の外部に外れることがあっても、金属膜
９によりその光が反射されてｉ−ＧａＩｎＡｓ層３に入
射しないので、ｉ−ＧａＩｎＡｓ層３内において不要な
キャリアの発生を防止することができる。図３は、アラ
イメント時におけるファイバと受光素子との位置がずれ
た場合の周波数特性を示す図である。同図に示すよう
に、上記の構造を有するｐｉｎ−ＰＤを用いれば、アラ
イメント不良時においてもその周波数特性の劣化を防止
できることが明らかである。
じる段差部分のｉ−ＧａＩｎＡｓ層３の上面は金属膜９
により被覆されている。このため、図２に示すようにア
ライメント不良等によりファイバからの入射光がｐ−Ｇ
ａＩｎＡｓ層４の外部に外れることがあっても、金属膜
９によりその光が反射されてｉ−ＧａＩｎＡｓ層３に入
射しないので、ｉ−ＧａＩｎＡｓ層３内において不要な
キャリアの発生を防止することができる。図３は、アラ
イメント時におけるファイバと受光素子との位置がずれ
た場合の周波数特性を示す図である。同図に示すよう
に、上記の構造を有するｐｉｎ−ＰＤを用いれば、アラ
イメント不良時においてもその周波数特性の劣化を防止
できることが明らかである。
【００１４】図４及び図５は、本発明に係る受光素子の
製造方法を示す図である。まず、ＯＭＶＰＥ法（有機金
属気相成長法）を用い、半絶縁性ＩｎＰ基板１上にｎ−
ＩｎＰ層２、ｉ−ＧａＩｎＡｓ層３、ｐ−ＧａＩｎＡｓ
層４を順次積層する（図４（ａ）図示）。続いて、これ
ら積層された各層を通常のウェットエッチング法を用い
てメサ型に形成する（同図（ｂ）図示）。このとき、ｐ
−ＧａＩｎＡｓ層４及びｉ−ＧａＩｎＡｓ層３について
はリン酸（Ｈ3 ＰＯ4 ）系のエッチング液を用い、ｎ−
ＩｎＰ層２については塩酸（ＨＣｌ）系のエッチング液
を用いてメサ型に形成する（同図（ｃ）図示）。この結
果、ｐ−ＧａＩｎＡｓ層４のメサ径をｉ−ＧａＩｎＡｓ
層３のメサ径よりも小さく形成することができ、段差部
分が設けられる。
製造方法を示す図である。まず、ＯＭＶＰＥ法（有機金
属気相成長法）を用い、半絶縁性ＩｎＰ基板１上にｎ−
ＩｎＰ層２、ｉ−ＧａＩｎＡｓ層３、ｐ−ＧａＩｎＡｓ
層４を順次積層する（図４（ａ）図示）。続いて、これ
ら積層された各層を通常のウェットエッチング法を用い
てメサ型に形成する（同図（ｂ）図示）。このとき、ｐ
−ＧａＩｎＡｓ層４及びｉ−ＧａＩｎＡｓ層３について
はリン酸（Ｈ3 ＰＯ4 ）系のエッチング液を用い、ｎ−
ＩｎＰ層２については塩酸（ＨＣｌ）系のエッチング液
を用いてメサ型に形成する（同図（ｃ）図示）。この結
果、ｐ−ＧａＩｎＡｓ層４のメサ径をｉ−ＧａＩｎＡｓ
層３のメサ径よりも小さく形成することができ、段差部
分が設けられる。
【００１５】次にプラズマＣＶＤ法を用い、メサ型に形
成された各層の表面にＳｉＮを堆積し、保護膜７を形成
する（同図（ｄ）図示）。さらに、ＲＩＥ法によるドラ
イエッチングを行って所定の場所に電極形成用の開口を
形成し、ｎ−オーミック電極５、ｐ−オーミック電極６
を形成する（図５（ａ）図示）。その後、パッド配線８
を形成するが、その際同時に、メサ型の形成により生じ
た段差部分のｉ−ＧａＩｎＡｓ層３の上面に、パッド配
線８と同じ材料で金属膜９を形成し（同図（ｂ）図
示）、受光素子を完成する。
成された各層の表面にＳｉＮを堆積し、保護膜７を形成
する（同図（ｄ）図示）。さらに、ＲＩＥ法によるドラ
イエッチングを行って所定の場所に電極形成用の開口を
形成し、ｎ−オーミック電極５、ｐ−オーミック電極６
を形成する（図５（ａ）図示）。その後、パッド配線８
を形成するが、その際同時に、メサ型の形成により生じ
た段差部分のｉ−ＧａＩｎＡｓ層３の上面に、パッド配
線８と同じ材料で金属膜９を形成し（同図（ｂ）図
示）、受光素子を完成する。
【００１６】上述の方法によれば、工程数を大幅に増や
すことなく暗電流を低減させ、しかもアライメント不良
時にあってもｐｉｎ−ＰＤの帯域が劣化しない受光素子
を製造することが可能である。
すことなく暗電流を低減させ、しかもアライメント不良
時にあってもｐｉｎ−ＰＤの帯域が劣化しない受光素子
を製造することが可能である。
【００１７】なお、本発明において、受光素子に用いら
れる材料は上述の実施例で用いた材料に限る必要はな
く、例えば金属膜９の材料はパッド配線８の材料と同じ
であれば良い。また、金属膜９の被覆範囲はｉ−ＧａＩ
ｎＡｓ層３の上面に限らず、側面に及んでも上記実施例
同様の効果を得ることができる。
れる材料は上述の実施例で用いた材料に限る必要はな
く、例えば金属膜９の材料はパッド配線８の材料と同じ
であれば良い。また、金属膜９の被覆範囲はｉ−ＧａＩ
ｎＡｓ層３の上面に限らず、側面に及んでも上記実施例
同様の効果を得ることができる。
【００１８】
【発明の効果】以上説明したように本発明によれば、暗
電流を著しく低減することができるので、ｐｉｎ−ＰＤ
の特性が向上する。さらに、このｐｉｎ−ＰＤを集積化
した光電子集積回路においては、暗電流の低減により受
信感度が向上するという効果が得られる。
電流を著しく低減することができるので、ｐｉｎ−ＰＤ
の特性が向上する。さらに、このｐｉｎ−ＰＤを集積化
した光電子集積回路においては、暗電流の低減により受
信感度が向上するという効果が得られる。
【００１９】一方、ファイバとｐｉｎ−ＰＤとのアライ
メント不良により、受光領域を有する第２導電型半導体
層から成るメサ型の外部に光が入射した場合でも、非透
光性材料からなる膜の存在によりその光の入射が遮ら
れ、ｐｉｎ−ＰＤの帯域は劣化することなく安定させる
ことができる。
メント不良により、受光領域を有する第２導電型半導体
層から成るメサ型の外部に光が入射した場合でも、非透
光性材料からなる膜の存在によりその光の入射が遮ら
れ、ｐｉｎ−ＰＤの帯域は劣化することなく安定させる
ことができる。
【００２０】以上のことから、工程数を大幅に増やすこ
となく周波数特性の向上した受光素子を得ることがで
き、さらには受信感度の優れた光電子集積回路等を得る
ことができる。
となく周波数特性の向上した受光素子を得ることがで
き、さらには受信感度の優れた光電子集積回路等を得る
ことができる。
【図１】本発明の実施例に係る受光素子の構造を示す断
面図である。
面図である。
【図２】アライメント不良の場合の受光状態を示す図で
ある。
ある。
【図３】アライメント不良の場合の周波数特性を示す図
である。
である。
【図４】本発明の実施例に係る受光素子の製造工程を示
す図である。
す図である。
【図５】本発明の実施例に係る受光素子の製造工程を示
す図である。
す図である。
１…ＩｎＰ基板、２…ｎ−ＩｎＰ層、３…ｉ−ＧａＩｎ
Ａｓ層、４…ｐ−ＧａＩｎＡｓ層、５…ｎ−オーミック
電極、６…ｐ−オーミック電極、７…ＳｉＮ絶縁膜、８
…パッド配線、９…金属膜。
Ａｓ層、４…ｐ−ＧａＩｎＡｓ層、５…ｎ−オーミック
電極、６…ｐ−オーミック電極、７…ＳｉＮ絶縁膜、８
…パッド配線、９…金属膜。
Claims (2)
- 【請求項１】 半導体基板上に、第１導電型の不純物が
ドープされた第１導電型半導体層、高抵抗半導体層、第
２導電型の不純物がドープされた第２導電型半導体層が
順次積層されてメサ型に形成されている受光素子におい
て、 前記第２導電型半導体層のメサ径は前記高抵抗層のメサ
径よりも小さく形成されて段差部分が設けられており、 前記段差部分における前記高抵抗層の少なくとも上面
は、非透光性材料で被覆されていることを特徴とする受
光素子。 - 【請求項２】 半導体基板上に第１導電型の不純物がド
ープされた第１導電型半導体層、高抵抗半導体層、第２
導電型の不純物がドープされた第２導電型半導体層を順
次積層してメサ型に形成し、所定の位置に第１導電側電
極及び第２導電側電極を形成する受光素子の製造方法に
おいて、 前記第２導電型半導体層のメサ径を前記高抵抗半導体層
のメサ径より小さく形成して段差部分を設ける工程と、 前記第１導電側電極及び第２導電側電極のそれぞれを含
む所定の位置に引き出し配線を形成すると同時に、前記
工程により設けられた段差部分における前記高抵抗層の
少なくとも上面を、非透光性材料で被覆する工程とを備
えることを特徴とする受光素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4031035A JPH05226687A (ja) | 1992-02-18 | 1992-02-18 | 受光素子及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4031035A JPH05226687A (ja) | 1992-02-18 | 1992-02-18 | 受光素子及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05226687A true JPH05226687A (ja) | 1993-09-03 |
Family
ID=12320248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4031035A Pending JPH05226687A (ja) | 1992-02-18 | 1992-02-18 | 受光素子及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05226687A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0614233A2 (en) * | 1993-03-04 | 1994-09-07 | Sumitomo Electric Industries, Ltd. | Pin-type light receiving device, manufacture of the pin-type light receiving device and optoelectronic integrated circuit |
| KR100450258B1 (ko) * | 1998-12-26 | 2004-12-30 | 국방과학연구소 | 핀 다이오드의 구조 및 그 제조방법 |
| JP2013201209A (ja) * | 2012-03-23 | 2013-10-03 | Asahi Kasei Electronics Co Ltd | 赤外線センサ |
-
1992
- 1992-02-18 JP JP4031035A patent/JPH05226687A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0614233A2 (en) * | 1993-03-04 | 1994-09-07 | Sumitomo Electric Industries, Ltd. | Pin-type light receiving device, manufacture of the pin-type light receiving device and optoelectronic integrated circuit |
| EP0614233A3 (en) * | 1993-03-04 | 1997-07-02 | Sumitomo Electric Industries | Pin-type light receiving device, manufacture of the pin-type light receiving device and optoelectronic integrated circuit. |
| KR100450258B1 (ko) * | 1998-12-26 | 2004-12-30 | 국방과학연구소 | 핀 다이오드의 구조 및 그 제조방법 |
| JP2013201209A (ja) * | 2012-03-23 | 2013-10-03 | Asahi Kasei Electronics Co Ltd | 赤外線センサ |
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