JPH05291606A - 受光素子及びその製造方法 - Google Patents
受光素子及びその製造方法Info
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- JPH05291606A JPH05291606A JP4090839A JP9083992A JPH05291606A JP H05291606 A JPH05291606 A JP H05291606A JP 4090839 A JP4090839 A JP 4090839A JP 9083992 A JP9083992 A JP 9083992A JP H05291606 A JPH05291606 A JP H05291606A
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Abstract
(57)【要約】
【目的】 ｐｉｎ−ＰＤにおけるｐ層とｉ層との接合面
積を減少させることにより、接合容量を低減することに
ある。 【構成】ＩｎＰ基板１上に、ｎ−ＩｎＰ層２、ｉ−Ｇａ
ＩｎＡｓ層３及びｐ−ＧａＩｎＡｓ層４を順に積層して
なるメサ型の受光素子において、ｐ−ＧａＩｎＡｓ層４
とｉ−ＧａＩｎＡｓ層３の接合部６の側面には、この接
合部６に沿って溝部７を形成したことを特徴とする。
積を減少させることにより、接合容量を低減することに
ある。 【構成】ＩｎＰ基板１上に、ｎ−ＩｎＰ層２、ｉ−Ｇａ
ＩｎＡｓ層３及びｐ−ＧａＩｎＡｓ層４を順に積層して
なるメサ型の受光素子において、ｐ−ＧａＩｎＡｓ層４
とｉ−ＧａＩｎＡｓ層３の接合部６の側面には、この接
合部６に沿って溝部７を形成したことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、光ファイバ通信などに
用いる受光素子、特にｐｉｎ−ＰＤ（PhotoDiode ）か
らなる受光素子及びその製造方法に関するものである。
用いる受光素子、特にｐｉｎ−ＰＤ（PhotoDiode ）か
らなる受光素子及びその製造方法に関するものである。
【０００２】
【従来の技術】従来よりこの種の受光素子、特に光電子
集積回路等に搭載されるｐｉｎ−ＰＤとしては、集積の
容易さ、素子間の絶縁の良さなどの点から、主としてメ
サ型のｐｉｎ−ＰＤが用いられている（エレクトロニク
ス レターズ（Electronics Letters ）Ｖｏｌ．２６，
Ｎｏ５，ｐ．３０５）。
集積回路等に搭載されるｐｉｎ−ＰＤとしては、集積の
容易さ、素子間の絶縁の良さなどの点から、主としてメ
サ型のｐｉｎ−ＰＤが用いられている（エレクトロニク
ス レターズ（Electronics Letters ）Ｖｏｌ．２６，
Ｎｏ５，ｐ．３０５）。
【０００３】また、これらのｐｉｎ−ＰＤは、素子の上
面から光を入射する必要から、素子の上面に設けられた
電極がリング形状もしくはそれに近い形状となってお
り、この電極の内側に光が入射する構造となっている
（図４）。
面から光を入射する必要から、素子の上面に設けられた
電極がリング形状もしくはそれに近い形状となってお
り、この電極の内側に光が入射する構造となっている
（図４）。
【０００４】
【発明が解決しようとする課題】このような構造のｐｉ
ｎ−ＰＤは、上面に電極２０を形成する構造であるた
め、受光径ｃは電極２０の幅ａや位置合わせ用のマージ
ンｂによって制約を受けることになり、必要な受光径ｃ
を得るには、この受光径ｃよりも大きなメサ径ｄが必要
であった。ｐｉｎ−ＰＤをこのような形状とした場合、
ｐ層とｉ層との接合面積が大きいため、ｐｉｎ−ＰＤの
持つ接合容量が大きくなり、高速動作に支障をきたす欠
点があった。
ｎ−ＰＤは、上面に電極２０を形成する構造であるた
め、受光径ｃは電極２０の幅ａや位置合わせ用のマージ
ンｂによって制約を受けることになり、必要な受光径ｃ
を得るには、この受光径ｃよりも大きなメサ径ｄが必要
であった。ｐｉｎ−ＰＤをこのような形状とした場合、
ｐ層とｉ層との接合面積が大きいため、ｐｉｎ−ＰＤの
持つ接合容量が大きくなり、高速動作に支障をきたす欠
点があった。
【０００５】本発明はこのような問題点を解決するもの
であり、ｐｉｎ−ＰＤにおけるｐ層とｉ層との接合面積
を減少させることにより、接合容量を低減する受光素子
及びその製造方法を提供することを目的とする。
であり、ｐｉｎ−ＰＤにおけるｐ層とｉ層との接合面積
を減少させることにより、接合容量を低減する受光素子
及びその製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明にかかる受光素子
は、上記目的に鑑みてなされたものであり、半導体基板
上に、第１導電型半導体層、真性半導体層及び第２導電
型半導体層を順に積層して成るメサ型の受光素子におい
て、第２導電型半導体層と真性半導体層の接合部の側面
は、この接合部に沿って溝部を形成したことを特徴とす
るものである。
は、上記目的に鑑みてなされたものであり、半導体基板
上に、第１導電型半導体層、真性半導体層及び第２導電
型半導体層を順に積層して成るメサ型の受光素子におい
て、第２導電型半導体層と真性半導体層の接合部の側面
は、この接合部に沿って溝部を形成したことを特徴とす
るものである。
【０００７】また、本発明にかかる受光素子の製造方法
は、半導体基板上に、第１導電型半導体層、真性半導体
層及び第２導電型半導体層を順に積層する第１工程と、
第２導電型半導体層の上層部にメサエッチングを施す第
２工程と、第２導電型半導体層に形成したメサの表面を
保護膜で覆う第３工程と、保護膜をマスクとして、露出
した第２導電型半導体層からその下層の真性半導体層に
かけてサイドエッチングを施す第４工程と、この下層に
残りのメサエッチングを施す第５工程とを有することを
特徴とするものである。
は、半導体基板上に、第１導電型半導体層、真性半導体
層及び第２導電型半導体層を順に積層する第１工程と、
第２導電型半導体層の上層部にメサエッチングを施す第
２工程と、第２導電型半導体層に形成したメサの表面を
保護膜で覆う第３工程と、保護膜をマスクとして、露出
した第２導電型半導体層からその下層の真性半導体層に
かけてサイドエッチングを施す第４工程と、この下層に
残りのメサエッチングを施す第５工程とを有することを
特徴とするものである。
【０００８】
【作用】本発明にかかる受光素子では、このようにメサ
の側面に溝部を形成することにより、第２導電型半導体
層と真性半導体層との接合面の面積が減少するため、こ
れによって受光素子の接合容量が減少する。
の側面に溝部を形成することにより、第２導電型半導体
層と真性半導体層との接合面の面積が減少するため、こ
れによって受光素子の接合容量が減少する。
【０００９】また、本発明にかかる受光素子の製造方法
では、第２導電型半導体層に形成したメサの表面に保護
膜を形成し、この保護膜をマスクとして第２導電型半導
体層からその下層の真性半導体層にかけてサイドエッチ
ングを施すことにより、第２導電型半導体層と真性半導
体層との接合部の外周部が浸蝕される。これによって、
第２導電型半導体層と真性半導体層との接合面の面積を
減少させるものである。
では、第２導電型半導体層に形成したメサの表面に保護
膜を形成し、この保護膜をマスクとして第２導電型半導
体層からその下層の真性半導体層にかけてサイドエッチ
ングを施すことにより、第２導電型半導体層と真性半導
体層との接合部の外周部が浸蝕される。これによって、
第２導電型半導体層と真性半導体層との接合面の面積を
減少させるものである。
【００１０】
【実施例】以下、本発明にかかる受光素子の製造方法を
添付図面に基づいて工程順に説明する。
添付図面に基づいて工程順に説明する。
【００１１】まず、半絶縁性のＩｎＰ基板１の上にＯＭ
ＶＰＥ（有機金属気相成長）法等により、ｐｉｎ−ＰＤ
となるｎ−ＩｎＰ層２、ｉ−ＧａＩｎＡｓ層３、ｐ−Ｇ
ａＩｎＡｓ層４の各層を順次形成する（図１（ａ））。
ＶＰＥ（有機金属気相成長）法等により、ｐｉｎ−ＰＤ
となるｎ−ＩｎＰ層２、ｉ−ＧａＩｎＡｓ層３、ｐ−Ｇ
ａＩｎＡｓ層４の各層を順次形成する（図１（ａ））。
【００１２】次に、ｐ−ＧａＩｎＡｓ層４の上面にレジ
ストを塗布した後パターニングして、ｐｉｎ−ＰＤの形
成領域のみにレジスト膜（図示せず）を残存させる。こ
の後、このレジスト膜をマスクとして、りん酸を主成分
とするエッチング液を用いてｐ−ＧａＩｎＡｓ層４の上
層部のみにメサエッチングを施す（図１（ｂ））。
ストを塗布した後パターニングして、ｐｉｎ−ＰＤの形
成領域のみにレジスト膜（図示せず）を残存させる。こ
の後、このレジスト膜をマスクとして、りん酸を主成分
とするエッチング液を用いてｐ−ＧａＩｎＡｓ層４の上
層部のみにメサエッチングを施す（図１（ｂ））。
【００１３】次に、ｐ−ＧａＩｎＡｓ層４の上面全面
に、プラズマＣＶＤ法によって窒化シリコン（Ｓｉ
Ｎx ）膜５を堆積させた後、ｐｉｎ−ＰＤの形成領域の
みにレジスト膜（図示せず）をパターン形成し、このレ
ジスト膜をマスクとして、その下層の窒化シリコン膜５
をフッ酸（ＨＦ）などを用いて除去する。これによっ
て、ｐ−ＧａＩｎＡｓ層４のメサの表面にのみ窒化シリ
コン膜５を形成する（図１（ｃ））。なお、この窒化シ
リコンの代わりにレジストなどを用いることもできる
が、膜厚を薄く形成できる材料及び方法を採用すること
が望ましい。
に、プラズマＣＶＤ法によって窒化シリコン（Ｓｉ
Ｎx ）膜５を堆積させた後、ｐｉｎ−ＰＤの形成領域の
みにレジスト膜（図示せず）をパターン形成し、このレ
ジスト膜をマスクとして、その下層の窒化シリコン膜５
をフッ酸（ＨＦ）などを用いて除去する。これによっ
て、ｐ−ＧａＩｎＡｓ層４のメサの表面にのみ窒化シリ
コン膜５を形成する（図１（ｃ））。なお、この窒化シ
リコンの代わりにレジストなどを用いることもできる
が、膜厚を薄く形成できる材料及び方法を採用すること
が望ましい。
【００１４】次に、窒化シリコン膜５をマスクとして、
その下層のｐ−ＧａＩｎＡｓ層４からｉ−ＧａＩｎＡｓ
層３にかけて反応性イオンエッチング（ＲＩＥ）または
リン酸を主成分とするエッチング液を用いてサイドエチ
ングを施す。これによって、ｐ−ＧａＩｎＡｓ層４とｉ
−ＧａＩｎＡｓ層３の接合部６には、この接合部６の側
面に沿って溝部７が形成される（図２（ｄ））。
その下層のｐ−ＧａＩｎＡｓ層４からｉ−ＧａＩｎＡｓ
層３にかけて反応性イオンエッチング（ＲＩＥ）または
リン酸を主成分とするエッチング液を用いてサイドエチ
ングを施す。これによって、ｐ−ＧａＩｎＡｓ層４とｉ
−ＧａＩｎＡｓ層３の接合部６には、この接合部６の側
面に沿って溝部７が形成される（図２（ｄ））。
【００１５】次に、フッ酸（ＨＦ）などを用いて、残存
する窒化シリコン膜５を除去した後、スピンコート法に
よりポリイミド８を全面に塗布する（図２（ｅ））。こ
れによって、溝部７にもポリイミド８が充填される。
する窒化シリコン膜５を除去した後、スピンコート法に
よりポリイミド８を全面に塗布する（図２（ｅ））。こ
れによって、溝部７にもポリイミド８が充填される。
【００１６】次に、反応性イオンエッチング（ＲＩＥ）
によってポリイミド８のエッチングを行う。このエッチ
ングは異方的に行うため、溝部７に充填されたポリイミ
ド８はエッチングされずに残る（図２（ｆ））。このよ
うに溝部７にポリイミド８を充填することにより、メサ
の側面に凹凸がなくなり平坦化されるので、後の工程に
おいて、この平坦化された側面に沿ってｐ型オーミック
電極９からの配線を形成することができる。
によってポリイミド８のエッチングを行う。このエッチ
ングは異方的に行うため、溝部７に充填されたポリイミ
ド８はエッチングされずに残る（図２（ｆ））。このよ
うに溝部７にポリイミド８を充填することにより、メサ
の側面に凹凸がなくなり平坦化されるので、後の工程に
おいて、この平坦化された側面に沿ってｐ型オーミック
電極９からの配線を形成することができる。
【００１７】この後、残ったｐ−ＧａＩｎＡｓ層４及び
ｉ−ＧａＩｎＡｓ層３に残りのメサエッチングを施し、
ｎ−ＩｎＰ層２の所定の箇所をエッチング除去する。最
後に、ｐ−ＧａＩｎＡｓ層４の上面にｐ型オーミック電
極９、ｎ−ＩｎＰ層２の上面にｎ型オーミック電極１
０、及び配線（図示せず）などを形成してｐｉｎ−ＰＤ
の製造工程は終了する（図３）。
ｉ−ＧａＩｎＡｓ層３に残りのメサエッチングを施し、
ｎ−ＩｎＰ層２の所定の箇所をエッチング除去する。最
後に、ｐ−ＧａＩｎＡｓ層４の上面にｐ型オーミック電
極９、ｎ−ＩｎＰ層２の上面にｎ型オーミック電極１
０、及び配線（図示せず）などを形成してｐｉｎ−ＰＤ
の製造工程は終了する（図３）。
【００１８】このようにｐｉｎ−ＰＤを製造することに
より、ｐ−ＧａＩｎＡｓ層４とｉ−ＧａＩｎＡｓ層３と
の接合面の面積を、光を受ける最小限の面積に近づける
ことができ、ｐｉｎ−ＰＤの接合容量を減少させること
が可能となる。
より、ｐ−ＧａＩｎＡｓ層４とｉ−ＧａＩｎＡｓ層３と
の接合面の面積を、光を受ける最小限の面積に近づける
ことができ、ｐｉｎ−ＰＤの接合容量を減少させること
が可能となる。
【００１９】また、本実施例ではＩｎＰ基板１上に、ｎ
−ＩｎＰ層２、ｉ−ＧａＩｎＡｓ層３、ｐ−ＧａＩｎＡ
ｓ層４を順に形成したｐｉｎ−ＰＤを例示したが、ｐ−
ＧａＩｎＡｓ層４、ｉ−ＧａＩｎＡｓ層３、ｎ−ＩｎＰ
層２の順にＩｎＰ基板１上に積層させ、ｐ−ＧａＩｎＡ
ｓ層４とその上層のｉ−ＧａＩｎＡｓ層３の接合部の側
面に溝部を形成することも可能である。
−ＩｎＰ層２、ｉ−ＧａＩｎＡｓ層３、ｐ−ＧａＩｎＡ
ｓ層４を順に形成したｐｉｎ−ＰＤを例示したが、ｐ−
ＧａＩｎＡｓ層４、ｉ−ＧａＩｎＡｓ層３、ｎ−ＩｎＰ
層２の順にＩｎＰ基板１上に積層させ、ｐ−ＧａＩｎＡ
ｓ層４とその上層のｉ−ＧａＩｎＡｓ層３の接合部の側
面に溝部を形成することも可能である。
【００２０】
【発明の効果】以上説明したように、本発明にかかる受
光素子（ｐｉｎ−ＰＤ）によれば、メサの側面に、第２
導電型半導体層と真性半導体層の接合部に沿って溝部を
形成したので、第２導電型半導体層と真性半導体層の接
合面の面積を減少させることができ、これによって受光
素子の接合容量が減少するため、応答速度や受光感度等
の受光素子の特性を向上させることが可能となる。
光素子（ｐｉｎ−ＰＤ）によれば、メサの側面に、第２
導電型半導体層と真性半導体層の接合部に沿って溝部を
形成したので、第２導電型半導体層と真性半導体層の接
合面の面積を減少させることができ、これによって受光
素子の接合容量が減少するため、応答速度や受光感度等
の受光素子の特性を向上させることが可能となる。
【００２１】また、本発明にかかる受光素子の製造方法
によれば、第２導電型半導体層のメサ部に保護膜を形成
し、この保護膜をマスクとしてこの第２導電型半導体層
からその下層の真性半導体層にかけてサイドエッチング
を施すので、第２導電型半導体層と真性半導体層との接
合部の外周部が浸蝕されるため、これによって第２導電
型半導体層と真性半導体層との接合面の面積を減少させ
ることが可能となる。
によれば、第２導電型半導体層のメサ部に保護膜を形成
し、この保護膜をマスクとしてこの第２導電型半導体層
からその下層の真性半導体層にかけてサイドエッチング
を施すので、第２導電型半導体層と真性半導体層との接
合部の外周部が浸蝕されるため、これによって第２導電
型半導体層と真性半導体層との接合面の面積を減少させ
ることが可能となる。
【図１】図１（ａ），（ｂ），（ｃ）は本発明にかかる
受光素子の製造工程を順に示す素子断面図である。
受光素子の製造工程を順に示す素子断面図である。
【図２】図２（ｄ），（ｅ），（ｆ），は本発明にかか
る受光素子の製造工程を順に示す素子断面図である。
る受光素子の製造工程を順に示す素子断面図である。
【図３】完成した受光素子を示す素子断面図である。
【図４】従来の受光素子を示す素子断面図である。
１…ＩｎＰ基板、２…ｎ−ＩｎＰ層、３…ｉ−ＧａＩｎ
Ａｓ層、４…ｐ−ＧａＩｎＡｓ層、５…窒化シリコン膜
（保護膜）、７…溝部、８…ポリイミド（絶縁膜）。
Ａｓ層、４…ｐ−ＧａＩｎＡｓ層、５…窒化シリコン膜
（保護膜）、７…溝部、８…ポリイミド（絶縁膜）。
Claims (3)
- 【請求項１】 半導体基板上に、第１導電型半導体層、
真性半導体層及び第２導電型半導体層を順に積層して成
るメサ型の受光素子において、前記第２導電型半導体層
と前記真性半導体層の接合部の側面には、この接合部に
沿って溝部を形成したことを特徴とする受光素子。 - 【請求項２】 半導体基板上に、第１導電型半導体層、
真性半導体層及び第２導電型半導体層を順に積層する第
１工程と、 前記第２導電型半導体層の上層部にメサエッチングを施
す第２工程と、 前記第２導電型半導体層に形成したメサの表面を保護膜
で覆う第３工程と、 前記保護膜をマスクとして、露出した前記第２導電型半
導体層からその下層の真性半導体層にかけてサイドエッ
チングを施す第４工程と、 この下層に残りのメサエッチングを施す第５工程とを有
することを特徴とする受光素子の製造方法。 - 【請求項３】 前記第４工程と第５工程の間に、前記第
４工程のサイドエッチングによって浸蝕された箇所に絶
縁材料を充填する工程を有することを特徴とする請求項
２記載の受光素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4090839A JPH05291606A (ja) | 1992-04-10 | 1992-04-10 | 受光素子及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4090839A JPH05291606A (ja) | 1992-04-10 | 1992-04-10 | 受光素子及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05291606A true JPH05291606A (ja) | 1993-11-05 |
Family
ID=14009758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4090839A Pending JPH05291606A (ja) | 1992-04-10 | 1992-04-10 | 受光素子及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05291606A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009188171A (ja) * | 2008-02-06 | 2009-08-20 | Sony Corp | 半導体受光素子およびその製造方法ならびに光通信装置 |
| WO2021039161A1 (ja) * | 2019-08-30 | 2021-03-04 | 株式会社ジャパンディスプレイ | 検出装置 |
-
1992
- 1992-04-10 JP JP4090839A patent/JPH05291606A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009188171A (ja) * | 2008-02-06 | 2009-08-20 | Sony Corp | 半導体受光素子およびその製造方法ならびに光通信装置 |
| US8035187B2 (en) | 2008-02-06 | 2011-10-11 | Sony Corporation | Semiconductor light receiving element and optical communication system |
| WO2021039161A1 (ja) * | 2019-08-30 | 2021-03-04 | 株式会社ジャパンディスプレイ | 検出装置 |
| CN114342079A (zh) * | 2019-08-30 | 2022-04-12 | 株式会社日本显示器 | 检测装置 |
| US20220173154A1 (en) * | 2019-08-30 | 2022-06-02 | Japan Display Inc. | Detection device |
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