JPH06151942A - 半導体受光素子及びその製造方法 - Google Patents
半導体受光素子及びその製造方法Info
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- JPH06151942A JPH06151942A JP4327334A JP32733492A JPH06151942A JP H06151942 A JPH06151942 A JP H06151942A JP 4327334 A JP4327334 A JP 4327334A JP 32733492 A JP32733492 A JP 32733492A JP H06151942 A JPH06151942 A JP H06151942A
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Abstract
(57)【要約】
【目的】 アバランシェホトダイオードの増倍層厚、Ｐ
ＩＮ構造ホトダイオードの光吸収層厚の制御性を向上す
る。 【構成】 第１導電型の半導体基板上に複数の第１導電
型半導体層を順次結晶成長した後、上記複数の半導体層
の最上層表面からエッチングにより所定の深さの穴部を
形成し、この後、上記穴部内にこれを埋め込むように上
記第１導電型と反対の導電型である第２導電型の半導体
層を結晶成長するようにした。 【効果】 拡散に比して深さの制御性に優れたエッチン
グにより増倍層厚、又は光吸収層厚を制御することがで
きる。
ＩＮ構造ホトダイオードの光吸収層厚の制御性を向上す
る。 【構成】 第１導電型の半導体基板上に複数の第１導電
型半導体層を順次結晶成長した後、上記複数の半導体層
の最上層表面からエッチングにより所定の深さの穴部を
形成し、この後、上記穴部内にこれを埋め込むように上
記第１導電型と反対の導電型である第２導電型の半導体
層を結晶成長するようにした。 【効果】 拡散に比して深さの制御性に優れたエッチン
グにより増倍層厚、又は光吸収層厚を制御することがで
きる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体受光素子及び
その製造方法に関し、特にアバランシェホトダイオー
ド，ＰＩＮ構造ホトダイオード等、光ファイバ通信等に
おいて光電（Ｏ／Ｅ）変換素子として用いられる半導体
受光素子及びその製造方法に関するものである。
その製造方法に関し、特にアバランシェホトダイオー
ド，ＰＩＮ構造ホトダイオード等、光ファイバ通信等に
おいて光電（Ｏ／Ｅ）変換素子として用いられる半導体
受光素子及びその製造方法に関するものである。
【０００２】
【従来の技術】図５は従来の半導体受光素子の一例であ
るＩｎＧａＡｓ層を光吸収層として有するアバランシェ
ホトダイオード（ＩｎＧａＡｓ−ＡＰＤ）を示す断面斜
視図であり、図において、５２はｎ型ＩｎＰ基板であ
る。ｎ型ＩｎＰバッファ層５３は基板５２上に配置さ
れ、ｎ型ＩｎＧａＡｓ光吸収層５４はバッファ層３上に
配置され、ｎ型ＩｎＰ増倍層５５は光吸収層５４上に配
置され、ｎ型ＩｎＰガードリング層５７は増倍層５５上
に配置される。ガードリング層５７の一部にはその表面
側よりｐ+ 不純物拡散領域６１が形成され、ガードリン
グ層５７のｐ+ 不純物拡散領域６１を取り巻く領域には
リング状のｐ- イオン注入領域６２が形成されている。
Ｓｉ3 Ｎ4 膜５８はガードリング層５７上に配置され、
ｐ+ 不純物拡散領域６１に対応する領域に開口部を有す
る。ｐ側電極５９はＳｉ3 Ｎ4 膜５８の開口部の周縁部
にｐ+ 不純物拡散領域６１に接するように設けられ、ｎ
側電極５１は基板５２裏面に設けられる。また、６３は
受光領域である。
るＩｎＧａＡｓ層を光吸収層として有するアバランシェ
ホトダイオード（ＩｎＧａＡｓ−ＡＰＤ）を示す断面斜
視図であり、図において、５２はｎ型ＩｎＰ基板であ
る。ｎ型ＩｎＰバッファ層５３は基板５２上に配置さ
れ、ｎ型ＩｎＧａＡｓ光吸収層５４はバッファ層３上に
配置され、ｎ型ＩｎＰ増倍層５５は光吸収層５４上に配
置され、ｎ型ＩｎＰガードリング層５７は増倍層５５上
に配置される。ガードリング層５７の一部にはその表面
側よりｐ+ 不純物拡散領域６１が形成され、ガードリン
グ層５７のｐ+ 不純物拡散領域６１を取り巻く領域には
リング状のｐ- イオン注入領域６２が形成されている。
Ｓｉ3 Ｎ4 膜５８はガードリング層５７上に配置され、
ｐ+ 不純物拡散領域６１に対応する領域に開口部を有す
る。ｐ側電極５９はＳｉ3 Ｎ4 膜５８の開口部の周縁部
にｐ+ 不純物拡散領域６１に接するように設けられ、ｎ
側電極５１は基板５２裏面に設けられる。また、６３は
受光領域である。
【０００３】次に図５に示すＩｎＧａＡｓ−ＡＰＤの製
造工程を図６に沿って説明する。まず、厚さ１５０μ
ｍ，キャリア濃度５×１０18cm-3のｎ型ＩｎＰ基板５２
上にＣＶＤ法等により、図６(a) に示すように、層厚が
２μｍでキャリア濃度５×１０16cm-3のｎ型ＩｎＰバッ
ファ層５３，層厚が２μｍでキャリア濃度１×１０15cm
-3のｎ型ＩｎＧａＡｓ光吸収層５４，層厚が１μｍでキ
ャリア濃度２×１０16cm-3のｎ型ＩｎＰ増倍層５５，層
厚が１μｍでキャリア濃度１×１０15cm-3のｎ型ＩｎＰ
ガードリング層５７を順次結晶成長する。次にウエハ表
面にＳｉ3 Ｎ4 膜を成膜し、これを写真製版及びエッチ
ング技術を用いてパターニングし、リング状の開口部を
有するイオン注入用のマスク６５を形成する。そして、
このＳｉ3 Ｎ4 膜パターン６５をマスクとして、図６
(b) 中の矢印に示すように、ガードリング層５７中にｐ
型不純物イオン、例えばベリリウム（Ｂｅ）をイオン注
入してｐ- イオン注入領域６２を形成する。イオン注入
領域６２のキャリア濃度は５×１０17cm-3である。この
後、Ｓｉ3 Ｎ4 膜パターン６５を除去し、再度ウエハ表
面にＳｉ3 Ｎ4 膜を成膜し、これを写真製版及びエッチ
ング技術を用いてパターニングし、円形の開口部を有す
る不純物拡散用のマスク６６を形成する。そして、この
Ｓｉ3 Ｎ4 膜パターン６６をマスクとして、図６(c) 中
の矢印に示すように、ｎ型ＩｎＰガードリング層５７中
にｐ型不純物、例えばカドミウム（Ｃｄ）を拡散してｐ
+ 不純物拡散領域６１を形成する。不純物拡散領域６１
のキャリア濃度は２×１０18cm-3である。この後、Ｓｉ
3 Ｎ4 膜パターン６６を除去し、再度ウエハ表面にＳｉ
3 Ｎ4 膜５８を成膜し、これを写真製版及びエッチング
技術を用いてパターニングし、円形の開口部を設け、図
６(d) に示すように、開口の周縁部にｐ+ 不純物拡散領
域６１に接するようにリング状のｐ側電極５９を形成
し、また、基板５２裏面にｎ側電極５１を形成して素子
が完成する。
造工程を図６に沿って説明する。まず、厚さ１５０μ
ｍ，キャリア濃度５×１０18cm-3のｎ型ＩｎＰ基板５２
上にＣＶＤ法等により、図６(a) に示すように、層厚が
２μｍでキャリア濃度５×１０16cm-3のｎ型ＩｎＰバッ
ファ層５３，層厚が２μｍでキャリア濃度１×１０15cm
-3のｎ型ＩｎＧａＡｓ光吸収層５４，層厚が１μｍでキ
ャリア濃度２×１０16cm-3のｎ型ＩｎＰ増倍層５５，層
厚が１μｍでキャリア濃度１×１０15cm-3のｎ型ＩｎＰ
ガードリング層５７を順次結晶成長する。次にウエハ表
面にＳｉ3 Ｎ4 膜を成膜し、これを写真製版及びエッチ
ング技術を用いてパターニングし、リング状の開口部を
有するイオン注入用のマスク６５を形成する。そして、
このＳｉ3 Ｎ4 膜パターン６５をマスクとして、図６
(b) 中の矢印に示すように、ガードリング層５７中にｐ
型不純物イオン、例えばベリリウム（Ｂｅ）をイオン注
入してｐ- イオン注入領域６２を形成する。イオン注入
領域６２のキャリア濃度は５×１０17cm-3である。この
後、Ｓｉ3 Ｎ4 膜パターン６５を除去し、再度ウエハ表
面にＳｉ3 Ｎ4 膜を成膜し、これを写真製版及びエッチ
ング技術を用いてパターニングし、円形の開口部を有す
る不純物拡散用のマスク６６を形成する。そして、この
Ｓｉ3 Ｎ4 膜パターン６６をマスクとして、図６(c) 中
の矢印に示すように、ｎ型ＩｎＰガードリング層５７中
にｐ型不純物、例えばカドミウム（Ｃｄ）を拡散してｐ
+ 不純物拡散領域６１を形成する。不純物拡散領域６１
のキャリア濃度は２×１０18cm-3である。この後、Ｓｉ
3 Ｎ4 膜パターン６６を除去し、再度ウエハ表面にＳｉ
3 Ｎ4 膜５８を成膜し、これを写真製版及びエッチング
技術を用いてパターニングし、円形の開口部を設け、図
６(d) に示すように、開口の周縁部にｐ+ 不純物拡散領
域６１に接するようにリング状のｐ側電極５９を形成
し、また、基板５２裏面にｎ側電極５１を形成して素子
が完成する。
【０００４】次に動作について説明する。ｐ側電極５９
とｎ側電極５１の間に逆バイアス電圧を印加した状態
で、光が受光領域１３に入射すると、ｎ−ＩｎＰ増倍層
５５でアバランシェ増倍された電流がｐ側電極５９より
ｎ側電極５１へ流れる。
とｎ側電極５１の間に逆バイアス電圧を印加した状態
で、光が受光領域１３に入射すると、ｎ−ＩｎＰ増倍層
５５でアバランシェ増倍された電流がｐ側電極５９より
ｎ側電極５１へ流れる。
【０００５】図９は図５に示すＡＰＤの一部を拡大して
示した図であり、図において図５と同一符号は同一又は
相当部分である。また、ｄ1 はｐ+ 領域６１のフロント
から増倍層５５と光吸収層５４との界面までの距離（増
倍層厚）を示す。この距離ｄは、上述の動作における、
入射光に対する増倍率を決定する重要な要素の１つとな
っている。本従来例では、この距離ｄ1 はｐ+ 不純物拡
散領域６１を形成する際の不純物拡散深さで制御してい
る。
示した図であり、図において図５と同一符号は同一又は
相当部分である。また、ｄ1 はｐ+ 領域６１のフロント
から増倍層５５と光吸収層５４との界面までの距離（増
倍層厚）を示す。この距離ｄは、上述の動作における、
入射光に対する増倍率を決定する重要な要素の１つとな
っている。本従来例では、この距離ｄ1 はｐ+ 不純物拡
散領域６１を形成する際の不純物拡散深さで制御してい
る。
【０００６】また、図７は従来の半導体受光素子の他の
例であるＰＩＮ構造のホトダイオード（ＰＩＮ−ＰＤ）
を示す断面斜視図であり、図において、７２はｎ型Ｉｎ
Ｐ基板である。ｎ型ＩｎＰバッファ層７３は基板７２上
に配置され、ｎ型ＩｎＧａＡｓ光吸収層７４はバッファ
層７３上に配置され、ｎ型ＩｎＰ窓層７７は光吸収層７
４上に配置される。窓層７７の一部にはその表面側より
Ｚｎ（ｐ型不純物）拡散領域８１が形成されている。Ｓ
ｉ3 Ｎ4 膜７８は窓層７７上に配置され、Ｚｎ拡散領域
８１に対応する領域に開口部を有する。ｐ側電極７９は
Ｓｉ3 Ｎ4 膜７８の開口部の周縁部にＺｎ拡散領域８１
に接するように設けられ、ｎ側電極７１は基板２裏面に
設けられる。また、８３は受光領域である。
例であるＰＩＮ構造のホトダイオード（ＰＩＮ−ＰＤ）
を示す断面斜視図であり、図において、７２はｎ型Ｉｎ
Ｐ基板である。ｎ型ＩｎＰバッファ層７３は基板７２上
に配置され、ｎ型ＩｎＧａＡｓ光吸収層７４はバッファ
層７３上に配置され、ｎ型ＩｎＰ窓層７７は光吸収層７
４上に配置される。窓層７７の一部にはその表面側より
Ｚｎ（ｐ型不純物）拡散領域８１が形成されている。Ｓ
ｉ3 Ｎ4 膜７８は窓層７７上に配置され、Ｚｎ拡散領域
８１に対応する領域に開口部を有する。ｐ側電極７９は
Ｓｉ3 Ｎ4 膜７８の開口部の周縁部にＺｎ拡散領域８１
に接するように設けられ、ｎ側電極７１は基板２裏面に
設けられる。また、８３は受光領域である。
【０００７】次に図７に示すＰＩＮ−ＰＤの製造工程を
図８に沿って説明する。まず、厚さ１５０μｍ，キャリ
ア濃度５×１０18cm-3のｎ型ＩｎＰ基板７２上にＣＶＤ
法等により、図８(a) に示すように、層厚が２μｍでキ
ャリア濃度５×１０16cm-3のｎ型ＩｎＰバッファ層７
３，層厚が２μｍでキャリア濃度１×１０15cm-3のｎ型
ＩｎＧａＡｓ光吸収層７４，層厚が１μｍでキャリア濃
度１×１０15cm-3のｎ型ＩｎＰ窓層７７を順次結晶成長
する。次にウエハ表面にＳｉ3 Ｎ4膜を成膜し、これを
写真製版及びエッチング技術を用いてパターニングし、
円形の開口部を有するＺｎ拡散用のマスク８５を形成す
る。そして、このＳｉ3 Ｎ4膜パターン４１をマスクと
して、図８(b) に示すように、窓層７７中にＺｎを拡散
してｐ+ 不純物拡散領域８１を形成する。不純物拡散領
域８１のキャリア濃度は２×１０18cm-3である。この
後、Ｓｉ3 Ｎ4 膜パターン８５を除去し、再度ウエハ表
面にＳｉ3 Ｎ4 膜７８を成膜し、これを写真製版及びエ
ッチング技術を用いてパターニングし、円形の開口部を
設け、図８(c) に示すように、開口の周縁部にＺｎ拡散
領域８１に接するようにリング状のｐ側電極７９を形成
し、また、基板７２裏面にｎ側電極７１を形成して素子
が完成する。
図８に沿って説明する。まず、厚さ１５０μｍ，キャリ
ア濃度５×１０18cm-3のｎ型ＩｎＰ基板７２上にＣＶＤ
法等により、図８(a) に示すように、層厚が２μｍでキ
ャリア濃度５×１０16cm-3のｎ型ＩｎＰバッファ層７
３，層厚が２μｍでキャリア濃度１×１０15cm-3のｎ型
ＩｎＧａＡｓ光吸収層７４，層厚が１μｍでキャリア濃
度１×１０15cm-3のｎ型ＩｎＰ窓層７７を順次結晶成長
する。次にウエハ表面にＳｉ3 Ｎ4膜を成膜し、これを
写真製版及びエッチング技術を用いてパターニングし、
円形の開口部を有するＺｎ拡散用のマスク８５を形成す
る。そして、このＳｉ3 Ｎ4膜パターン４１をマスクと
して、図８(b) に示すように、窓層７７中にＺｎを拡散
してｐ+ 不純物拡散領域８１を形成する。不純物拡散領
域８１のキャリア濃度は２×１０18cm-3である。この
後、Ｓｉ3 Ｎ4 膜パターン８５を除去し、再度ウエハ表
面にＳｉ3 Ｎ4 膜７８を成膜し、これを写真製版及びエ
ッチング技術を用いてパターニングし、円形の開口部を
設け、図８(c) に示すように、開口の周縁部にＺｎ拡散
領域８１に接するようにリング状のｐ側電極７９を形成
し、また、基板７２裏面にｎ側電極７１を形成して素子
が完成する。
【０００８】図１０は図７に示すＰＩＮ−ＰＤの一部を
拡大して示した図であり、図において図７と同一符号は
同一又は相当部分である。また、ｄ2 はｐ型不純物であ
るＺｎがｎ型ＩｎＧａＡｓ光吸収層７４中へ拡散した
幅、ｄ3 はＺｎ拡散領域８１のフロントから光吸収層７
４とバッファ層７３との界面までの距離を示す。
拡大して示した図であり、図において図７と同一符号は
同一又は相当部分である。また、ｄ2 はｐ型不純物であ
るＺｎがｎ型ＩｎＧａＡｓ光吸収層７４中へ拡散した
幅、ｄ3 はＺｎ拡散領域８１のフロントから光吸収層７
４とバッファ層７３との界面までの距離を示す。
【０００９】Ｚｎ拡散により形成されたＺｎ拡散領域８
１中では、拡散フロントに近いほどＺｎの濃度は低く、
ｎ型ＩｎＧａＡｓ光吸収層７４中の部分（図１０中の幅
ｄ2の領域）は、ｐ型に反転していないｉ型の領域とな
る。これにより、本従来例ではＰＩＮ構造のホトダイオ
ードが実現されている。
１中では、拡散フロントに近いほどＺｎの濃度は低く、
ｎ型ＩｎＧａＡｓ光吸収層７４中の部分（図１０中の幅
ｄ2の領域）は、ｐ型に反転していないｉ型の領域とな
る。これにより、本従来例ではＰＩＮ構造のホトダイオ
ードが実現されている。
【００１０】また、Ｚｎ拡散領域８１のフロントから光
吸収層７４とバッファ層７３との界面までの距離（光吸
収層厚）ｄ3 はＰＩＮ−ＰＤの耐圧を決定する上で重要
な要素の一つとなるが、本従来例では、この距離ｄ3 は
Ｚｎ拡散領域８１を形成する際のＺｎ拡散深さで制御し
ている。
吸収層７４とバッファ層７３との界面までの距離（光吸
収層厚）ｄ3 はＰＩＮ−ＰＤの耐圧を決定する上で重要
な要素の一つとなるが、本従来例では、この距離ｄ3 は
Ｚｎ拡散領域８１を形成する際のＺｎ拡散深さで制御し
ている。
【００１１】
【発明が解決しようとする課題】従来のアバランシェホ
トダイオードは、入射光に対する増倍率を決定する重要
な要素の１つである増倍層厚を、また、従来のＰＩＮ構
造のホトダイオードは、耐圧を決定する上で重要な要素
の一つとなる光吸収層厚を、不純物拡散深さで制御して
いたので、これらの厚みの制御性が悪く、またウェハ面
内でのばらつきも大きいなどの問題があった。
トダイオードは、入射光に対する増倍率を決定する重要
な要素の１つである増倍層厚を、また、従来のＰＩＮ構
造のホトダイオードは、耐圧を決定する上で重要な要素
の一つとなる光吸収層厚を、不純物拡散深さで制御して
いたので、これらの厚みの制御性が悪く、またウェハ面
内でのばらつきも大きいなどの問題があった。
【００１２】従来の拡散による製造方法では、例えば増
倍層厚，光吸収層厚のばらつき精度は±０．１μｍ、ま
たウェハ面内でのばらつき精度も±０．１μｍであっ
た。この発明は上記のような問題点を解消するためにな
されたもので、アバランシェホトダイオードのキーパラ
メータのひとつである増倍層厚、ＰＩＮ構造ホトダイオ
ードのキーパラメータのひとつである光吸収層厚が精度
よく形成された半導体受光素子を得ることを目的とす
る。
倍層厚，光吸収層厚のばらつき精度は±０．１μｍ、ま
たウェハ面内でのばらつき精度も±０．１μｍであっ
た。この発明は上記のような問題点を解消するためにな
されたもので、アバランシェホトダイオードのキーパラ
メータのひとつである増倍層厚、ＰＩＮ構造ホトダイオ
ードのキーパラメータのひとつである光吸収層厚が精度
よく形成された半導体受光素子を得ることを目的とす
る。
【００１３】また、この発明は、増倍層厚，光吸収層厚
を精度よく制御できるとともに、これらの厚みのウェハ
面内のばらつきをも小さく抑えることのできる半導体受
光素子の製造方法を提供することを目的とする。
を精度よく制御できるとともに、これらの厚みのウェハ
面内のばらつきをも小さく抑えることのできる半導体受
光素子の製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】この発明に係る半導体受
光素子は、第１導電型の半導体基板上に順次結晶成長さ
れた複数の第１導電型半導体層と、上記複数の半導体層
の最上層表面からエッチングにより形成された所定の深
さの穴部と、上記穴部内にこれを埋め込むように結晶成
長された上記第１導電型と反対の導電型である第２導電
型の半導体層を含む埋め込み層とを備えたものである。
光素子は、第１導電型の半導体基板上に順次結晶成長さ
れた複数の第１導電型半導体層と、上記複数の半導体層
の最上層表面からエッチングにより形成された所定の深
さの穴部と、上記穴部内にこれを埋め込むように結晶成
長された上記第１導電型と反対の導電型である第２導電
型の半導体層を含む埋め込み層とを備えたものである。
【００１５】また、この発明に係る半導体受光素子の製
造方法は、第１導電型の半導体基板上に複数の第１導電
型半導体層を順次結晶成長する工程と、上記複数の半導
体層の最上層表面からエッチングにより所定の深さの穴
部を形成する工程と、上記穴部内にこれを埋め込むよう
に上記第１導電型と反対の導電型である第２導電型の半
導体層を結晶成長する工程とを含むものである。
造方法は、第１導電型の半導体基板上に複数の第１導電
型半導体層を順次結晶成長する工程と、上記複数の半導
体層の最上層表面からエッチングにより所定の深さの穴
部を形成する工程と、上記穴部内にこれを埋め込むよう
に上記第１導電型と反対の導電型である第２導電型の半
導体層を結晶成長する工程とを含むものである。
【００１６】
【作用】この発明においては、第１導電型の半導体基板
上に順次結晶成長された複数の第１導電型半導体層と、
上記複数の半導体層の最上層表面からエッチングにより
形成された所定の深さの穴部と、上記穴部内にこれを埋
め込むように結晶成長された上記第１導電型と反対の導
電型である第２導電型の半導体層を含む埋め込み層とを
備えたから、増倍層厚，又は光吸収層厚はエッチングに
より形成される穴部の深さにより制御されたものとなっ
ており、これにより、増倍層厚，又は光吸収層厚が精度
よく形成されたＡＰＤ又はＰＩＮ−ＰＤを実現できる。
上に順次結晶成長された複数の第１導電型半導体層と、
上記複数の半導体層の最上層表面からエッチングにより
形成された所定の深さの穴部と、上記穴部内にこれを埋
め込むように結晶成長された上記第１導電型と反対の導
電型である第２導電型の半導体層を含む埋め込み層とを
備えたから、増倍層厚，又は光吸収層厚はエッチングに
より形成される穴部の深さにより制御されたものとなっ
ており、これにより、増倍層厚，又は光吸収層厚が精度
よく形成されたＡＰＤ又はＰＩＮ−ＰＤを実現できる。
【００１７】また、この発明においては、第１導電型の
半導体基板上に複数の第１導電型半導体層を順次結晶成
長した後、上記複数の半導体層の最上層表面からエッチ
ングにより所定の深さの穴部を形成し、この後、上記穴
部内にこれを埋め込むように上記第１導電型と反対の導
電型である第２導電型の半導体層を結晶成長するように
したので、特性のばらつきの少ないＡＰＤ又はＰＩＮ−
ＰＤを得ることができる。
半導体基板上に複数の第１導電型半導体層を順次結晶成
長した後、上記複数の半導体層の最上層表面からエッチ
ングにより所定の深さの穴部を形成し、この後、上記穴
部内にこれを埋め込むように上記第１導電型と反対の導
電型である第２導電型の半導体層を結晶成長するように
したので、特性のばらつきの少ないＡＰＤ又はＰＩＮ−
ＰＤを得ることができる。
【００１８】
実施例１．図１は本発明の第１の実施例による半導体受
光素子である、ＩｎＧａＡｓ層を光吸収層として有する
アバランシェホトダイオード（ＩｎＧａＡｓ−ＡＰＤ）
を示す断面斜視図であり、図において、２はｎ型ＩｎＰ
基板である。ｎ型ＩｎＰバッファ層３は基板２上に配置
され、ｎ型ＩｎＧａＡｓ光吸収層４はバッファ層３上に
配置され、ｎ型ＩｎＰ増倍層５は光吸収層４上に配置さ
れ、ｎ型ＡｌＩｎＡｓエッチングストッパ層６は増倍層
５上に配置され、ｎ型ＩｎＰガードリング層７はエッチ
ングストッパ層６上に配置される。ガードリング層７の
一部にはその表面側よりエッチングストッパ層６に達す
る凹部が形成されており、該凹部はｐ型ＩｎＰ埋め込み
層１０により埋め込まれている。埋め込み層１０の周縁
部及びガードリング層７の埋め込み層１０を取り巻く領
域にはリング状のｐ- イオン注入領域１２が形成されて
いる。Ｓｉ3 Ｎ4 膜８はガードリング層７上に配置さ
れ、埋め込み層１０に対応する領域に開口部を有する。
ｐ側電極９はＳｉ3 Ｎ4 膜８の開口部の周縁部に埋め込
み層１０にに接するように設けられ、ｎ側電極１は基板
２裏面に設けられる。また１３は受光領域である。
光素子である、ＩｎＧａＡｓ層を光吸収層として有する
アバランシェホトダイオード（ＩｎＧａＡｓ−ＡＰＤ）
を示す断面斜視図であり、図において、２はｎ型ＩｎＰ
基板である。ｎ型ＩｎＰバッファ層３は基板２上に配置
され、ｎ型ＩｎＧａＡｓ光吸収層４はバッファ層３上に
配置され、ｎ型ＩｎＰ増倍層５は光吸収層４上に配置さ
れ、ｎ型ＡｌＩｎＡｓエッチングストッパ層６は増倍層
５上に配置され、ｎ型ＩｎＰガードリング層７はエッチ
ングストッパ層６上に配置される。ガードリング層７の
一部にはその表面側よりエッチングストッパ層６に達す
る凹部が形成されており、該凹部はｐ型ＩｎＰ埋め込み
層１０により埋め込まれている。埋め込み層１０の周縁
部及びガードリング層７の埋め込み層１０を取り巻く領
域にはリング状のｐ- イオン注入領域１２が形成されて
いる。Ｓｉ3 Ｎ4 膜８はガードリング層７上に配置さ
れ、埋め込み層１０に対応する領域に開口部を有する。
ｐ側電極９はＳｉ3 Ｎ4 膜８の開口部の周縁部に埋め込
み層１０にに接するように設けられ、ｎ側電極１は基板
２裏面に設けられる。また１３は受光領域である。
【００１９】次に本第１の実施例によるＩｎＧａＡｓ−
ＡＰＤの製造工程を図２に沿って説明する。まず、厚さ
１５０μｍ，キャリア濃度５×１０18cm-3のｎ型ＩｎＰ
基板２上にＣＶＤ法等により、図２(a) に示すように、
層厚が２μｍでキャリア濃度５×１０16cm-3のｎ型Ｉｎ
Ｐバッファ層３，層厚が２μｍでキャリア濃度１×１０
15cm-3のｎ型ＩｎＧａＡｓ光吸収層４，層厚が１μｍで
キャリア濃度２×１０16cm-3のｎ型ＩｎＰ増倍層５，層
厚が０．１μｍでキャリア濃度２×１０16cm-3のｎ型Ａ
ｌＩｎＡｓエッチングストッパ層６，及び層厚が１μｍ
でキャリア濃度１×１０15cm-3のｎ型ＩｎＰガードリン
グ層７を順次結晶成長する。
ＡＰＤの製造工程を図２に沿って説明する。まず、厚さ
１５０μｍ，キャリア濃度５×１０18cm-3のｎ型ＩｎＰ
基板２上にＣＶＤ法等により、図２(a) に示すように、
層厚が２μｍでキャリア濃度５×１０16cm-3のｎ型Ｉｎ
Ｐバッファ層３，層厚が２μｍでキャリア濃度１×１０
15cm-3のｎ型ＩｎＧａＡｓ光吸収層４，層厚が１μｍで
キャリア濃度２×１０16cm-3のｎ型ＩｎＰ増倍層５，層
厚が０．１μｍでキャリア濃度２×１０16cm-3のｎ型Ａ
ｌＩｎＡｓエッチングストッパ層６，及び層厚が１μｍ
でキャリア濃度１×１０15cm-3のｎ型ＩｎＰガードリン
グ層７を順次結晶成長する。
【００２０】次に、ｎ型ＩｎＰガードング層７の中央部
分を図２(b) に示すように、凹状にエッチングし、穴
（ホール）部２０を形成する。ここで、ｎ型ＩｎＰガー
ドング層７の下にはｎ型ＡｌＩｎＡｓエッチングストッ
パ層６が設けられているので、エッチャントを適当に選
ぶことにより、ｎ型ＡｌＩｎＡｓエッチングストッパ層
６の表面でエッチングをストップさせることができる。
エッチャントとしては６０％程度の塩酸を用いることが
できる。また、このときのエッチングマスクとしてはＳ
ｉ3 Ｎ4 膜パターンを用いればよい。
分を図２(b) に示すように、凹状にエッチングし、穴
（ホール）部２０を形成する。ここで、ｎ型ＩｎＰガー
ドング層７の下にはｎ型ＡｌＩｎＡｓエッチングストッ
パ層６が設けられているので、エッチャントを適当に選
ぶことにより、ｎ型ＡｌＩｎＡｓエッチングストッパ層
６の表面でエッチングをストップさせることができる。
エッチャントとしては６０％程度の塩酸を用いることが
できる。また、このときのエッチングマスクとしてはＳ
ｉ3 Ｎ4 膜パターンを用いればよい。
【００２１】この後、エッチングマスクを除去し、気相
成長法によりｐ−ＩｎＰ埋め込み層１０を結晶成長す
る。ｐ−ＩｎＰ埋め込み層１０のキャリア濃度は２×１
０18cm-3である。
成長法によりｐ−ＩｎＰ埋め込み層１０を結晶成長す
る。ｐ−ＩｎＰ埋め込み層１０のキャリア濃度は２×１
０18cm-3である。
【００２２】気相成長法を用いた場合、ｐ−ＩｎＰ埋め
込み層１０は図２(c) に示すようにウェハの凹凸形状に
沿って結晶成長されるので、結晶成長工程の後、エッチ
ング技術を用いて、図２(d) に示すように、ｐ−ＩｎＰ
埋め込み層１０を穴部内のみに残すように除去してウェ
ハを平坦化する。
込み層１０は図２(c) に示すようにウェハの凹凸形状に
沿って結晶成長されるので、結晶成長工程の後、エッチ
ング技術を用いて、図２(d) に示すように、ｐ−ＩｎＰ
埋め込み層１０を穴部内のみに残すように除去してウェ
ハを平坦化する。
【００２３】なお、ｐ−ＩｎＰ埋め込み層１０の結晶成
長方法としては、エッチングマスクを除去せずに、液相
成長法を用いて穴部内のみに埋め込み成長することも可
能である。
長方法としては、エッチングマスクを除去せずに、液相
成長法を用いて穴部内のみに埋め込み成長することも可
能である。
【００２４】次にウエハ表面にＳｉ3 Ｎ4 膜を成膜し、
これを写真製版及びエッチング技術を用いてパターニン
グし、リング状の開口部を有するイオン注入用のマスク
２５を形成する。そして、このＳｉ3 Ｎ4 膜パターン２
５をマスクとして、ｎ型ＩｎＰガードング層７とｐ−Ｉ
ｎＰ埋め込み層１０の境界の領域にｐ- イオン、例えば
ベリリウム（Ｂｅ）をイオン注入して、図２(e) に示す
ように、ｐ- イオン注入領域１２を形成する。イオン注
入領域１２のキャリア濃度は５×１０17cm-3である。
これを写真製版及びエッチング技術を用いてパターニン
グし、リング状の開口部を有するイオン注入用のマスク
２５を形成する。そして、このＳｉ3 Ｎ4 膜パターン２
５をマスクとして、ｎ型ＩｎＰガードング層７とｐ−Ｉ
ｎＰ埋め込み層１０の境界の領域にｐ- イオン、例えば
ベリリウム（Ｂｅ）をイオン注入して、図２(e) に示す
ように、ｐ- イオン注入領域１２を形成する。イオン注
入領域１２のキャリア濃度は５×１０17cm-3である。
【００２５】この後、Ｓｉ3 Ｎ4 膜パターン２５を除去
し、再度ウエハ表面にＳｉ3 Ｎ4 膜８を成膜し、これを
写真製版及びエッチング技術を用いてパターニングし、
円形の開口部を設け、開口の周縁部に埋め込み層１０に
接するようにリング状のｐ側電極９を形成し、また、基
板２裏面にｎ側電極１を形成することにより図１に示す
半導体受光素子（ＡＰＤ）が完成する。
し、再度ウエハ表面にＳｉ3 Ｎ4 膜８を成膜し、これを
写真製版及びエッチング技術を用いてパターニングし、
円形の開口部を設け、開口の周縁部に埋め込み層１０に
接するようにリング状のｐ側電極９を形成し、また、基
板２裏面にｎ側電極１を形成することにより図１に示す
半導体受光素子（ＡＰＤ）が完成する。
【００２６】次に、動作について説明する。ｐ側電極９
とｎ側電極１の間に逆電圧を印加した状態で光が受光領
域１３に入射すると、ｎ型ＩｎＰ増倍層５でアバランシ
ェ増倍された電流がｐ側電極９よりｎ側電極１へ流れ
る。ここで、ｐ+ 領域１０のフロントから増倍層５と光
吸収層４との界面までの距離は、上述の動作における、
入射光に対する増倍率を決定する重要な要素の１つとな
っている。従来、この距離はｎ型ガードリング層中にｐ
+ 不純物拡散領域を形成する際の拡散深さにより制御し
ていたが、本実施例では、ｎ型ガードリング層７に穴部
２０を形成する際のエッチング深さにより制御してい
る。
とｎ側電極１の間に逆電圧を印加した状態で光が受光領
域１３に入射すると、ｎ型ＩｎＰ増倍層５でアバランシ
ェ増倍された電流がｐ側電極９よりｎ側電極１へ流れ
る。ここで、ｐ+ 領域１０のフロントから増倍層５と光
吸収層４との界面までの距離は、上述の動作における、
入射光に対する増倍率を決定する重要な要素の１つとな
っている。従来、この距離はｎ型ガードリング層中にｐ
+ 不純物拡散領域を形成する際の拡散深さにより制御し
ていたが、本実施例では、ｎ型ガードリング層７に穴部
２０を形成する際のエッチング深さにより制御してい
る。
【００２７】気相拡散による拡散深さの制御に比して、
通常のウエットエッチングによるエッチング深さの制
御，及びウェハ面内の均一性は５倍程度の精度を得るこ
とができる。また、本実施例のようにエッチングストッ
パ層を用いた選択エッチング技術を導入した場合にはさ
らに高い制御性，及びウェハ面内の均一性を実現するこ
とができる。本実施例の場合、増倍層厚（ｐ+ 領域１０
のフロントから増倍層５と光吸収層４との界面までの距
離）を±０．０１μｍのばらつきで制御でき、またこの
厚みのウェハ面内のばらつきも±０．０１μｍの精度で
制御でき、高性能のＡＰＤを歩留りよく製造することが
できる。
通常のウエットエッチングによるエッチング深さの制
御，及びウェハ面内の均一性は５倍程度の精度を得るこ
とができる。また、本実施例のようにエッチングストッ
パ層を用いた選択エッチング技術を導入した場合にはさ
らに高い制御性，及びウェハ面内の均一性を実現するこ
とができる。本実施例の場合、増倍層厚（ｐ+ 領域１０
のフロントから増倍層５と光吸収層４との界面までの距
離）を±０．０１μｍのばらつきで制御でき、またこの
厚みのウェハ面内のばらつきも±０．０１μｍの精度で
制御でき、高性能のＡＰＤを歩留りよく製造することが
できる。
【００２８】なお、上記実施例ではエッチングストッパ
層を用いて選択エッチングを行なうものについて示した
が、上述のように、エッチングストッパ層を用いなくて
も、エッチング深さは拡散深さに比べて５倍程度の精度
をもって制御することが可能であるので、増倍層厚のコ
ントロール、ウェハ面内での均一性を向上することがで
きる。
層を用いて選択エッチングを行なうものについて示した
が、上述のように、エッチングストッパ層を用いなくて
も、エッチング深さは拡散深さに比べて５倍程度の精度
をもって制御することが可能であるので、増倍層厚のコ
ントロール、ウェハ面内での均一性を向上することがで
きる。
【００２９】また、上記実施例では、ＩｎＰを基板とし
て用い、ＩｎＧａＡｓを光吸収層として用いたＡＰＤに
ついて示したが、ＡＰＤを構成する材料はこれに限定さ
れるものではなく、シリコン等を用いたＡＰＤに本発明
を適用することも可能である。
て用い、ＩｎＧａＡｓを光吸収層として用いたＡＰＤに
ついて示したが、ＡＰＤを構成する材料はこれに限定さ
れるものではなく、シリコン等を用いたＡＰＤに本発明
を適用することも可能である。
【００３０】また、上記実施例ではｎ型の半導体層内に
ｐ型の半導体領域を形成するものについて示したが、ｐ
型の半導体層内にｎ型の半導体領域を形成する、即ち、
上記実施例とは導電型が逆の場合であっても本発明を適
用することができ、上記実施例と同様の効果を奏する。
ｐ型の半導体領域を形成するものについて示したが、ｐ
型の半導体層内にｎ型の半導体領域を形成する、即ち、
上記実施例とは導電型が逆の場合であっても本発明を適
用することができ、上記実施例と同様の効果を奏する。
【００３１】実施例２．図３は本発明の第２の実施例に
よる半導体受光素子であるＰＩＮ構造ホトダイオード
（ＰＩＮ−ＰＤ）を示す断面斜視図であり、図におい
て、３２はｎ型ＩｎＰ基板である。ｎ型ＩｎＰバッファ
層３３は基板３２上に配置され、ｎ型ＩｎＧａＡｓ光吸
収層３４はバッファ層３３上に配置され、ｎ型ＩｎＰ窓
層３７は光吸収層３４上に配置される。窓層３７の一部
にはその表面側より光吸収層３４中にまで達する凹部が
形成されており、該凹部はｉ型ＩｎＧａＡｓ層４１及び
ｐ型ＩｎＰ窓層４２により埋め込まれている。Ｓｉ3 Ｎ
4 膜３８は窓層３７上に配置され、ｐ型ＩｎＰ窓層４２
に対応する領域に開口部を有する。ｐ側電極３９はＳｉ
3 Ｎ4 膜３８の開口部の周縁部にｐ型ＩｎＰ窓層４２に
接するように設けられ、ｎ側電極３１は基板３２裏面に
設けられる。また４３は受光領域である。また、図４は
図３のＰＩＮ−ＰＤを製造する行程を示す断面斜視図で
ある。
よる半導体受光素子であるＰＩＮ構造ホトダイオード
（ＰＩＮ−ＰＤ）を示す断面斜視図であり、図におい
て、３２はｎ型ＩｎＰ基板である。ｎ型ＩｎＰバッファ
層３３は基板３２上に配置され、ｎ型ＩｎＧａＡｓ光吸
収層３４はバッファ層３３上に配置され、ｎ型ＩｎＰ窓
層３７は光吸収層３４上に配置される。窓層３７の一部
にはその表面側より光吸収層３４中にまで達する凹部が
形成されており、該凹部はｉ型ＩｎＧａＡｓ層４１及び
ｐ型ＩｎＰ窓層４２により埋め込まれている。Ｓｉ3 Ｎ
4 膜３８は窓層３７上に配置され、ｐ型ＩｎＰ窓層４２
に対応する領域に開口部を有する。ｐ側電極３９はＳｉ
3 Ｎ4 膜３８の開口部の周縁部にｐ型ＩｎＰ窓層４２に
接するように設けられ、ｎ側電極３１は基板３２裏面に
設けられる。また４３は受光領域である。また、図４は
図３のＰＩＮ−ＰＤを製造する行程を示す断面斜視図で
ある。
【００３２】次に本実施例のＰＩＮ−ＰＤの製造工程を
図４に沿って説明する。まず、厚さ１５０μｍ，キャリ
ア濃度５×１０18cm-3のｎ型ＩｎＰ基板３２上にＣＶＤ
法等により、図４(a) に示すように、層厚が２μｍでキ
ャリア濃度５×１０16cm-3のｎ型ＩｎＰバッファ層３
３，層厚が２μｍでキャリア濃度１×１０15cm-3のｎ型
ＩｎＧａＡｓ光吸収層３４，及び層厚が１μｍでキャリ
ア濃度１×１０15cm-3のｎ型ＩｎＰ窓層３７を順次結晶
成長する。
図４に沿って説明する。まず、厚さ１５０μｍ，キャリ
ア濃度５×１０18cm-3のｎ型ＩｎＰ基板３２上にＣＶＤ
法等により、図４(a) に示すように、層厚が２μｍでキ
ャリア濃度５×１０16cm-3のｎ型ＩｎＰバッファ層３
３，層厚が２μｍでキャリア濃度１×１０15cm-3のｎ型
ＩｎＧａＡｓ光吸収層３４，及び層厚が１μｍでキャリ
ア濃度１×１０15cm-3のｎ型ＩｎＰ窓層３７を順次結晶
成長する。
【００３３】次に、ｎ型ＩｎＰ窓層３７上にＳｉ3 Ｎ4
膜を成膜し、これを円形の開口を有するようにパターニ
ングする。そして、このＳｉ3 Ｎ4 膜パターン４５をマ
スクとしてｎ型ＩｎＰ窓層３７の中央部分を図４(b) に
示すように、凹状にエッチングし、所定の深さの穴（ホ
ール）部４６を形成する。エッチャントとしては６０％
程度の塩酸を用いることができる。
膜を成膜し、これを円形の開口を有するようにパターニ
ングする。そして、このＳｉ3 Ｎ4 膜パターン４５をマ
スクとしてｎ型ＩｎＰ窓層３７の中央部分を図４(b) に
示すように、凹状にエッチングし、所定の深さの穴（ホ
ール）部４６を形成する。エッチャントとしては６０％
程度の塩酸を用いることができる。
【００３４】この後、Ｓｉ3 Ｎ4 膜パターン４５を選択
成長のマスクとして用いて、穴部４６内に液相成長法に
よりｉ型ＩｎＧａＡｓ層４１，及びｐ−ＩｎＰ層４２を
順次埋め込み成長する。ｐ−ＩｎＰ埋め込み層４２のキ
ャリア濃度は２×１０18cm-3である。
成長のマスクとして用いて、穴部４６内に液相成長法に
よりｉ型ＩｎＧａＡｓ層４１，及びｐ−ＩｎＰ層４２を
順次埋め込み成長する。ｐ−ＩｎＰ埋め込み層４２のキ
ャリア濃度は２×１０18cm-3である。
【００３５】この後、Ｓｉ3 Ｎ4 膜パターン４５を除去
し、再度ウエハ表面にＳｉ3 Ｎ4 膜３８を成膜し、これ
を写真製版及びエッチング技術を用いてパターニング
し、円形の開口部を設け、開口の周縁部に埋め込み層４
２に接するようにリング状のｐ側電極３９を形成し、ま
た、基板３２裏面にｎ側電極３１を形成することにより
図３に示す半導体受光素子（ＰＩＮ−ＰＤ）が完成す
る。
し、再度ウエハ表面にＳｉ3 Ｎ4 膜３８を成膜し、これ
を写真製版及びエッチング技術を用いてパターニング
し、円形の開口部を設け、開口の周縁部に埋め込み層４
２に接するようにリング状のｐ側電極３９を形成し、ま
た、基板３２裏面にｎ側電極３１を形成することにより
図３に示す半導体受光素子（ＰＩＮ−ＰＤ）が完成す
る。
【００３６】本実施例では埋め込み形成されたｐ型Ｉｎ
Ｐ層４２，ｉ型ＩｎＧａＡｓ層４１，及びｎ型ＩｎＧａ
Ａｓ光吸収層によりＰＩＮ構造が構成されている。そし
て、ＰＩＮ−ＰＤの耐圧を決定する上で重要な要素の一
つとなるｎ型ＩｎＧａＡｓ光吸収層の厚み（ｉ層のフロ
ントからｎ型光吸収層とｎ型バッファ層との界面までの
距離）は、エッチングにより形成される穴部４６のエッ
チング深さにより制御される。従って、この厚みを窓層
中にｐ+ 不純物拡散領域を形成する際の不純物の気相拡
散の深さにより制御していた従来のものに比して、５倍
程度の精度の制御性を得ることができ、高性能のＰＩＮ
−ＰＤを歩留りよく作製することができる。
Ｐ層４２，ｉ型ＩｎＧａＡｓ層４１，及びｎ型ＩｎＧａ
Ａｓ光吸収層によりＰＩＮ構造が構成されている。そし
て、ＰＩＮ−ＰＤの耐圧を決定する上で重要な要素の一
つとなるｎ型ＩｎＧａＡｓ光吸収層の厚み（ｉ層のフロ
ントからｎ型光吸収層とｎ型バッファ層との界面までの
距離）は、エッチングにより形成される穴部４６のエッ
チング深さにより制御される。従って、この厚みを窓層
中にｐ+ 不純物拡散領域を形成する際の不純物の気相拡
散の深さにより制御していた従来のものに比して、５倍
程度の精度の制御性を得ることができ、高性能のＰＩＮ
−ＰＤを歩留りよく作製することができる。
【００３７】なお、上記実施例では埋め込み形成するＩ
ｎＧａＡｓ層をｉ型としたが、低濃度のｎ型、もしくは
低濃度のｐ型としてもよい。
ｎＧａＡｓ層をｉ型としたが、低濃度のｎ型、もしくは
低濃度のｐ型としてもよい。
【００３８】また、上記実施例ではｎ型の半導体層内に
ｐ型の半導体領域を形成するものについて示したが、ｐ
型の半導体層内にｎ型の半導体領域を形成する、即ち、
上記実施例とは導電型が逆の場合であっても本発明を適
用することができ、上記実施例と同様の効果を奏する。
ｐ型の半導体領域を形成するものについて示したが、ｐ
型の半導体層内にｎ型の半導体領域を形成する、即ち、
上記実施例とは導電型が逆の場合であっても本発明を適
用することができ、上記実施例と同様の効果を奏する。
【００３９】また、上記実施例では、ＩｎＰを基板とし
て用い、ＩｎＧａＡｓを光吸収層として用いたＰＩＮ−
ＰＤについて示したが、ＰＩＮ−ＰＤを構成する材料は
これに限定されるものではなく、シリコン等を用いたＰ
ＩＮ−ＰＤに本発明を適用することも可能である。
て用い、ＩｎＧａＡｓを光吸収層として用いたＰＩＮ−
ＰＤについて示したが、ＰＩＮ−ＰＤを構成する材料は
これに限定されるものではなく、シリコン等を用いたＰ
ＩＮ−ＰＤに本発明を適用することも可能である。
【００４０】
【発明の効果】以上のようにこの発明によれば、第１導
電型の半導体基板上に順次結晶成長された複数の第１導
電型半導体層と、上記複数の半導体層の最上層表面から
エッチングにより形成された所定の深さの穴部と、上記
穴部内にこれを埋め込むように結晶成長された上記第１
導電型と反対の導電型である第２導電型の半導体層を含
む埋め込み層とを備えたから、増倍層厚、又は光吸収層
厚はエッチングにより形成される穴部の深さにより制御
されたものとなっており、これにより、増倍層厚、又は
光吸収層厚が精度よく形成されたＡＰＤ又はＰＩＮ−Ｐ
Ｄを実現できる効果がある。
電型の半導体基板上に順次結晶成長された複数の第１導
電型半導体層と、上記複数の半導体層の最上層表面から
エッチングにより形成された所定の深さの穴部と、上記
穴部内にこれを埋め込むように結晶成長された上記第１
導電型と反対の導電型である第２導電型の半導体層を含
む埋め込み層とを備えたから、増倍層厚、又は光吸収層
厚はエッチングにより形成される穴部の深さにより制御
されたものとなっており、これにより、増倍層厚、又は
光吸収層厚が精度よく形成されたＡＰＤ又はＰＩＮ−Ｐ
Ｄを実現できる効果がある。
【００４１】また、この発明によれば、第１導電型の半
導体基板上に複数の第１導電型半導体層を順次結晶成長
した後、上記複数の半導体層の最上層表面からエッチン
グにより所定の深さの穴部を形成し、この後、上記穴部
内にこれを埋め込むように上記第１導電型と反対の導電
型である第２導電型の半導体層を結晶成長するようにし
たから、特性のばらつきの少ないＡＰＤ又はＰＩＮ−Ｐ
Ｄを得ることができる効果がある。
導体基板上に複数の第１導電型半導体層を順次結晶成長
した後、上記複数の半導体層の最上層表面からエッチン
グにより所定の深さの穴部を形成し、この後、上記穴部
内にこれを埋め込むように上記第１導電型と反対の導電
型である第２導電型の半導体層を結晶成長するようにし
たから、特性のばらつきの少ないＡＰＤ又はＰＩＮ−Ｐ
Ｄを得ることができる効果がある。
【図１】この発明の第１の実施例による半導体受光素子
であるアバランシェホトダイオードを示す図である。
であるアバランシェホトダイオードを示す図である。
【図２】図１の半導体受光素子（ＡＰＤ）を製造する方
法を示す断面工程図である。
法を示す断面工程図である。
【図３】この発明の第２の実施例による半導体受光素子
であるＰＩＮ構造のホトダイオードを示す図である。
であるＰＩＮ構造のホトダイオードを示す図である。
【図４】図３の半導体受光素子（ＰＩＮ−ＰＤ）を製造
する方法を示す断面工程図である。
する方法を示す断面工程図である。
【図５】従来のアバランシェホトダイオードを示す図で
ある。
ある。
【図６】図５のアバランシェホトダイオードの製造工程
を示す断面図である。
を示す断面図である。
【図７】従来のＰＩＮ構造のホトダイオードを示す図で
ある。
ある。
【図８】図７のＰＩＮ−ＰＤの製造工程を示す断面図で
ある。
ある。
【図９】図５のアバランシェホトダイオードの一部を拡
大した図である。
大した図である。
【図１０】図７のＰＩＮ−ＰＤの一部を拡大した図であ
る。
る。
１ ｎ側電極 ２ ｎ型ＩｎＰ基板 ３ ｎ型ＩｎＰバッファ層 ４ ｎ型ＩｎＧａＡｓ光吸収層 ５ ｎ型ＩｎＰ増倍層 ６ ｎ型ＡｌＩｎＡｓエッチングストッパ層 ７ ｎ型ＩｎＰガードリング層 ８ Ｓｉ3 Ｎ4 膜 ９ ｐ側電極 １０ ｐ型ＩｎＰ埋め込み層 １２ ｐ- イオン領域 １３ 受光領域
Claims (6)
- 【請求項１】 第１導電型の半導体基板上に順次結晶成
長された複数の第１導電型半導体層と、 上記複数の半導体層の最上層表面からエッチングにより
形成された所定の深さの穴部と、 上記穴部内にこれを埋め込むように結晶成長された上記
第１導電型と反対の導電型である第２導電型の半導体層
を含む埋め込み層とを備えたことを特徴とする半導体受
光素子。 - 【請求項２】 請求項１記載の半導体受光素子におい
て、 第１導電型のＩｎＰ基板上に順次結晶成長された第１導
電型のＩｎＧａＡｓ層及び第１導電型のＩｎＰ層と、 上記第１導電型のＩｎＰ層にその表面部からエッチング
により形成された所定深さの穴部と、 上記穴部内にこれを埋め込むように結晶成長された上記
第１導電型と反対の導電型である第２導電型のＩｎＰ層
とを備え、 上記第１導電型のＩｎＧａＡｓ層を光吸収層とし、上記
第２導電型のＩｎＰ層下の第１導電型のＩｎＰ層を増倍
層とするアバランシェホトダイオードを構成することを
特徴とする半導体受光素子。 - 【請求項３】 請求項１記載の半導体受光素子におい
て、 第１導電型のＩｎＰ基板上に順次結晶成長された第１導
電型のＩｎＧａＡｓ層及び第１導電型のＩｎＰ層と、 上記第１導電型のＩｎＰ層の表面部からエッチングによ
り上記第１導電型のＩｎＧａＡｓ層に達する深さの穴部
と、 上記穴部内にこれを埋め込むように結晶成長された半導
体層とを備え、 上記第１導電型のＩｎＧａＡｓ層を光吸収層とするＰＩ
Ｎ型ホトダイオードを構成することを特徴とする半導体
受光素子。 - 【請求項４】 請求項３記載の半導体受光素子におい
て、 上記穴部内に結晶成長された半導体層はＩｎＧａＡｓ層
とＩｎＰ層の二層からなることを特徴とする半導体受光
素子。 - 【請求項５】 第１導電型の半導体基板上に複数の第１
導電型半導体層を順次結晶成長する工程と、 上記複数の半導体層の最上層表面からエッチングにより
所定の深さの穴部を形成する工程と、 上記穴部内にこれを埋め込むように上記第１導電型と反
対の導電型である第２導電型の半導体層を結晶成長する
工程とを含むことを特徴とする半導体受光素子の製造方
法。 - 【請求項６】 請求項５記載の半導体受光素子の製造方
法において、 上記複数の第１導電型半導体層を順次結晶成長する際
に、上記最上層よりも下層の半導体層のうちの一層とし
て上記穴部を形成するためのエッチングに用いるエッチ
ャントに対しエッチングストッパ層として機能する半導
体層を成長することを特徴とする半導体受光素子の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4327334A JPH06151942A (ja) | 1992-11-11 | 1992-11-11 | 半導体受光素子及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4327334A JPH06151942A (ja) | 1992-11-11 | 1992-11-11 | 半導体受光素子及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06151942A true JPH06151942A (ja) | 1994-05-31 |
Family
ID=18197980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4327334A Pending JPH06151942A (ja) | 1992-11-11 | 1992-11-11 | 半導体受光素子及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06151942A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6136628A (en) * | 1997-03-26 | 2000-10-24 | Nec Corporation | Method for fabricating photodetector |
| US6229162B1 (en) * | 1998-05-08 | 2001-05-08 | Nec Corporation | Planar-type avalanche photodiode |
-
1992
- 1992-11-11 JP JP4327334A patent/JPH06151942A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6136628A (en) * | 1997-03-26 | 2000-10-24 | Nec Corporation | Method for fabricating photodetector |
| US6229162B1 (en) * | 1998-05-08 | 2001-05-08 | Nec Corporation | Planar-type avalanche photodiode |
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