JPS60254675A - 半導体受光素子の製造方法 - Google Patents
半導体受光素子の製造方法Info
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S438/955—Melt-back
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、アバランシェ・フォト・ダイオード（ａｖａ
ｌａｎｃ、ｈｅ ｐｈｏｔｏ ｄｉｏｄｅ：ＡＰＤ）の
ような半導体受光素子を製造する方法の改良に関する。
ｌａｎｃ、ｈｅ ｐｈｏｔｏ ｄｉｏｄｅ：ＡＰＤ）の
ような半導体受光素子を製造する方法の改良に関する。
第６図は従来の技術を適用して製造された半導体受光素
子の要部切断側面図である。
子の要部切断側面図である。
図に於いて、ｌはｎ＋型１ｎＰ基板、２はｎ型ＩｎＰバ
ッファ層、３はｎ型Ｉ ｎＧａＡｓ光吸収層、４はｎ型
ＩｎＧａＡｓＰ加速層、５はｎ型■ｎＰ電界制御層、６
はｎ−型１ｎＰ増倍層、７は、ｐ＋型１ｎＰ受光領域、
８は表面保護膜、９は無反射コーテイング膜、１０は例
えばＡｕ−Ｚｎからなるｐ側電極、１１は例えばＡｕ−
Ｇｅからなるｎ側電極をそれぞれ示している。尚、図示
されていないが、ｐ＋型ＩｎＰ受光領域７の周囲には例
えばベリリウム（Ｂｅ）を導入することに依りガード・
リングが形成されている。
ッファ層、３はｎ型Ｉ ｎＧａＡｓ光吸収層、４はｎ型
ＩｎＧａＡｓＰ加速層、５はｎ型■ｎＰ電界制御層、６
はｎ−型１ｎＰ増倍層、７は、ｐ＋型１ｎＰ受光領域、
８は表面保護膜、９は無反射コーテイング膜、１０は例
えばＡｕ−Ｚｎからなるｐ側電極、１１は例えばＡｕ−
Ｇｅからなるｎ側電極をそれぞれ示している。尚、図示
されていないが、ｐ＋型ＩｎＰ受光領域７の周囲には例
えばベリリウム（Ｂｅ）を導入することに依りガード・
リングが形成されている。
図示の半導体受光素子では、実用上の充分な耐圧を得る
為、ｐ＋型１ｎＰ受光領域７が存在するｎ−型ＩｎＰ増
倍層６は実質的に薄く、また、ガード・リングが存在す
るｎ−型ＩｎＰ増倍層６は実質的に厚くする、所謂、埋
め込み構造にすることが行われ、そして、この構造を得
る為には、２回に亙る液相エピタキシャル成長法の適用
を必要とし、しかも、そのように液相エピタキシャル成
長法を２回に亙って適用する場合、暗電流を低減させる
為、１回目の成長で得られた結晶層表面を０．５ ｃμ
ｍ〕以上メルト・ハックして欠陥層を除去してから２回
目の成長を行う必要があり、更にまた、アバランシェ増
倍を低電界領域で発生させるとホールとエレクトロンの
イオン化率差の関係で低雑音化することができるので、
第６図に見られる半導体受光素子では、ｎ型１ｎＰ電界
制御層５を設けることに依り、ｎ−型ＩｎＰ増倍一層６
中の電界強度を制御してアバランシェ増倍を起こす為の
ｐｎ接合近傍の電界を低下させ、併せてｎ型ＩｎＧａＡ
ｓ光吸収層３及びｎ型１ｎＧａＡｓＰ加速層４に高い電
界が加わらないようにして暗電流の低下を図っているが
、このように電界を低下させるとアバランシェ増倍を起
こす回数が減少するので、キャリヤを成る程度長い距離
走らせて前記回数の減少を補償する必要があり、従って
、ｐｎ接合はｎ−型層中、即ち、ｎ−型１ｎＰ増倍層６
中に形成されなければならない。
為、ｐ＋型１ｎＰ受光領域７が存在するｎ−型ＩｎＰ増
倍層６は実質的に薄く、また、ガード・リングが存在す
るｎ−型ＩｎＰ増倍層６は実質的に厚くする、所謂、埋
め込み構造にすることが行われ、そして、この構造を得
る為には、２回に亙る液相エピタキシャル成長法の適用
を必要とし、しかも、そのように液相エピタキシャル成
長法を２回に亙って適用する場合、暗電流を低減させる
為、１回目の成長で得られた結晶層表面を０．５ ｃμ
ｍ〕以上メルト・ハックして欠陥層を除去してから２回
目の成長を行う必要があり、更にまた、アバランシェ増
倍を低電界領域で発生させるとホールとエレクトロンの
イオン化率差の関係で低雑音化することができるので、
第６図に見られる半導体受光素子では、ｎ型１ｎＰ電界
制御層５を設けることに依り、ｎ−型ＩｎＰ増倍一層６
中の電界強度を制御してアバランシェ増倍を起こす為の
ｐｎ接合近傍の電界を低下させ、併せてｎ型ＩｎＧａＡ
ｓ光吸収層３及びｎ型１ｎＧａＡｓＰ加速層４に高い電
界が加わらないようにして暗電流の低下を図っているが
、このように電界を低下させるとアバランシェ増倍を起
こす回数が減少するので、キャリヤを成る程度長い距離
走らせて前記回数の減少を補償する必要があり、従って
、ｐｎ接合はｎ−型層中、即ち、ｎ−型１ｎＰ増倍層６
中に形成されなければならない。
第７図乃至第９図は第６図に関して説明した従来の技術
に依る半導体受光素子を製造する場合について解説する
為の工程要所に於ける素子の要部切断側面図であり、以
下、これ等の図を参照しつつ説明する。
に依る半導体受光素子を製造する場合について解説する
為の工程要所に於ける素子の要部切断側面図であり、以
下、これ等の図を参照しつつ説明する。
第７図参照
ｔａｌ 液相エピタキシャル成長法を適用することに依
り、ｎ＋型１ｎＰ基板１上にｎ型１ｎＰバッファ層２、
ｎ型ＩｎＧａ’Ａｓ光吸収層３、ｎ型層 ｎＧａＡｓ
Ｐ加速層４、ｎ型１ｎＰ電界制御層５を順に成長させる
。
り、ｎ＋型１ｎＰ基板１上にｎ型１ｎＰバッファ層２、
ｎ型ＩｎＧａ’Ａｓ光吸収層３、ｎ型層 ｎＧａＡｓ
Ｐ加速層４、ｎ型１ｎＰ電界制御層５を順に成長させる
。
第８図参照
（ｂｌ プラズマ化学気相堆積法を適用することに依り
、窒化シリコン（Ｓｉ３Ｎ４）膜を形成し、これをパタ
ーニングしてｎ型１ｎＰ電界制御層５の表面を選択的に
覆う保護膜（図示せず）とする。
、窒化シリコン（Ｓｉ３Ｎ４）膜を形成し、これをパタ
ーニングしてｎ型１ｎＰ電界制御層５の表面を選択的に
覆う保護膜（図示せず）とする。
（Ｃ１前記保護膜をマスクとし、化学エツチング法を適
用することに依り、ｎ型１ｎＰ電界制御層５のメサ・エ
ツチングを行う。
用することに依り、ｎ型１ｎＰ電界制御層５のメサ・エ
ツチングを行う。
第９図参照
（ｄｉ メサ・エツチングのマスクとして用いた前記保
護膜を除去してから、再び液相エピタキシャル成長法を
適用することに依り、ｎ−型１ｎＰ増倍層６を成長させ
る。
護膜を除去してから、再び液相エピタキシャル成長法を
適用することに依り、ｎ−型１ｎＰ増倍層６を成長させ
る。
第６図参照
（８）例えば、カドミウム（Ｃｄ）の拡散を行ってｐ＋
型１ｎＰ受光領域７を形成し、この後、表面保護膜８、
無反射コーテイング膜９、Ａｕ・Ｚｎからなるｐ側電極
１０、Ａｕ−Ｇｅからなるｎ側電極１１などを形成して
完成する。
型１ｎＰ受光領域７を形成し、この後、表面保護膜８、
無反射コーテイング膜９、Ａｕ・Ｚｎからなるｐ側電極
１０、Ａｕ−Ｇｅからなるｎ側電極１１などを形成して
完成する。
前記説明した従来技術に於ける工程（ｄｌでは第２回目
の液相エピタキシャル成長を行うことに依ってｎ−型１
ｎＰｔ９１倍Ｎ６を形成している。
の液相エピタキシャル成長を行うことに依ってｎ−型１
ｎＰｔ９１倍Ｎ６を形成している。
ところが、この際、第１回目の液相エピタキシャル成長
で形成され、且つ、メサ・エツチングされたｎ型１ｎＰ
電界制御層５の表面は不均一にメルト・バックされるの
で、その結果、かなり荒れたものとなる。
で形成され、且つ、メサ・エツチングされたｎ型１ｎＰ
電界制御層５の表面は不均一にメルト・バックされるの
で、その結果、かなり荒れたものとなる。
このｎ型ＴｎＰ電界制御層５の表面には直接高電界が加
わり、増倍率の分布に関連を有している為、表面が荒れ
ている場合、該表面とｐ＋型ＩｎＰ領域７との間に在る
ｎ−型ＩｎＰ増倍層６で発生するアバランシェ増倍の面
内分布が不均一となる欠点がある。
わり、増倍率の分布に関連を有している為、表面が荒れ
ている場合、該表面とｐ＋型ＩｎＰ領域７との間に在る
ｎ−型ＩｎＰ増倍層６で発生するアバランシェ増倍の面
内分布が不均一となる欠点がある。
第１０図は第６図に見られる従来技術で製造された半導
体受光素子に於りるアバランシェ増倍率の分布を表す線
図である。
体受光素子に於りるアバランシェ増倍率の分布を表す線
図である。
図に於いて、山型に隆起している部分は受光部分に於け
るアバランシェ増倍率を示すものであって、分布はかな
り不均一であることが看取できよう。
るアバランシェ増倍率を示すものであって、分布はかな
り不均一であることが看取できよう。
本発明では、この種の半導体受光素子に於けるアバラン
シェ増倍率の分布が均一となるようにする。
シェ増倍率の分布が均一となるようにする。
本発明の半導体受光素子を製造する方法では、第１回目
の結晶成長で基板上に電界制御層を含む増倍層までの所
要各結晶層を形成し、次いで、表面から前記増倍層及び
その下の電界制御層までをメサ・エツチングし、次いで
、第２回目の結晶成長で前記増倍層と同じ結晶層を形成
し、次いで、表面から前記増倍層内に達する不純物領域
の形成を行い該増倍層内にｐｎ接合を設定するようにし
ている。
の結晶成長で基板上に電界制御層を含む増倍層までの所
要各結晶層を形成し、次いで、表面から前記増倍層及び
その下の電界制御層までをメサ・エツチングし、次いで
、第２回目の結晶成長で前記増倍層と同じ結晶層を形成
し、次いで、表面から前記増倍層内に達する不純物領域
の形成を行い該増倍層内にｐｎ接合を設定するようにし
ている。
このようにすると、第２回目の結晶成長でメルト・バッ
クされるのは、第１回目の結晶成長で最上層となった増
倍層の表面であり、該増倍層とその下の電界制御層との
界面は結晶成長したままの良好な状態を維持している。
クされるのは、第１回目の結晶成長で最上層となった増
倍層の表面であり、該増倍層とその下の電界制御層との
界面は結晶成長したままの良好な状態を維持している。
また、受光領域である前記不純物領域に於ける底面、即
ち、ｐｎ接合は前記増倍層内に設定されている。
ち、ｐｎ接合は前記増倍層内に設定されている。
従って、該ｐｆｉ−接合と前記電界制御層との間の増倍
層で発生するアバランシェ増倍は均一に分布する。
層で発生するアバランシェ増倍は均一に分布する。
第１図は本発明一実施例に依り製造された半導体受光素
子の要部切断側面図であり、第６図に関して説明した部
分と同部分は同記号で指示しである。
子の要部切断側面図であり、第６図に関して説明した部
分と同部分は同記号で指示しである。
図示の半導体受光素子が第６図に示した従来技術に依っ
て製造された半導体受光素子と相違する点は、ｎ型１ｎ
Ｐ電界制御層５のみでなくｎ−型ＩｎＰ増倍層６もメサ
・エツチングされていて、その上にｎ−型１ｎＰ増倍層
６と同じの新たな結晶層、即ち、ｎ−型ＩｎＰ層１２が
形成され、また、ｐ＋型１ｎＰ受光領域７は、そのアバ
ランシェ増倍に最も深い関連を有する底面、従って、そ
れに依り生成されるｐｎ接合がｎ−型１ｎＰ増倍層６内
に存在するように形成されている。
て製造された半導体受光素子と相違する点は、ｎ型１ｎ
Ｐ電界制御層５のみでなくｎ−型ＩｎＰ増倍層６もメサ
・エツチングされていて、その上にｎ−型１ｎＰ増倍層
６と同じの新たな結晶層、即ち、ｎ−型ＩｎＰ層１２が
形成され、また、ｐ＋型１ｎＰ受光領域７は、そのアバ
ランシェ増倍に最も深い関連を有する底面、従って、そ
れに依り生成されるｐｎ接合がｎ−型１ｎＰ増倍層６内
に存在するように形成されている。
第２図乃至第４図は第１図に示されている半導体受光素
子を製造する場合について解説する為の工程要所に於け
る素子の要部切断側面図であり、以下、各図を参照しつ
つ工程を説明する。尚、各図では、第１図に関して説明
した部分と同部分は同記号で指示しである。
子を製造する場合について解説する為の工程要所に於け
る素子の要部切断側面図であり、以下、各図を参照しつ
つ工程を説明する。尚、各図では、第１図に関して説明
した部分と同部分は同記号で指示しである。
第２図参照
ｆａｔ 液相エピタキシャル成長法を適用することに依
り、ｎ＋型１ｎＰ基板１上にｎ型１ｎＰバッファ層２、
ｎ型１ｎＧａＡｓ光吸収層３、ｎ型ＩｎＧａＡｓＰ加速
層４、ｎ型１ｎＰ電界制御層５、ｎ−型１ｎＰ増倍層６
の各々を順に成長させる。
り、ｎ＋型１ｎＰ基板１上にｎ型１ｎＰバッファ層２、
ｎ型１ｎＧａＡｓ光吸収層３、ｎ型ＩｎＧａＡｓＰ加速
層４、ｎ型１ｎＰ電界制御層５、ｎ−型１ｎＰ増倍層６
の各々を順に成長させる。
第３図参照
（ｂｌ プラズマ化学気相堆積法を適用することに依り
、窒化シリコン膜を形成し、これを通常のフォト・リソ
グラフィ技術を適用することに依ってパターニングして
ｎ−型ｊｎＰ増倍層６の表面を選択７的に覆う保護膜と
する。
、窒化シリコン膜を形成し、これを通常のフォト・リソ
グラフィ技術を適用することに依ってパターニングして
ｎ−型ｊｎＰ増倍層６の表面を選択７的に覆う保護膜と
する。
（Ｃ１前記保護膜をマスクとし、化学エツチング法を適
用することに依り、ｎ−型１ｎＰ増倍層６及びｎ型１ｎ
Ｐ電界制御層５のメサ・エツチングを行う。
用することに依り、ｎ−型１ｎＰ増倍層６及びｎ型１ｎ
Ｐ電界制御層５のメサ・エツチングを行う。
第４図参照
（ｄｌ メサ・エツチングのマスクとして用いた前記窒
化シリコンからなる保護膜を除去してから、再び液相エ
ピタキシャル成長法を適用することに依り、ｎ−型１ｎ
Ｐ層１２を成長させる。
化シリコンからなる保護膜を除去してから、再び液相エ
ピタキシャル成長法を適用することに依り、ｎ−型１ｎ
Ｐ層１２を成長させる。
第１図参照
ｔｅｌ 適当なマスクを形成してからカドミウムの拡散
を行ってｐ＋型１ｎＰ受光領域７を形成する。
を行ってｐ＋型１ｎＰ受光領域７を形成する。
この場合、ｐｎ接合がｎ−型１ｎＰ増倍層６内に存在す
るようにｐ＋型１ｎＰ受光領域７の深さを制御する。尚
、この程度の制御は、現今の技術では再現性良く行うこ
とができる。
るようにｐ＋型１ｎＰ受光領域７の深さを制御する。尚
、この程度の制御は、現今の技術では再現性良く行うこ
とができる。
［ｆ） この後、表面保護膜８、無反射コーテイング膜
９、Ａｕ−Ｚｎからなるｐ側電極１０．Ａｕ・Ｇｅから
なるｎ側電極１１などを形成して完成する。
９、Ａｕ−Ｚｎからなるｐ側電極１０．Ａｕ・Ｇｅから
なるｎ側電極１１などを形成して完成する。
第１図に見られる半導体受光素子の構造では、前記工程
（ｄ）で第２回目の液相エピタキシャル成長でメルト・
バンクされる結晶層はｎ−型１ｎＰ増倍層６の表面であ
り、この表面が如何に荒れたとしても、完成された場合
、ｐ＋型１ｎＰ受光領域７の一部となってしまい、電界
は加わらない部分となり、増倍率分布には寄与しないこ
とになる。
（ｄ）で第２回目の液相エピタキシャル成長でメルト・
バンクされる結晶層はｎ−型１ｎＰ増倍層６の表面であ
り、この表面が如何に荒れたとしても、完成された場合
、ｐ＋型１ｎＰ受光領域７の一部となってしまい、電界
は加わらない部分となり、増倍率分布には寄与しないこ
とになる。
第５図は第１図に見られる半導体受光素子に於けるアバ
ランシェ増倍率の分布を表し、第１０図と同様な図であ
る。
ランシェ増倍率の分布を表し、第１０図と同様な図であ
る。
図に於いて、頂面が略平坦な山型に隆起している部分は
受光部分に於けるアバランシェ増倍率を示している。
受光部分に於けるアバランシェ増倍率を示している。
この図と第１０図とを比較すると、本発明に依り製造さ
れた半導体受光素子に於けるアバランシェ増倍率の分布
が極めて均一であり、改善効果が顕著であることが理解
できよう。
れた半導体受光素子に於けるアバランシェ増倍率の分布
が極めて均一であり、改善効果が顕著であることが理解
できよう。
本発明の半導体受光素子を製造する方法では、銅１回目
の結晶成長で基板上に電界制御層を含む増倍層までの所
要各結晶層を形成し、次いで、表面から前記増倍層及び
その下の電界制御層までをメサ・エツチングし、次いで
、第２回目の結晶成長で前記増倍層と同じ結晶層を形成
し、次いで、表面から前記増倍層内に達する不純物領域
の形成を行い該増倍層内にｐｎ接合を設定するようにし
ている。
の結晶成長で基板上に電界制御層を含む増倍層までの所
要各結晶層を形成し、次いで、表面から前記増倍層及び
その下の電界制御層までをメサ・エツチングし、次いで
、第２回目の結晶成長で前記増倍層と同じ結晶層を形成
し、次いで、表面から前記増倍層内に達する不純物領域
の形成を行い該増倍層内にｐｎ接合を設定するようにし
ている。
このような工程を採ると、第２回目の結晶成長を行う際
、欠陥層を除去する為にメルト・バンクされるのは増倍
層の表面であり、しかも、そのメルト・ハックが行われ
た表面は素子が完成された場合に受光領域となる不純物
領域内に存在することになり、該表面に高電界が印加さ
れることはなく、従って、アバランシェ増倍には何等寄
与しない。そして、アバランシェ増倍は結晶成長された
ままの状態を維持している電界制御層と増倍層との界面
及び前記不純物領域の底面の間に在る増倍層で発生する
ものであり、その分布は極めて均一である。
、欠陥層を除去する為にメルト・バンクされるのは増倍
層の表面であり、しかも、そのメルト・ハックが行われ
た表面は素子が完成された場合に受光領域となる不純物
領域内に存在することになり、該表面に高電界が印加さ
れることはなく、従って、アバランシェ増倍には何等寄
与しない。そして、アバランシェ増倍は結晶成長された
ままの状態を維持している電界制御層と増倍層との界面
及び前記不純物領域の底面の間に在る増倍層で発生する
ものであり、その分布は極めて均一である。
第１図は本発明一実施例に依って製造された半導体受光
素子の要部切断側面図、第２図乃至第４図は第１図に見
られる半導体受光素子を製造する場合を説明する為の工
程要所に於ける素子の要部切断側面図、第５図は第１図
に見られる半導体受光素子のアバランシェ増倍率の分布
を示す線図、第６図は従来技術に依って製造された半導
体受光素子の要部切断側面図、第７図乃至第９図は第６
図に見られる半導体受光素子を製造する場合を説明する
為の工程要所に於ける素子の要部切断側面図、第１０図
は第６図に見られる半導体受光素子のアバランシェ増倍
率の分布を示す線図をそれぞれ表している。 図に於いて、１はｎ＋型ＩｎＰ基板、２はｎ型ＩｎＰバ
ッファ層、３はｎ型１ｎＧａＡｓ光吸収層、４はｎ型Ｉ
ｎ’ＧａＡｓＰ加速層、５ばｎ型１ｎＰ電界制御層、６
はｎ−型ＩｎＰ増倍層、７はｐ＋型１ｎＰ受光領域、８
は表面保護膜、９は無反射コーテイング膜、１０は例え
ばＡｕ−Ｚｎからなるｐ側電極、１１は例えばＡｕ−Ｇ
ｅからなるｎ側電極、１２はｎ−型ＩｎＰ層をそれぞれ
示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第１図 第２１湯 １１ 第６図 第７図 第８因
素子の要部切断側面図、第２図乃至第４図は第１図に見
られる半導体受光素子を製造する場合を説明する為の工
程要所に於ける素子の要部切断側面図、第５図は第１図
に見られる半導体受光素子のアバランシェ増倍率の分布
を示す線図、第６図は従来技術に依って製造された半導
体受光素子の要部切断側面図、第７図乃至第９図は第６
図に見られる半導体受光素子を製造する場合を説明する
為の工程要所に於ける素子の要部切断側面図、第１０図
は第６図に見られる半導体受光素子のアバランシェ増倍
率の分布を示す線図をそれぞれ表している。 図に於いて、１はｎ＋型ＩｎＰ基板、２はｎ型ＩｎＰバ
ッファ層、３はｎ型１ｎＧａＡｓ光吸収層、４はｎ型Ｉ
ｎ’ＧａＡｓＰ加速層、５ばｎ型１ｎＰ電界制御層、６
はｎ−型ＩｎＰ増倍層、７はｐ＋型１ｎＰ受光領域、８
は表面保護膜、９は無反射コーテイング膜、１０は例え
ばＡｕ−Ｚｎからなるｐ側電極、１１は例えばＡｕ−Ｇ
ｅからなるｎ側電極、１２はｎ−型ＩｎＰ層をそれぞれ
示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第１図 第２１湯 １１ 第６図 第７図 第８因
Claims (1)
- 第１回目の結晶成長で基板上に電界制御層を含む増倍層
までの所要各結晶層を形成し、次いで、表面から前記増
倍層及びその下の電界制御層までをメサ・エツチングし
、次いで、第２回目の結晶成長で前記増倍層と同じ結晶
層を形成し、次いで、表面から前記増倍層内に達する不
純物領域の形成を行い該増倍層内にｐｎ接合を設定する
工程が含まれてなることを特徴とする半導体受光素子の
製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59109434A JPH0824199B2 (ja) | 1984-05-31 | 1984-05-31 | 半導体受光素子の製造方法 |
| CA000482350A CA1256549A (en) | 1984-05-31 | 1985-05-24 | Avalanche photodiode made by mesa etch process |
| KR8503768A KR900000209B1 (en) | 1984-05-31 | 1985-05-30 | Manufacture of semiconductor a photo diode and avalanche photodiode |
| DE8585303862T DE3580189D1 (de) | 1984-05-31 | 1985-05-31 | Herstellungsverfahren einer lawinenphotodiode und so hergestellte lawinenphotodiode. |
| EP85303862A EP0163546B1 (en) | 1984-05-31 | 1985-05-31 | Process for fabricating an avalanche photodiode and an avalanche photodiode thus-obtained |
| US07/090,432 US4840916A (en) | 1984-05-31 | 1987-08-21 | Process for fabricating an avalanche photodiode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59109434A JPH0824199B2 (ja) | 1984-05-31 | 1984-05-31 | 半導体受光素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60254675A true JPS60254675A (ja) | 1985-12-16 |
| JPH0824199B2 JPH0824199B2 (ja) | 1996-03-06 |
Family
ID=14510145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59109434A Expired - Lifetime JPH0824199B2 (ja) | 1984-05-31 | 1984-05-31 | 半導体受光素子の製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4840916A (ja) |
| EP (1) | EP0163546B1 (ja) |
| JP (1) | JPH0824199B2 (ja) |
| KR (1) | KR900000209B1 (ja) |
| CA (1) | CA1256549A (ja) |
| DE (1) | DE3580189D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006295216A (ja) * | 1995-02-02 | 2006-10-26 | Sumitomo Electric Ind Ltd | ｐｉｎ型受光素子およびｐｉｎ型受光素子の製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8817886D0 (en) * | 1988-07-27 | 1988-09-01 | British Telecomm | Avalanche photodiode structure |
| JPH02159775A (ja) * | 1988-12-14 | 1990-06-19 | Toshiba Corp | 半導体受光素子及びその製造方法 |
| JPH02202071A (ja) * | 1989-01-31 | 1990-08-10 | Toshiba Corp | 半導体受光素子及びその製造方法 |
| DE69127644T2 (de) * | 1990-03-02 | 1998-02-05 | Canon Kk | Fotoelektrische Übertragungsvorrichtung |
| US5260560A (en) * | 1990-03-02 | 1993-11-09 | Canon Kabushiki Kaisha | Photoelectric transfer device |
| US5596186A (en) * | 1993-12-08 | 1997-01-21 | Nikon Corporation | High sensitivity silicon avalanche photodiode |
| JP2762939B2 (ja) * | 1994-03-22 | 1998-06-11 | 日本電気株式会社 | 超格子アバランシェフォトダイオード |
| US5446308A (en) * | 1994-04-04 | 1995-08-29 | General Electric Company | Deep-diffused planar avalanche photodiode |
| US5610416A (en) * | 1995-02-16 | 1997-03-11 | Hewlett-Packard Company | Avalanche photodiode with epitaxially regrown guard rings |
| JPH0945954A (ja) * | 1995-07-31 | 1997-02-14 | Mitsubishi Electric Corp | 半導体素子，及び半導体素子の製造方法 |
| US5866936A (en) * | 1997-04-01 | 1999-02-02 | Hewlett-Packard Company | Mesa-structure avalanche photodiode having a buried epitaxial junction |
| JPH10326907A (ja) * | 1997-05-26 | 1998-12-08 | Mitsubishi Electric Corp | 受光素子，及びその製造方法 |
| JP4220688B2 (ja) * | 2001-02-26 | 2009-02-04 | 日本オプネクスト株式会社 | アバランシェホトダイオード |
| US7072557B2 (en) * | 2001-12-21 | 2006-07-04 | Infinera Corporation | InP-based photonic integrated circuits with Al-containing waveguide cores and InP-based array waveguide gratings (AWGs) and avalanche photodiodes (APDs) and other optical components containing an InAlGaAs waveguide core |
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| WO2003065418A2 (en) * | 2002-02-01 | 2003-08-07 | Picometrix, Inc. | Planar avalanche photodiode |
| CN1633699A (zh) * | 2002-02-01 | 2005-06-29 | 派克米瑞斯公司 | 电荷控制雪崩光电二极管及其制造方法 |
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| FR3000608B1 (fr) * | 2012-12-31 | 2015-03-06 | Commissariat Energie Atomique | Structure semiconductrice du type photodiode a avalanche et procede de fabrication d'une telle structure |
| FR3000610B1 (fr) | 2012-12-31 | 2015-03-06 | Commissariat Energie Atomique | Structure semiconductrice du type photodiode a avalanche a faible temps de reponse et procede de fabrication d'une telle photodiode |
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| JPS5731183A (en) * | 1980-08-01 | 1982-02-19 | Nippon Telegr & Teleph Corp <Ntt> | Compound semiconductor avalanche photodiode |
Family Cites Families (5)
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|---|---|---|---|---|
| JPS5649581A (en) * | 1979-09-28 | 1981-05-06 | Nec Corp | Preparation of hetero-junction light detector |
| JPS5671985A (en) * | 1979-11-19 | 1981-06-15 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor light receiving system |
| EP0043734B1 (en) * | 1980-07-08 | 1985-10-16 | Fujitsu Limited | Avalanche photodiodes |
| JPS5793585A (en) * | 1980-12-02 | 1982-06-10 | Fujitsu Ltd | Semiconductor photoreceiving element |
| JPS57112084A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Avalanche photodiode |
-
1984
- 1984-05-31 JP JP59109434A patent/JPH0824199B2/ja not_active Expired - Lifetime
-
1985
- 1985-05-24 CA CA000482350A patent/CA1256549A/en not_active Expired
- 1985-05-30 KR KR8503768A patent/KR900000209B1/ko not_active IP Right Cessation
- 1985-05-31 EP EP85303862A patent/EP0163546B1/en not_active Expired - Lifetime
- 1985-05-31 DE DE8585303862T patent/DE3580189D1/de not_active Expired - Fee Related
-
1987
- 1987-08-21 US US07/090,432 patent/US4840916A/en not_active Expired - Fee Related
Patent Citations (2)
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Also Published As
| Publication number | Publication date |
|---|---|
| DE3580189D1 (de) | 1990-11-29 |
| KR850008558A (ko) | 1985-12-18 |
| EP0163546A3 (en) | 1987-12-09 |
| KR900000209B1 (en) | 1990-01-23 |
| CA1256549A (en) | 1989-06-27 |
| JPH0824199B2 (ja) | 1996-03-06 |
| EP0163546A2 (en) | 1985-12-04 |
| US4840916A (en) | 1989-06-20 |
| EP0163546B1 (en) | 1990-10-24 |
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