KR100197134B1 - 애벌런치 포토다이오드 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 광소자에 관한 것으로서, 특히 완만한 경사면을 갖는 InGaAs 오믹층을 이용하여 p+-InP 층의 가장자리 p-n 접합면의 곡률을 완만하게 형성하여 줌으로써, 가장자리 브레이크 다운이 효과적으로 억제되고 안정된 애벌런치 포토 다이오드 구조 및 그의 제조방법에 관한 것이다.
본 발명의 애벌런치 포토 다이오드의 제조방법은 n+-InP 기판상에 u-InGaAs 흡수층, u-InGaAsP 그래이딩 밴드갭층, n-InP 차아지 시트층, u-InP 층 및 u-InGaAs 오믹층을 순차적으로 성장시키는 공정과, u-InGaAs 오믹층의 경사면을 갖으며 서로 일정간격을 두고 떨어져 있도록 1차로 식각하는 공정과, 기판 전면에 유전체막을 증착한 다음 u-InGaAs 오믹층의 경사면과 이들 사이의 u-InP 층이 노출되도록 식각하는 공정과, u-InP 층으로 아연(Zn)을 확산시켜 p+-InP 층 및 p+-InGaAs 층을 형성하는 공정과, 상기 유전체막을 완전히 제거하여 p+-InP층과 p+-InGaAs 오믹층을 노출시키는 공정과, 오믹접촉을 위하여 p+-InP 상부에 형성된 완만한 경사면을 제외한 p+-InGaAs 오믹층의 나머지 부분을 2차로 식각하여 u-InP 그리고 p+-InGaAs 오믹층 사이의 p+-InP 층의 표면을 노출시켜 주는 공정과, 기판 전면에 보호막을 증착하고 u-InP 상부에만 남도록 식각하는 공정과, u-InGaAs 오믹층상에 P형 금속을 형성하는 공정과, 상기 기판의 이면에 N 형 금속을 형성하는 공정을 포함한다.
Description
제1도는 종래의 가드 링을 갖는 애벌런치 포토다이오드의 단면 구조도.
제2도는 종래의 플로팅 가드링을 갖는 애벌런치 포토다이오드의 단면 구조도.
제3도는 종래의 부분적 차아지 시트층을 구비한 애벌런치 포토다이오드의 단면 구조도.
제4 a∼f는 본 발명의 실시예에 따른 애벌런치 포토다이오드의 제조 공정도.
* 도면의 주요부분에 대한 부호의 설명
41 : n+-InP 기판 42 : u-InGaAs 흡수층
43 : u-InGaAsP 밴드갭 그래이딩 44 : n-InP 차아지 시트층
45 : u-InP 층 46 : u-InGaAs 오믹층
47, 49 : 유전체막 48 : p+-InP 층
50 : P형 전극 51 : N형 전극
[발명의 기술분야]
본 발명은 반도체 광소자에 관한 것으로서, 특히 완만한 경사면을 갖는 InGaAs 오믹층을 이용하여 p+-InP 층의 가장자리 p-n 접합면의 곡률을 완만하게 형성하여 줌으로써, 가장자리 브레이크 다운이 효과적으로 억제되고 안정된 애벌런치 포토 다이오드 구조 및 그의 제조방법에 관한 것이다.
[종래 기술 및 그의 문제점]
일반적으로 반도체 소자중 수광소자로 광 다이오드가 있으며, 화합물 반도체 소자중 Ⅲ-Ⅴ 화합물 반도체 수광소자로 p-i-n 포토 다이오드(PD)와 애벌런치(avalanche) 포토 다이오드가 있다. 이러한 수광소자는 광통신 시스템에 필수적으로 사용되며, 광파이버를 통해 전달된 광신호를 감지하여 전기적인 신호로 변환하는 역할을 한다.
일반적인 애벌런치 광다이오드는 역방향으로 바이어스된 p-i-n 구조나 역방향으로 바이어스된 쇼트키 배리어 다이오드이다. 그러나, 애벌런치 광다이오드의 역방향 전압은 애벌런치 항복이 일어날 수 있도록 매우 높아야 한다. p+-InP 영역에서는 입사되는 빛에 의해 생성된 캐러어들이 충돌 이온화에 의해 충돌하여 또 다른 캐리어들을 생성한다.
이러한 애벌런치 포토 다이오드는 충돌 이온화에 의해 p+-InP 영역의 가장자리(edge 부분)에서 브레이크 다운 현상이 발생되기 때문에, 가장자리에서의 브레이크 다운을 억제하기 위한 가드링을 갖는 구조가 제안되었다.
제1도는 종래의 브레이크 다운 억제용 가드링을 갖는 애벌런치 포토 다이오드의 단면구조를 도시한 도면이다. 제1도를 참조하면, 종래의 가드링을 갖는 애벌런치 포토 다이오드의 구조를 살펴보면, n+-InP 기판(11)상에 u-InGaAs 흡수층(12), u-InGaAsP 그래이딩(grading) 밴드갭층(13), u-InP 층(14)이 순차 형성된다.
u-InP 층(14)에는 아연(Zn)이 확산된 p+-InP 층(15)이 형성되며, p+-InP 층(15)의 양측 가장자리 부분에는 가장자리 브레이크 다운 현상을 억제하기 위한 가드링(16)이 형성되고, p+-InP 층(15)을 제외한 u-InP 층(14)상에는 비반사막(ARC, antireflective coating)으로 사용되는 보호막(17)이 형성된다. 이 보호막(17)으로 실리콘 산화막, 실리콘 질화막 또는 폴리이미드 중 하나를 사용한다.
p+-InP 층(15)의 가장자리 상면에는 본딩패드용 p형 금속(18)이 형성되며, 기판(11)의 이면에는 n형 금속(19)이 형성된 구조를 갖는다.
제2도는 종래의 플로팅 가드링을 갖는 애벌런치 포토 다이오드의 단면 구조를 도시한 것이다. 제2도를 참조하면, 종래의 플로팅 가드링을 갖는 애벌런치 포토 다이오드의 구조를 살펴보면, 제1도에서와 마찬가지로 n+-InP 기판(11)상에 u-InGaAs 흡수층(12), u-InGaAs 그레이딩 밴드갭층(13)이 형성된다.
그리고, u-InGaAs 그래이딩 밴드갭층(13)상에는 n-InP 차아지 시트층(21)이 형성되고, n-InP 차아지 시트층(21)상에는 u-InP 층(14)이 형성되고, u-InP 층(14)에는 아연(Zn)이 확산된 p+-InP 층(15)이 형성되며, u-InP 층(14)에는 p+-InP 층(15)과 일정 간격을 두고서 p+-InP 층(15)의 가장자리 부분에서의 브레이크 다운 현상을 억제하기 위한 가드링으로서 1쌍 또는 그 이상의 플로팅 가드링(22)이 형성된다.
또한, p+-InP 층(15)을 제외한 u-InP 층(14)상에는 보호막(17)이 형성되고, p+-InP 층(15)의 가장자리 상면에는 본딩 패드용 p형 금속(18)이 형성되며, 기판(11)의 이면에는 n형 금속(19)이 형성된 구조를 갖는다.
제3도를 참조하면, 종래의 가드링 대신에 부분적 차아지 시트층(partial charge sheet)을 갖는 애벌런치 포토 다이오드의 단면 구조를 도시한 것이다. 제3도의 애벌런치 포토 다이오드는 제2도의 구조와 유사하다.
다만, 가장자리 브레이크 다운 현상을 억제하기 위하여 사용하는 플로팅 가드링 대신, u-InGaAsP 그래이딩 밴드갭층(13)상에 형성된 n-InP 차아지 시트층(13)이 부분적 차아지 시트층의 구조를 갖는 것만이 다르다.
즉, n-InP 차아지 시트층(31)을 p+-InP 층(14)의 가장자리 부분에서 중심부분보다 차아지 시트층의 두께를 더 얇게 형성하여 줌으로써, 가장자리 브레이크 다운 현상을 효과적으로 억제할 수 있었다.
제1도 내지 제3도에 도시된 p+-InP 층의 가장자리 부분에서의 브레이크 다운 현상을 억제하기 위한 수단을 구비한 종래의 애벌런치 포토 다이오드는 p+-InP 층의 중심부분의 전계가 가장자리 부분의 전계보다 크게 되도록 하여 줌으로써, 가장자리 부분에서의 브레이크 다운 현상을 억제하고 중심부분에서 효과적으로 브레이크 다운 현상이 일어나도록 하는 효과를 얻을 수 있었지만, 다음과 같은 문제점을 가지고 있다.
제1도에 도시된 종래의 애벌런치 포토 다이오드는 p+-InP 층과 가드링을 형성하기 위하여 2번의 확산 공정을 진행하여야 하며, 제2도의 애벌런치 다이오드는 p+-InP 층과 가드링을 형성하기 위하여 2번의 확산 공정을 진행하여야 할 뿐만 아니라 플로팅 가드링을 형성하기 위한 확산 깊이의 조절이 매우 어려운 문제점이 있었다.
그리고, 제3도의 애벌런치 다이오드는 제1도 및 제2도에서와는 달리 가드링 대신에 p+-InP 차아지 시트층을 형성하기 때문에 1번의 확산 공정만을 진행하지만, 서로 다른 두께를 갖는 p+-InP 차아지 시트층을 형성하기 위하여 2회의 에피택셜층 형성공정을 진행하여야 하기 때문에 계면에서의 결함 문제 등이 발생되는 문제점이 있었다.
[발명의 목적]
본 발명은 상기한 바와 같은 종래기술의 문제점을 해결하기 위한 것으로서, 완만한 경사면을 갖는 InGaAs 오믹층을 이용하여 p+-InP 층의 가장자리 p-n 접합면의 곡률을 완만하게 형성하여 줌으로써, 가장자리 브레이크 다운이 효과적으로 억제되고 안정된 애벌런치 포토 다이오드 구조 및 그의 제조방법을 제공하는데 그 목적이 있다.
[발명의 구성]
상기의 목적을 달성하기 위한 본 발명의 애벌런치 포토 다이오드의 제조 방법은 n+-InP 기판상에 u-InGaAs 흡수층, u-InGaAsP 그래이딩 밴드갭층, n-InP 차아지 시트층, u-InP 층 및 u-InGaAs 오믹층을 순차적으로 성장시키는 공정과, u-InGaAs 오믹층을 경사면을 갖으며 서로 일정 간격을 두고 떨어져 있도록 1차로 식각하는 공정과, 기판 전면에 유전체막을 증착한 다음 u-InGaAs 오믹층의 경사면과 이들 사이의 u-InP 층이 노출되도록 식각하는 공정과, u-InP 층으로 아연(Zn)을 확산시켜 p+-InP 층을 형성하는 공정과, 상기 유전체막을 완전히 제거하여 p+-InP 층과 p+-InGaAs 오믹층을 노출시키는 공정과, 오믹 접촉을 위하여 p+-InP 상부에 형성된 완만한 경사면의 u-InGaAs 오믹층을 제외한 나머지 부분을 2차로 식각하여 u-InP 그리고 u-InGaAs 오믹층 사이의 p+-InP 층의 표면을 노출시켜 주는 공정과, 기판 전면에 보호막을 증착하고 u-InP 상부에만 남도록 식각하는 공정과, u-InGaAs 오믹층상에 P 형 금속을 형성하는 공정과, 상기 기판의 이면에 N형 금속을 형성하는 공정을 포함하는 것을 특징으로 한다.
또한, 본 발명의 애벌런치 다이오드는 n+-InP 기판상에 순차 형성된 u-InGaAs 흡수층, u-InGaAsP 그래이딩 밴드갭층, n-InP 차아지 시트층, u-InP 층과, u-InP 층에 형성되고 p-n 접합면중 가장자리 접합면이 완만한 곡률을 갖는 p+-InP 층과 p+-InP 층의 일부와 u-InP 층과 p+-InP 층의 일부와 u-InP 층(45)상에 형성된 보호막과, p+-InP 층의 가장자리에 형성된 p+-InGaAs 오믹층과, 상기 p+-InGaAs 오믹층상에 형성된 P형 전극과, 상기 기판의 이면에 형성된 N형 전극을 포함하는 것을 특징으로 한다.
[실시예]
첨부된 도면을 참조하여 본 발명의 실시예를 설명하면 다음과 같다.
제4도 a∼f도는 본 발명의 실시예에 따른 애벌런치 포토 다이오드의 제조공정도를 도시한 것이다. 제4a도를 참조하면, n+-InP 기판(41)상에 MOCVD, LPE 또는 MBE 등의 에피성장기술을 이용하여 u-InGaAs 흡수층(42), u-InGaAsP 그래이딩 밴드갭층(43), n-InP 차아지 시트층(44), u-InP 층(45) 및 u-InGaAs 오믹층(46)을 순차적으로 성장시킨다.
상기와 같이 적층막들을 순차적으로 성장시킨 다음, 상기 u-InGaAs 오믹층(46)을 식각하는데, 후속의 아연(Zn)이 확산된 p+-InP 층을 형성하기 위한 확산공정시 확산 마스크로서 사용하기 위하여 서로 일정간격을 두고 상면의 폭이 저면의 폭보다 작은 사다리 형태를 갖도록 식각한다. u-InGaAs 오믹층(46)의 식각 공정시 원주위의 모든 식각면(46a)의 경사가 충분히 완만하도록 식각한다.
제4c도와 같이 기판 전면에 실리콘 산화막 또는 실리콘 질화막과 같은 유전체막(47)을 증착한 다음 u-InGaAs 오믹층(46)의 경사면(46a)과 이들 사이의 u-InP 층(45)이 노출되도록 식각한다. 이어서, 유전체막(47)을 확산 마스크로 하여 u-InGaAs 오믹층(46) 및 u-InP 층(45)으로 아연(Zn)을 확산시켜 p+-InP 층(48)을 형성함과 동시에 오믹층(46)을 p+-InGaAs 오믹층(46b)으로 만들어 준다.
제4c도에서 도면부호 48a 는 p+-InP 층(48)의 p-n 접합면을 나타내는 것이고, 48b는 접합면중 p+-InP 층(46)의 가장자리 부분에서의 접합면을 나타내는 것이다. 이 때, 가장자리의 접합면(48b)는 확산 마스크로 사용된 상기 u-InGaAs 오믹층(46)의 원주위의 완만한 경사면(46a)에 의해 중심부 보다는 가장자리 부분으로 아연(Zn)이 덜 확산되어 접합면의 곡률이 완화됨을 알 수 있다. p+-InP 층(46)의 가장자리 접합면(48a)의 완만한 곡률에 의해 p-InP 오믹층(46)의 가장자리 부분의 전기장이 중심부분의 전기장보다 낮아져 가장자리 브레이크 다운을 억제하게 된다.
제4도d를 참조하면, p+-InP 층(48)을 형성하기 위한 확산 마스크로서 사용된 유전체막(47)을 완전히 제거하여 p+-InP 층(48)과 p+-InGaAs 오믹층(46b)을 노출시킨다. p+-InP 층(48)과의 오믹 접촉을 위하여 p+-InP(48) 상부에 형성된 완만한 경사면(46a)을 제외한 p+-InGaAs 오믹층(46b)의 나머지 부분을 제거하여 p+-InP(45) 과 p+-InGaAs 오믹층(46b) 사이의 p+-InP 층(48)의 표면을 노출시켜 준다.
이어서, p+-InGaAs 오믹층(46b)을 마스크로 하여 노출된 u-InP(45)과 p+-InP 층(48)의 표면을 ~0.2㎛ 정도의 두께로 식각한다.
제4e도를 참조하면, 기판 전면에 보호막(49)으로 실리콘 산화막, 실리콘 질화막 또는 폴리이미드 중 하나를 증착하고 u-InP(49) 및 p+-InP 일부의 상부(49)에만 남도록 식각한다. 그리고 p+-InGaAs 오믹층(46b)상에 P형 금속(50)으로 Au/Zn/Au 또는 Ti/Pt/Au 등을 형성한다.
제4f도와 같이 기판(41)의 이면을 연마한 후 AuGe/Ni/Au 또는 AuGe/Au 등의 N형 금속(41)을 형성하고, 최종적으로 열처리 공정을 수행하여 본 발명의 실시예에 따른 애벌런치 포토 다이오드의 제작이 완료된다.
상기의 방법으로 제조된 본 발명의 애벌런치 포토 다이오드의 구조를 살펴보면, 제4f도에 도시된 바와 같이, n+-InP 기판(41)상에 순차적으로 u-InGaAs 흡수층(42), u-InGaAsP 그래이딩 밴드갭층(43), n-InP 차아지 시트층(44), u-InP 층(45) 및 u-InGaAs 오믹층(46)이 형성되고, p+-InP 층(48)이 u-InP 층(45)에 형성되고, p+-InGaAs 층(46b)가 p+-InP 층(48) 위에 형성된다.
p+-InP 층(48)을 제외한 u-InP 층(45)상에는 보호막(47)이 형성되고, p+-InP 층(48)의 가장자리에 p+-InGaAs 오믹층(46b)이 형성되며, 상기 p+-InGaAs 오믹층(46b)상에 P형 전극(50)과 상기 기판(41)의 이면에 N형 전극(51)이 형성된 구조를 갖는다.
p+-InP 층(48)의 p-n 접합면(48b)이 가장자리 접합면이 완만한 곡률을 가지므로, p+-InP 층(48)의 가장자리보다 중심부에서의 전기장이 더 크게 형성되기 때문에 가장자리 브레이크 다운 현상을 효과적으로 억제하게 된다.
[발명의 효과]
상기한 바와 같은 본 발명에 따르면, 오믹층의 완만한 경사면을 마스크로 이용하여 p+-InP 층을 형성하여 가장자리 p-n 접합면이 완만한 곡률을 갖게 되고, p+-InP 층(48)의 가장자리보다 중심부에서의 전기장을 더 크게 형성하여 줌으로써, 가장자리 브레이크 다운 현상을 효과적으로 억제할 수 있으며, 종래의 2번의 확산공정이나 에피택셜 성장공정의 진행 없이 안정화된 애벌런치 포토 다이오드의 제작이 가능한 이점이 있다.
Claims (14)
- n+-InP 기판상에 u-InGaAs 흡수층, u-InGaAsP 그래이딩 밴드갭층, n-InP 차아지 시트층, u-InP 층 및 u-InGaAs 오믹층을 순차적으로 성장시키는 공정과, 상기 u-InGaAs 오믹층의 경사면을 갖으며 서로 일정간격을 두고 떨어져 있도록 1차로 식각하는 공정과, 기판 전면에 유전체막을 증착한 다음 상기 u-InGaAs 오믹층의 경사면과 이들 사이의 상기 u-InP 층이 노출되도록 식각하는 공정과, 상기 u-InP 층으로 아연(Zn)을 확산시켜 p+-InP 층 및 p+-InGaAs 오믹층을 형성하는 공정과, 상기 유전체막을 완전히 제거하여 상기 p+-InP 층과 상기 p+-InGaAs 오믹층을 노출시키는 공정과, 오믹접촉을 위하여 상기 p+-InP 상부에 형성된 상기 완만한 경사면을 제외한 p+-InGaAs 오믹층의 나머지 부분을 2차로 식각하여 상기 u-InP 그리고 상기 p+-InGaAs 오믹층 사이의 상기 p+-InP 층의 표면을 노출시켜 주는 공정과, 기판 전면에 보호막을 증착하고 상기 u-InP 층 및 상기 p+-InP 층의 일부의 상부에만 남도록 식각하는 공정과, 상기 p+-InGaAs 오믹층상에 P 형 금속을 형성하는 공정과, 상기 기판의 이면에 N 형 금속을 형성하는 공정을 포함하는 것을 특징으로 하는 애벌런치 포토 다이오드의 제조방법.
- 제1항에 있어서, 상기 u-InGaAs 오믹층의 식각공정시 원주위의 모든 식각면의 경사가 충분히 완만하도록 식각하는 것을 특징으로 하는 애벌런치 포토 다이오드의 제조방법.
- 제1항에 있어서, 상기 유전체막으로 실리콘 산화막 또는 실리콘 질화막 중 하나를 사용하는 것을 특징으로 하는 애벌런치 포토 다이오드의 제조방법.
- 제1항에 있어서, 상기 p+-InP 층 형성 공정시 상기 u-InGaAs 오믹층과 유전체막을 확산 마스크로 하여 Zn을 확산시켜 형성하는 것을 특징으로 하는 애벌런치 포토 다이오드의 제조방법.
- 제1항에 있어서, 상기 Zn이 확산된 p+-InP 층은 상기 u-InGaAs 오믹층의 상기 완만한 경사면에 의해 가장자리 부분의 p-n 접합면이 완만한 곡률을 갖도록 형성되는 것을 특징으로 하는 애벌런치 포토 다이오드의 제조방법.
- 제1항에 있어서, 상기 p+-InGaAs 오믹층의 2차 식각후 상기 p+-InGaAs 오믹층을 마스크로 하여 노출된 상기 u-InP과 상기 p+-InP 층의 표면을 식각하는 공정을 더 포함하는 것을 특징으로 하는 애벌런치 포토 다이오드의 제조방법.
- 제1항에 있어서, 상기 보호막으로 실리콘 산화막, 실리콘 질화막 또는 폴리이미드 중 하나를 사용하는 것을 특징으로 하는 애벌런치 포토 다이오드의 제조방법.
- 제1항에 있어서, 상기 P형 금속으로 Au/Zn/Au 또는 Ti/Pt/Au 중 하나를 사용하는 것을 특징으로 하는 애벌런치 포토 다이오드의 제조방법.
- 제1항에 있어서, 상기 N형 금속으로 AuGe/Ni/Au 또는 AuGe/Au 중 하나를 사용하는 것을 특징으로 하는 애벌런치 포토 다이오드의 제조방법.
- n+-InP 기판상에 순차 형성된 u-InGaAs 흡수층, u-InGaAsP 그래이딩 밴드갭층, n-InP 차아지 시트층, u-InP 층과, 상기 u-InP 층에 형성되고, p-n 접합면 중 가장자리 접합면이 완만한 곡률을 갖는 p+-InP 층과, 상기 p+-InP 층의 가장자리에 형성된 p+-InGaAs 오믹층과, 상기 p+-InP 층을 제외한 u-InP 층과 상기 p+-InGaAs 오믹층의 일부의 상단에 형성된 보호막과, 상기 u-InGaAs 오믹층상에 형성된 P형 전극과, 상기 기판의 이면에 형성된 N형 전극을 포함하는 것을 특징으로 하는 애벌런치 포토 다이오드.
- 제10항에 있어서, 상기 p-InGaAs 오믹층은 원주위의 모든 식각면이 충분히 완만한 경사를 갖는 것을 특징으로 하는 애벌런치 포토 다이오드.
- 제10항에 있어서, 상기 u-InP의 표면과 상기 p+-InGaAs 오믹층이 형성되어 있지 않은 상기 p+-InP 층의 중심부 표면은 상기 p+-InGaAs 오믹층이 형성된 상기 p+-InP 층의 표면과 ~0.2㎛ 정도의 단차를 갖는 것을 특징으로 하는 애벌런치 포토 다이오드.
- 제10항에 있어서, 상기 P형 금속으로 Au/Zn/Au 또는 Ti/Pt/Au 중 하나를 사용하는 것을 특징으로 하는 애벌런치 포토 다이오드.
- 제10항에 있어서, 상기 N형 금속으로 AuGe/Ni/Au 또는 AuGe/Au 중 하나를 사용하는 것을 특징으로 하는 애벌런치 포토 다이오드.
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