JP5015494B2 - 半導体受光素子 - Google Patents

Description

本発明は、主に光ファイバ通信システムに使用される半導体受光素子に関するものであり、特に、イオン化によるキャリア増倍作用を有するフォトダイオード（以下、ＰＤ）に関するものである。

図１に光通信用に使用される従来のＩｎＰ／ＩｎＧａＡｓ系アバランシェフォトダイオード（以下ＡＰＤ）の模式的な断面図を示す（特許文献１参照）。図１を参照に、ｎ^＋型のＩｎＰ基板１０上にｎ^＋型ＩｎＰ導電層１２、ノンドープのＩｎＧａＡｓ光吸収層１４、ＩｎＧａＡｓＰ緩和層２２、ｎ^＋型のＩｎＰ電界降下層３２、ノンドープのＩｎＰ窓層４０が形成されている。ＩｎＰ窓層４０の表面の受光領域５８上には反射防止膜５２が設けられている。受光領域５８の周囲にはｐ型コンタクト電極５０が設けられている。コンタクト電極５０の周囲は保護膜５４が形成されている。受光領域５８のＩｎＰ窓層４０内にはｐ^＋型導電領域４２が設けられ、ｐ^＋型導電領域４２の周辺部にはｐ^＋型導電領域４２より深いｐ⁻型ガードリング領域４４が設けられている。基板１０の裏面にはｎ型コンタクト電極６０が設けられている。

ｐ^＋型導電領域４２と電界降下層３２との間の窓層４０内にはノンドープ層２４が形成される。窓層４０は光吸収層１４よりバンドギャップが大きいため受光領域５８に入射した光は窓層４０を通過し光吸収層１４で吸収される。光吸収層１４で発生した電子ホール対のうちホールはｐｎ接合の逆バイアスにより、光吸収層１４とｐ^＋型導電領域４２との間の層であるキャリア増倍層２０に注入される。キャリア増倍層２０は光吸収層１４より注入されたホール（キャリア）を増倍する層である。キャリア増倍層２０のうち緩和層２２は光吸収層１４と窓層４０とのバンドギャップの差を緩和する層であり、連続的にバンドギャップが変化する層である。電界降下層３２はｎ^＋型にドープされており、キャリア増倍層２０および光吸収層１４内の電界を降下させる層である。よって、ホールは電界降下層３２で加速され、電界降下層３２の上部およびノンドープ層２４内で増倍が生じ、電子・ホール対が増倍される。増倍されたホールがｐ^＋型導電領域４２に至る。増倍領域に注入されるキャリア数に対し、増倍領域から取り出されるキャリアの割合をアバランシェ増倍率Ｍという。

通常、ＡＰＤは、選択拡散によりｐ^＋型導電領域４２を形成するプレーナ構造が主流である。しかし、プレーナ構造の場合、ブレークダウンがｐ^＋型導電領域４２中央よりも先にｐ^＋型導電領域４２周辺部でおきるエッジブレークダウンが生じる。エッジブレークダウンは、ｐ^＋型導電領域４２周辺部の曲率半径が小さい程、また不純物濃度勾配が大きい程生じやすい。エッジブレークダウンが生じると、逆方向電圧を増加させても電流が流れるだけで、ｐ^＋型導電領域４２中央部にあたる受光領域５８のｐｎ接合の逆方向電圧はほとんど増加しない為、ＡＰＤとしての機能を発揮できなくなる。そこで、ｐ^＋型導電領域４２周辺部のブレークダウン電圧をｐ^＋型導電領域４２中央の平坦部（受光領域５８）のブレークダウン電圧よりも高くする為に、ｐ^＋型導電領域４２周辺部にガードリング４４が設けられている。

図１に示す光通信用ＡＰＤの実用的なアバランシェ増倍率（以下、Ｍ）は、１５程度までが一般的である。Ｍが高くなると、増倍率・帯域幅積（ＭＢ積）により周波数応答が制限されるだけでなく、過剰雑音も増加する。それゆえ、Ｓ／Ｎ比が最大(最小受信感度)となる最適な増倍率が存在する。

動作電圧に関しては、高いＭを得るために、少なくとも５０Ｖ以上の高電圧動作を必要とするのが一般的である。また、高いＭでは、光入射パワー変化による増倍率（出力電流）変動が大きいため、実用上、増倍率（出力電流）が常に一定になるよう電圧を制御して動作させる。そのため、ＡＰＤの動作には、高電圧電源及びバイアス電圧制御装置（ドライバー）を必要とする。

一方、キャリア増倍がないＰＩＮ−ＰＤ（ＰＩＮ−フォトダイオード）の場合は、２０Ｖ以下の低電圧動作であり、光入射パワー変化による受光感度（出力電流）変動が極めて少ないため、電圧制御しないで一定電圧（簡易な駆動回路）で動作させる。その為、前記に示すように、ＡＰＤ動作に必要な高電圧電源及びバイアス電圧制御装置（ドライバー）を必要としない。
特開平５−２１８３０号公報

図１に示す構造では、エッジブレークダウンを回避するために、ｐ^＋型導電領域４２周辺部にガードリング４４が設けられている。ガードリング４４は、通常拡散またはイオン注入後十分高温で熱処理されて、ｐｎ接合の不純物濃度勾配を小さくしている。その素子の信頼性を直接左右するだけでなく、形成プロセスが難しく、また多大な製造工数を必要とするため、ガードリング４４を必要としないＰＩＮ−ＰＤよりも大幅な製造コストアップとなる。それゆえ、光通信システムでは幹線系システムに対して高価なＡＰＤが使用され、安価が要求される加入者系システムに対してＰＩＮ−ＰＤが使用されてきた。

ブロードバンド通信環境の普及により、加入者系システムの受光素子に対し、ＰＩＮ−ＰＤでは理論上得ることができない高感度化が要求されている。安価を要求される加入者系システムの受光素子に対して、経済的にＡＰＤを適用することが困難である。さらに、加入者系システムではＰＩＮ−ＰＤを適用することを想定しているので、安価な低電圧・一定電圧（簡易な駆動回路）動作環境となっている。幹線系システムのように高いＭを必要しないものの、高い動作電圧を必要とするＡＰＤを駆動させることは不可能であり、少なくとも高価な高電圧の電源環境変更にしなければならない。

本発明は、ガードリング形成しない簡易な素子構造で、エッジブレークダウンが発生する前に最低限必要なＭを得ることが可能な、またはＰＩＮ−ＰＤと同レベル低電圧・一定電圧環境にて動作する安価な半導体受光素子を提供することを目的とする。

本発明は、第１導電型を有する第１導電層と、該第１導電層上に設けられた光吸収層と、該光吸収層上に設けられたキャリア増倍層と、該キャリア増倍層上に設けられ、ノンドープまたは前記第１導電型を有する窓層と、前記窓層内に不純物拡散により形成され前記光吸収層よりバンドギャップの大きく前記第１導電型と異なる導電型の第２導電領域と、を具備し、前記光吸収層の下面から前記キャリア増倍層の上面までの膜厚をＷ、前記第２導電性領域の周辺部の曲率半径をｒ、アバランシェ増倍率をＭとしたとき、ｒ／Ｗ ≧ （Ｍ−１）^２／（２Ｍ）
であり、前記アバランシェ増倍率は３以上かつ６以下であることを特徴とする半導体受光素子である。本発明によれば、簡易な素子構造で、エッジブレークダウンが発生する前に、最低限必要なＭを得ることができる。

上記構成において、前記第２導電領域は、受光領域の周辺部において、周辺に行くに従いその厚さが薄くなる構成とすることができる。この構成によれば、ガードリングを形成しないため、製造コストを削減することができる。

上記構成において、前記キャリア増倍層は、前記第２導電領域に接し前記光吸収層よりドープ濃度の高い前記第１導電型のドープ層を有する構成とすることができる。この構成によれば、急峻なｐｎ接合を形成することができる。

上記構成において、前記第1導電型のドープ層の厚さは０．１μｍ以上、０．３μｍ以下であり、キャリア濃度は、５×１０^１５ｃｍ^−３以上５×１０^１６ｃｍ^−３以下である構成とすることができる。この構成によれば、長波長（１．２７から１．６２μｍ）帯光ファイバ通信システムにおいて、必要とする増倍及び応答特性を得ることができる。

上記構成において、前記キャリア増倍層は、前記光吸収層に接し前記第２導電領域よりバンドギャップが小さく前記光吸収層よりドープ濃度の高い前記第１導電型の電界降下層を有する構成とすることができる。この構成によれば、キャリアを増倍する領域を長くできるため、同じ増倍率を得るために求められる電圧を低減させることができる。

上記構成において、前記第１導電層の上面から、前記第２導電領域の下面までの領域が空乏化する構成とすることができる。

上記構成において、前記窓層の層厚は、０．８μｍ以上、６．４μｍ以下であり、キャリア濃度は、アンドープもしくは３×１０^１５ｃｍ^−３以下である構成とすることができる。この構成によれば、十分な拡散プロセス制御性を維持できる。

上記構成において、前記キャリア増倍層は、前記第２導電領域に接し前記光吸収層よりドープ濃度の高い前記第１導電型のドープ層を有する構成とすることができる。この構成によれば、急峻なｐｎ接合を形成することができる。

上記構成において、前記電界降下層は、前記光吸収層のバンドギャップと前記第２導電領域のバンドギャップとを緩和するための緩和層を有する構成とすることができる。この構成によれば、同じ増倍率を得るために求められる電圧を低減させることができる。

上記構成において、前記キャリア増倍層は、前記電界降下層上に前記電界降下層よりドープ濃度の低い層を介し設けられ、前記光吸収層よりドープ濃度の高い上部電界降下層を有する構成とすることができる。

上記構成において、前記電界降下層の厚さは、０．１μｍ以上、０．３μｍ以下であり、キャリア濃度は、５×１０^１５ｃｍ^−３以上５×１０^１６ｃｍ^−３以下である構成とすることができる。この構成によれば、ＰＩＮ−ＰＤと同レベルの低電圧環境にて動作させることができる。

上記構成において、２０Ｖ以下の電圧にて動作する構成とすることができる。この構成によれば、ＰＩＮ−ＰＤと同レベル低電圧にて動作する安価な半導体受光素子を提供することができる。

上記構成において、一定電圧で動作する半導体受光素子とすることができる。この構成によれば、ＰＩＮ−ＰＤと同レベルの一定電圧駆動環境で動作する安価な半導体受光素子を提供することができる。

本発明によれば、ガードリング形成しない簡易な素子構造で、エッジブレークダウンが発生する前に最低限必要なＭを得ることが可能な、またはＰＩＮ−ＰＤと同レベル低電圧・一定電圧環境にて動作する安価な半導体受光素子を提供することができる。

以下、本発明の実施例を図面を参照に説明する。

図２に実施例１の断面図を示す。実施例１は図１の従来のＡＰＤと比較し、ｐ⁻型ガードリング領域が形成されていない。図１と同様に、ｎ^＋型導電層１２と窓層４０とは同じバンドギャップを有し、ｎ^＋型導電層１２および窓層４０に比べ、光吸収層１４は小さいバンドギャップを有している。その他の構成は図１と同じであり同じ部材は同じ符号を付し説明を省略する。

ｐ^＋型導電領域４２の端部（円弧の部分）においてエッジブレークダウンが生じる前に、受光領域５８のキャリア増倍層２０において、半導体受光素子に求められている任意のアバランシェ増倍率を得るための条件について以下に計算する。

図３は計算に用いたモデルの模式図である。アンドープまたはｎ⁻型の半導体層４８（窓層）内に拡散マスク５６をマスクにｐ^＋型導電領域４２を形成する。半導体層４８とｐ^＋型導電領域４２との間に空乏層幅Ｗのｐｎ接合が形成される。ｐ^＋型導電領域４２は拡散マスク５６をマスクにｐ型ドーパントの拡散により形成されるため、端部４３では、ｐ^＋型導電領域４２は曲率半径ｒを有する円弧状となる。曲率半径ｒはｐ^＋型導電領域４２の厚さＸとほぼ等しくなる。図２に当てはめると、光吸収層１４の下面から前記キャリア増倍層２０の上面までの膜厚がｐｎ接合の空乏層幅Ｗ、ｐ^＋型導電領域４２の厚さがＸ、ｐ^＋型導電領域４２の端部４３の円弧の半径がｒとなる。

受光領域５８において、アバランシェブレークダウンの生じる電圧をＶＢ、ｎ^＋型導電層１２とｐ^＋型導電領域４２間のｐｎ接合のビルトインポテンシャルをＶＤ、ｐ型コンタクト電極５０とｎ型コンタクト電極６０との間の印加電圧をＶｊとしたときの逆方向電圧をＶｂ＝ＶＤ＋Ｖｊとする。このとき、半導体受光素子の増倍率Ｍは数式１で表される。

ｎは構造によって変化する値であるが、一般的な値としてｎ＝１とする。ＶＢは数式２で表される。

一方、ｐ^＋型導電領域４２の端部４３において、エッジブレークダウンが生じる電圧Ｖｅは、平坦部のｐｎ接合の空乏層幅Ｗとｐ^＋型導電領域４２の端部４３の円弧の半径ｒを用い数式３のように表される。

ここで、エッジブレークダウンが生じる前に、受光領域５８においてアバランシェブレークダウンが生じる条件は数式４である。

数式２および数式３から数式４は数式５となる。

数式５から、エッジブレークダウンが生じる前に、任意のアバランシェ増倍率Ｍを得るための円弧の半径ｒとｐｎ接合の空乏層幅Ｗは数式６となる。

窓層４０内に、不純物拡散により形成されたｐ^＋型導電領域４２の膜厚Ｘは、曲率半径ｒに対しほぼ同等である。曲率半径ｒは、ｐ^＋型導電領域４２の膜厚Ｘとほぼ同等とすることで、膜厚Ｘの制御により曲率半径ｒを決めることができる。実際には膜厚Ｘの大小により多少のずれが生じる可能性がある。少なくとも曲率半径ｒが膜厚Ｘより同等以上となる場合は、ｒ／Ｗが大きくなるため、数式６の条件内となる。よって、数式６は数式７と表すことができる。

上記、数式６、数式７はエッジブレークダウンが生じる前に、半導体受光素子に求められている任意のＭ（1以上）を得るｐ^＋型導電領域４２の端部４３の円弧の曲率半径ｒ、またはｐ^＋型導電領域４２の厚さＸと、ｐｎ接合の空乏層幅Ｗの比の条件である。数式６、数式７の関係を満たす半導体受光素子では、少なくとも半導体受光素子に求められている増倍率までは、エッジブレークダウンは発生しない。

実施例１に係る半導体受光素子は、ｎ^＋型導電層１２（第１導電層）と、ｎ^＋型導電層１２上に設けられた光吸収層１４と、光吸収層１４上に設けられたキャリア増倍層２０と、キャリア増倍層２０上に、光吸収層１４よりバンドギャップの大きくｐ^＋型導電領域４２（第１導電型と異なる導電型の第２導電領域）とを有している。これにより、ｐ^＋型導電領域４２は光吸収層１４よりバンドギャップが大きいため、受光領域５８に入射した光は光吸収層１４まで達する。ｐ^＋型導電領域４２とｎ^＋型導電層１２とのｐｎ接合間に逆バイアスを印加した状態で、光吸収層１４に到達した光は吸収され電子ホール対が生成される。そのホール（キャリア）はキャリア増倍層２０内をｐ^＋型導電領域４２に向かって加速され、アバランシェ増倍を起こし、増倍されたホール（キャリア）がｐ^＋型導電領域４２に至る。

このような構造において、数式７を満足するｐ^＋型導電領域４２を形成することにより、エッジブレークダウンが生じる前に、受光領域５８のキャリア増倍層２０内で所望の増倍率を得ることができる。そのため、従来の図１のＡＰＤのようなｐ⁻型ガードリング４４が不要であり、ｐ^＋型導電領域４２を受光領域５８の周辺部において、周辺に行くに従いその厚さが薄くなる構造とすることができる。よって、ｐ⁻型ガードリング４４を形成するための複雑な製造工程を行わなくとも良い。これにより、製造コストを削減することができる。なお、実施例１において空乏層幅Ｗは図２のように、光吸収層１４とキャリア増倍層２０との合計膜厚となるが、ｎ^＋型導電層１２と光吸収層１４との間にノンドープ層（例えばＩｎＰ層）が設けられた場合は、ｎ^＋型導電層１２の上面までの厚さが空乏層幅Ｗとなる。

アバランシェ増倍率Ｍを大きくする場合、数式７を満たすためには、ｐ^＋型導電領域４２の曲率半径ｒ、すなわちｐ^＋型導電領域４２の膜厚Ｘを厚くすることが求められる。しかしながら、ｐ^＋型導電領域４２は拡散により形成しているため、膜厚Ｘを厚くすることは難しい。製造上、ｒ／Ｗは２以下であることが好ましい。Ｍを６以下にすることにより、ｒ／Ｗ比は２以下となり、十分な拡散プロセス制御性を維持できる。高いＭを得ようとする場合、ｒ／Ｗ比を大きく取るために、ｒは大きく、Ｗは小さくする必要がある。しかし、Ｗは求められる量子効率（アバランシェ増倍がない時Ｍ＝１）・応答特性に影響を与えるため、Ｗを極力維持し、ｒを大きくすることが優先される。しかしながら、拡散プロセス制御上、ｒの大きさに限界がある。よって、数式７よりアバランシェ増倍率Ｍが６以下であることが好ましい。

また、増倍率Ｍが３以上ないと、半導体受光素子の動作特性が得られないことがあるため、増倍率Ｍは３以上であることが好ましい。キャリア増倍層幅を維持してｒを大きくするには、少なくとも窓層４０を厚くする必要がある。窓層４０の層厚を０．８μｍ以上、６．４μｍ以下することにより、十分な拡散プロセス制御性を維持できる。さらに、窓層４０のキャリア濃度をアンドープもしくは３×１０^１５ｃｍ^−３以下の低キャリア濃度にすることより、曲率半径ｒはｐ^＋型導電領域４２の層厚Ｘとほぼ同等となる。以上のように、実施例１によれば、簡易な素子構造で、エッジブレークダウンが発生する前に、半導体受光素子に最低限求められるＭを得ることが可能である。よって、実施例１は、幹線系システムのように高い増倍率Ｍを必要としないものの安価を要求される加入者向けの受光素子として有効である。実施例１に示す半導体受光素子を、Ｍが６以下のアバランシェ増倍率で動作させることより、幹線系システムのように高い増倍率を必要しないものの、安価を要求される加入者系システム向けの受光素子として適用できる。

図４は実施例２に係る半導体受光素子の断面図である。実施例１の図２に対し、電界降下層３２上にｎ^＋型のＩｎＰドープ層３６が設けられている。ドープ層３６上に窓層４０が設けられている。ｐ^＋型導電領域４２はドープ層３６に接するように設けられている。すなわち、ｐ^＋型導電領域４２の膜厚は窓層４０の膜厚とほぼ同じである。その他の構成は実施例１と同じであり、同じ部材は同じ符号を付し説明を省略する。

図５は実施例２の効果を説明するための図である。窓層４０表面からの深さに対する受光領域５８下のドープ濃度を示している。増倍率Ｍを大きくするためｐ^＋型導電領域４２を厚く形成しようとすると、ｐ型ドープ濃度は表面から深い領域で裾を引いてしまう。実施例１のようにｐ^＋型導電領域４２がノンドープの窓層４０に接していると、窓層４０のドープ量は小さいため、ｐｎ接合の不純物濃度の勾配の急峻性が小さくなる。よって、アバランシェ増倍が生じにくくなり増倍率Ｍを大きくできない。実施例２によれば、キャリア増倍層２０として、ｐ^＋型導電領域４２に接し光吸収層１４よりドープ濃度の高いｎ^＋型（第１導電型）のドープ層３６を有している。これにより、図５のように、ｐ型のドープ濃度が裾を引くより浅い領域でｐｎ接合を形成することができる。よって、急峻な不純物濃度勾配を有するｐｎ接合を形成することができる。

例えば、実施例２の構造において、Ｍ＝６で数式６を満足する条件の例について検討する。式６よりｒ／Ｗ≧２．０８となる。ｎ型キャリア濃度（ドーパントは例えばＳｉ）が２×１０^１８ｃｍ^−３のｎ^＋ＩｎＰ基板１０に、ｎ型キャリア濃度が１×１０^１８ｃｍ^−３で厚さが１μｍのｎ^＋型導電層１２、アンドープで層厚が２μｍの光吸収層１４、アンドープで膜厚が０．２μｍのｉ−ＩｎＧａＡｓＰ緩和層２２(中間層：組成が連続的に変化)、ｎ型キャリア濃度が５×１０^１７ｃｍ^−３で厚さが１００ｎｍのｎ^＋ＩｎＰ電界降下層３２、ｎ型キャリア濃度が５×１０^１５ｃｍ^−３で厚さが１００nm のｎ⁻−ＩｎＰドープ層３６、少なくともアンドープで厚さが５．０μｍのｎ⁻−ＩｎＰ窓層４０をＭＯＶＰＥ法（ＭＢＥ法など他の結晶成長技術でも良い）により形成する。

拡散によるｐｎ接合は、ｎ⁻−ＩｎＰドープ層３６とｎ⁻−ＩｎＰ窓層４０の界面で形成するため、実施例２では、アバランシェ増倍は空乏層端が高濃度層（ここではｎ^＋型導電層１２と光吸収層１４界面）へ到達（パンチスルー）後に開始する。このことから、数式６の空乏層幅Ｗは、光吸収層１４、緩和層２２、電界降下層３２、ドープ層３６の合計層厚２．４μｍである。また、数式６のｒは、少なくともＸつまりｎ⁻−ＩｎＰ窓層４０の膜厚である５．１μｍである。よって、ｒ／Ｗ＝２．１３となり、数式６の条件を満たす。よって、この条件の半導体受光素子では、ｐ⁻型ガードリング４４がなくともエッジブレークダウンが発生することはない。

上記条件の半導体受光素子を製造する方法の例について以下に説明する。Ｓｉを２×１０^１８ｃｍ^−３ドープしたｎ^＋型ＩｎＰ基板１０上に、ｎ^＋型導電層１２として膜厚が１μｍでＳｉを１×１０^１８ｃｍ^−３ドープしたｎ^＋型ＩｎＰ層、光吸収層１４として膜厚が２μｍでアンドープのＩｎＧａＡｓ層、緩和層２２として、膜厚が０．２μｍで組成が光吸収層１４のＩｎＧａＡｓからＩｎＰまで連続的に変化するアンドープのＩｎＧａＡｓＰ層、電界降下層３２として、膜厚が０．１μｍでＳｉを５×１０^１７ｃｍ^−３ドープしたＩｎＰ層、ドープ層３６として膜厚が０．１μｍでＳｉを５×１０^１５ｃｍ^−３ドープしたＩｎＰ層、および窓層４０として、膜厚が５．１μｍのアンドープＩｎＰ層を例えばＭＯＣＶＤ法またはＭＢＥ法を用い形成する。窓層４０上に例えばＣＶＤ法を用い保護膜５４として窒化シリコン膜を形成する。保護膜５４の受光領域５８となる領域に拡散のための開口部を形成する。保護膜５４を拡散マスクとして、例えばＣｄまたはＺｎを選択拡散しドープ層３６に接するｐ^＋型導電領域４２を形成する。受光領域に反射防止膜５２を形成する。受光領域５８の周辺にリング状の例えばＡｕ／Ｚｎからなるｐ型コンタクト電極５０を形成する。半導体基板１０の裏面に例えばＡｕＧｅからなるｎ型コンタクト電極６０を形成する。

ｐ^＋型導電領域４２の膜厚Ｘを大きくすると、平坦部の拡散フロントの裾引きにより不純物濃度勾配が小さくなる可能性があるが、実施例２に示すように、窓層４０よりも不純物濃度大きいドープ層３６を配置し、受光領域５８のｐｎ接合（第２導電領域４２の中央部）の拡散フロントが、窓層４０とＩｎＰドープ層３６の界面になるよう（少しドープ層３６へ押し込むよう）窓層４０の膜厚をｐ^＋型導電領域４２の深さＸすると、不純物濃度勾配の劣化を防ぐことができる。なお、ＩｎＰドープ層３６の膜厚は、０．１μｍ以上、０．３μｍ以下、キャリア濃度は、５×１０^１５ｃｍ^−３以上、５×１０^１６ｃｍ^−３以下とすることで、長波長（１．２７から１．６２μｍ）帯光ファイバ通信システムにおいて、必要とする増倍及び応答特性を得ることができる。

なお、実施例１および実施例２においては、ｐ^＋型導電領域４２の端部４３の円弧の曲率半径ｒをｐ^＋型導電領域４２の厚さＸとほぼ等しいとしているが、実際にはＸの大小により多少のずれが生じる可能性がある。ｒ＞Ｘとなる場合は、ｒ／Ｗが大きくなるため、数式１の条件内であるが、逆に、ｒ＞Ｘとなる場合は、ｒ／Ｗが小さくなり、数式１の条件を満たせない可能性がある。

この場合、拡散マスク材料を変更することにより調整する。例えば、拡散マスク５６を変更する方法がある。例えば、拡散マスク５６として、半導体層４８の表面に対し応力が大きく働くように例えば窒化シリコン膜等の誘電体膜、誘電体膜と密着性が良い金属膜（例えば、Ｔｉ／ＰｔやＴｉＷ膜）を積層した２層構造のマスクを用いる。これにより、拡散マスク５６が窒化シリコン膜等の誘電体膜単層の場合に比べ、横方向の拡散速度を大きくすることができる。上記２層構造のマスクは、ｐ^＋型導電領域４２を形成した後除去し、保護膜５４を形成する。

なお、実施例１および実施例２においては、ｎ^＋型導電層１２の上面からｐ^＋型導電領域４２下面に隣接するキャリア増倍領域の領域を空乏化させて動作させることにより、アバランシェ増倍に必要な電界強度を得ることができる。

図６は実施例３に係る半導体受光素子の断面図である。実施例１の図２に対し、光吸収層１４と緩和層２２との間にキャリア濃度が光吸収層１４よりも高いｎ^＋型のＩｎＧａＡｓ電界降下層３４が設けられている。電界降下層３４は例えば膜厚が０．１μｍ、ｎ^＋型ドープ濃度が１×１０^１６ｃｍ^−３である。その他の構成は実施例１と同じであり、同じ部材は同じ符号を付し説明を省略する。

図７（ａ）から図８（ｂ）は、実施例３の効果を実施例１と比較し説明する模式図である。図７（ａ）は実施例１に係るＡＰＤの受光領域５８のｐ^＋型導電領域４２の表面からの深さに対する半導体層のバンドギャップを示した模式図である。ｐ^＋型導電領域４２、ノンドープＩｎＰ層２４、電界降下層３２およびｎ^＋型導電層１２はＩｎＰ層からなるためバンドギャップは大きい。光吸収層１４はＩｎＧａＡｓ層でありバンドギャップは小さい。緩和層２２はＩｎＧａＡｓ層からＩｎＰ層にバンドギャップを連続的に変化させている。図7（ｂ）は実施例1に係るＡＰＤの受光領域５８の深さに対するｐｎ接合に逆バイアスを印加した場合の電界強度を示した模式図である。空乏層内では電界降下層３２のみがｎ型にドープされているため、電界の変化はほとんど電界降下層３２内で生じる。よって、光吸収層１４からキャリア増倍層２０に注入したホール（キャリア）は主に電界降下層３２で加速される。そして、電界降下層３２の上部およびノンドープＩｎＰ層２４において、アバランシェ増倍を生じ、電子を増倍させる。増倍率Ｍを得るための最大電界強度をＥｍａｘ1とする。

図８（ａ）は実施例３に係る半導体受光素子の受光領域５８のｐ^＋型導電領域４２の表面からの深さに対する半導体層のバンドギャップを示した模式図である。光吸収層１４直上に光吸収層１４と同じバンドギャップのＩｎＧａＡｓ電界降下層３４が設けられている。図８（ｂ）は実施例３に係る半導体受光素子の受光領域５８の深さに対するｐｎ接合に逆バイアスを印加した場合の電界強度を示した模式図である。ｎ^＋型をドープした電界降下層が２層あるため、電界降下層３４および３２で電界が変化する。光吸収層１４からキャリア増倍層２０に注入したホール（キャリア）は、まず電界降下層３４で加速され、次に電界降下層３４で加速される。よって、キャリアを増倍する領域は実施例１より広くなる。このため、実施例１と同じ増倍率Ｍを得るための最大電界強度Ｅｍａｘ２をＥｍａｘ１より小さくすることができる。つまり、同じ増倍率Ｍを得るためにｐｎ接合に印加される逆バイアスが小さくすることができる。

増倍率Ｍが、一部、ホールより電子のイオン化率が大きいＩｎＧａＡｓ層においてアバランシェ増倍が高い増倍率の場合、過剰の雑音の増大の動特性の劣化が発生する可能性がある。しかし、低い増倍率の場合、例えば６以下の場合は、上記雑音や動特性が劣化は余り問題とはならない。このように、実施例３に示す半導体受講素子は、特に低い増倍率で動作する場合に有効である。

以上説明したように、実施例３に係る半導体受光素子によれば、キャリア増倍層２０は、光吸収層１４に接しｐ^＋型導電領域４２（第２導電領域）よりバンドギャップが小さく光吸収層１４よりドープ濃度の高い電界降下層３４を有している。電界降下層３４が光吸収層１４に接しているため、キャリアを増倍する領域を長くすることができる。これにより、同じアバランシェ増倍率とするためのｐｎ接合に印加される電圧を低くすることができる。このように、電界降下層３４のバンドギャップは、光吸収層１４と同じであることが好ましいが、ｐ^＋型導電領域４２より小さければ良い。なお、光吸収層１４と同程度のバンドギャップを有する電界降下層３４を用いる場合は、トンネル電流を抑制するため、電界降下層３４の膜厚は光吸収層１４の５％程度とすることが好ましい。

また、実施例３に示す半導体受光素子は電界降下層３４の厚さを０．１μｍ以上、０．３μｍ以下、キャリア濃度を５×１０^１５ｃｍ^−３以上５×１０^１６ｃｍ^−３以下とすることにより、２０Ｖ以下の電圧にてＭが６以下の増倍特性を得ることができ、ＰＩＮ−ＰＤと同レベルの低電圧（２０Ｖ以下）環境にて動作できる。

また、実施例３のように、キャリア増倍層２０は、電界降下層３４上に電界降下層３４よりドープ濃度の低い層（緩和層２２）を介し設けられ、光吸収層１４よりドープ濃度の高い電界降下層３２（上部電界降下層）を有することもできる。

実施例３に示すように、ｐｎ接合に近い側で光吸収層１４より不純物濃度が高くなる電界降下層３４を設けることにより、光吸収層１４においてもキャリア増倍作用を発生させ、実効的なキャリア増倍領域が一部光吸収層１４まで拡大し、増倍特性の低電圧化を図ることができる。

図９は実施例４に係る半導体受光素子の断面図である。実施例４は実施例３の図６に対し、実施例２のように電界降下層３２上にｎ型のＩｎＰドープ層３６が設けられている。つまり、キャリア増倍層２０は、ｐ^＋型導電領域に接し光吸収層１４よりドープ濃度の高いドープ層３６を有している。その他の構成は実施例３と同じであり同じ部材は同じ符号を付し説明を省略する。実施例４によれば、実施例３に加え、実施例２と同様に、急峻なｐｎ結合を形成することができる。

図１０は実施例５に係る半導体受光素子の断面図である。実施例５は、実施例４の図９に対し、電界降下層３２がない。つまり電界降下は電界降下層３４で生じる。実施例５のように電界降下を電界降下層３４のみで行うと、図８（ｂ）の最大電界強度をさらに小さくできる。よって、同じ増倍率Ｍを得るためにｐｎ接合に印加する電圧を一層小さくすることができる。

図１１は実施例６に係る半導体受光素子の断面図である。実施例６は、実施例５の図１０に対し、緩和層２６をｎ⁻型としている。その他の構成は実施例５と同じであり同じ部材は同じ符号を付し説明を省略する。実施例６によれば、ＩｎＧａＡｓからなる光吸収層１４（ＩｎＧａＡｓ）のバンドギャップとＩｎＰからなるｐ^＋型導電領域４２のバンドギャップとを緩和するための緩和層２６を光吸収層１４よりドープ濃度の高い電界降下層としても用いる。実効的なキャリア増倍領域が長くなるため、実施例３と同様に、ｐｎ接合に印加される電圧を低くすることができる。なお、ＩｎＧａＡｓの電界降下層３２がなく、緩和層２２が光吸収層１４上に直接設けられ、電界降下層として機能しても良い。

図１２は実施例７に係る半導体受光素子の断面図である。実施例７は実施例３に比較し、半絶縁性ＩｎＰ基板１０を用いている。また、ｐ^＋型導電領域４２が拡散ではなくエピタキシャル層として形成されている。ｎ^＋型導電層１２まで達するメサエッチングを行い、ｎ型コンタクト電極６０を、表面側（光が入射する側）から形成している。実施例３から６の実施例に係る半導体受光素子は実施例７のようにメサ型構造の半導体受光素子とすることもできる。また、拡散接合のメサ型構造、成長接合によるメサ型受光構造とすることができる。さらに、実施例３から６の実施例は、ｐ^―型ガードリングが形成されていても良い。これらの場合も、ｐｎ接合に印加される電圧を低くすることができる。

実施例１から実施例７は、第１導電型としてｎ型、第２導電型としてｐ型を例に説明した。よって、第１導電層はｎ^＋型導電層１２、第２導電領域としてｐ^＋型導電領域４２を例に説明した。第１導電型がｐ型、第２導電層がｎ型であってもよい。この場合、第１導電層はｐ^＋型導電層、第２導電領域はｎ^＋型導電領域となる。

また、実施例１から実施例７においては、表面入射構造を示したがこれに限定されず、例えば、裏面入射構造、側面入射構造でも良い。また、実施例１から７では、半導体材料として、ＩｎＰ／ＩｎＧａＡｓ材料系を挙げたが、半導体材料これに限定されず、キャリア増倍層２０のバンドギャップと光吸収層１４のバンドギャップとの大小関係が同様の関係を満たすのであれば、同様の効果を得ることができる。例えば、ＧａＡｓ／ＡｌＧａＡｓ材料系を用いることも可能である。

さらに、実施例1から実施例7において、ｎ^＋型導電層１２およびｎ^＋型導電層１２と同じバンドギャップを有する層の材料はＩｎＰであり、光吸収層１４および光吸収層１４と同じバンドギャップを有する層の材料は、ＩｎＧａＡｓであることで、長波長（１．２７から１．６２μｍ）帯光ファイバ通信システムにおける受光素子として適用できる。

さらに、実施例1から実施例7において、光吸収層１４上に形成され、ｎ型導電性の不純物をドープして構成された電界降下層３２を有し、その厚さは、０．１μｍ以下、キャリア濃度４×１０^１７ｃｍ^−３以上であることを特徴とする半導体受光素子により２０Ｖ以下の電圧にてＭが６以下の増倍特性を得ることができる。

さらに、実施例1から実施例7において、ノンドープ層２４の厚さは、０．１μｍ以上、０．３μｍ以下であることで、長波長（１．２７から１．６２μｍ）帯光ファイバ通信システムにおいて、必要とする増倍・応答特性（増倍・帯域幅積（ＭＢ積）が２０から１３０ＧＨｚ)を得ることができる。

さらに、実施例1から実施例7において、光吸収層１４の層厚は、１．０μｍ以上、３．０μｍ以下、キャリア濃度は、アンドープもしくは１．５×１０^１５ｃｍ^−３以下であることで、長波長（１．２７から１．６２μｍ）帯光ファイバ通信システムにおいて、必要とする量子効率である６０から９５％を得ることができる。

さらに、実施例１から実施例７において、光吸収層１４上に隣接するように形成され、低濃度のｎ型不純物がドープあるいはドープ無しで構成され、ｎ^＋型導電層１２と光吸収層１４の中間のバンドギャップを有する緩和層２２を有し、その厚さは、０．１μｍ以上、０．２μｍ以下、キャリア濃度は、アンドープもしくは３×１０^１５ｃｍ^−３以下であることを特徴とする半導体受光素子により、ヘテロ障壁によりキャリア走行遅延を緩和することができる。

さらに、実施例1から実施例7において、電界降下層３２が無く、光吸収層１４上に隣接するように形成され、低濃度のｎ型不純物がドープあるいはドープ無しで構成されたｎ^＋型導電層１２と光吸収層１４の中間のバンドギャップを有する緩和層２６を有し、その厚さは、０．１μｍ以上、０．２μｍ以下、キャリア濃度は、５×１０^１５ｃｍ^−３以上４×１０^１７ｃｍ^−３以下であることを特徴とする半導体受光素子により、キャリア増倍を発生させ実効的なキャリア増倍領域が緩和層２６まで拡大、増倍特性の低電圧化を図ることができる。

さらに、実施例１から実施例７の構成を有することで、ＰＩＮ−ＰＤと同レベルの一定電圧（簡易な駆動回路）環境にて動作する受光素子として適用できる。

以上説明したように本発明は、ガードリングを形成しない簡易な素子構造で、エッジブレークダウンが発生する前に最低限必要なアバランシェ増倍率を有するよう、第１導電型を有する第１導電層と、第１導電層上に設けられたキャリア増倍層と、キャリア増倍層上に設けられた第１導電型を有する窓層と、窓層内に不純物拡散により形成され、光吸収層よりバンドギャップが大きく第１導電型と異なる第２導電領域とを有し、前記光級数層の下面からキャリア増倍層の上面までの膜厚をＷ、前記第２導電領域の膜厚をＸ、アバランシェ増倍率をＭとしたとき、
Ｘ／Ｗ≧（Ｍ−１） ^２ ／（２Ｍ）
を満たし、また、光吸収層の一部の不純物濃度を高くして、光吸収だけでなくキャリア増倍もする変調領域を形成することにより、ＰＩＮ−ＰＤでは理論上得ることができない高感度化が要求されている光通信システムに対し、ＰＩＮ−ＰＤと同レベルの低電圧電源（２０Ｖ以下）、一定電圧駆動（簡易な駆動回路）環境で、少なくとも３倍程度の低アバランシェ増倍率を有する安価な半導体受光素子を提供することができる。

特に、安価を要求される加入者系システムに対し、ＡＰＤ素子の適用、並びに高電圧電源、バイアス電圧制御装置の適用といった高価な設計変更を行う必要がなく、その経済効果は大きい。

以上、発明の好ましい実施形態について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

図１は従来のプレーナ型の断面図である。 図２は実施例１に係る半導体受光素子の断面図である。 図３は実施例１に係る半導体受光素子のｐｎ接合の模式図である。 図４は実施例２に係る半導体受光素子の断面図である。 図５は実施例２に係る半導体受光素子の深さに対するドープ濃度示す図である。 図６は実施例３に係る半導体受光素子の断面図である。 図７（ａ）および図７（ｂ）は実施例１に係る半導体受光素子の深さに対するバンドギャップおよび電界強度を示す図である。 図８（ａ）および図８（ｂ）は実施例３に係る半導体受光素子の深さに対するバンドギャップおよび電界強度を示す図である。 図９は実施例４に係る半導体受光素子の断面図である。 図１０は実施例５に係る半導体受光素子の断面図である。 図１１は実施例６に係る半導体受光素子の断面図である。 図１２は実施例７に係る半導体受光素子の断面図である。

符号の説明

１０ 基板
１２ ｎ^＋型導電層
１４ 光吸収層
２０ キャリア増倍層
２２ 緩和層
２４ ノンドープ層
２６ 電界降下層を兼ねる緩和層
３２ 電界降下層（上部電界降下層）
３４ 電界降下層
３６ ドープ層
４０ 窓層
４２ ｐ^＋型導電領域
５０ ｐ型コンタクト電極
６０ ｎ型コンタクト電極

Claims (13)

1. 第１導電型を有する第１導電層と、
   該第１導電層上に設けられた光吸収層と、
   該光吸収層上に設けられたキャリア増倍層と、
   該キャリア増倍層上に設けられ、ノンドープまたは前記第１導電型を有する窓層と、
   前記窓層内に不純物拡散により形成され前記光吸収層よりバンドギャップの大きく前記第１導電型と異なる導電型の第２導電領域と、を具備し、
   前記光吸収層の下面から前記キャリア増倍層の上面までの膜厚をＷ、前記第２導電性領域の周辺部の曲率半径をｒ、アバランシェ増倍率をＭとしたとき、
   ｒ／Ｗ ≧ （Ｍ−１）^２／（２Ｍ）
   であり、
   前記アバランシェ増倍率は３以上かつ６以下であることを特徴とする半導体受光素子。
2. 前記第２導電領域は、受光領域の周辺部において、周辺に行くに従いその厚さが薄くなることを特徴とする請求項１記載の半導体受光素子。
3. 前記キャリア増倍層は、前記第２導電領域に接し前記光吸収層よりドープ濃度の高い前記第１導電型のドープ層を有することを特徴とする請求項１記載の半導体受光素子。
4. 前記第１導電型のドープ層の厚さは０．１μｍ以上、０．３μｍ以下であり、キャリア濃度は、５×１０^１５ｃｍ^−３以上５×１０^１６ｃｍ^−３以下であることを特徴とする請求項３に記載の半導体受光素子。
5. 前記キャリア増倍層は、前記光吸収層に接し前記第２導電領域よりバンドギャップが小さく前記光吸収層よりドープ濃度の高い前記第１導電型の電界降下層を有することを特徴とする請求項１記載の半導体受光素子。
6. 前記第１導電層の上面から、前記第２導電領域の下面までの領域が空乏化することを特徴とする請求項１に記載の半導体受光素子。
7. 前記窓層の層厚は、０．８μｍ以上、６．４μｍ以下であり、キャリア濃度は、アンドープもしくは３×１０^１５ｃｍ^−３以下であることを特徴とする請求項１に記載の半導体受光素子。
8. 前記キャリア増倍層は、前記第２導電領域に接し前記光吸収層よりドープ濃度の高い前記第１導電型のドープ層を有することを特徴とする請求項５記載の半導体受光素子。
9. 前記電界降下層は、前記光吸収層のバンドギャップと前記第２導電領域のバンドギャップとを緩和するための緩和層を有することを特徴とする請求項５記載の半導体受光素子。
10. 前記キャリア増倍層は、前記電界降下層上に前記電界降下層よりドープ濃度の低い層を介し設けられ、前記光吸収層よりドープ濃度の高い上部電界降下層を有することを特徴とする請求項５記載の半導体受光素子。
11. 前記電界降下層の厚さは、０．１μｍ以上、０．３μｍ以下であり、キャリア濃度は、５×１０^１５ｃｍ^−３以上５×１０^１６ｃｍ^−３以下であることを特徴とする請求項５記載の半導体受光素子。
12. ２０Ｖ以下の電圧にて動作することを特徴とする請求項１記載の半導体受光素子。
13. 一定電圧で動作することを特徴とする請求項１２記載の半導体受光素子。

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