JPS6058686A - 光検出器及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は光検出器の構成に関し、特に１．６ミクロン以
上の波長に感応しｙを０．９≦ｙ≦１としてＩ　ｎ　（
−１，Ｇ　ａＬＡ　Ｓｙ　Ｐ　ｔ−ｙ　（−Ｊまり０，
５ｅ　Ｖ以下のバンドギャップを有する材料）での光吸
収により光電流を発生ずるよう構成された光検出器に関
する。

従来の技術及びその問題点 ＱａＡｓ光検出器から、より長波長の赤外部を検出する
より狭いバンドギャップの光検出器に移行する際には暗
電流の問題がより顕著になる。例えばシリノｊマスキン
グ／パッシベーション層に亜鉛拡散のための１５０ミク
ロンの径の窓をあけることでｎ型Ｇａ　Ａｓ　（１，４
２ｅＶ）　ニ構成された光検出器では、暗電流は典型的
には５ボルトの逆バイアスがかけられている場合数１０
ピコアンペアである。一連の比較試験においてはＧａＡ
Ｓの代わりにＩ　ｎ　Ｐ　（１，３５ｅ■）に構成され
た類似の装置ではｌＩＯ電流は典型的には数ナノアンペ
アであり、１．１３ｅＶのバンドギャップを有するＩｎ
ＧａＡＳＰ（格子はＩｎＰと一致）ではＩ１８電流は数
十ナノアンペアであったが、Ｉｎ　Ｇａ　Ａｓ　（０，
７５ｅＶ。

格子はやはりＩｎＰと一致）に構成された装置は整流特
性を示さなかった。

狭いバンドギャップの材料の特性が劣るのは、ｐｎ接合
がシリカマスキング／パッシベーション層により被覆さ
れた表面効果によると思われる。シリカの代わりに窒化
珪素を用いてＩｎ　Ｑａ　ＡＳ光検出器を製造した例が
報告されているが、窒化珪素パッシベーションを設ける
のに必要な技術にはシリカパツシベーションを用いる場
合にはない困難があり、このため窒化珪素技術を用いる
のはできる限りさけた方が望ましい。

英国特許明細書第２０２９６３９Ａ号は、ｐｎ接合境界
部における光検出器の漏れ電流の問題に関し、ｐ０接合
が広いバンドギャップ材料中の半尋体本体表面に近づく
よう拡散が行なわれる広いバンドギャップ材料を重畳す
ることでこの問題を軽減又は効果的に解消する方法を開
示する。かかる構成は、重畳部を形成するように気相エ
ピタキシャル法を用いて製造することができる。しかし
液相エピタキシャル法では平衡状態において例えば１ｎ
ＱａＡｓ層上にＩｎＰ層を成長させようとすると重大な
メルトバックの問題が生じ、成長の乱れた範囲に相応し
て境界が不十分なものになる。このメルトバック問題は
ＩｎＧａＡＳの成長にとどまるものではなく、燐分の少
ないＩｎＧ’ａＡｓＰの成長にもあてはまり、またバン
ドギャップが０．８５ｅｖの４成分材料上にＩｎＰを成
長させるよう液相エピタキシャル法を用いる場合にも重
要である。

本発明は、約１．６〜１．６８ミクロンの光を検出する
のに適し窒化珪素パッシベーション技術又は気相エピタ
キシャル法によらずに満足しうるちのが得られる光検出
器の構成を目的とする。

問題点を解決づるための手段 本発明によれば、材料の第１の部分内でｐｎ接合が延在
する領域内の０．９≦ｙ≦１であるＩ　ｎＬ、−Ｌ）Ｇ
　ａ、Ａ　ｓ、　Ｐ（、−ｙ）本体内のｐｎ接合近傍に
活性領域が設けられ、上記接合は第１の部分より広いバ
ンドギャップを有する第２の部分の上記本体の表面に現
われ、第１の部分は第２の部分上直接又は間接にエピタ
キシャル成長させられてなる光検出器が提供される。

本発明によればまた、材料の第１の部分内でｐｎ接合が
延在する領域内の０．９≦ｙ≦１であるＩ　ｎ（１−χ
）　Ｇ　ａＬＡ　ｓ、　ＰＣＬ−１）本体内のｐｎ接合
近傍に活性領域が設けられ、第１の部分はバンドギャッ
プが第１の部分より広い第２の部分上に直接又は間接に
エピタキシャル成長させられ、上記ｐｎ接合は完成した
装置ではｐＯ接合が第２の部分の材料内の本体表面に現
われるよう導電性の型を決定するドーパントを拡散又は
注入することで本体内に形成される光検出器の製造方法
が提供される。

実施例 第１図を参照するにＩｎＰ基板１の上にはＩｎＰのｎ−
型の層２９次いでｉｎ　Ｇａ　Ａｓのｎ−型の層３が成
長させられる。エピタキシャル成長された総２及び３は
、完成した装置の接合各間が低くなるようｎ−型材料か
らつくられている。典型的には基板１はｎ型材料でつく
られており、その場合には完成した装置の対向電極（図
示せず）は基板の下側に設けるのが便利である。

次に標準的な光食刻法によるマスキング及び選択性エツ
チングが、ＩｎＰ表面から突出する１ｎＧａ　Ａｓのメ
サ４を残してＩｎＧａＡＳ層を取除くよう行なわれる（
第２図）。その後、亜鉛又はカドミウム等のｐ型ドーパ
ントがｐｔ型型面面層５形成するよう拡散される（第３
図）。

次に第２の光食刻法によるマスキング及びエツチングに
より外縁部から１型材料が除去され、ｐ型材料を全て含
む段状のメサが形成されるよう元の形のメサが修正され
る。これによってｐ＋型材料とｎ−型材料との間のｐｎ
接合６はＩｎＰ内のメサ側部の半導体材料表面に現われ
る（第４図）。

ｐ＋１ｎＧａＡｓに対して接点は合金型でもショットキ
型でもよく、例えば金をかぶせられたヂタンがあげられ
る。露出した半導体表面は従来のパッシベーション技術
を用いてシリカパツシベーション層７が堆積され、次い
で接点８のための窓がこのパッシベーションにあけられ
る（第５図）。

より特別には、かかる装置の１組は、まずｐ型のＩｎ　
Ｐ　（１０”　ｃｍ−３）の緩衝層２が液相エヒタキシ
ャル成長された後ｎ型のＩｎＧａＡｓ（２〜５×１０１
５０ＩＩｌ−３）の層３が成長させられてつくられる。

両方の層とも厚さは約３ミクロンである。

基板１は硫黄がドーピングされた（　１００）方向性Ｉ
ｎＰである。２００００ミフロン×１０クロンのＩｎＧ
ａＡｓメサが、１　：　１　：８１−１２　ＳＯ４：Ｎ
２０：Ｈ２Ｏ２を用いた選択性エツチングによりＩｎＰ
緩衝層２上に形成される。２７０ｎＩｌｌの厚さの３ｉ
ＣＬ薄膜１０が、プラズマを援用した３ｆｌ−１ａとＮ
２０との４００℃での反応によりメサ及び周囲のＩｎＰ
表面上に堆積される。ネガテブホトレジストを用いてメ
サより大きい窓がメサ内においてメサが対称の位置にあ
るようＳｉＯ２内にあけられる。始めの装置ではメサの
周囲に露出するＩｎＰの帯の巾は２０ミクロンであるが
、これは大幅に減少できる。

薄片は、分散物質どしてＺｎ　Ａｓを用い封止された石
英アンプル内で５４０℃３０分間分散させられる。こう
して連続的なｐｎ接合６が、接合がＳ！０２の窓の端の
下のＩｎＰ表面に平面状に現われるようにしてｌｎ　Ｑ
ａ　ＡＳメサ及び周囲のＩｎＰの２０ミクロン幅の帯に
形成される。

拡散後、装置をパッシベーションし反射防止層としても
働く別の５ｉＯｚの薄膜１１が堆積される。接点用の窓
がこの場合ポジチブホトレジストを用いてメサの頂部に
あけられる。Ｔｉ−ＡＬＩ及びＡＬＩ　−Ｇｅ−Ｎｉの
接点がメサと基板の両方に設けられる。

別の方法では、第２図に示すメサ構成が構成された後シ
リカの拡散マスク１０（第６図）を通じてｐ型拡散が行
なわれる。これによりｐ＋型層５の範囲はメサ４の表面
及びその極く近傍に限られる。

この例ではマスク１０が横方向の拡散におよぼす影響に
より、ｐｎ接合が拡散マスクにより既に保護されている
領域内の半導体本体の表面に現われる構成ができる。ｐ
＋材料との接点は、第７図に示す如く別のシリカ層１１
が全表面にわたって堆積された後装置１１にあけられた
窓に接点８が形成されることでつくられる。何らかの理
由でこれが望ましくない場合には、ショットキ接点がマ
スクを使用せずに構成しえ、また合金接点が剥離マスキ
ング技術を用いて構成できる。

第１図乃至第７図を参照して説明した装置は本質的にメ
サ型装置であったが、よりブレーナ型構成に近いほうが
好ましい場合がある。

かかる構成は、ｌｎ　Ｑａ　ＡＳ層３を成長させる前に
ＩｎＰ！２に凹部をエツチングして得られる。

かかる凹部は第８図に１３で示しである。新たに成長さ
せられた材料は、次に第９図に示す如く略平坦な表面が
できるよう凹部中の１ｎＱａΔＳ以外の全てのＩｎ　Ｑ
ａ　Ａｓを除去するようエツチングされる。第９図では
ｌｎ　Ｑａ　ＡＳの上面がＩｎＰの上面と正確に同じ高
さになるよう示しであるが、エツチング特性の相違によ
り、ＩｎＰが僅かに盛り上がる又はへこむ高さのくいち
がいが僅かに残りうる。

エツチングの後には、シリカの拡散マスク１０（第１０
図）を通じてｐ型の拡散が行なわれるが、ｐ＋型層５の
範囲は凹部中のｌｎ　Ｇａ　Ａｓの表面及び凹部周囲の
極く近傍に限られる。

やはりマスク１０による横方向拡散への影響により、ｐ
ｎ接合が拡散マスクにより既に保護されている領域内の
半導体本体表面に現われる構成が得られる。ｐ及びｎ−
材料との接点は第１１図に示す如く、別のシリカ層１１
が全表面にわたって堆積された後この層１１にあけられ
た窓に接点８及び１２が形成さることで得られる。以前
と同様何らかの理由で検出器の全表面を覆うシリカパツ
シベーション層１１が好ましくない場合には、ショトキ
接点がマスクを用いることなく＋１　Ｉｎ　Ｇａ　Ａｓ
に対し構成されえ、合金接点が剥離マスキング技術を用
いて構成されうる。

第１４図に示す構成では大部分の光電流は凹部の底と基
板１の頂部との間の領域１４を通る。このため基板１が
半絶縁材からなり領域１３が薄い場合には抵抗が過大に
なるという問題が生じる。

しかしかかる問題は第１２図に示す構成を用いることで
避けられる。第１２図では典型的にはｙが０．３と０．
６との間にあるＩｎ　Ｇａ　ＡＳ　Ｐ（＋−匂　Ｌ　７
　ＣＩ”−り のｎ＋層１５が半絶縁体のＩｎＰ上に成長させられる。

層１５は次の層２が液相エピタキシャル法により満足し
うる成長をするよう充分な燐を有する。

この層は、壁１３をエツチングする際のＨＣＪｌｊ＋Ｈ
３ＰＯ４等の選択性エツチングのエツチングを止める働
きと、壁の下の領域１４に比較的高伝導性のパスを提供
する働きがある。

接点１２と０１との間にあるｎ−材料の層２は高抵抗の
パスをなすため不便であるが、この問題点は接点を１層
に直接設けることで解決できる。このために拡散マスク
層１０の堆積の直前に、層２の材料を凹部周囲の掻く近
傍の環状領域のみを残してエツチングにより取除く。以
後の処理は上述の如く行なうと第１３図に示す構成が得
られる。この構成では層２の残りの材料の環１６を通る
電流はないので、この層はｎ−型の材料でなく高抵抗の
ＩｎＰでできていてもよい。

この方法によると得られるのはメサ型の構成であるとい
う暇庫がある。しかし、この暇庫が許容できるものであ
るならば、光検出器をモノリシック構成の一部として形
成する可能性が開ける。この目的のため、別のｎ型層１
７（第１４図）が層１５の成長に先立って基板１上に成
長させられる。

その後、環１６及び光検出器接点の一方の側への領域で
層２及び１５は、選択性エツチングによりＦＥＴ構成を
つくりうるような半絶縁体ＩｎＰ上のｎ型１ｎＰからな
る構成を露出するよう取除かれる。この例ではＨＣ［＋
Ｈ３ＰＯ４が層２を選択的に取除くよう使用されＨ２８
０４＋Ｈ２０２が層１５を選択的に取除くよう使用され
る。ＦＥＴは層１７に従来の方法で構成される。

上述の説明はもっばらｎ型ドーパントをｎ型材料に拡散
して形成された構成に関するが、ｎ型ドーパントをｎ型
材料に拡散して得られる相補的な構成も可能である。ま
た導電性の型の所望の変更をイオン注入で行なう方法も
可能である。

【図面の簡単な説明】

第１図乃至第５図は第１の構成の光検出器を製造する各
段階を示す図、第６図及び第７図は第２の構成の光検出
器の製造の後期の段階を示す図、第８図乃至第１１図は
第３の構成の光検出器を製造する各段階を示す図、第１
２図乃至第１４図は第８図乃至第１１図の構成の変形例
であるそれぞれ第４．第５及び第６の構成の光検出器を
示す図である。 １・・・ＩｎＰ基板、２・・・緩衝層、３・・・ＩｎＧ
ａＡＳのｎ−型の層、４・・・メサ、５・・・Ｃ型表面
層、６・・・ｐｎ接合、７・・・パッシベーション層、
８，１２・・・接点、１０・・・拡散マスク、１１・・
・シリカ層、１３・・・凹部、１４・・・領域、１５・
・・層、１６・・・環、１７・・・ｎ型層。 特許出願人　スタンダード　テレフオンスアンド　ケー
ブルス　パブリック

Claims (1)

1. 【特許請求の範囲】 （１）　材料の第１の部分内でｐｎ接合が延在する領域
   内ノ０．９≦ｙ≦１であるＩ　ｎ、、−Ｌ、Ｇａ、Ａ　
   Ｓｙ　Ｐ（＋　ｙ）本体内での該ｐｎ接合近傍に活性領
   域が設けられ、該接合は該第１の部分より広いバンドギ
   ャップを有する第２の部分での該本体の表面に現われ、
   該第１の部分は該第２の部分上直接又は間接に１ビタキ
   シヤル成長させられてなることを特徴とする光検出器。 ■　該ｐｎ接合はパッシベーション層に被覆された領域
   内の該半導体本体の表面に現われることを特徴とする特
   許請求の範囲第１項記載の光検出器。 ■　該パッシベーション層はシリカの層であることを特
   徴とする特許請求の範囲第２項記載の光検出器。 （４）　該第１の部分の材料は、該第２の部分の材料上
   に液相エピタキシャル法により成長させられてなること
   を特徴とする特許請求の範囲第１項記載の光検出器。 ６）該ｐｎ接合は、シリカパツシベーション層により被
   覆された領域内での該半導体本体の表面に現われること
   を特徴とする特許請求の範囲第４項記載の光検出器。 ６）該活性領域はメサの一部又は全部をなすことを特徴
   とする特許請求の範囲第１項記載の光検出器。 ■　該ｐｎ接合は該メサの側の該半導体本体の表面に現
   われることを特徴とする特許請求の範囲第６項記載の光
   検出器。 ■　該ｐｎ接合は、該メサの基部を取囲む環で該半導体
   本体の表面に現われることを特徴とする特許請求の範囲
   第６項記載の光検出器。 （９）該ｐｎ接合は、シリカパツシベーション層に被覆
   された領域での該半導体本体の表面に現われることを特
   徴とする特許請求の範囲第６項記載の光検出器。 （１０）該第１の部分は、該第２の部分の材料からなる
   材料の表面中の凹部を少なくとも部分的に満たすことを
   特徴とする特許請求の範囲第１項記載の光検出器。 （１１）該ｐｎ接合はシリカパツシベーション層に被覆
   された領域での半導体本体の表面に現われることを特徴
   とする特許請求の範囲第１０項記載の光検出器。 （１２）該第１の部分は、該第２の部分の材料をなす材
   料の層を貫通ずる開口を少なくとも部分的に満たすこと
   を特徴とする特許請求の範囲第１項記載の光検出器。 （１３）該ｐｎ接合は、シリカパツシベーション層で被
   覆された領域での該半導体本体の表面に現われることを
   特徴とする特許請求の範囲第１２項記載の光検出器。 （１４）該第２の部分の材料は、該第１の部分の材料を
   取囲む環の形状をなすことを特徴とする特許請求の範囲
   第１３項記載の光検出器。 （１５）該第１の部分の材料は、該第２の部分の材料上
   に液相エピタキシャル法で成長させられたＩｎＧａＡｓ
   であり、該ｐｎ接合はシリカパツシベーション層で被覆
   された領域での該半導体本体の表面に現われることを特
   徴とする特許請求の範囲第１項乃至第１４項のうちいず
   れが一項記載の光検出器。 （１６）該第２の部分の材料はＩｎＰであることを特徴
   とする特許請求の範囲第１５項記載の光検出器。 （１７）材料の第１の部分内でｐｎ接合が延在する領域
   内の０．９≦ｙ≦１であるＩ　ｎ、、、、Ｇ　ａＬＡ　
   ｓｙ　ｐ、、−ｙ＞本体内のｐｎ接合近傍に活性領域を
   設け、該第１の部分はバンドギャップが該第１の部分よ
   り広い第２の部分上に直接又は間接にエピタキシャル成
   長させられ、該ｐｎ接合は完成した装置では該ｐｎ接合
   が該第２の部分の材料内の該本体表面に現われるよう導
   電性の型を決定するドーパントを拡散又は注入すること
   で該本体内に形成することを特徴とする光検出器の製造
   方法。 （１８）該第１の部分の材料は、該第２の部分の材料上
   に液相エピタキシャル法により成長させられることを特
   徴とする特許請求の範囲第１７項記載の光検出器の製造
   方法。 （１９）該第１の部分の材料は、該第２の部分の材料か
   らなる第２の層上に第１の層として成長させられ、該第
   １の層の材料は、該第１の部分が該第２の部分の材料の
   表面から突出するメサとして形成されるよう選択的にエ
   ツチングされることを特徴とする特許請求の範囲第１８
   項記載の光検出器の製造方法。 （２０）該ｐｎ接合を形成するためのシリカ拡散マスク
   には、該ｐｎ接合が該シリカマスクの縁部の下の半導体
   材料表面に現われるよう該メサを取囲む窓を設けること
   を特徴とする特許請求の範囲第１９項記載の光検出器の
   製造方法。 （２１）該ｐＯ接合の形成後に該ｐｎ接合が該メサの側
   部の半導体材料から現われるように該メサの高さを高め
   るエツチングを行なうことを特徴とする特許請求の範囲
   第１９項記載の光検出器の（２２）該第１の部分の材料
   は、該第２の部分の材料からなる第２の層上に第１の層
   として液相エピタキシャル法で成長させられ、該第２の
   層の表面には該第１の層の成長以前に凹部を設け、該第
   １の層の材料は、該ｐｎ接合が形成される以前に凹部部
   分に制限された領域として該第１の部分が形成されるよ
   う選択的にエツチングされることを特徴とする特許請求
   の範囲第１７項記載の光検出器の製造方法。 （２３）該第２の層は、該第１の層より導電性の大きい
   第３の層上に成長させられ、該凹部は該第３の層の材料
   が露出した際に終了する選択性エツチングにより設ける
   ことを特徴とする特許請求の範囲第２２項記載の光検出
   器の製造方法。 （２４）該ｐｎ接合を形成するためシリカ拡散マスクに
   は、該ｐｎ接合が該シリカマスクの縁部の下の該半導体
   材料表面に現われるよう該四部を取囲む窓を設けること
   を特徴とする特許請求の範囲第２２項記載の光検出器の
   製造方法。