JPH04312986A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH04312986A JPH04312986A JP3061745A JP6174591A JPH04312986A JP H04312986 A JPH04312986 A JP H04312986A JP 3061745 A JP3061745 A JP 3061745A JP 6174591 A JP6174591 A JP 6174591A JP H04312986 A JPH04312986 A JP H04312986A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- hbt
- type semiconductor
- semiconductor crystal
- crystal layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 239000013078 crystal Substances 0.000 claims abstract description 37
- 239000000758 substrate Substances 0.000 claims description 10
- 125000005842 heteroatom Chemical group 0.000 abstract 2
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 17
- 238000004519 manufacturing process Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000002955 isolation Methods 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 1
- 230000031700 light absorption Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000005693 optoelectronics Effects 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Light Receiving Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ホトダイオ−ド（以下
、ＰＤと略す）とヘテロ接合バイポ−ラトランジスタ（
以下、ＨＢＴと略す）を集積した半導体装置に関するも
のである。
、ＰＤと略す）とヘテロ接合バイポ−ラトランジスタ（
以下、ＨＢＴと略す）を集積した半導体装置に関するも
のである。
【０００２】
【従来の技術】図４は従来から知られているＰＤとＨＢ
Ｔを同一基板上に形成した光電子集積回路（ＯＥＩＣと
略す）の断面構造図の一例である。図中、左側がＰＤ、
右側がＨＢＴとなっている。図４において、１ｂはｎ＋
型（ｎ＋ −）ＩｎＰ基板、５はＺｎ拡散Ｐ＋ 領域
、６はＰＤ用のｐ型電極、２１はアンド−プＩｎＧａＡ
ｓ（ｉ−ＩｎＧａＡｓ）層、２２はアンド−プＩｎＰ（
ｉ−ＩｎＰ）層であり、９はＨＢＴのベ−ス電極、１０
はエミッタ電極、１５はコレクタ・ＰＤ共通の裏面のｎ
型電極、２４はｎ＋ −ＩｎＧａＡｓ層、２５はｎ−Ｉ
ｎＧａＡｓ層、２６はｐ＋−ＩｎＧａＡｓ層、２７はｎ
−ＩｎＡｌＡｓ層またはｎ−ＩｎＰ層、２８はｎ＋−Ｉ
ｎＧａＡｓ層である。
Ｔを同一基板上に形成した光電子集積回路（ＯＥＩＣと
略す）の断面構造図の一例である。図中、左側がＰＤ、
右側がＨＢＴとなっている。図４において、１ｂはｎ＋
型（ｎ＋ −）ＩｎＰ基板、５はＺｎ拡散Ｐ＋ 領域
、６はＰＤ用のｐ型電極、２１はアンド−プＩｎＧａＡ
ｓ（ｉ−ＩｎＧａＡｓ）層、２２はアンド−プＩｎＰ（
ｉ−ＩｎＰ）層であり、９はＨＢＴのベ−ス電極、１０
はエミッタ電極、１５はコレクタ・ＰＤ共通の裏面のｎ
型電極、２４はｎ＋ −ＩｎＧａＡｓ層、２５はｎ−Ｉ
ｎＧａＡｓ層、２６はｐ＋−ＩｎＧａＡｓ層、２７はｎ
−ＩｎＡｌＡｓ層またはｎ−ＩｎＰ層、２８はｎ＋−Ｉ
ｎＧａＡｓ層である。
【０００３】図５（ａ）〜（ｃ）および図６（ａ）〜（
ｄ）は、図４のＯＥＩＣを作製するプロセスの流れを示
している。図５（ａ）でＰＤ用の結晶成長を行った後、
絶縁膜３０をマスクにして不要の部分を除去した後（図
５（ｂ））、ＨＢＴ用の結晶成長を行う（図５（ｃ））
。この後、絶縁膜３０を除去し（図６（ａ））、ＰＤ，
ＨＢＴの各電極を形成し（図６（ｂ），（ｃ））、基板
の薄化処理を行って（図６（ｄ））、ｎ型電極１５を形
成し、素子を作製する流れとなっている。なお、３１は
不要なポリ結晶体を示す。
ｄ）は、図４のＯＥＩＣを作製するプロセスの流れを示
している。図５（ａ）でＰＤ用の結晶成長を行った後、
絶縁膜３０をマスクにして不要の部分を除去した後（図
５（ｂ））、ＨＢＴ用の結晶成長を行う（図５（ｃ））
。この後、絶縁膜３０を除去し（図６（ａ））、ＰＤ，
ＨＢＴの各電極を形成し（図６（ｂ），（ｃ））、基板
の薄化処理を行って（図６（ｄ））、ｎ型電極１５を形
成し、素子を作製する流れとなっている。なお、３１は
不要なポリ結晶体を示す。
【０００４】図４のＰＤでは、上面から入射した光はｉ
−ＩｎＰ層２２の窓層を通過してｉ−ＩｎＧａＡｓ層２
１で吸収されて電気信号に変換される。Ｚｎ拡散ｐ＋
領域５の形成によりｐ−ｉ−ｎダイオ−ドが構成され
ているので、ｐ型電極６とｎ型電極１５間に発生する電
気信号として出力が得られる。一方、ＨＢＴでは、エミ
ッタ電極１０とｎ型電極１５間を流れる電流をベ−ス電
極９を流れるベ−ス電流で変調して増幅作用を実現する
。 例えば、ＰＤで得られた電気信号をベ−ス電極に加える
ことにより、光検出と増幅作用を有するＯＥＩＣが実現
できる。
−ＩｎＰ層２２の窓層を通過してｉ−ＩｎＧａＡｓ層２
１で吸収されて電気信号に変換される。Ｚｎ拡散ｐ＋
領域５の形成によりｐ−ｉ−ｎダイオ−ドが構成され
ているので、ｐ型電極６とｎ型電極１５間に発生する電
気信号として出力が得られる。一方、ＨＢＴでは、エミ
ッタ電極１０とｎ型電極１５間を流れる電流をベ−ス電
極９を流れるベ−ス電流で変調して増幅作用を実現する
。 例えば、ＰＤで得られた電気信号をベ−ス電極に加える
ことにより、光検出と増幅作用を有するＯＥＩＣが実現
できる。
【０００５】
【発明が解決しようとする課題】上述した従来の半導体
装置では、ＰＤとＨＢＴを構成するために必要な結晶層
が異なっているために、図５，図６に示した方法によっ
て作製されてきたが、この製造方法では、ＰＤとＨＢＴ
のそれぞれに必要な結晶層を成長するために、結晶成長
を２回行う必要があるうえ、２回目の結晶成長時の前処
理，成長条件，不要部分のポリ結晶体３１の除去等多く
の技術が必要で、製作工程も複雑である。このため、従
来では安定して素子を作製することが困難であり、素子
の性能も再現性・制御性の点で問題点があった。
装置では、ＰＤとＨＢＴを構成するために必要な結晶層
が異なっているために、図５，図６に示した方法によっ
て作製されてきたが、この製造方法では、ＰＤとＨＢＴ
のそれぞれに必要な結晶層を成長するために、結晶成長
を２回行う必要があるうえ、２回目の結晶成長時の前処
理，成長条件，不要部分のポリ結晶体３１の除去等多く
の技術が必要で、製作工程も複雑である。このため、従
来では安定して素子を作製することが困難であり、素子
の性能も再現性・制御性の点で問題点があった。
【０００６】本発明は、上記のような問題点を解消する
ためになされたもので、ＰＤとＨＢＴに用いる結晶構造
を共通にし、１回の結晶成長でＰＤとＨＢＴの構造を備
えた半導体装置を得ることを目的としている。
ためになされたもので、ＰＤとＨＢＴに用いる結晶構造
を共通にし、１回の結晶成長でＰＤとＨＢＴの構造を備
えた半導体装置を得ることを目的としている。
【０００７】
【課題を解決するための手段】本発明に係るＰＤとＨＢ
Ｔを集積した半導体装置は、同一構造の結晶層を用いて
ＰＤとＨＢＴとを形成したものである。
Ｔを集積した半導体装置は、同一構造の結晶層を用いて
ＰＤとＨＢＴとを形成したものである。
【０００８】
【作用】本発明におけるＰＤとＨＢＴは、いずれもｎ型
半導体結晶層／ｐ＋ 型半導体結晶層／ｎ型半導体結晶
層の構造を有する結晶を用いて作製される。ＰＤでは、
ｎ型半導体結晶層を光吸収層とし、ｎ型半導体結晶層中
にｐ＋ 拡散領域を下層のｐ＋ 型半導体結晶層に達す
るように形成してＰＤを構成する。一方、ＨＢＴではｎ
型半導体結晶層をコレクタ層，ｐ＋ 型半導体結晶層を
ベ−ス層，前記コレクタ層と異なるｎ型半導体結晶層を
エミッタ層としてｎｐｎ型のＨＢＴを構成する。
半導体結晶層／ｐ＋ 型半導体結晶層／ｎ型半導体結晶
層の構造を有する結晶を用いて作製される。ＰＤでは、
ｎ型半導体結晶層を光吸収層とし、ｎ型半導体結晶層中
にｐ＋ 拡散領域を下層のｐ＋ 型半導体結晶層に達す
るように形成してＰＤを構成する。一方、ＨＢＴではｎ
型半導体結晶層をコレクタ層，ｐ＋ 型半導体結晶層を
ベ−ス層，前記コレクタ層と異なるｎ型半導体結晶層を
エミッタ層としてｎｐｎ型のＨＢＴを構成する。
【０００９】
【実施例】以下、本発明の一実施例を図について説明す
る。図１は本発明により実現したＰＤとＨＢＴを集積し
たＯＥＩＣの構造例を示す断面図である。ここでも、左
側がＰＤ，右側がＨＢＴとなっている。図１において、
１ａは半絶縁性ＩｎＰ基板、２はｎ−ＩｎＧａＡｓ層、
３はｐ＋ −ＩｎＧａＡｓ層、４はｎ−ＩｎＰ層である
。 また、５はｐ＋ 拡散領域、６〜１０はＰＤとＨＢＴの
それぞれの電極、１１はＰＤとＨＢＴのアイソレ−ショ
ン領域である。
る。図１は本発明により実現したＰＤとＨＢＴを集積し
たＯＥＩＣの構造例を示す断面図である。ここでも、左
側がＰＤ，右側がＨＢＴとなっている。図１において、
１ａは半絶縁性ＩｎＰ基板、２はｎ−ＩｎＧａＡｓ層、
３はｐ＋ −ＩｎＧａＡｓ層、４はｎ−ＩｎＰ層である
。 また、５はｐ＋ 拡散領域、６〜１０はＰＤとＨＢＴの
それぞれの電極、１１はＰＤとＨＢＴのアイソレ−ショ
ン領域である。
【００１０】図２（ａ）〜（ｃ），図３（ａ），（ｂ）
は、図１の構造のＰＤとＨＢＴを集積したＯＥＩＣの製
造工程の流れを示す断面図である。すなわち、図２（ａ
）のように半絶縁性ＩｎＰ基板１ａ上にｎ−ＩｎＧａＡ
ｓ層２，ｐ＋ −ＩｎＧａＡｓ層３，ｎ−ＩｎＰ層４の
結晶成長を行った後、図２（ｂ）に示すように、ＰＤに
必要なｐ＋ 拡散領域５を形成し、さらにＨＢＴのエミ
ッタ電極１０を形成する。その後、図２（ｃ）に示すよ
うに、ベ−スとなるｐ＋ −ＩｎＧａＡｓ層３の面出し
エッチングを行って、ベ−スとＰＤ用のｐ型電極６およ
び９を形成する。同様に、ｎ−ＩｎＧａＡｓ層２が出る
まで図３（ａ）に示すように、ｐ＋ −ＩｎＧａＡｓ層
３をエッチングしてＰＤ用ｎ型電極７とＨＢＴのコレク
タ電極８を形成する。次に図３（ｂ）に示すように、Ｐ
ＤとＨＢＴを分離するアイソレ−ション領域１１を形成
することにより、図１に示すＯＥＩＣが完成する。ここ
で、ＩｎＰはＩｎＧａＡｓ層よりバンドギャップが大き
いので、ワイドバンドギャップエミッタのＨＢＴが構成
できる。
は、図１の構造のＰＤとＨＢＴを集積したＯＥＩＣの製
造工程の流れを示す断面図である。すなわち、図２（ａ
）のように半絶縁性ＩｎＰ基板１ａ上にｎ−ＩｎＧａＡ
ｓ層２，ｐ＋ −ＩｎＧａＡｓ層３，ｎ−ＩｎＰ層４の
結晶成長を行った後、図２（ｂ）に示すように、ＰＤに
必要なｐ＋ 拡散領域５を形成し、さらにＨＢＴのエミ
ッタ電極１０を形成する。その後、図２（ｃ）に示すよ
うに、ベ−スとなるｐ＋ −ＩｎＧａＡｓ層３の面出し
エッチングを行って、ベ−スとＰＤ用のｐ型電極６およ
び９を形成する。同様に、ｎ−ＩｎＧａＡｓ層２が出る
まで図３（ａ）に示すように、ｐ＋ −ＩｎＧａＡｓ層
３をエッチングしてＰＤ用ｎ型電極７とＨＢＴのコレク
タ電極８を形成する。次に図３（ｂ）に示すように、Ｐ
ＤとＨＢＴを分離するアイソレ−ション領域１１を形成
することにより、図１に示すＯＥＩＣが完成する。ここ
で、ＩｎＰはＩｎＧａＡｓ層よりバンドギャップが大き
いので、ワイドバンドギャップエミッタのＨＢＴが構成
できる。
【００１１】本発明では、ＨＢＴのコレクタ層をｎ−Ｉ
ｎＧａＡｓ層２，ベ−ス層をｐ＋ −ＩｎＧａＡｓ層３
，エミッタ層をｎ−ＩｎＰ層４で構成し、この層構造を
利用して、ｎ−ＩｎＰ層４中にＺｎを拡散してｐ＋ 拡
散領域５を形成することにより、ｐ＋ −ＩｎＰとｎ−
ＩｎＧａＡｓのｐ−ｎ接合ダイオ−ドによるＰＤを構成
したので、同一の結晶を用いてＰＤとＨＢＴが形成可能
となっている。図２，図３に示すように、従来問題とな
っていた結晶成長の工程は１回に抑えることができ、素
子製作工程と性能の安定化を図ることが可能となる。
ｎＧａＡｓ層２，ベ−ス層をｐ＋ −ＩｎＧａＡｓ層３
，エミッタ層をｎ−ＩｎＰ層４で構成し、この層構造を
利用して、ｎ−ＩｎＰ層４中にＺｎを拡散してｐ＋ 拡
散領域５を形成することにより、ｐ＋ −ＩｎＰとｎ−
ＩｎＧａＡｓのｐ−ｎ接合ダイオ−ドによるＰＤを構成
したので、同一の結晶を用いてＰＤとＨＢＴが形成可能
となっている。図２，図３に示すように、従来問題とな
っていた結晶成長の工程は１回に抑えることができ、素
子製作工程と性能の安定化を図ることが可能となる。
【００１２】なお、上記実施例では、半絶縁性ＩｎＰ基
板１ａ上にＰＤとＨＢＴを形成する場合について述べた
が、ＨＢＴのコレクタとＰＤのｎ型電極を接続する場合
には、ｎ−ＩｎＰ基板を用いる構造とすることもできる
。また、ＩｎＰ基板を用いる場合の層構造としては、実
施例で示したｎ−ＩｎＧａＡｓ／ｐ＋ −ＩｎＧａＡｓ
／ｎ−ＩｎＰの構造以外にｎ−ＩｎＰ／ｐ＋ −ＩｎＰ
／ｎ−ＩｎＡｌＡｓやｎ−ＩｎＧａＡｓ／ｐ＋ −Ｉｎ
ＧａＡｓ／ｎ−ＩｎＡｌＡｓの構造でも同様の素子が実
現できる。
板１ａ上にＰＤとＨＢＴを形成する場合について述べた
が、ＨＢＴのコレクタとＰＤのｎ型電極を接続する場合
には、ｎ−ＩｎＰ基板を用いる構造とすることもできる
。また、ＩｎＰ基板を用いる場合の層構造としては、実
施例で示したｎ−ＩｎＧａＡｓ／ｐ＋ −ＩｎＧａＡｓ
／ｎ−ＩｎＰの構造以外にｎ−ＩｎＰ／ｐ＋ −ＩｎＰ
／ｎ−ＩｎＡｌＡｓやｎ−ＩｎＧａＡｓ／ｐ＋ −Ｉｎ
ＧａＡｓ／ｎ−ＩｎＡｌＡｓの構造でも同様の素子が実
現できる。
【００１３】また、以上の説明でＩｎＧａＡｓ，ＩｎＡ
ｌＡｓと記した結晶については、いずれもＩｎＰ基板に
格子整合するＩｎ０．５３Ｇａ０．４７Ａｓ，Ｉｎ０．
５２Ａｌ０．４８Ａｓの組成の混晶を意味している。
ｌＡｓと記した結晶については、いずれもＩｎＰ基板に
格子整合するＩｎ０．５３Ｇａ０．４７Ａｓ，Ｉｎ０．
５２Ａｌ０．４８Ａｓの組成の混晶を意味している。
【００１４】
【発明の効果】以上説明したように、本発明によれば、
集積するＰＤとＨＢＴを同一構造の結晶で作製したので
、製造工程上問題であった２回の結晶成長工程が１回に
減り、かつ工程の安定化が図れるという効果がある。
集積するＰＤとＨＢＴを同一構造の結晶で作製したので
、製造工程上問題であった２回の結晶成長工程が１回に
減り、かつ工程の安定化が図れるという効果がある。
【図１】本発明の一実施例によるＰＤとＨＢＴを集積し
たＯＥＩＣの断面構造を示す図である。
たＯＥＩＣの断面構造を示す図である。
【図２】図１の構造のＯＥＩＣを作製する工程フロ−図
である。
である。
【図３】図２に続く一連の工程を示す断面図である。
【図４】従来のＰＤとＨＢＴを集積したＯＥＩＣの断面
構造を示す図である。
構造を示す図である。
【図５】図４の構造のＯＥＩＣを作製する工程フロ−図
である。
である。
【図６】図５に続く一連の工程を示す断面図である。
１ａ 半絶縁性ＩｎＰ基板
２ ｎ−ＩｎＧａＡｓ層
３ ｐ＋ −ＩｎＧａＡｓ層
４ ｎ−ＩｎＰ層
５ Ｚｎ拡散ｐ＋ 領域
６ ＰＤ用ｐ型電極
７ ＰＤ用ｎ型電極
８ コレクタ電極
９ ベ−ス電極
１０ エミッタ電極
１１ アイソレ−ション領域
Claims (1)
- 【請求項１】ホトダイオ−ドとヘテロ接合バイポ−ラト
ランジスタとを同一基板上に作成した半導体装置におい
て、前記ヘテロ接合バイポ−ラトランジスタのコレクタ
層をｎ型半導体結晶層、ベ−ス層をｐ＋ 型半導体結晶
層、エミッタ層を前記コレクタ層と異なるｎ型半導体結
晶層で構成し、前記ヘテロ接合バイポ−ラトランジスタ
に用いたものと同一の半導体結晶層を用いて、エミッタ
層に相当するｎ型半導体結晶層中の一部分をｐ＋ 領域
に変更して、ベ−ス層に相当するｐ＋ 型半導体結晶層
に接続し、ｐ＋ 領域およびｐ＋ 型半導体結晶層とコ
レクタ層に相当するｎ型半導体結晶層との間でｐ−ｎ接
合型のホトダイオ−ドを構成して前記ヘテロ接合バイポ
−ラトランジスタとホトダイオ−ドを少なくともそれぞ
れ１個以上有するようにチップを構成したことを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3061745A JPH04312986A (ja) | 1991-03-26 | 1991-03-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3061745A JPH04312986A (ja) | 1991-03-26 | 1991-03-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04312986A true JPH04312986A (ja) | 1992-11-04 |
Family
ID=13180020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3061745A Pending JPH04312986A (ja) | 1991-03-26 | 1991-03-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04312986A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5684308A (en) * | 1996-02-15 | 1997-11-04 | Sandia Corporation | CMOS-compatible InP/InGaAs digital photoreceiver |
| US6229162B1 (en) * | 1998-05-08 | 2001-05-08 | Nec Corporation | Planar-type avalanche photodiode |
| WO2011118399A1 (ja) * | 2010-03-25 | 2011-09-29 | 住友電気工業株式会社 | 受光素子、受光素子アレイ、ハイブリッド型検出装置、光学センサ装置、および受光素子アレイの製造方法 |
-
1991
- 1991-03-26 JP JP3061745A patent/JPH04312986A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5684308A (en) * | 1996-02-15 | 1997-11-04 | Sandia Corporation | CMOS-compatible InP/InGaAs digital photoreceiver |
| US6229162B1 (en) * | 1998-05-08 | 2001-05-08 | Nec Corporation | Planar-type avalanche photodiode |
| WO2011118399A1 (ja) * | 2010-03-25 | 2011-09-29 | 住友電気工業株式会社 | 受光素子、受光素子アレイ、ハイブリッド型検出装置、光学センサ装置、および受光素子アレイの製造方法 |
| JP2011204920A (ja) * | 2010-03-25 | 2011-10-13 | Sumitomo Electric Ind Ltd | 受光素子、受光素子アレイ、ハイブリッド型検出装置、光学センサ装置、および受光素子アレイの製造方法 |
| US8921829B2 (en) | 2010-03-25 | 2014-12-30 | Sumitomo Electric Industries, Ltd. | Light receiving element, light receiving element array, hybrid-type detecting device, optical sensor device, and method for producing light receiving element array |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5063426A (en) | InP/InGaAs monolithic integrated photodetector and heterojunction bipolar transistor | |
| US5942771A (en) | Semiconductor photodetector | |
| US6759694B1 (en) | Semiconductor phototransistor | |
| JP2003347577A (ja) | 半導体受光装置およびその製造方法 | |
| US4745446A (en) | Photodetector and amplifier integration | |
| JPH04211172A (ja) | 光受信集積回路およびその製造方法 | |
| JPS6058686A (ja) | 光検出器及びその製造方法 | |
| JPH0451988B2 (ja) | ||
| JPH04312986A (ja) | 半導体装置 | |
| JPS6244709B2 (ja) | ||
| JPH0582829A (ja) | 半導体受光素子 | |
| JPS61226973A (ja) | アバランシエホトダイオ−ド | |
| JP2711055B2 (ja) | 半導体光検出器およびその製造方法 | |
| KR19990021365A (ko) | 광전자 집적 회로의 제조방법 | |
| JPH0316275A (ja) | 半導体受光素子の製造方法 | |
| JPS61294857A (ja) | バイポ−ラトランジスタの製造方法 | |
| JP2004179404A (ja) | 半導体受光装置およびその製造方法 | |
| JPH09205188A (ja) | 光電子集積回路の製造方法 | |
| JPH02226777A (ja) | 半導体受光素子及びその製造方法 | |
| JPH0810699B2 (ja) | 半導体デバイス | |
| JPS63181371A (ja) | 光電子集積回路 | |
| JPS60213067A (ja) | 半導体装置の製造方法 | |
| JPS6329424B2 (ja) | ||
| JPH0682815B2 (ja) | 光集積回路 | |
| JPS6328350B2 (ja) |