JPS62247563A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS62247563A JPS62247563A JP61090401A JP9040186A JPS62247563A JP S62247563 A JPS62247563 A JP S62247563A JP 61090401 A JP61090401 A JP 61090401A JP 9040186 A JP9040186 A JP 9040186A JP S62247563 A JPS62247563 A JP S62247563A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- jfet
- substrate
- ingaasp layer
- pin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 239000004065 semiconductor Substances 0.000 title claims description 3
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 238000005530 etching Methods 0.000 claims abstract description 6
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 abstract description 10
- 230000003287 optical effect Effects 0.000 abstract description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 5
- 229910052681 coesite Inorganic materials 0.000 abstract description 3
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 3
- 229910052682 stishovite Inorganic materials 0.000 abstract description 3
- 229910052905 tridymite Inorganic materials 0.000 abstract description 3
- 239000000377 silicon dioxide Substances 0.000 abstract 2
- 235000012239 silicon dioxide Nutrition 0.000 abstract 2
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 240000002329 Inga feuillei Species 0.000 description 1
- 210000000988 bone and bone Anatomy 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000007791 liquid phase Substances 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/1443—Devices controlled by radiation with at least one potential jump or surface barrier
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Electromagnetism (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Junction Field-Effect Transistors (AREA)
- Light Receiving Elements (AREA)
- Solid State Image Pick-Up Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、受光素子、電気素子等の特に光集積回路等の
勢造方法に関するものである。
勢造方法に関するものである。
従来の技術
従来の例を、ＩｎＰ系ｐｉｎ−ＰＤ＋ＪＦＥＴについて
図を用いて説明する。半絶縁性ＩｎＰ基板１上に、第２
図に示すｎ−−Ｉ ｎＧａＡｓ＋層２を液相エピタキシ
ャル成長方法によって形成する。次にＺｎ拡散もしくは
イオン注入によりｐ型頭域を形成し、ｐｉｎフォトダイ
オード（ｐｉｎ−ＰＤ）のｐ型骨光部分３と、接合電界
効果型トランジスタ（Ｉ ＦＥＴ ）のｐ型ゲート部分
４を形成し、電極５を形成し、ｐｉｎ −ＰＤ とＪＦ
ＥＴを集積化した光集積回路ができるものである。
図を用いて説明する。半絶縁性ＩｎＰ基板１上に、第２
図に示すｎ−−Ｉ ｎＧａＡｓ＋層２を液相エピタキシ
ャル成長方法によって形成する。次にＺｎ拡散もしくは
イオン注入によりｐ型頭域を形成し、ｐｉｎフォトダイ
オード（ｐｉｎ−ＰＤ）のｐ型骨光部分３と、接合電界
効果型トランジスタ（Ｉ ＦＥＴ ）のｐ型ゲート部分
４を形成し、電極５を形成し、ｐｉｎ −ＰＤ とＪＦ
ＥＴを集積化した光集積回路ができるものである。
発明が解決しようとする問題点
従来の例で示した製造方法によると、ＩｎＰ基板上のエ
ピタキシャル成長層に素子を形成するために平坦ではあ
るが、いくつかの問題がある。一つはｐｉｎ−ＰＤを形
成した際にｎ＋層がないため、直列抵抗成分が大きくな
り、高速動作、感度の向上が難しい。また、ｐｎ接合の
露出部分がＩｎＧａＡｓであり、バンドギャップの大き
さと表面の不安定性により、逆方向電圧印加時の暗電流
を小さくするのが難しい。Ｊ ＦＥＴ部分ではゲートの
ピンチオフ時、チャンネルがバンドギャップの小さなＩ
ｎＧａＡｓであるので、リーク電流がゲート印加電圧と
ともに著しく増加する。
ピタキシャル成長層に素子を形成するために平坦ではあ
るが、いくつかの問題がある。一つはｐｉｎ−ＰＤを形
成した際にｎ＋層がないため、直列抵抗成分が大きくな
り、高速動作、感度の向上が難しい。また、ｐｎ接合の
露出部分がＩｎＧａＡｓであり、バンドギャップの大き
さと表面の不安定性により、逆方向電圧印加時の暗電流
を小さくするのが難しい。Ｊ ＦＥＴ部分ではゲートの
ピンチオフ時、チャンネルがバンドギャップの小さなＩ
ｎＧａＡｓであるので、リーク電流がゲート印加電圧と
ともに著しく増加する。
以上の様な問題点を解決するために、多層構造等にする
事が考えられるが、受光部と電気素子部で段差が生じ、
メサ構造となってしまい、プロセス上配線の段切れ等が
生じ易く不良の原因となるものである。本発明は以上の
ような問題を考慮した半導体装置の製造方法を提供する
ものである。
事が考えられるが、受光部と電気素子部で段差が生じ、
メサ構造となってしまい、プロセス上配線の段切れ等が
生じ易く不良の原因となるものである。本発明は以上の
ような問題を考慮した半導体装置の製造方法を提供する
ものである。
問題点を解決するための手段
本発明では、前述の問題点を解決するために、ＪＦＥＴ
部分及びｐｉｎ−ＰＤのｐｎ接合露出部分をＩ ｎＧａ
Ａｓよりバンドギャップが大きく表面状態が安定なＩ
ｎＧａＡｓ Ｐによって形成する。ｐｉｎ−ＰＤの直列
抵抗成分を小さくするために、選択埋込みエピタキシャ
ル成長によシｎ型層を埋込んで成長するものである。
部分及びｐｉｎ−ＰＤのｐｎ接合露出部分をＩ ｎＧａ
Ａｓよりバンドギャップが大きく表面状態が安定なＩ
ｎＧａＡｓ Ｐによって形成する。ｐｉｎ−ＰＤの直列
抵抗成分を小さくするために、選択埋込みエピタキシャ
ル成長によシｎ型層を埋込んで成長するものである。
作 用
上記手段を用いる事により、ｐｉｎ −ＰＤ 部分は、
直列抵抗を小さくし、露出ｐｎ接合部分でのＩＪ −り
電流が低減される。また、ＪＦＥＴ部分のゲートリーク
電流を低減できるものである。また、選択埋込みエピタ
キシャル成長を用いる事により、多層構造でありながら
平坦なプレーナ構造が得られるものである。
直列抵抗を小さくし、露出ｐｎ接合部分でのＩＪ −り
電流が低減される。また、ＪＦＥＴ部分のゲートリーク
電流を低減できるものである。また、選択埋込みエピタ
キシャル成長を用いる事により、多層構造でありながら
平坦なプレーナ構造が得られるものである。
実施例
本発明の実施例を第１図（ａ）〜（θ）に従って説明す
る。まず、第１図（、）に示す様に、半絶縁性ＩｎＰ基
板１上に、キャリア濃度がｎ＝Ｉ Ｘ １０１６ｃｍ−
３程度で、膜厚が１７ｊｔｎ程度の、ＩｎＧａＡｓ Ｐ
層６（λｇ＝＝１．３７！Ｊｍ）をエピタキシャル成長
する。これは、ＪＦＥＴ 部のチャネルになるもので、
膜厚の均一性が重要であるので、まず最初のエピタキシ
ャル成長で平坦面に形成する。また、後で分離のための
エツチングを施す際に、選択性エツチングが可能なλｇ
＝１．３μｍのＩｎＧａＡｓ Ｐ層６を用いた。なお層
６は、λｇが、１．２５μｍから１．６６μｍを用いる
ことができる。
る。まず、第１図（、）に示す様に、半絶縁性ＩｎＰ基
板１上に、キャリア濃度がｎ＝Ｉ Ｘ １０１６ｃｍ−
３程度で、膜厚が１７ｊｔｎ程度の、ＩｎＧａＡｓ Ｐ
層６（λｇ＝＝１．３７！Ｊｍ）をエピタキシャル成長
する。これは、ＪＦＥＴ 部のチャネルになるもので、
膜厚の均一性が重要であるので、まず最初のエピタキシ
ャル成長で平坦面に形成する。また、後で分離のための
エツチングを施す際に、選択性エツチングが可能なλｇ
＝１．３μｍのＩｎＧａＡｓ Ｐ層６を用いた。なお層
６は、λｇが、１．２５μｍから１．６６μｍを用いる
ことができる。
次に第１図（ｂ）に示す様に、基板の一部にＳ ｉ０２
マスク７を形成し、基板露出部をエツチング部分８とし
て、３μｍの深さまでエツチングを施す。
マスク７を形成し、基板露出部をエツチング部分８とし
て、３μｍの深さまでエツチングを施す。
その後、第１図（Ｃ）の様に２回目の選択埋込みエピタ
キシャル成長により、キャリア濃度ｎ＝５Ｘ１０ ｃｍ
程度のＩｎＧａＡｓＰ層９（１９Ｐ層、６μｍ）、高純
度ｎ≦５ Ｘ １０”ｆｉ＝のＩｎＧａＡｓＰ層１０
Ｐ層ＩｎＧａＡｓ Ｐ層１１（λｇ＝１．３μｍ）を順
次エピタキシャル成長し、エツチング部分８を平坦化す
る。この層９，１０゜１１としてはλｇが０．９２μｍ
から１．６８μｍを用いる。そして、第１図（ｄ）に示
す様に、５ｌｏ２マスク７を除去し、ｌＦＥＴの分離溝
１２を形成し、Ｚｎの拡散により、ｐｉｎ−ＰＤのｐ型
費光部１３とＴＦＥＴのｐ型ゲート部１４を形成し、第
１図（ｅ）の様に電極１６等を形成し、ｐｉｎ−ＰＤと
ＴＦＥＴを集積化した光集積回路とするものである。
キシャル成長により、キャリア濃度ｎ＝５Ｘ１０ ｃｍ
程度のＩｎＧａＡｓＰ層９（１９Ｐ層、６μｍ）、高純
度ｎ≦５ Ｘ １０”ｆｉ＝のＩｎＧａＡｓＰ層１０
Ｐ層ＩｎＧａＡｓ Ｐ層１１（λｇ＝１．３μｍ）を順
次エピタキシャル成長し、エツチング部分８を平坦化す
る。この層９，１０゜１１としてはλｇが０．９２μｍ
から１．６８μｍを用いる。そして、第１図（ｄ）に示
す様に、５ｌｏ２マスク７を除去し、ｌＦＥＴの分離溝
１２を形成し、Ｚｎの拡散により、ｐｉｎ−ＰＤのｐ型
費光部１３とＴＦＥＴのｐ型ゲート部１４を形成し、第
１図（ｅ）の様に電極１６等を形成し、ｐｉｎ−ＰＤと
ＴＦＥＴを集積化した光集積回路とするものである。
発明の効果
本発明は、ｐｉｎ−ＰＤとｌＦＥＴを一体化した光集積
回路の受光部を、ＩｎＧａＡｓよシバンドギャップが大
きい層に形成して暗電流を小さくし、また、ｎ＋層を最
下層に設ける事により、直列抵抗成分ののである。また
、ＴＦＥＴでは、チャネル部をＩｎＧａＡｓよりバンド
ギャップが大きく、選択エツチングが可能なＩ ｎＧａ
Ａｓ Ｐ層（たとえばλｇ ＝１．３ ｐｒｎ ）を用
いて分離を容易にし、またゲートのリーク電流を低減し
ている。また選択埋込みエピタキシャル成長による多層
構造を有しながら、平坦で、集積化等に適したブレーナ
構造である。さらにＩ ＦＥＴチャネル部は、膜厚の制
御が必要であるが、最初の平坦時の基板に形成している
ため、制御性および均一性をも確保可能としているもの
である。
回路の受光部を、ＩｎＧａＡｓよシバンドギャップが大
きい層に形成して暗電流を小さくし、また、ｎ＋層を最
下層に設ける事により、直列抵抗成分ののである。また
、ＴＦＥＴでは、チャネル部をＩｎＧａＡｓよりバンド
ギャップが大きく、選択エツチングが可能なＩ ｎＧａ
Ａｓ Ｐ層（たとえばλｇ ＝１．３ ｐｒｎ ）を用
いて分離を容易にし、またゲートのリーク電流を低減し
ている。また選択埋込みエピタキシャル成長による多層
構造を有しながら、平坦で、集積化等に適したブレーナ
構造である。さらにＩ ＦＥＴチャネル部は、膜厚の制
御が必要であるが、最初の平坦時の基板に形成している
ため、制御性および均一性をも確保可能としているもの
である。
第１図（−）〜（、）は本発明の一実施例の光集積回路
の製造工程図、第２図は従来のＩ ｎＧａＡｓ／Ｉ ｎ
Ｐ系ｐｉｎ −ＰＤとＴＦＥＴの光集積回路の断面図
である。 １・・・・・・半絶縁性ＩｎＰ基板、ｅ・・・・・・Ｉ
ｎＧａＡｓ Ｐ層、？ −−・−・−Ｓ ｔｏ２−ｑ
スフ、９−・−・−ｎ” −Ｉ ｎＧａＡｓ Ｐ層、
１０−−・・ｎ−−ＩｎＧａＡｓ Ｐ層、１１−−−−
・−ｎ−−ＩｎＧａＡｓＰ層、１３・・・・・・ｐ型受
光部、１４・・・・・・ｐ型ゲート部。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図
の製造工程図、第２図は従来のＩ ｎＧａＡｓ／Ｉ ｎ
Ｐ系ｐｉｎ −ＰＤとＴＦＥＴの光集積回路の断面図
である。 １・・・・・・半絶縁性ＩｎＰ基板、ｅ・・・・・・Ｉ
ｎＧａＡｓ Ｐ層、？ −−・−・−Ｓ ｔｏ２−ｑ
スフ、９−・−・−ｎ” −Ｉ ｎＧａＡｓ Ｐ層、
１０−−・・ｎ−−ＩｎＧａＡｓ Ｐ層、１１−−−−
・−ｎ−−ＩｎＧａＡｓＰ層、１３・・・・・・ｐ型受
光部、１４・・・・・・ｐ型ゲート部。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図
Claims (1)
- 半絶縁性ＩｎＰ基板上に、Ｉｎ＿１＿−＿ｘＧａ＿ｘＡ
ｓ＿１＿−＿ｙＰ＿ｙ（０≦ｘ≦１、０≦ｙ≦１、１．
２５μｍ≦λｇ≦１．６５μｍ）層をエピタキシャル成
長する工程と、前記基板の一部を絶縁膜で覆い露出部分
をエッチングを施す工程と、前記エッチングを施した部
分に選択的に一方導電型と高純度のＩｎ＿１＿−＿ｘＧ
ａ＿ｘＡｓ＿１＿−＿ｙＰ＿ｙ（０≦ｘ≦１、０≦ｙ≦
１、０．９２μｍ≦λｇ≦１．６８μｍ）の多層のエピ
タキシャル成長を行い平坦化する工程と、前記エピタキ
シャル成長を施した基板に他方導電型領域を形成し、受
光素子および電気素子を集積化する工程とを含むことを
特徴とした半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61090401A JPS62247563A (ja) | 1986-04-18 | 1986-04-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61090401A JPS62247563A (ja) | 1986-04-18 | 1986-04-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62247563A true JPS62247563A (ja) | 1987-10-28 |
Family
ID=13997561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61090401A Pending JPS62247563A (ja) | 1986-04-18 | 1986-04-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62247563A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01232774A (ja) * | 1988-03-14 | 1989-09-18 | New Japan Radio Co Ltd | 半導体装置の製造方法 |
| JPH021994A (ja) * | 1987-11-20 | 1990-01-08 | Philips Gloeilampenfab:Nv | 赤外線検出用集積回路の製造方法 |
-
1986
- 1986-04-18 JP JP61090401A patent/JPS62247563A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH021994A (ja) * | 1987-11-20 | 1990-01-08 | Philips Gloeilampenfab:Nv | 赤外線検出用集積回路の製造方法 |
| US4904607A (en) * | 1987-11-20 | 1990-02-27 | U.S. Philips Corp. | Method of manufacturing an integrated infrared detector |
| JPH01232774A (ja) * | 1988-03-14 | 1989-09-18 | New Japan Radio Co Ltd | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4625225A (en) | Integrated light detection or generation means and amplifying means | |
| EP0156156A1 (en) | Avalanche photodiodes | |
| US4625226A (en) | Photodetector | |
| JPH04211172A (ja) | 光受信集積回路およびその製造方法 | |
| JPS62247563A (ja) | 半導体装置の製造方法 | |
| JP2658013B2 (ja) | 半導体受光素子の製造方法 | |
| JP2645460B2 (ja) | 受光素子の製造方法 | |
| JPS6215876A (ja) | 半導体発光装置の製造方法 | |
| JPS60123083A (ja) | 半導体装置 | |
| JPS60213067A (ja) | 半導体装置の製造方法 | |
| JP2711055B2 (ja) | 半導体光検出器およびその製造方法 | |
| JP2670525B2 (ja) | 受光素子およびその製造方法 | |
| JPS59222964A (ja) | 半導体装置 | |
| JPH04312986A (ja) | 半導体装置 | |
| JPS61226952A (ja) | モノリシツク集積受光素子 | |
| JPS59222988A (ja) | 化合物半導体素子およびその製造方法 | |
| JPH06151942A (ja) | 半導体受光素子及びその製造方法 | |
| JPH039528A (ja) | ヘテロ接合バイポーラ・トランジスタ | |
| JPS6344789A (ja) | 半導体レ−ザ装置 | |
| JPH02144974A (ja) | 半導体受光素子の製造方法 | |
| JPS61253880A (ja) | 半導体装置 | |
| JPS5830168A (ja) | 半導体受光素子の製造方法 | |
| JPS6150388A (ja) | 半導体素子 | |
| JPS6290926A (ja) | 液相エピタキシヤル成長方法 | |
| JPS63318783A (ja) | 電子素子の製造方法 |