JPS63318783A - 電子素子の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は電子素子の製造方法に関し、特に光電子集積回
路（ＥＩＣ）への応用に適したゲート長の短い接合型電
界効果トランジスタ（ＪＦＥＴ）の製造方法に関するも
のである０ 従来の技術 受光素子と増幅回路を集積化した０ＥＩＣに用る電子素
子としては、金属−シッットキ電界効果トランジスタ（
ＭＥＳＦ）：Ｔ）、金属−絶縁体−半導体電界効果トラ
ンジスタ（ＭＩＳＦＥＴ）、ＪＦＥＴ等がある。ここで
長波長帯（０，１〜１．６μｍ）の光を受光する０ＥＩ
Ｃについて考えると、ＩｎＰ　基板上に受光素子を形成
する必要があることから、電子素子もＩｎＰ　系の材料
を用いて構成する必要がある・現在のところ、ＩｎＰ系
で安定に構成することのできるＦＥＴはｌＦＥＴのみで
あるが、拡散によってゲートを形成する通常のｌＦＥＴ
ではゲート長を短くすることが困難であった。この点を
解決するために、エピタキシアル層でゲートを形成する
第３図の構造が提案されている（例えば、Ｄ、Ｗａｋｅ
他：　”ＩｎＧａＡｓ／ＩｎＰ　ｊｕｎａｔｌｏｎｆｉ
ｅｌｄ−ｅｆｆｅｃｔ　ｔｒａｎｓｉｓｔｏｒｓ　ｗｉ
ｔｈ　ｈｉｇｈｔｒａｎｓｃｏｎｄｕａｔａｎｃｅ　ｍ
ａｄｅ　ｕｓｉｎｇ　ｍｅｔａｌ　ｏｒｇａｎｉｃｖａ
ｐｏｒ　ｐｈａｓｅ　ｅｐｌｔａｚｙ、”’　　アイ−
イー・イー・イーエレクトロン・デバイス・レターズ（
Ｉ　ＥＥＥＥｌｅｃｔｒｏｎ　　Ｄｅｖｉｃｅ　　Ｌｅ
ｔｔ、）、　　ｖｏｌ、　ＥＤＬ−ａ、ｐ。

６２６　（１９８５）　）　ｏ第３図において、ｐ−Ｉ
ｎＰバッファ層１上にｎ−ＩｎＧａＡｓ　チャネル層２
が積層されており、この上に部分的にｐ−ＩｎＰゲート
層３が形成されている。ここでゲート層３は最彷チャネ
ル層２上全面に形成しておき、Ｔｉ／Ｐｔ／Ａｕよシな
るゲート電極４をマスクとしてエツチングすることで、
ゲート電極４の直下にのみ残されるようになっている。

本構造を用いれば、ゲート電極４とゲート層３がセルフ
アライメントで形成されるのでゲート長を短くすること
が容易である。また、拡散でゲートを形成した場合は、
ゲートのマスク寸法に対して実際のゲート長が長くなる
が、本構造では実際のゲート長の方が短くなることから
も短ゲート化しやすい。さらに、ソース電極６、ドレイ
ン電極６もゲートのひさしを利用して、セルフアライメ
ントで形成できる。

発明が解決しようとする問題点 第３図に示したＴＦＥＴ　は上記のように多くの長所を
有しているが、ピンチオフ電圧がチャネル層の層厚のみ
で決るという問題点を有しているＯこのため、層厚の制
御性があまり良くない液相エピタキシアル（ＬＰＥ）法
でチャネル層を形成すると、ピンチオフ電圧を精度よく
制御することができない。一方、分子線エピタキシアル
（ＭＢＥ）法や有機金属気相エピタキシアル（ＭＯＶＰ
Ｆ）法を用いれば層厚の制御性は非常に良いが、結晶性
において特に、半絶縁性基板との界面付近の移動度が悪
くなる。第３図に示した例では、ｐ−ＩｎＰバッファ層
を設けることでこの問題を解決しているが、今度は実効
的なゲート容量が増大するという新たな問題を含んでい
る。

問題点を解決するための手段 本発明は上記問題点を解決するために、半導体基板上に
第１導電型のチャネル層をエピタキシアル成長する工程
と、前記チャネル層の一部領域に不純物を拡散して第２
導電型のゲット層を形成する工程と、前記ゲート層の一
部領域上にゲート電極を形成する工程と、前記ゲート電
極をマスクとして前記ゲート層をエツチングし、前記ゲ
ート電極の直下にのみ前記ゲート層を残置させる工程と
を含む方法で電子素子を製造するというものであるＯ 作　　用 本発明の電子素子は、従来の拡散型のｌＦＥＴ・と同様
チャネル層に不純物を拡散することでゲート層を形成す
る０従って４　ＬＰＥ法を用いてチャネル層を形成して
もモニターした層厚に対して拡散深さを制御することで
ピンチオフ電圧を精度よく制御できる。次に、ゲート電
極を形成した後これをマスクとしてゲート層をエツチン
グする゛ことで第３図と類似の構造を得ることができる
・ここで、ゲート層をチャネル層に対して選択的にエツ
チングできるということが本発明の最大のポイントであ
る。すなわち、第３図の構造ではＩｎＰとＩｎＧａＡｓ
　　という材料の差を用いて選択エツチングを行ってい
るが、本発明では不純物を拡散した層のエツチング速度
が拡散しない層に比べて速いということを利用している
０例えば、ＩｎＧａＡｓ５Ｐ層ＫＺｎｔ−拡散してＨ２
ＢＯ３：Ｈ２Ｏ２：Ｈ２ｏ＝６：１：１（体積比）でエ
ツチングした場合、拡散しない層のエツチング速度が７
００人／分であるのに対し、拡散層は３０００　Ａ　／
分であシ、十分な選択比が得られている。

実施例 第１図は本発明の電子素子の製造方法の一実施例を示す
断面図である。本実施例を第１図に従って説明すると、
まず同図（ａ）に示すように半絶縁性ＩｎＰ　基板１１
上にｎ−ＩｎＧａＡａＰチャネル層１２を例えばＬＰＥ
法によってエピタキシアル成長する０次に、同図（ロ）
に示すように、チャネル層１２の一部領域にＺｎ等の不
純物を拡散してｐ−ＩｎＧａＡｓＰゲート層１３を形成
する◎この後、同図（（＋）に示すようにゲート層１３
の一部領域上にＯｒ、’ｐｔ／Ａｕゲート電極１４を蒸
着し、これをマスクにしてゲート層１３をエツチングす
る０エツチング液としては、例Ｌｔｄ　Ｈ２ＢＯ４：　
Ｈ２Ｏ２：　Ｈ２０＝ｓ　：　１　：　’　（体Ｍ比）
を用いるが、ゲート層１３の層厚を例えば０．６μｍと
すれば、２分間のエツチングでゲート電極１４直下以外
のゲート層を除去できる＠この間、チャネル層１２もエ
ツチングされるが、エツチングされる厚さは０．１４μ
ｍ　のみなので、結果として第１図（ｄ）の構造が得ら
れる。最後に、Ａｕ　−ａｎよりなるソース電極１６、
ドレイン電極１６を蒸着すると、第２図に示すｌＦＥＴ
の構造が得られるＯ 上記の電子素子の製造方法には以下の利点がある。まず
、チャネル層１２０層厚とゲート層１３の層厚の差がｌ
ＦＥＴのチャネル深さとなるので、ＬＰＥ法のようなエ
ピタキシアル層厚の制御性が良くない結晶成長法を用い
てもゲート層の拡散深さによってチャネル深さを制御す
ることができる。

また、第３図の構造では、ゲート部が突出した形状とな
るが、第２図の構造ではゲート、ソース。

ドレイン電極がほぼ平坦になる・さらに、拡散によって
ゲート層を形成すればエピタキシアル層に比べてキャリ
ア濃度を高くしやすいので、ゲート電極のコンタクト抵
抗を低減化することができる・なお、以上の実施例の説
明においては、電子素子を構成する材料としてＩｎＧａ
ＡｓＰ／ＩｎＰ系を用いるとしたが、他の半導体材料を
用いてもよい。

発明の効果 以上述べてきたように、本発明によれば、良質な結晶の
得られるＬＰＥ法によってチャネル層を形成し、かつピ
ンチオフ電圧を精度よく制御することが可能な短ゲート
長のＪＦＥＴを製造することができる。特に、材料とし
てＩｎＧａＡｓＰ／ＩｎＰ系を用いた場合には、長波長
帯の受光１発光素子との集積化が容易になることから、
ＥＩＣへの応用に最適なｌＦＥＴの製造方法である。

【図面の簡単な説明】

第１図は本発明の一実施例の電子素子の製造方法を示す
断面図、第２図はその最終構造を示す断面図、第３図は
従来のＩ　ＦＥＴの断面図である。 １１・・・・・・ＩｎＰ基板、１２・・・・・・チャネ
ル層、１３・・・・・・ゲート層、１４・・・・・・ゲ
ート電極〇代理人の氏名　弁理士　中　尾　敏　男　ほ
か１名１１−−−１？Ｌβ基板 ／　／　−−−Ｌ？Ｌ　Ｐ基板 ／２−−チク序ル層 Ｉ３−ゲート層

Claims (1)

【特許請求の範囲】
1. 半導体基板上に第１導電型のチャネル層をエピタキシア
   ル成長する工程と、前記チャネル層の一部領域に不純物
   を拡散して第２導電型のゲート層を形成する工程と、前
   記ゲート層の一部領域上にゲート電極を形成する工程と
   、前記ゲート電極をマスクとして前記ゲート層をエッチ
   ングし、前記ゲート電極の直下にのみ前記ゲート層を残
   置させる工程とを含んでなる電子素子の製造方法。