JPS63318783A - 電子素子の製造方法 - Google Patents
電子素子の製造方法Info
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- JPS63318783A JPS63318783A JP15466087A JP15466087A JPS63318783A JP S63318783 A JPS63318783 A JP S63318783A JP 15466087 A JP15466087 A JP 15466087A JP 15466087 A JP15466087 A JP 15466087A JP S63318783 A JPS63318783 A JP S63318783A
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Links
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- 238000000034 method Methods 0.000 claims abstract description 14
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は電子素子の製造方法に関し、特に光電子集積回
路(EIC)への応用に適したゲート長の短い接合型電
界効果トランジスタ(JFET)の製造方法に関するも
のである0 従来の技術 受光素子と増幅回路を集積化した0EICに用る電子素
子としては、金属−シッットキ電界効果トランジスタ(
MESF):T)、金属−絶縁体−半導体電界効果トラ
ンジスタ(MISFET)、JFET等がある。ここで
長波長帯(0,1〜1.6μm)の光を受光する0EI
Cについて考えると、InP 基板上に受光素子を形成
する必要があることから、電子素子もInP 系の材料
を用いて構成する必要がある・現在のところ、InP系
で安定に構成することのできるFETはlFETのみで
あるが、拡散によってゲートを形成する通常のlFET
ではゲート長を短くすることが困難であった。この点を
解決するために、エピタキシアル層でゲートを形成する
第3図の構造が提案されている(例えば、D、Wake
他: ”InGaAs/InP junatlonfi
eld−effect transistors wi
th hightransconduatance m
ade using metal organicva
por phase epltazy、”’ アイ−
イー・イー・イーエレクトロン・デバイス・レターズ(
I EEEElectron Device Le
tt、)、 vol、 EDL−a、p。
路(EIC)への応用に適したゲート長の短い接合型電
界効果トランジスタ(JFET)の製造方法に関するも
のである0 従来の技術 受光素子と増幅回路を集積化した0EICに用る電子素
子としては、金属−シッットキ電界効果トランジスタ(
MESF):T)、金属−絶縁体−半導体電界効果トラ
ンジスタ(MISFET)、JFET等がある。ここで
長波長帯(0,1〜1.6μm)の光を受光する0EI
Cについて考えると、InP 基板上に受光素子を形成
する必要があることから、電子素子もInP 系の材料
を用いて構成する必要がある・現在のところ、InP系
で安定に構成することのできるFETはlFETのみで
あるが、拡散によってゲートを形成する通常のlFET
ではゲート長を短くすることが困難であった。この点を
解決するために、エピタキシアル層でゲートを形成する
第3図の構造が提案されている(例えば、D、Wake
他: ”InGaAs/InP junatlonfi
eld−effect transistors wi
th hightransconduatance m
ade using metal organicva
por phase epltazy、”’ アイ−
イー・イー・イーエレクトロン・デバイス・レターズ(
I EEEElectron Device Le
tt、)、 vol、 EDL−a、p。
626 (1985) ) o第3図において、p−I
nPバッファ層1上にn−InGaAs チャネル層2
が積層されており、この上に部分的にp−InPゲート
層3が形成されている。ここでゲート層3は最彷チャネ
ル層2上全面に形成しておき、Ti/Pt/Auよシな
るゲート電極4をマスクとしてエツチングすることで、
ゲート電極4の直下にのみ残されるようになっている。
nPバッファ層1上にn−InGaAs チャネル層2
が積層されており、この上に部分的にp−InPゲート
層3が形成されている。ここでゲート層3は最彷チャネ
ル層2上全面に形成しておき、Ti/Pt/Auよシな
るゲート電極4をマスクとしてエツチングすることで、
ゲート電極4の直下にのみ残されるようになっている。
本構造を用いれば、ゲート電極4とゲート層3がセルフ
アライメントで形成されるのでゲート長を短くすること
が容易である。また、拡散でゲートを形成した場合は、
ゲートのマスク寸法に対して実際のゲート長が長くなる
が、本構造では実際のゲート長の方が短くなることから
も短ゲート化しやすい。さらに、ソース電極6、ドレイ
ン電極6もゲートのひさしを利用して、セルフアライメ
ントで形成できる。
アライメントで形成されるのでゲート長を短くすること
が容易である。また、拡散でゲートを形成した場合は、
ゲートのマスク寸法に対して実際のゲート長が長くなる
が、本構造では実際のゲート長の方が短くなることから
も短ゲート化しやすい。さらに、ソース電極6、ドレイ
ン電極6もゲートのひさしを利用して、セルフアライメ
ントで形成できる。
発明が解決しようとする問題点
第3図に示したTFET は上記のように多くの長所を
有しているが、ピンチオフ電圧がチャネル層の層厚のみ
で決るという問題点を有しているOこのため、層厚の制
御性があまり良くない液相エピタキシアル(LPE)法
でチャネル層を形成すると、ピンチオフ電圧を精度よく
制御することができない。一方、分子線エピタキシアル
(MBE)法や有機金属気相エピタキシアル(MOVP
F)法を用いれば層厚の制御性は非常に良いが、結晶性
において特に、半絶縁性基板との界面付近の移動度が悪
くなる。第3図に示した例では、p−InPバッファ層
を設けることでこの問題を解決しているが、今度は実効
的なゲート容量が増大するという新たな問題を含んでい
る。
有しているが、ピンチオフ電圧がチャネル層の層厚のみ
で決るという問題点を有しているOこのため、層厚の制
御性があまり良くない液相エピタキシアル(LPE)法
でチャネル層を形成すると、ピンチオフ電圧を精度よく
制御することができない。一方、分子線エピタキシアル
(MBE)法や有機金属気相エピタキシアル(MOVP
F)法を用いれば層厚の制御性は非常に良いが、結晶性
において特に、半絶縁性基板との界面付近の移動度が悪
くなる。第3図に示した例では、p−InPバッファ層
を設けることでこの問題を解決しているが、今度は実効
的なゲート容量が増大するという新たな問題を含んでい
る。
問題点を解決するための手段
本発明は上記問題点を解決するために、半導体基板上に
第1導電型のチャネル層をエピタキシアル成長する工程
と、前記チャネル層の一部領域に不純物を拡散して第2
導電型のゲット層を形成する工程と、前記ゲート層の一
部領域上にゲート電極を形成する工程と、前記ゲート電
極をマスクとして前記ゲート層をエツチングし、前記ゲ
ート電極の直下にのみ前記ゲート層を残置させる工程と
を含む方法で電子素子を製造するというものであるO 作 用 本発明の電子素子は、従来の拡散型のlFET・と同様
チャネル層に不純物を拡散することでゲート層を形成す
る0従って4 LPE法を用いてチャネル層を形成して
もモニターした層厚に対して拡散深さを制御することで
ピンチオフ電圧を精度よく制御できる。次に、ゲート電
極を形成した後これをマスクとしてゲート層をエツチン
グする゛ことで第3図と類似の構造を得ることができる
・ここで、ゲート層をチャネル層に対して選択的にエツ
チングできるということが本発明の最大のポイントであ
る。すなわち、第3図の構造ではInPとInGaAs
という材料の差を用いて選択エツチングを行ってい
るが、本発明では不純物を拡散した層のエツチング速度
が拡散しない層に比べて速いということを利用している
0例えば、InGaAs5P層KZnt−拡散してH2
BO3:H2O2:H2o=6:1:1(体積比)でエ
ツチングした場合、拡散しない層のエツチング速度が7
00人/分であるのに対し、拡散層は3000 A /
分であシ、十分な選択比が得られている。
第1導電型のチャネル層をエピタキシアル成長する工程
と、前記チャネル層の一部領域に不純物を拡散して第2
導電型のゲット層を形成する工程と、前記ゲート層の一
部領域上にゲート電極を形成する工程と、前記ゲート電
極をマスクとして前記ゲート層をエツチングし、前記ゲ
ート電極の直下にのみ前記ゲート層を残置させる工程と
を含む方法で電子素子を製造するというものであるO 作 用 本発明の電子素子は、従来の拡散型のlFET・と同様
チャネル層に不純物を拡散することでゲート層を形成す
る0従って4 LPE法を用いてチャネル層を形成して
もモニターした層厚に対して拡散深さを制御することで
ピンチオフ電圧を精度よく制御できる。次に、ゲート電
極を形成した後これをマスクとしてゲート層をエツチン
グする゛ことで第3図と類似の構造を得ることができる
・ここで、ゲート層をチャネル層に対して選択的にエツ
チングできるということが本発明の最大のポイントであ
る。すなわち、第3図の構造ではInPとInGaAs
という材料の差を用いて選択エツチングを行ってい
るが、本発明では不純物を拡散した層のエツチング速度
が拡散しない層に比べて速いということを利用している
0例えば、InGaAs5P層KZnt−拡散してH2
BO3:H2O2:H2o=6:1:1(体積比)でエ
ツチングした場合、拡散しない層のエツチング速度が7
00人/分であるのに対し、拡散層は3000 A /
分であシ、十分な選択比が得られている。
実施例
第1図は本発明の電子素子の製造方法の一実施例を示す
断面図である。本実施例を第1図に従って説明すると、
まず同図(a)に示すように半絶縁性InP 基板11
上にn−InGaAaPチャネル層12を例えばLPE
法によってエピタキシアル成長する0次に、同図(ロ)
に示すように、チャネル層12の一部領域にZn等の不
純物を拡散してp−InGaAsPゲート層13を形成
する◎この後、同図((+)に示すようにゲート層13
の一部領域上にOr、’pt/Auゲート電極14を蒸
着し、これをマスクにしてゲート層13をエツチングす
る0エツチング液としては、例Ltd H2BO4:
H2O2: H20=s : 1 : ’ (体M比)
を用いるが、ゲート層13の層厚を例えば0.6μmと
すれば、2分間のエツチングでゲート電極14直下以外
のゲート層を除去できる@この間、チャネル層12もエ
ツチングされるが、エツチングされる厚さは0.14μ
m のみなので、結果として第1図(d)の構造が得ら
れる。最後に、Au −anよりなるソース電極16、
ドレイン電極16を蒸着すると、第2図に示すlFET
の構造が得られるO 上記の電子素子の製造方法には以下の利点がある。まず
、チャネル層120層厚とゲート層13の層厚の差がl
FETのチャネル深さとなるので、LPE法のようなエ
ピタキシアル層厚の制御性が良くない結晶成長法を用い
てもゲート層の拡散深さによってチャネル深さを制御す
ることができる。
断面図である。本実施例を第1図に従って説明すると、
まず同図(a)に示すように半絶縁性InP 基板11
上にn−InGaAaPチャネル層12を例えばLPE
法によってエピタキシアル成長する0次に、同図(ロ)
に示すように、チャネル層12の一部領域にZn等の不
純物を拡散してp−InGaAsPゲート層13を形成
する◎この後、同図((+)に示すようにゲート層13
の一部領域上にOr、’pt/Auゲート電極14を蒸
着し、これをマスクにしてゲート層13をエツチングす
る0エツチング液としては、例Ltd H2BO4:
H2O2: H20=s : 1 : ’ (体M比)
を用いるが、ゲート層13の層厚を例えば0.6μmと
すれば、2分間のエツチングでゲート電極14直下以外
のゲート層を除去できる@この間、チャネル層12もエ
ツチングされるが、エツチングされる厚さは0.14μ
m のみなので、結果として第1図(d)の構造が得ら
れる。最後に、Au −anよりなるソース電極16、
ドレイン電極16を蒸着すると、第2図に示すlFET
の構造が得られるO 上記の電子素子の製造方法には以下の利点がある。まず
、チャネル層120層厚とゲート層13の層厚の差がl
FETのチャネル深さとなるので、LPE法のようなエ
ピタキシアル層厚の制御性が良くない結晶成長法を用い
てもゲート層の拡散深さによってチャネル深さを制御す
ることができる。
また、第3図の構造では、ゲート部が突出した形状とな
るが、第2図の構造ではゲート、ソース。
るが、第2図の構造ではゲート、ソース。
ドレイン電極がほぼ平坦になる・さらに、拡散によって
ゲート層を形成すればエピタキシアル層に比べてキャリ
ア濃度を高くしやすいので、ゲート電極のコンタクト抵
抗を低減化することができる・なお、以上の実施例の説
明においては、電子素子を構成する材料としてInGa
AsP/InP系を用いるとしたが、他の半導体材料を
用いてもよい。
ゲート層を形成すればエピタキシアル層に比べてキャリ
ア濃度を高くしやすいので、ゲート電極のコンタクト抵
抗を低減化することができる・なお、以上の実施例の説
明においては、電子素子を構成する材料としてInGa
AsP/InP系を用いるとしたが、他の半導体材料を
用いてもよい。
発明の効果
以上述べてきたように、本発明によれば、良質な結晶の
得られるLPE法によってチャネル層を形成し、かつピ
ンチオフ電圧を精度よく制御することが可能な短ゲート
長のJFETを製造することができる。特に、材料とし
てInGaAsP/InP系を用いた場合には、長波長
帯の受光1発光素子との集積化が容易になることから、
EICへの応用に最適なlFETの製造方法である。
得られるLPE法によってチャネル層を形成し、かつピ
ンチオフ電圧を精度よく制御することが可能な短ゲート
長のJFETを製造することができる。特に、材料とし
てInGaAsP/InP系を用いた場合には、長波長
帯の受光1発光素子との集積化が容易になることから、
EICへの応用に最適なlFETの製造方法である。
第1図は本発明の一実施例の電子素子の製造方法を示す
断面図、第2図はその最終構造を示す断面図、第3図は
従来のI FETの断面図である。 11・・・・・・InP基板、12・・・・・・チャネ
ル層、13・・・・・・ゲート層、14・・・・・・ゲ
ート電極〇代理人の氏名 弁理士 中 尾 敏 男 ほ
か1名11−−−1?Lβ基板 / / −−−L?L P基板 /2−−チク序ル層 I3−ゲート層
断面図、第2図はその最終構造を示す断面図、第3図は
従来のI FETの断面図である。 11・・・・・・InP基板、12・・・・・・チャネ
ル層、13・・・・・・ゲート層、14・・・・・・ゲ
ート電極〇代理人の氏名 弁理士 中 尾 敏 男 ほ
か1名11−−−1?Lβ基板 / / −−−L?L P基板 /2−−チク序ル層 I3−ゲート層
Claims (1)
- 半導体基板上に第1導電型のチャネル層をエピタキシア
ル成長する工程と、前記チャネル層の一部領域に不純物
を拡散して第2導電型のゲート層を形成する工程と、前
記ゲート層の一部領域上にゲート電極を形成する工程と
、前記ゲート電極をマスクとして前記ゲート層をエッチ
ングし、前記ゲート電極の直下にのみ前記ゲート層を残
置させる工程とを含んでなる電子素子の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15466087A JPS63318783A (ja) | 1987-06-22 | 1987-06-22 | 電子素子の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15466087A JPS63318783A (ja) | 1987-06-22 | 1987-06-22 | 電子素子の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63318783A true JPS63318783A (ja) | 1988-12-27 |
Family
ID=15589099
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15466087A Pending JPS63318783A (ja) | 1987-06-22 | 1987-06-22 | 電子素子の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63318783A (ja) |
-
1987
- 1987-06-22 JP JP15466087A patent/JPS63318783A/ja active Pending
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