JPS62190756A - 光電子集積化素子とその製造方法 - Google Patents
光電子集積化素子とその製造方法Info
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- JPS62190756A JPS62190756A JP3334886A JP3334886A JPS62190756A JP S62190756 A JPS62190756 A JP S62190756A JP 3334886 A JP3334886 A JP 3334886A JP 3334886 A JP3334886 A JP 3334886A JP S62190756 A JPS62190756 A JP S62190756A
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- H01S5/32391—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser emitting light at a wavelength longer than 1000 nm, e.g. InP-based 1300 nm and 1500 nm lasers based on In(Ga)(As)P
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、同一基板上に電界効果トランジスタと発光素
子を集積形成した光電子集積化素子とそのＩＪ造右方法
関する。
子を集積形成した光電子集積化素子とそのＩＪ造右方法
関する。
（従来の技術）
近年、電子素子と発受光素子を基板上に集積化１８光電
子集積化素子（’ＯＥ Ｉ Ｃ、Ｏ’ｐｔｏ−Ｅ Ｉｅ
ｃｔｒｏｎｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃ１ｒｃｕｉ
ｔ）が注目されている。電子素子と発受光素子を同一基
板上にモノリシックに集積化することは、アセンブリ工
程の簡略化と、信頼性向上および歩留り向上の蝿から有
望である。同時に余計な配線を減らすことにより、浮遊
インダクタンスや浮遊キャパシタンスを減少させてより
高速な動作を可能にする等、特性面での大幅な向上も期
待される。しかしながら従来提案されている０ＥＩＣは
、同一基板上に単に電子素子と発受光素子とそれぞれ別
個の製造工程で形成するに過ぎないものが殆どであった
。
子集積化素子（’ＯＥ Ｉ Ｃ、Ｏ’ｐｔｏ−Ｅ Ｉｅ
ｃｔｒｏｎｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃ１ｒｃｕｉ
ｔ）が注目されている。電子素子と発受光素子を同一基
板上にモノリシックに集積化することは、アセンブリ工
程の簡略化と、信頼性向上および歩留り向上の蝿から有
望である。同時に余計な配線を減らすことにより、浮遊
インダクタンスや浮遊キャパシタンスを減少させてより
高速な動作を可能にする等、特性面での大幅な向上も期
待される。しかしながら従来提案されている０ＥＩＣは
、同一基板上に単に電子素子と発受光素子とそれぞれ別
個の製造工程で形成するに過ぎないものが殆どであった
。
その様な従来の０ＥＩＣの製造工程例を第３図（ａ）〜
（Ｃ）により説明する。これは、半絶縁性ＩｎＰ基板上
にショットキーゲート型電界効果トランジスタ（Ｍ Ｅ
Ｓ Ｆ Ｅ Ｔ ）と、Ｇａ ＩｎＡＳＰ／ＩｎＰ系
のダブルヘテロ接合構造の半導体レーザを集積形成した
例である。先ず（ａ）に示すように、半絶縁性ＩｎＰ基
板２１にＳｉＯ２膜２２を堆積し通常のフォトリソグラ
フィを用いて５１０２膜２２に窓を開け、５ｆＯ２膜２
２をマスクとして基板２１を深さ５ ｔ１ｍ程度エツチ
ングして四部を形成する。次にこの凹部内に、ｎ型Ｉｎ
Ｐクラッド層２３、アンドープＧａＩｎＡｓＰ活性層２
４、ρ型ＩｎＰクラッド層２５、およびｐ＋型Ｇａ Ｉ
ｎＡＳＰオーミックコンタクト層２６を順次液相エピ
タキシＶル成長させる。そしてこのエピタキシャル成長
層の一部をストライプ状に残るようにメサエッチングを
施し、ｐ型ＩｎＰＮｉ２７、ｎ型ＩｎＰ層２８およびア
ンドープＧＥＩ Ｉ ｎＡｓＰキャップ層２９を埋め込
み成長により形成する。これら２回目の成長層は電流狭
窄のためであり、これによりダブルヘテロ接合構造の半
導体レーザが得られる。この後第３図（ｂ）に示すよう
に埋め込み成長層の一部をエツチングしてｎ側電極を取
り出すためにｎ型ＩｎＰ層２３を露出させる。そしてこ
の半導体レーザ部分をＳ！０２膜３０で覆い、３回目の
結晶成長によりＭＥＳＦＥＴ部分にｐ型ＩｎＰｌｔ３１
を形成する。このｐ型ＩｎＰ層３１は半導体レーザ部分
より高くなるように結晶成長させる。これは、ＭＥＳＦ
ＥＴのゲート領域を形成する際にマスクをこのｐ型Ｉｎ
Ｐ層３１表面に密着させる必要があるためである。この
後第３図＜Ｃ＞に示すように各部のオーミック電極３２
１〜３２３を形成する。電極３２１はＭＥＳＦＥＴのド
レイン電極および半導体レーザのｎ側電極であり、電極
３２２はＭＥＳＦＥＴのソース電極であり、電極３２３
は半導体レーザのｎ側電極である。最後に、ＭＥＳＦＥ
Ｔのチャネル形成のためにｐ型ＩｎＰ膚３１に幅約１μ
ｍの所定深さの溝をエツチング形成して、ドレイン層３
２１．ソース層３１２およびチャネル領域３１３を形成
した後、チャネル１１１！３１３上にリフトオフ法によ
りゲート電極３３を形成する。
（Ｃ）により説明する。これは、半絶縁性ＩｎＰ基板上
にショットキーゲート型電界効果トランジスタ（Ｍ Ｅ
Ｓ Ｆ Ｅ Ｔ ）と、Ｇａ ＩｎＡＳＰ／ＩｎＰ系
のダブルヘテロ接合構造の半導体レーザを集積形成した
例である。先ず（ａ）に示すように、半絶縁性ＩｎＰ基
板２１にＳｉＯ２膜２２を堆積し通常のフォトリソグラ
フィを用いて５１０２膜２２に窓を開け、５ｆＯ２膜２
２をマスクとして基板２１を深さ５ ｔ１ｍ程度エツチ
ングして四部を形成する。次にこの凹部内に、ｎ型Ｉｎ
Ｐクラッド層２３、アンドープＧａＩｎＡｓＰ活性層２
４、ρ型ＩｎＰクラッド層２５、およびｐ＋型Ｇａ Ｉ
ｎＡＳＰオーミックコンタクト層２６を順次液相エピ
タキシＶル成長させる。そしてこのエピタキシャル成長
層の一部をストライプ状に残るようにメサエッチングを
施し、ｐ型ＩｎＰＮｉ２７、ｎ型ＩｎＰ層２８およびア
ンドープＧＥＩ Ｉ ｎＡｓＰキャップ層２９を埋め込
み成長により形成する。これら２回目の成長層は電流狭
窄のためであり、これによりダブルヘテロ接合構造の半
導体レーザが得られる。この後第３図（ｂ）に示すよう
に埋め込み成長層の一部をエツチングしてｎ側電極を取
り出すためにｎ型ＩｎＰ層２３を露出させる。そしてこ
の半導体レーザ部分をＳ！０２膜３０で覆い、３回目の
結晶成長によりＭＥＳＦＥＴ部分にｐ型ＩｎＰｌｔ３１
を形成する。このｐ型ＩｎＰ層３１は半導体レーザ部分
より高くなるように結晶成長させる。これは、ＭＥＳＦ
ＥＴのゲート領域を形成する際にマスクをこのｐ型Ｉｎ
Ｐ層３１表面に密着させる必要があるためである。この
後第３図＜Ｃ＞に示すように各部のオーミック電極３２
１〜３２３を形成する。電極３２１はＭＥＳＦＥＴのド
レイン電極および半導体レーザのｎ側電極であり、電極
３２２はＭＥＳＦＥＴのソース電極であり、電極３２３
は半導体レーザのｎ側電極である。最後に、ＭＥＳＦＥ
Ｔのチャネル形成のためにｐ型ＩｎＰ膚３１に幅約１μ
ｍの所定深さの溝をエツチング形成して、ドレイン層３
２１．ソース層３１２およびチャネル領域３１３を形成
した後、チャネル１１１！３１３上にリフトオフ法によ
りゲート電極３３を形成する。
半導体レーザの活性層幅は安定な横モード制御と低発振
しきい値化のためには１μｍ程度とする必要がある。ま
たＭＥＳＦＥＴのチャネル形成に際しては、低しきい値
電圧と高い増幅率を得るためにチャネル艮約１μｍとす
ることが要求される。
しきい値化のためには１μｍ程度とする必要がある。ま
たＭＥＳＦＥＴのチャネル形成に際しては、低しきい値
電圧と高い増幅率を得るためにチャネル艮約１μｍとす
ることが要求される。
この様に画素子とも高い寸法精度が要求されるために、
従来はそれぞれの素子形成工程を大きく変更することな
く、各素子毎に順番に形成することが行なわれていた。
従来はそれぞれの素子形成工程を大きく変更することな
く、各素子毎に順番に形成することが行なわれていた。
（発明が解決しようとする問題点）
上述したように従来の方法では、電子素子と発受光素子
とをそれぞれ別個の工程で形成しており、３回の選択結
晶成長を含んでいることに代表されるように工程数が非
常に多い。従って製造歩招りは低く、集積化によるコス
トダウンを図ることができないという問題があった。こ
れに対し、集積すべき素子の共通にできる半導体層を共
通化して工程数を減らすことが考えられるが、ＭＥＳＦ
ＥＴと半導体レーザのように層構造が全く異なる素子の
半導体層を共用することは間中ではなく、各素子間に大
きい段差が生じて共通平面でのマスク合わせができず、
従って必要な寸法精度を出すことが離しい、という問題
があった。
とをそれぞれ別個の工程で形成しており、３回の選択結
晶成長を含んでいることに代表されるように工程数が非
常に多い。従って製造歩招りは低く、集積化によるコス
トダウンを図ることができないという問題があった。こ
れに対し、集積すべき素子の共通にできる半導体層を共
通化して工程数を減らすことが考えられるが、ＭＥＳＦ
ＥＴと半導体レーザのように層構造が全く異なる素子の
半導体層を共用することは間中ではなく、各素子間に大
きい段差が生じて共通平面でのマスク合わせができず、
従って必要な寸法精度を出すことが離しい、という問題
があった。
本発明は上記した問題を解決し、高い寸法精度を確保し
て優れた素子特性を実現することができ、しかも＠造が
容易である光電子集積化素子とその製造方法を提供する
ことを目的とする。
て優れた素子特性を実現することができ、しかも＠造が
容易である光電子集積化素子とその製造方法を提供する
ことを目的とする。
［発明の構成］
（問題点を解決するための手段）
本発明は、半絶縁姓半導体基板上に少なくとも発光素子
と電界効果トランジスタが集積された０ＥＩＣにおいて
、発光素子は第１のクラッド層。
と電界効果トランジスタが集積された０ＥＩＣにおいて
、発光素子は第１のクラッド層。
活性層および第２のクラッド層が積層されて構成され、
電界効果トランジスタは、動作層、この動作層上に形成
されたソース、ドレイン層、これらソース、ドレイン層
上にオーミックコンタクト層を介して形成されたオーミ
ック電極、およびソース、ドレイン層間の動作層上に形
成されたゲートＮ極を有する構造であって、発光素子の
第１のクラッド層と電界効果トランジスタのソース、ド
レイン層とが共通の半導体層により形成され、また発光
素子の活性層と電界効果トランジスタのオーミックコン
タクト層とが共通の半導体層により形成されていること
を特徴とする。
電界効果トランジスタは、動作層、この動作層上に形成
されたソース、ドレイン層、これらソース、ドレイン層
上にオーミックコンタクト層を介して形成されたオーミ
ック電極、およびソース、ドレイン層間の動作層上に形
成されたゲートＮ極を有する構造であって、発光素子の
第１のクラッド層と電界効果トランジスタのソース、ド
レイン層とが共通の半導体層により形成され、また発光
素子の活性層と電界効果トランジスタのオーミックコン
タクト層とが共通の半導体層により形成されていること
を特徴とする。
本発明はまたこの様な０ＥＩＣを製造するに当たり、絶
縁性半導体基板上に先ず第１〜第４の半導体層を連続的
に成長形成する。第１の半導体層は雷弄効采トランジス
タの動作層となるものであり、第２の半導体層はこの上
に形成される半導体層をエツチングする際のストッパと
なる層であって、両者は異種材料からなる。第３の半導
体台は発光素子の第１のクラッド層および電界効果トラ
ンジスタのソース、ドレイン層となるもので、第２の半
導体層とは異種材料からなる。第４の半導体１は発光素
子の活性層および電界効果トランジスタのオーミックコ
ンタク１へ層となるもので、第３の半導体層とは異種材
料からなる。この後第４の半導体層をエツチングして発
光素子の活性層を局在化し、同時に電界効果トランジス
タのゲート領域の第４の半導体層を除去する。そして発
光素子の第２のクラッド層となる第５の半導体層、およ
びキャップ層となる第６の半導体層を連続的に成長形成
する。そして素子分離層を形成した後、電界効果トラン
ジスタ領域の第６および第５の半導体層、更に第４の半
導体層をマスクとしてゲート＠域の第３半導体層をエツ
チング除去して第３の半導体層によるソース、ドレイン
層を分路形成する。このエツチング工程では第２の半導
体層がエッチング・ストッパとして働いてゲート領域に
第２の半導体層を露出させることができる。この後電界
効果トランジスタのソース、ドレインのオーミック電極
を形成する。更にゲート領域の第２の半導体層をエツチ
ング除去して第１の半導体層を露出させ、ここにゲート
電極を形成する。
縁性半導体基板上に先ず第１〜第４の半導体層を連続的
に成長形成する。第１の半導体層は雷弄効采トランジス
タの動作層となるものであり、第２の半導体層はこの上
に形成される半導体層をエツチングする際のストッパと
なる層であって、両者は異種材料からなる。第３の半導
体台は発光素子の第１のクラッド層および電界効果トラ
ンジスタのソース、ドレイン層となるもので、第２の半
導体層とは異種材料からなる。第４の半導体１は発光素
子の活性層および電界効果トランジスタのオーミックコ
ンタク１へ層となるもので、第３の半導体層とは異種材
料からなる。この後第４の半導体層をエツチングして発
光素子の活性層を局在化し、同時に電界効果トランジス
タのゲート領域の第４の半導体層を除去する。そして発
光素子の第２のクラッド層となる第５の半導体層、およ
びキャップ層となる第６の半導体層を連続的に成長形成
する。そして素子分離層を形成した後、電界効果トラン
ジスタ領域の第６および第５の半導体層、更に第４の半
導体層をマスクとしてゲート＠域の第３半導体層をエツ
チング除去して第３の半導体層によるソース、ドレイン
層を分路形成する。このエツチング工程では第２の半導
体層がエッチング・ストッパとして働いてゲート領域に
第２の半導体層を露出させることができる。この後電界
効果トランジスタのソース、ドレインのオーミック電極
を形成する。更にゲート領域の第２の半導体層をエツチ
ング除去して第１の半導体層を露出させ、ここにゲート
電極を形成する。
（作用）
本発明によれば、発光素子と電界効果トランジスタの間
で二つの半導体層を共通化しており、各素子をそれぞれ
別個の工程で形成する従来例に比べて工程数を大幅に減
少させることができる。
で二つの半導体層を共通化しており、各素子をそれぞれ
別個の工程で形成する従来例に比べて工程数を大幅に減
少させることができる。
また本発明によれば、必要な半導体層を共用し、平坦面
でのフォトリソグラフィを行うことができるから、各素
子の寸法精度を確保することができる。また各半導体層
の材料の組合わせと適当な選択性を有するエッチャント
の組合わせによって、特に電界効果トランジスタのチャ
ネル幅、チャネル長を高精度に設定することができる。
でのフォトリソグラフィを行うことができるから、各素
子の寸法精度を確保することができる。また各半導体層
の材料の組合わせと適当な選択性を有するエッチャント
の組合わせによって、特に電界効果トランジスタのチャ
ネル幅、チャネル長を高精度に設定することができる。
即ち、発光素子の活性層と共通の第４の半導体層により
ソース、ドレインのオーミックコンタクト層が形成され
るが、この層はチャネル領域を形成するための第３の半
導体層のエツチング工程でマスクとなり、またこのエツ
チング工程で第２の半導体層がエッチング・ストッパと
して働く。従って段差が形成された状態でのフォトリソ
グラフィは必要なく、微細寸法の電界効果トランジスタ
が高精度に形成される。
ソース、ドレインのオーミックコンタクト層が形成され
るが、この層はチャネル領域を形成するための第３の半
導体層のエツチング工程でマスクとなり、またこのエツ
チング工程で第２の半導体層がエッチング・ストッパと
して働く。従って段差が形成された状態でのフォトリソ
グラフィは必要なく、微細寸法の電界効果トランジスタ
が高精度に形成される。
（実施例）
以下、本発明の詳細な説明する。
第１図は一実施例の０ＦＩＣを示す断面図である。この
実施例では半絶縁性ＩｎＰＬ！板１を用い、この上にｎ
型ｌｎＰクラッド層４１、アンドープＧａ１ｎＡＳＰ活
性層５１およびｐ型ＩｎＰクラッド層７を有するダブル
ヘテロ接合半導体レーザと、ｎ型ＩｎＰ動作層２、ｎ型
！ｎＰドレイン、ソースｌ１４２．４３ 、ソース、ド
レインのオーミックコンタクト１Ｎ５２．５３ 、ゲー
ト電極１３、およびソース、ドレインのオーミック電極
１１１．１１１を有するＭＥＳＦＥＴが一体形成されて
いる。半導体レーザのｎ型クラッド層４１と、ＭＥＳＦ
ＥＴのソース、ドレイン層４２゜４日とは共通のｎ型Ｉ
ｎＰ層４により形成されている。また半導体レーザの活
性層５１と、ＭＥＳＦＥＴのオーミックコンタクト１５
２．５３とが共通のＧａＩｎＡＳＰ層により形成されて
いる。
実施例では半絶縁性ＩｎＰＬ！板１を用い、この上にｎ
型ｌｎＰクラッド層４１、アンドープＧａ１ｎＡＳＰ活
性層５１およびｐ型ＩｎＰクラッド層７を有するダブル
ヘテロ接合半導体レーザと、ｎ型ＩｎＰ動作層２、ｎ型
！ｎＰドレイン、ソースｌ１４２．４３ 、ソース、ド
レインのオーミックコンタクト１Ｎ５２．５３ 、ゲー
ト電極１３、およびソース、ドレインのオーミック電極
１１１．１１１を有するＭＥＳＦＥＴが一体形成されて
いる。半導体レーザのｎ型クラッド層４１と、ＭＥＳＦ
ＥＴのソース、ドレイン層４２゜４日とは共通のｎ型Ｉ
ｎＰ層４により形成されている。また半導体レーザの活
性層５１と、ＭＥＳＦＥＴのオーミックコンタクト１５
２．５３とが共通のＧａＩｎＡＳＰ層により形成されて
いる。
第２図（ａ）〜（ｆ）はこの０ＥＩＣ（７）具体的な製
造工程を示す断面図である。先ず第２図（ａ）に示すよ
うに、半絶縁性ＩｎＰ！Ｅ板１上に、ＭＥＳＦＥＴの動
作層となる、キャリア濃度的１ Ｘ １０” ／ｃｔｓ
３のｎ型ＩｎＰＩ（第１の半導体層）２を所定厚み成長
形成する。続いて動作層厚み即ちチャネル幅を後のエツ
チング工程で確保するためのエッチング・ストッパとな
るｎ型ＧａＩｎＡｓＰＩ！（第２の半導体層）３を約０
．１μｍ成長形成する。続いてこの上にｎ型クラッド層
およびソース、ドレイン層となる。キャリア濃度１×１
０１８／ｃ１１３程度のｎ型ＩｎＰ層（第３の半導体層
）４を約２μｍｌｉ長形成する。更にこの上に、半導体
レーザの活性層となり、またＭＥＳＦＥＴのソース、ド
レインのオーミックコンタクト層兼チャネル・エツチン
グの際のマスク層となるアンドープのＧａ Ｉ ｎＡｓ
Ｐ層（第４の半導体層）５を約１μｍ成長形成する。引
き続きこの上に活性層保護の目的でキャリア濃度１×１
０１８／ｃＩｌ！３程度のｐ型ＩｎＰ１６を適当な厚み
成長形成する。以上が第１段階の結晶成長工程であり、
具体的には膜厚制御性を考慮して減圧ＭＯＣＶＤ法によ
り行なわれた。
造工程を示す断面図である。先ず第２図（ａ）に示すよ
うに、半絶縁性ＩｎＰ！Ｅ板１上に、ＭＥＳＦＥＴの動
作層となる、キャリア濃度的１ Ｘ １０” ／ｃｔｓ
３のｎ型ＩｎＰＩ（第１の半導体層）２を所定厚み成長
形成する。続いて動作層厚み即ちチャネル幅を後のエツ
チング工程で確保するためのエッチング・ストッパとな
るｎ型ＧａＩｎＡｓＰＩ！（第２の半導体層）３を約０
．１μｍ成長形成する。続いてこの上にｎ型クラッド層
およびソース、ドレイン層となる。キャリア濃度１×１
０１８／ｃ１１３程度のｎ型ＩｎＰ層（第３の半導体層
）４を約２μｍｌｉ長形成する。更にこの上に、半導体
レーザの活性層となり、またＭＥＳＦＥＴのソース、ド
レインのオーミックコンタクト層兼チャネル・エツチン
グの際のマスク層となるアンドープのＧａ Ｉ ｎＡｓ
Ｐ層（第４の半導体層）５を約１μｍ成長形成する。引
き続きこの上に活性層保護の目的でキャリア濃度１×１
０１８／ｃＩｌ！３程度のｐ型ＩｎＰ１６を適当な厚み
成長形成する。以上が第１段階の結晶成長工程であり、
具体的には膜厚制御性を考慮して減圧ＭＯＣＶＤ法によ
り行なわれた。
次に第２図（ｂ）に示すように、選択エツチングを行っ
て半導体レーザの活性層５１をストライプ状に局在化す
るメサ、およびＭＥＳＦＥＴのチャネル・エツチングの
マスクを兼ねるオーミック電極５２．５：ｌを形成する
。この際、フォトリソグラフィは平坦面上で行うことが
できるから、ガラス・マスクを密着させて、半導体レー
ザの活性領域およびＭＥＳＦＥＴのチャネル領域の寸法
を高精度に設定することができる。
て半導体レーザの活性層５１をストライプ状に局在化す
るメサ、およびＭＥＳＦＥＴのチャネル・エツチングの
マスクを兼ねるオーミック電極５２．５：ｌを形成する
。この際、フォトリソグラフィは平坦面上で行うことが
できるから、ガラス・マスクを密着させて、半導体レー
ザの活性領域およびＭＥＳＦＥＴのチャネル領域の寸法
を高精度に設定することができる。
次に第２図（Ｃ）に示すように、第２段階の結晶成長に
より、ｐ型クラッド層となる。キャリアＩ！！［１ｘ
１０” ／ｅｔａ３．厚み１〜４μｍのｐ型ＩｎＰ層（
第５の半導体層）７、続いてキャップ層となるｎ＋型Ｇ
ａ Ｉ ｎＡｓＰ層（第６の半導体層）８を形成する。
より、ｐ型クラッド層となる。キャリアＩ！！［１ｘ
１０” ／ｅｔａ３．厚み１〜４μｍのｐ型ＩｎＰ層（
第５の半導体層）７、続いてキャップ層となるｎ＋型Ｇ
ａ Ｉ ｎＡｓＰ層（第６の半導体層）８を形成する。
この結晶成長工程も減圧ＭＯＣｖＤ法による。このとき
、第２図（ｂ）での凹部は０．３〜０．４μｍであるた
めこれが回復してほぼ平坦な面が得られる。この第２段
階の結晶成長工程で全ての結晶成長が終わる。
、第２図（ｂ）での凹部は０．３〜０．４μｍであるた
めこれが回復してほぼ平坦な面が得られる。この第２段
階の結晶成長工程で全ての結晶成長が終わる。
この後、第２図（ｄ＞に示すように半導体レーザの活性
領域周辺にプロ１−ン照射により絶縁層９を形成する。
領域周辺にプロ１−ン照射により絶縁層９を形成する。
この絶縁層９は、レーザの活性層５１にのみ電流を狭窄
するためと、接合部の面積を減らしてレーザの応答特性
番向上させるため、および電気的な素子分離をおこなう
ために形成されるもので、ｐ型ＩｎＰ層７とｎ型ＩｎＰ
層４の接合部に達する深さに、且つ活性層５１から約２
μｍ程度離れた両側に形成される。このプロトン照射は
図では示さなかったがＡｕ膜をマスクとして行なわれる
。このＡｕマスク形成に当たっても、フォトリソグラフ
ィは平坦面で行なわれるため、優れた制御性が得られる
。
するためと、接合部の面積を減らしてレーザの応答特性
番向上させるため、および電気的な素子分離をおこなう
ために形成されるもので、ｐ型ＩｎＰ層７とｎ型ＩｎＰ
層４の接合部に達する深さに、且つ活性層５１から約２
μｍ程度離れた両側に形成される。このプロトン照射は
図では示さなかったがＡｕ膜をマスクとして行なわれる
。このＡｕマスク形成に当たっても、フォトリソグラフ
ィは平坦面で行なわれるため、優れた制御性が得られる
。
この後第２図（ｅ）に示すように、
ＡＵ／ＡｕＺｎ／Ａｕの蒸着とアロインクにより半導体
レーザのｐ側電極１０を形成する。そしてこのｐ側電極
１０をマスクとして用いて不要なＧａＴｎＡｓＰ層８を
エツチング除去した後、塩酸溶液に浸してＩｎＰエツチ
ングを行う。これによりＭＥＳＦＥＴ領域上のｐ型Ｉｎ
Ｐ１７が除去され、さらにソース、ドレイン上のオーミ
ックコンタクト層５２．５３がマスクとなってチャネル
領域上のｎ型ＩｎＰ層４がエツチングされ、ＧａＩｎＡ
ｓＰ層３がエッチング・ストッパとなってｎ型ＩｎＰ層
からなるドレイン層４２．ソース層４３が分離形成され
る。このときドレイン層４２、ソース層４３間の分離溝
は下方が僅かに広がるがほぼ垂直形状になり、殆どオー
ミックコンタクト層５２．５３で規定されるチャネル長
が得られる。
レーザのｐ側電極１０を形成する。そしてこのｐ側電極
１０をマスクとして用いて不要なＧａＴｎＡｓＰ層８を
エツチング除去した後、塩酸溶液に浸してＩｎＰエツチ
ングを行う。これによりＭＥＳＦＥＴ領域上のｐ型Ｉｎ
Ｐ１７が除去され、さらにソース、ドレイン上のオーミ
ックコンタクト層５２．５３がマスクとなってチャネル
領域上のｎ型ＩｎＰ層４がエツチングされ、ＧａＩｎＡ
ｓＰ層３がエッチング・ストッパとなってｎ型ＩｎＰ層
からなるドレイン層４２．ソース層４３が分離形成され
る。このときドレイン層４２、ソース層４３間の分離溝
は下方が僅かに広がるがほぼ垂直形状になり、殆どオー
ミックコンタクト層５２．５３で規定されるチャネル長
が得られる。
この後第２図（ｆ）に示すように、ＭＥＳＦＥ■のソー
ス、ドレイン領域のオーミック電極１１１．１１２を形
成し、次いでチャネル領域のエッチング・ストッパとし
て用いた Ｇａ Ｉ ｎＡｓＰ層３をエツチング除去してｎ型Ｉｎ
Ｐ１２を露出させ、Ａｕ膜を蒸着してゲート電極１２を
形成する。このとき、対向するドレイン層４２．ソース
層４９の面は僅かに逆メサになっているためここにはＡ
ｕ膜が付着せず、自動的にゲート電ｌ１１２が分離形成
される。
ス、ドレイン領域のオーミック電極１１１．１１２を形
成し、次いでチャネル領域のエッチング・ストッパとし
て用いた Ｇａ Ｉ ｎＡｓＰ層３をエツチング除去してｎ型Ｉｎ
Ｐ１２を露出させ、Ａｕ膜を蒸着してゲート電極１２を
形成する。このとき、対向するドレイン層４２．ソース
層４９の面は僅かに逆メサになっているためここにはＡ
ｕ膜が付着せず、自動的にゲート電ｌ１１２が分離形成
される。
こうしてこの実施例によれば、一体形成される半導体レ
ーザとＭＥＳＦＥＴのそれぞれ二つの半導体層を共用す
ることにより、製造工程数を大幅に減少することができ
る。また結晶成長は、回数も少なく全て平坦面で行なわ
れるために、工程制御が容易であり、良質の結晶が得ら
れる結果、優れた素子特性が得られる。またフォトリソ
グラフィは全て平坦面で行なわれるために、半導体レー
ザの活性層やＭＥＳＦＥＴのチャネル長等の微細寸法が
精度よく制御される。更に半導体層の材料の組合わせに
より、構造パラメータの制御が自動的に行なわれる。即
ちＭＥＳＦＥＴのチャネル領域の形成に当たっては、ソ
ース、ドレイン領域上のオーミックコンタク１〜層がエ
ツチング・マスクとなり、また動作層上のエッチング・
ストッパ層の動きによって、チャネル長およびチャネル
幅の制御が自動的に高精度に行なわれる。従ってこの実
施例によれば、特性の優れた０ＥＩＣを歩留りよく実現
することができる。
ーザとＭＥＳＦＥＴのそれぞれ二つの半導体層を共用す
ることにより、製造工程数を大幅に減少することができ
る。また結晶成長は、回数も少なく全て平坦面で行なわ
れるために、工程制御が容易であり、良質の結晶が得ら
れる結果、優れた素子特性が得られる。またフォトリソ
グラフィは全て平坦面で行なわれるために、半導体レー
ザの活性層やＭＥＳＦＥＴのチャネル長等の微細寸法が
精度よく制御される。更に半導体層の材料の組合わせに
より、構造パラメータの制御が自動的に行なわれる。即
ちＭＥＳＦＥＴのチャネル領域の形成に当たっては、ソ
ース、ドレイン領域上のオーミックコンタク１〜層がエ
ツチング・マスクとなり、また動作層上のエッチング・
ストッパ層の動きによって、チャネル長およびチャネル
幅の制御が自動的に高精度に行なわれる。従ってこの実
施例によれば、特性の優れた０ＥＩＣを歩留りよく実現
することができる。
本発明は上記実施例に限られるものではない。
例えば上記実施例では、ＭＥＳＦＥＴの動作層上のエツ
チング・ス１−ツバ層、半導体レーザの活性層前ＭＥＳ
ＦＥＴのソース、ドレイン領域のオーミックコンタクト
層、および半導体１ノーザのキャップ層にＧａｌｎＡＳ
Ｐ層を用いたが、これらの半導体膜としてＧａ Ｔ ｎ
Ａｓ１を用いることができる。また上記実施例では電界
効果トランジスタとしてＭＥＳＦＥＴを用いた場合を説
明したが、ＭＩＳＦＥＴの場合にも同様に適用すること
ができるし、発光素子としてレーザの代わりに発光ダイ
オードを用いる場合にも本発明を適用することができる
。また半導体材料もＧａＩｎＡｓＰ／ＩｎＰ系の他、Ａ
ｊ２ＧａＡｓ／ＧａＡｓ系を用いた場合にも本発明を適
用することが可能である。
チング・ス１−ツバ層、半導体レーザの活性層前ＭＥＳ
ＦＥＴのソース、ドレイン領域のオーミックコンタクト
層、および半導体１ノーザのキャップ層にＧａｌｎＡＳ
Ｐ層を用いたが、これらの半導体膜としてＧａ Ｔ ｎ
Ａｓ１を用いることができる。また上記実施例では電界
効果トランジスタとしてＭＥＳＦＥＴを用いた場合を説
明したが、ＭＩＳＦＥＴの場合にも同様に適用すること
ができるし、発光素子としてレーザの代わりに発光ダイ
オードを用いる場合にも本発明を適用することができる
。また半導体材料もＧａＩｎＡｓＰ／ＩｎＰ系の他、Ａ
ｊ２ＧａＡｓ／ＧａＡｓ系を用いた場合にも本発明を適
用することが可能である。
更にまた本発明は、ＭＥＳＦＥＴ或いはＭＩＳＦＥＴと
ＰＩＮフォ］・ダイオードの組合わせ等への応用も可能
である。
ＰＩＮフォ］・ダイオードの組合わせ等への応用も可能
である。
［発明の効果］
以上述べたように本発明によれば、モノリシックの０Ｅ
ＩＣを簡単な製造工程で、しかも優れた特性をもって実
現することができる。
ＩＣを簡単な製造工程で、しかも優れた特性をもって実
現することができる。
第１図は本発明の一実施例の０ＥＩＣを示す断面図、第
２図（ａ）〜（ｆ）はその製造工程を示す断面図、第３
図（ａ）〜（Ｃ）は従来の０ＥＩＧの一例の製造工程を
示す断面図である。 １・・・半絶縁性ＩｎＰ基板、２・・・ｎ型ＩｎＰ層（
第１の半導体層、動作層）、 ３・・・ＧａＩｎＡｓＰ層（第２の半導体層、エッチン
グ・ストッパ層）、４・・・ｎ型ＩｎＰ層（第３の半導
体層）、４１・・・ｎ型クラッド層、４２ 、４３・・
・ソース、ドレイン層、 ５・・・アンドープＧａ Ｉ ｎＡｓＰ層（第４の半導
体層）、５１・・・活性層、５２．５１・・・オーミッ
クコンタクト層、６・・・ｐ型ＩｎＰ層、７・・・ｐ型
ＩｎＰ層（第５の半導体層、ｎ型クラッド層）、８ ・
ｐ＋型Ｇａ Ｉ ｎＡｓＰ層（第６の半導体層。 キャップ層）、９・・・絶縁層（素子分離層）、１０・
・・ｐ側電極、１１１，１１２・・・オーミック電極、
１２・・・ゲート電極。 出願人代理人 弁理士 鈴江武彦 ／Ｓ
Ｐ％１）
、Ω第３０ 一９Ｑｎ−
２図（ａ）〜（ｆ）はその製造工程を示す断面図、第３
図（ａ）〜（Ｃ）は従来の０ＥＩＧの一例の製造工程を
示す断面図である。 １・・・半絶縁性ＩｎＰ基板、２・・・ｎ型ＩｎＰ層（
第１の半導体層、動作層）、 ３・・・ＧａＩｎＡｓＰ層（第２の半導体層、エッチン
グ・ストッパ層）、４・・・ｎ型ＩｎＰ層（第３の半導
体層）、４１・・・ｎ型クラッド層、４２ 、４３・・
・ソース、ドレイン層、 ５・・・アンドープＧａ Ｉ ｎＡｓＰ層（第４の半導
体層）、５１・・・活性層、５２．５１・・・オーミッ
クコンタクト層、６・・・ｐ型ＩｎＰ層、７・・・ｐ型
ＩｎＰ層（第５の半導体層、ｎ型クラッド層）、８ ・
ｐ＋型Ｇａ Ｉ ｎＡｓＰ層（第６の半導体層。 キャップ層）、９・・・絶縁層（素子分離層）、１０・
・・ｐ側電極、１１１，１１２・・・オーミック電極、
１２・・・ゲート電極。 出願人代理人 弁理士 鈴江武彦 ／Ｓ
Ｐ％１）
、Ω第３０ 一９Ｑｎ−
Claims (8)
- （１）半絶縁性半導体基板上に少なくとも発光素子と電
界効果トランジスタとが集積形成された光電子集積化素
子において、前記発光素子は第１のクラッド層、活性層
および第２のクラッド層が順次積層されて構成され、前
記電界効果トランジスタは動作層、この動作層上に形成
された所定間隔をもつて対向するソース、ドレイン層、
これらソース、ドレイン層上にオーミックコンタクト層
を介して形成されたオーミック電極、およびソース、ド
レイン層に挟まれた領域の動作層上に形成されたゲート
電極を有し、前記発光素子の第１のクラッド層と電界効
果トランジスタのソース、ドレイン層とが共通の半導体
層により形成され、前記発光素子の活性層と電界効果ト
ランジスタのオーミックコンタクト層が共通の半導体層
により形成されていることを特徴とする光電子集積化素
子。 - （２）前記半絶縁性半導体基板はＩｎＰ基板であり、前
記電界効果トランジスタの動作層はこの基板上全面に形
成されたｎ型ＩｎＰ層であり、前記電界効果トランジス
タのソース、ドレイン層および発光素子の第１のクラッ
ド層はこの動作層上に形成されたｎ型ＩｎＰ層であり、
前記電界効果トランジスタのオーミックコンタクト層お
よび発光素子の活性層はこのｎ型ＩｎＰ層上に形成され
たＧａＩｎＡｓＰ又はＧａＩｎＡｓ層であり、前記発光
素子の第２のクラッド層はｐ型ＩｎＰ層である特許請求
の範囲第１項記載の光電子集積化素子。 - （３）前記電界効果トランジスタは、ゲート電極が動作
層との間でショットキー障壁を形成するショットキーゲ
ート型電界効果トランジスタである特許請求の範囲第１
項記載の光電子集積化素子。 - （４）前記発光素子は、ダブルヘテロ接合構造の半導体
レーザである特許請求の範囲第１項記載の光電子集積化
素子。 - （５）半絶縁姓半導体基板上に少なくとも発光素子と電
界効果トランジスタとが集積された光電子集積化素子を
製造する方法であつて、半絶縁性半導体基板上に電界効
果トランジスタの動作層となる第１の半導体層、エッチ
ング・ストッパ層となる第１の半導体層と異種材料から
なる第２の半導体層、前記発光素子の第１のクラッド層
および電界効果トランジスタのソース、ドレイン層とな
る第２の半導体層と異種材料からなる第３の半導体層、
および前記発光素子の活性層および電界効果トランジス
タのソース、ドレインのオーミックコンタクト層となる
第３の半導体層と異種材料からなる第４の半導体層を順
次結晶成長させる工程と、前記第４の半導体層を選択的
にエッチングして発光素子の活性層周辺および電界効果
トランジスタのゲート領域の第４の半導体層を除去する
工程と、前記発光素子の第２のクラッド層となる第５の
半導体層およびキャップ層となる第６の半導体層を順次
を結晶成長させる工程と、素子分離層を形成した後前記
電界効果トランジスタ領域の前記第６および第５の半導
体層をエッチング除去し、更にゲート領域に露出した前
記第３の半導体層を前記第４の半導体層をマスクとし前
記第２の半導体層をエッチング・ストッパとしてエッチ
ング除去して第３の半導体層からなるソース、ドレイン
層を分離形成する工程と、前記ソース、ドレイン層上の
前記第４の半導体層にオーミック電極を形成する工程と
、前記ソース、ドレイン層間の前記第２の半導体層を選
択的にエッチング除去し、露出した前記第１の半導体層
表面にゲート電極を形成する工程とを備えたことを特徴
とする光電子集積化素子の製造方法。 - （６）前記半絶縁性半導体基板はＩｎＰ基板であり、前
記第１の半導体層はｎ型ＩｎＰ層であり、前記第２の半
導体層はＧａＩｎＡｓＰ又はＧａＩｎＡｓ層であり、前
記第３の半導体層はｎ型ＩｎＰ層であり、前記第４の半
導体層はＧａＩｎＡｓＰ又はＧａＩｎＡｓ層であり、前
記第５の半導体層はｐ型ＩｎＰ層であり、前記第６の半
導体層はｐ型ＧａＩｎＡｓＰ又はＧａＩｎＡｓ層である
特許請求の範囲第５項記載の光電子集積化素子の製造方
法。 - （７）前記電界効果トランジスタは、ゲート電極が動作
層との間でショットキー障壁を形成するショットキーゲ
ート型電界効果トランジスタである特許請求の範囲第５
項記載の光電子集積化素子の製造方法。 - （８）前記発光素子は、ダブルヘテロ接合構造の半導体
レーザである特許請求の範囲第５項記載の光電子集積化
素子の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3334886A JPS62190756A (ja) | 1986-02-18 | 1986-02-18 | 光電子集積化素子とその製造方法 |
| EP87300903A EP0233725B1 (en) | 1986-02-18 | 1987-02-02 | Opto-Electronic Device and Method for its Manufacture |
| DE3751243T DE3751243T2 (de) | 1986-02-18 | 1987-02-02 | Opto-elektronisches Bauelement und Verfahren zu seiner Herstellung. |
| US07/449,441 US5021361A (en) | 1986-02-18 | 1989-12-11 | Method for making a field effect transistor integrated with an opto-electronic device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3334886A JPS62190756A (ja) | 1986-02-18 | 1986-02-18 | 光電子集積化素子とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62190756A true JPS62190756A (ja) | 1987-08-20 |
Family
ID=12384067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3334886A Pending JPS62190756A (ja) | 1986-02-18 | 1986-02-18 | 光電子集積化素子とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62190756A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001210811A (ja) * | 1999-11-17 | 2001-08-03 | Denso Corp | 半導体基板の製造方法 |
| JP2007309412A (ja) * | 2006-05-18 | 2007-11-29 | Kurimoto Shoji Kk | 止水栓 |
| EP2482318A1 (en) * | 2011-01-26 | 2012-08-01 | LG Innotek Co., Ltd. | Light emitting device and fabricating method thereof |
| JP2018536293A (ja) * | 2015-12-03 | 2018-12-06 | コミサリア ア エナジー アトミック エ オックス エナジーズ オルタネティヴ | 発光素子及びトランジスタを備えた光電子デバイス |
-
1986
- 1986-02-18 JP JP3334886A patent/JPS62190756A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001210811A (ja) * | 1999-11-17 | 2001-08-03 | Denso Corp | 半導体基板の製造方法 |
| JP2007309412A (ja) * | 2006-05-18 | 2007-11-29 | Kurimoto Shoji Kk | 止水栓 |
| EP2482318A1 (en) * | 2011-01-26 | 2012-08-01 | LG Innotek Co., Ltd. | Light emitting device and fabricating method thereof |
| US9281341B2 (en) | 2011-01-26 | 2016-03-08 | Lg Innotek Co., Ltd. | Light emitting device and fabricating method thereof |
| JP2018536293A (ja) * | 2015-12-03 | 2018-12-06 | コミサリア ア エナジー アトミック エ オックス エナジーズ オルタネティヴ | 発光素子及びトランジスタを備えた光電子デバイス |
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