JPS62190772A - 電界効果トランジスタおよびその製造方法 - Google Patents

電界効果トランジスタおよびその製造方法

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JPS62190772A
JPS62190772A JP61033349A JP3334986A JPS62190772A JP S62190772 A JPS62190772 A JP S62190772A JP 61033349 A JP61033349 A JP 61033349A JP 3334986 A JP3334986 A JP 3334986A JP S62190772 A JPS62190772 A JP S62190772A
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layer
semiconductor
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Junichi Kinoshita
順一 木下
Nobuo Suzuki
信夫 鈴木
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明は、ソース、ドレイン領域の半導体層間に埋め込
まれた形のゲート電極構造を有する電界効果トランジス
タおよびその製造方法に関する。
（従来の技術） 一般に電界効果トランジスタ（ＦＥＴ）の製造において
、その特性仕様を満足させるためには、ゲート部分の寸
法を精密に制御する必要がある。
特に化合物半導体を用いたシミツトキーゲート構造のＦ
ＥＴ　（ＭＥＳＦＥＴ）においては、ゲート電極と半絶
縁性半導体基板との間に形成される動作層（チャネル層
）のキャリア濃度およびチャネル長はしきい値電圧＜　
ｖ　ｔｈ＞や相互コンダクタンス（０１１１＞などの特
性に大きい影響を与える。
第３図は、半絶縁性ＩｎＰ基板を用いた従来のＭＥＳＦ
ＥＴの一例を示す。これは、ソース、ドレイン領域の半
導体層間に四部を有し、この凹部に自己整合的にゲート
電極を埋込む構造としたものである。これを製造工程に
従って説明すると、先ず半絶縁性（１００）ＩｎＰ基板
１１上に、動作層１２３、ソース領域１２１およびドレ
イン領域１２２を形成するためのｎ型ＩｎＰ層１２を約
１μｍ程度結晶成長させる。この結晶成長はＬＰＥ法、
ハイドライドＶＰＥ法、クロライドＶＰＥ＠、ＭＯＣＶ
Ｄ法等により行なわれ、不純物濃度は１×１０１７／ｃ
ＩＩ３程度とする。この結晶成長に先立ち、基板表面の
欠陥等の影響を除くために低濃度バッファ層を結晶成長
させることもある。次に適当なフォトリソグラフィ技術
を用いてソース、ドレインのオーミック電極１３１゜１
３２を形成する。続いてゲート領域部にＳｉＯ２膜１４
膜形４してフォトレジスト１５を塗布し、これらをスト
ライブ状にパターン形成してエッチング・マスクを形成
する。そして稀釈塩酸を用いてゲート領域のＩｎＰ層を
エツチングすることにより、薄い動作層１２３を残し、
その両側にソース領域１２１．ドレイン領域１２２が形
成された状態を得る。この後ショットキー障壁を形成す
る金属を蒸着して、ソース領域１２１．ドレイン領域１
２２間の薄い動作層１２３上に自己整合的にゲート電極
１６を形成する。第３図はこのゲート金属蒸着直後の様
子を示しているが、この後不要なゲート金属はフォトレ
ジスト１５を除去することにより、リフトオフされる。
こうしてソース、ドレイン領域間の凹部にゲート電極が
埋め込まれた形のＭＥＳＦＥＴが得られる。
（発明が解決しようとする問題点） 第３図のＭＥＳＦＥＴ構造において、所望の特性を得る
ためには先ず、チャネル幅となる動作層１２３の厚みを
精密に制御しなければならない。
一般にしきい値電圧ｖ、ｔｈは次式で与えられる。
Ｖｔｈ＝ＱＮｏＡ２／２εεａ ここでＡはチャネル幅、Ｎｏはチャネル領域のキャリア
濃度、εは比誘電率、εａは真空の誘電率である。’１
Ｘ１０１　？　／α３のキャリア濃度をもつｎ型ＩｎＰ
Ｍのチャネルの場合、ｖｔｈを０．７Ｖに設定するため
にはチャネル幅Ａを０．０９８μｍにしなければならな
い。ｖｔｈのバラツキを±０．１ｖ以内に抑えるために
はチャネル幅Ａを±０．０７μｍの範囲で調整しなけれ
ばならない。
一方、ゲート艮即ち第３図でエツチングにより形成され
る凹部の幅も、相互」ンダクタンスｑｌＩｌを太き（し
、高速応答性を確保するためには、約１μ扉という小さ
い値に正確に制御しなければならない。
ところが前述のように塩酸を用いたエツチングにより約
１μｍのＩｎＰ層を残り０．１μｍ±０．０７μｍの精
度でエツチングを停止させることは至難であり、ｖｔｈ
を所望の値に設定することは非常に難しいものであった
。ＩｎＰｎＰ２Ｏ５長厚みを薄くすれば、ある程度エツ
チングの制御性は向上するが、ソース、ドレイン領域を
十分低抵抗にして良好な素子特性を得るためには最低限
１μｍは必要である。
またＳｉＯ２膜１４全１４クとした塩酸によるＩｎＰエ
ツチングでは、第３図に示したようにアンダーカットが
ある。これはエツチング特性が面異方性を有するが、５
ｉ０２膜とＩｎＰ層の間にエツチング液が侵入する結果
である。このため、約１μｍのゲート長を得るためには
０．５μｍ以下の幅でフォトレジストを抜かなければな
らず、これも非常な精度が要求される。またアンダーカ
ットがある分だけ、ゲート電極１６の幅は狭くなり、ゲ
ート電極１６両側に動作層が残るため、ソース、ドレイ
ンの直列抵抗が大きくなる。
以上のような理由で第３図に示す従来の構造および製法
では、良好な特性のＭ　Ｅ　Ｓ　Ｆ　Ｅ　Ｔを歩留りよ
く得ることが難しかった。
本発明は、上記した問題点を解決したＦＥＴとその製造
方法を提供することを目的とする。
［発明の構成］ （問題点を解決するための手段） 本発明にがかるＦＥＴは、半絶縁性半導体基板上に動作
層となる第１の半導体層が形成され、この上に所定間隔
をもって対向するように分離形成されたソース、ドレイ
ン領域となる第３の半導体層を有し、この第３の半導体
層間に埋め込まれた形のゲート電極を有する構造におい
て、第１の半導体層と第３の半導体層との間にこれらと
異種の材料からなる第２の半導体層を介在させたことを
特徴とする。
また本発明はこの様なＦＥＴを製造するに際し、先ず半
絶縁性半導体基板上に動作層となる第１の半導体層、続
いてこれと異種材料からなる第２の半導体層、更にソー
ス、ドレイン領域を形成するための第３の半導体層、こ
の上に第３の半導体層とは異種の材料からなる第４の半
導体層を連続的に成長形成する。この後第４の半導体層
のゲート領域部分をエツチング除去して残された第４の
半導体層をエッチング・マスクとして用い、第２の半導
体層をエッチング・ストッパとして用いて第３の半導体
層を選択的にエツチング除去して、所定間隔をもって対
向するソース、ドレイン領域を形成する。続いて第１の
半導体層をエッチング・ストッパとして用いて第２の半
導体層を選択的にエツチング除去し、露出した第１の半
導体層上にゲート電極を形成する。ソース、ドレイン電
極は、４層の半導体層を成長形成した後、ゲート電極を
形成する前に形成すればよい。
（作用） 一９＝ 本発明のＦＥＴでは、所定間隔をもって対向してソース
、ドレイン領域となる第３の半導体層間の凹部にゲート
電極が埋め込まれる構造において、ゲート電極が形成さ
れる動作層としての第１の半導体層と第３の半導体層と
の間、即ちゲート電極に隣接する領域にこれらと異種の
材料からなる第２の半導体層が設けられる。従って第３
．第２の半導体層をエツチングしてゲート領域に四部を
形成して第１の半導体層表面を露出させる際、オーバー
エツチングすることにより第２の半導体層を横方向にエ
ツチングしてその端面を後退させることができる。これ
によって、この後リフトオフ加工により微細寸法で形成
されるゲート電極がソース、ドレイン領域に接触するこ
とが防止される。
また本発明の方法によれば、第３の半導体層をエツチン
グしてソース、トレイン領域を分離形成する工程で、第
２の半導体層をエッチング・ストッパとして用いるから
、第１の半導体層からなる動作層厚み即ちチャネル幅を
高精度に制御することができる。またソース、ドレイン
領域となる第３の半導体層をエツチングする工程では、
゛この上に結晶成長させた第４の半導体層をエッチング
・マスクとして用いるので、エツチング液の侵入がなく
、アンダーカットが生じない。従ってゲート長の制御性
も極めて良好になる。
（実施例） 以下本発明の詳細な説明する。
第１図は一実施例のＩｎＰ−ＭＥＳＦＥＴの断面図であ
る。１はＦｅドープの半絶縁性（１００）ＩｎＰ基板で
あり、この上に動作層となる不純物濃度１　Ｘ　１０”
　／ｅｔａ３のｎ型層　、ｎ　Ｐ層（第１の半導体層）
２が所定厚み形成されている。このｎ型１０２層２の上
には、ゲートｍ域を挟んで両側に約０．１μｍのＧａＩ
ｎＡｓＰ層（第２の半導体層）３を介してソース、ドレ
イン領域となるｎ型ＩｎＰ層（第３の半導体層）４１゜
４２が形成されている。このｎ型層ｎＰ層４１゜４２は
不純物ｓｉ約１交１０１９／ｃＩＩ！３の高濃度層であ
り、厚みは約１．５μｍである。このｎ型層ｎＰ層４１
．４２の上には更に高不純物濃度のｎ型ＧａＩｎＡＳＰ
層（第４の半導体層）５が約０．１μｍ形成され、この
上にソース、ドレインのオーミック電極６１．６２が形
成されている。
７は５ｉ０２膜である。ｎ型ＩｎＰ層４１．４２で挟ま
れたゲート領域のｎ型ＩｎＰ層２上にショットキー障壁
を形成するゲート電極９が形成されている。
後に詳述するようにゲート領域の凹部は、ｎ型ＩｎＰ層
２．ＧａＩｎＡＳＰ層３．ｎ型ＩｎＰ層４１．４２およ
びｎ型ＧａＩｎＡｓＰ層５を連続的に結晶成長させた後
、これらをエツチングして形成される。このとき動作層
となるｎ型１０２層２を露出させる際、ＧａＴｎＡＳＰ
層２の横方向エツチングを行ってその端面を後退させる
ことにより、図示のようにリフトオフ法で形成されるゲ
ート電極９とＧａＴｎ’ＡＳＰ層３の間に適当な間隙を
設けている。
第２図（ａ）〜（ｆ）はこの様なＭＥＳＦＥＴの製造工
程例を示す工程断面図である。先ず（ａ）に示すように
半絶縁性１ｒｉＰ基板１に、動作層となるｎ型ＩｎＰ層
２、エッチング・ストッパ層となるＧａＩｎＡｓＰ層３
、ソース、トレイン層となるｎ型ＩｎＰ層４およびエッ
チング・マスク層兼オーミックコンタクト層となるｎ型
ＧａＩｎＡｓｐ層５をＭＯＣＶ’Ｄ法により順次結晶成
長する。
ｎ型ＩｎＰ層２はキャリア濃度的ＩＸ’ＩＯ！？／Ｃｒ
Ｒ３で必要とするしきい値に対応する所定厚みとし、Ｇ
ａＩｎＡｓＰ層３は厚み約０．１μｍとし、６型ＩｎＰ
層４はキャリア濃度ｌＸ１０１９／ＣＪＲ３％厚み約１
．５μ兜とし、Ｇａ　Ｉ　ｎＡｓＰ層５Ｐ層分高キヤリ
ア１１度で厚み約０．１μｍとする。ＭＯＣＶＤ法によ
れば、広い基板面積において０．１μｍ±７０人の膜厚
制御が容易であり、実際に０．１μｍ±２０人の制御が
可能であった。
この後（ｂ）に示すように、Ｇａ　Ｉ　ｎＡｓＰ層５Ｐ
層ソース、ドレインのオーミック電極６１゜６２を形成
した後、ゲート領域を覆うようにＳｉＯ２膜７を堆積し
、この上にフォトレジスト８を塗布□してこれに幅約１
μｍの（０１１）方向に走るストライプ状窓を形成した
。そしてこのフォトレジスト８を用いてＳｉＯ２膜７を
フッ化アンモニウム溶液により選択エツチングし、続い
てＨ２ＳＯ＋＋Ｈ２Ｃ）＋’＋Ｈ２０（４：１：１）１
液でＧａＩｎＡＳＰ層５を選択エツチングする。
このときＩｎＰ層４はエツチングされない。
この後基板を塩酸に浸して、（Ｃ’　）に示すように露
出しているＩｎＰ層４を垂直方向から僅かに広がる断面
形状でエツチングして、ソース領域。
ドレイン領域となるｎ型層４１．４２を分離形成する。
このときＧａＩｒ＋ＡｓＰ層３がエッチ・ストッパとし
て働く結果、エツチングは ＧａＩｎＡｓＰ層３表面で確実に止めることができる。
また前述のようにＧａＩｎＡｓ’Ｐ層５がエッチング・
マスクとなるため、アンダーカットが全く生じない。従
ってエツチングの幅も精密に制御できる。この後再痕、
Ｈ２’ＳＯ４＋Ｈ２’０２　＋Ｈ２’Ｏ溶液でＧａＩ　
ｎＡｓＰ層３Ｐ層択エツチングして、（ｄ）に示すよう
に動作層となるｎ型層ｎＰ層２表面を露出させる。この
ときオーバーエツチングを行ってＧａ　Ｉ　ｎＡｓＰ層
３の端面を横方向エツチングにより後退させる。この工
程でｎ型ＩｎＰ層２はエツチングされず、結晶成長工程
で得られた厚みがそのまま動作層として残る。
そして（ｅ）に示すようにＡ　ｕ　ＩＩを蒸着してゲー
ト電極９を形成し、最後に（ｆ）に示すようにフォトレ
ジスト８を除去して不要なＡｕ膜をリフトオフ加工して
、ＭＥＳＦＥＴを完成する。
以上のようにこの実施例では、動作層となるｎ型ＩｎＰ
層２とソース、ドレイン領域のｎ型Ｉｎ１層４１．．４
２の間にこれらとは異種の材料であるＧａＩｎＡｓＰ＠
３を介在させている。従ってゲート領域に凹部を形成し
た後この　　　□Ｇａ　Ｔ　ｎＡｓＰ層３を選択的にエ
ツチングしてその端面を後退させることにより、ゲート
電極９とソース、ドレイン領域との短絡が確実に防止さ
れる。実施例ではゲート領域が逆メサ状にエツチングさ
れる場合を示したが、開口部が広がる形でエツチングさ
れる場合にはゲート金属がこの四部側壁にも被着してゲ
ート電極とソース、トレイン領域の短絡が生じ易い。し
かしこのような場合にも、Ｇａ　Ｉ　ｎＡｓＰ層３のエ
ツチングに際してその端面の後退距離を適当に設定する
ことにより、確実なリフトオフ加工が可能になる。また
このＧａ　Ｉ　ｎＡｓＰ層３の端面の＠退距離を適当に
選ぶことにより、チャネル長の微調整が可能である。
またこの実施例の方法によれば、動作層厚み即ちチャネ
ル幅が、膜厚制卸性のよい結晶成長により規定されるた
め高精度に制御され、またゲート領域に四部をエツチン
グする工程でアンダーカットがないため、チャネル長の
制御も高精度に行うことができる。従ってしきい値や相
互コンダクタンスなどの制御性がよく、微細寸法のＭＥ
ＳＦＥＴを歩留りよく製造することができる。
本発明は上記した実施例に限られるものではない。例え
ば実施例では、ＩｎＰとＧａ　Ｉ　ｎＡＳＰの組合わせ
を利用したが、Ｇａ　Ｉ　ｎＡＳＰの代わりにＧａ　Ｉ
　ｎＡｓなどを用いることができる。また本発明はＩｎ
Ｐ系のＭＥＳＦＥＴに限らず、ＧａＡＳおよびＡρＧａ
ＡＳ混晶系を利用したＭＥＳＦＦＴにも同様に適用する
ことができる。
更に本発明は、ＭＥＳＦＥＴに限らず、動作層上にゲー
ト絶縁膜を介してゲート電極を形成するＭＩＳＦＥＴに
も適用することが可能である。
［発明の効果コ 以上述べたように本発明によれば、ソース。
ドレイン領域となる半導体層の間に自己整合的にゲート
電極が埋込み形成されるＭ造のＦＥＴに新しい構造を導
入し、その特性と製造歩留り向上を図ることができる。
また本発明の方法によれば、チャネル幅およびチャネル
長の制御を簡単にしかも高精度に行うことができ、優れ
た特性７４　Ｆ　［Ｅ、　Ｔを歩留りよく製造すること
ができる。
【図面の簡単な説明】
第１図は本発明の一実施例のＭＥＳＦＥＴ構造を示す断
面図、第２図（ａ）〜（ｆ）はその製造工程例を示す断
面図、第３図は従来のＭＥＳＦＥＴの一例を示す断面図
である。 １・・・半絶縁性ＩｎＰ基板、２・・・ｎ型層ｎＰ層（
第１の半導体層）、３−ＧａＴｎＡｓＰ層（第２の半導
体ｌｉり　、４　（４ｔ　、　４２　＞−ｎ型ＩｎＰ層
（第３の半導体層）　、５・・・Ｇａ　Ｉ　ｎＡｓＰ層
（第４の半導体層）、６１．６２・・・オーミック電極
、７・・・Ｓ　ｉ　０２膜、８・・・フォトレジスト、
９・・・グー１〜Ｎ極。

Claims (6)

    【特許請求の範囲】
  1. （１）半絶縁性半導体基板と、この基板上に形成された
    動作層となる第１の半導体層と、この第１の半導体層上
    にこれと異種の材料からなる第２の半導体層を介して積
    層され、且つ所定間隔をもって対向するように分離形成
    された、第２の半導体層と異種の材料からなる高濃度の
    第３の半導体層と、この第３の半導体層上に形成された
    ソース、ドレイン電極と、前記第３の半導体層に挟まれ
    た領域の前記第１の半導体層上に形成されたゲート電極
    とを備えたことを特徴とする電界効果トランジスタ。
  2. （２）前記半絶縁性半導体基板はＩｎＰ基板であり、前
    記第１の半導体層はｎ型ＩｎＰ層であり、前記第２の半
    導体層はＧａＩｎＡｓＰ層又はＧａＩｎＡｓ層であり、
    前記第３の半導体層は高濃度ｎ型ＩｎＰ層である特許請
    求の範囲第１項記載の電界効果トランジスタ。
  3. （３）前記ゲート電極は前記第１の半導体層に直接接触
    してショットキー障壁を形成する特許請求の範囲第１項
    記載の電界効果トランジスタ。
  4. （４）半絶縁性半導体基板上に動作層となる所定厚みの
    第１の半導体層を成長させる工程と、前記第１の半導体
    層上にこれと異種の材料からなる第２の半導体層を成長
    させる工程と、前記第２の半導体層上にソース、ドレイ
    ン領域を形成するための第２の半導体層とは異種の材料
    からなる高濃度の第３の半導体層を成長させる工程と、
    前記第３の半導体層上にこれと異種材料からなる第４の
    半導体層を成長させる工程と、前記第４の半導体層のゲ
    ート領域形成部分を選択的にエッチング除去する工程と
    、残された前記第４の半導体層をエッチング・マスクと
    し、前記第２の半導体層がエッチング・ストッパとなる
    エッチング法により前記第３の半導体層を選択的にエッ
    チング除去して所定間隔をもって対向するソース、ドレ
    イン領域を形成する工程と、前記ソース、ドレイン領域
    上にそれぞれオーミック電極を形成する工程と、前記ソ
    ース、ドレイン領域の第３の半導体層をエッチング・マ
    スクとして、前記第１の半導体層がエッチング・ストッ
    パとなるエッチング法により前記第２の半導体層を選択
    的にエッチング除去する工程と、この工程で露出した前
    記第１の半導体層上にゲート電極を形成する工程とを備
    えたことを特徴とする電界効果トランジスタの製造方法
    。
  5. （５）前記半絶縁性半導体基板はＩｎＰ基板であり、前
    記第１および第３の半導体層はｎ型ＩｎＰ層であり、前
    記第２および第４の半導体層はＧａＩｎＡｓＰ又はＧａ
    ＩｎＡｓ層である特許請求の範囲第４項記載の電界効果
    トランジスタの製造方法。
  6. （６）前記ゲート電極は前記第１の半導体層に直接接触
    してショットキー障壁を形成する特許請求の範囲第４項
    記載の電界効果トランジスタの製造方法。
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EP87300903A EP0233725B1 (en) 1986-02-18 1987-02-02 Opto-Electronic Device and Method for its Manufacture
US07/449,441 US5021361A (en) 1986-02-18 1989-12-11 Method for making a field effect transistor integrated with an opto-electronic device

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02273942A (ja) * 1989-04-17 1990-11-08 Sumitomo Electric Ind Ltd 高電子移動度トランジスタおよびその製造方法
JPH02273937A (ja) * 1989-04-17 1990-11-08 Sumitomo Electric Ind Ltd 電界効果トランジスタおよびその製造方法
US7573079B2 (en) 2004-09-07 2009-08-11 Fujitsu Limited Field effect type semiconductor device

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