JPH10135242A - 電界効果トランジスタ及びその製造方法 - Google Patents

電界効果トランジスタ及びその製造方法

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JPH10135242A
JPH10135242A JP8288610A JP28861096A JPH10135242A JP H10135242 A JPH10135242 A JP H10135242A JP 8288610 A JP8288610 A JP 8288610A JP 28861096 A JP28861096 A JP 28861096A JP H10135242 A JPH10135242 A JP H10135242A
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Abstract

(57)【要約】 【課題】 しきい値をはじめとするＦＥＴの特性ばらつ
きが小さく、更に立ち上がり電圧が低く、且つ高い耐圧
特性を有するヘテロ接合ＦＥＴ構造を提供することにあ
る。また、そのような良好な特性を有する多段階リセス
構造ヘテロ接合ＦＥＴを簡便に均一性及び再現性良く形
成する製造方法を提供することにある。 【解決手段】 ゲート領域を開口したマスク１１２を用
いて、ハロゲン元素として塩素のみを含んだ塩化物ガス
と弗素のみを含んだ弗化物ガスとの混合ガス（例えばＢ
Ｃｌ3 ＋ＳＦ6 など）を導入したドライエッチングによ
り、アンドープＧａＡｓ層１０７をアンドープＡｌ0.2
Ｇａ0.8 Ａｓ層１０６に対して選択的にエッチングする
（図１ｃ）。アンドープＧａＡｓ層１０７を１００％程
度オーバーエッチングすることによりアンドープＧａＡ
ｓ層１０７の横方向にエッチング（サイドエッチ）が進
行する（図１ｄ）。同マスク１１２を用いてＷＳｉを用
いたゲート電極１１４を形成する。ゲート電極１１４の
ドレイン側に横方向のエッチングによる約２０nm幅の隙
間１１５が形成される（図１ｅ）。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電界効果トランジ
スタ（Field Effect Transistor ；「ＦＥＴ」）及びそ
の製造方法に関し、特にヘテロ接合ＦＥＴ及びその製造
方法に関するものである。
【０００２】
【従来の技術】ＧａＡｓ ＦＥＴは高周波用素子として
広く一般に使用されている。特に高出力素子において
は、ソース抵抗の低減及びゲート耐圧の確保のために、
多段階リセス構造が採用されている。従来、ＧａＡｓ
ＦＥＴのリセス形成工程においては、図９に示すように
１段ごとにマスクをパターニングし、硫酸を主原料とす
るウェットエッチングプロセスを用いて形成する方法が
採用されていた。
【０００３】
【発明が解決しようとする課題】しかしながら、上記の
多段階リセス構造ＦＥＴの形成方法においては、リセス
の数と同数の露光工程を必要とすること、またはリセス
形成の度にウェットエッチングすることから、エッチン
グむらにより、ＦＥＴ特性（特にしきい値電圧）の均一
性及び再現性に問題が生じていた。特に、図９において
ゲートを設ける直前のエッチングで形成するリセス９０
８の形状は、しきい値のばらつきに大きく影響した。
【０００４】また、これまでに、ＩｎＧａＡｓ層もしく
はＡｌＧａＡｓ層をエッチングストッパー層としたＧａ
Ａｓ層の選択ドライエッチング（特開平４−２８０６４
０号公報など）によるリセス形成技術が採用されてき
た。しかしながら、従来の選択ドライエッチングは高均
一なしきい値電圧の実現を主な目的としており、ＦＥＴ
特性自体の向上を可能にするための検討がなされていな
かった。
【０００５】また１９９６年電子通信情報学会エレクト
ロサイエンス大会の講演予稿集Ｃ−４２２、「ＨＥＭＴ
を用いたＰＤＣ用高出力増幅器モジュール」に、２段リ
セス型ＩｎＧａＡｓ／ＡｌＧａＡｓ ＨＥＭＴが記載さ
れ、ＧａＡｓ層の間にＡｌＧａＡｓ層のエッチングスト
ッパー層を用いて選択エッチングすることによりリセス
構造を制御性良くかつ再現性良く形成することが記載さ
れ、またゲート金属と横の半導体層が接触しない構成が
図示されている。この形成方法は記載されておらず不明
であるが通常２段リセス構造を少なくとも２回のリソグ
ラフィー工程を用いて形成後、ゲート金属を形成するた
めのマスクを形成するので、少なくとも３回のリソグラ
フィー工程が必要であった。
【０００６】本発明の目的は、ＦＥＴの電極構造を改良
しＦＥＴ特性を改善することにある。
【０００７】または、しきい値をはじめとするＦＥＴの
特性ばらつきが小さいことに加えて、更に立ち上がり電
圧が低く、且つ高い耐圧特性を有するヘテロ接合ＦＥＴ
構造とその構造を均一性・再現性よく、歩留まり良く製
造する方法を提供することにある。
【０００８】特に、そのような良好な特性を有する多段
階リセス構造ヘテロ接合ＦＥＴのゲート部の形成、また
はＦＥＴのコンタクト抵抗の低いオーミック電極の形
成、を簡便に均一性及び再現性良く形成する製造方法を
提供することにある。
【０００９】
【課題を解決するための手段】本発明は、ＩｎＧａＡｓ
チャネル層またはＧａＡｓチャネル層と、第１のＡｌＧ
ａＡｓ層と、第１のＧａＡｓ層と、第２のＡｌＧａＡｓ
層と、ｎ型の第２のＧａＡｓ層とを有するヘテロ接合半
導体結晶を形成する工程と、第１のＧａＡｓ層及び第２
のＧａＡｓ層を第１のＡｌＧａＡｓ層及び第２のＡｌＧ
ａＡｓ層に対してそれぞれ選択的にエッチングし、ゲー
ト電極形成部近傍で第１及び第２のＧａＡｓ層が階段状
に除かれた２段リセス構造を形成する工程と、第１のＧ
ａＡｓ層に対する前記選択エッチングにおいて第１のＡ
ｌＧａＡｓ層に達した後にも過剰にエッチングすること
により、第１のＧａＡｓ層に対して横方向のエッチング
を行う工程と、第１のＡｌＧａＡｓ層上にかつ第１のＧ
ａＡｓ層との間にすき間があり第１のＧａＡｓ層と接触
しないようにゲート電極を形成する工程とを有すること
を特徴とする電界効果トランジスタの製造方法である。
【００１０】本発明は、ＩｎＧａＡｓチャネル層または
ＧａＡｓチャネル層と、第１のＡｌＧａＡｓ層と、第１
のＧａＡｓ層と、第２のＡｌＧａＡｓ層と、ｎ型の第２
のＧａＡｓ層とを少なくとも有するヘテロ接合半導体結
晶を用いた電界効果トランジスタであって、オーミック
電極が第２のＧａＡｓ層及びチャネル層に接触するか、
またはオーミック電極が第２のＧａＡｓ層及びドナーが
ドープされた第１のＡｌＧａＡｓ層に接触することを特
徴とする電界効果トランジスタである。この構造により
オーミック電極の接触部が広くなり接触抵抗が低減でき
る。この発明は２段リセス構造に限らず通常のＦＥＴに
適用できる。
【００１１】あるいは上記の発明において、ＩｎＧａＡ
ｓチャネル層またはＧａＡｓチャネル層と、第１のＡｌ
ＧａＡｓ層と、第１のＧａＡｓ層と、第２のＡｌＧａＡ
ｓ層と、ｎ型の第２のＧａＡｓ層とを少なくとも有する
ヘテロ接合半導体結晶を用いた電界効果トランジスタで
あって、ゲート電極形成部近傍で第１及び第２のＧａＡ
ｓ層が階段状に除かれた２段リセス構造を有し、第１の
ＡｌＧａＡｓ層上にかつ第１のＧａＡｓ層との間にすき
間があり第１のＧａＡｓ層と接触しないように配置され
たゲート電極とを有することを特徴とする電界効果トラ
ンジスタである。
【００１２】本発明は、ＩｎＧａＡｓチャネル層または
ＧａＡｓチャネル層と、第１のＡｌＧａＡｓ層と、第１
のＧａＡｓ層と、第２のＡｌＧａＡｓ層と、ｎ型の第２
のＧａＡｓ層とを有するヘテロ接合半導体結晶を形成す
る工程と、オーミック領域を開口したマスクを用いて第
２のＧａＡｓ層及び第２のＡｌＧａＡｓ層を除去した後
に、その下の第１のＧａＡｓ層を第１のＡｌＧａＡｓ層
に対して選択的にエッチングする工程と、オーミック金
属を蒸着リフトオフ及びアロイすることによりオーミッ
ク電極を第２のＧａＡｓ層及びチャネル層、または第２
のＧａＡｓ層及びドナーをドープされた第１のＡｌＧａ
Ａｓ層に少なくとも接触するように形成する工程を含む
ことを特徴とする電界効果トランジスタの製造方法であ
る。
【００１３】本発明は、ＩｎＧａＡｓチャネル層または
ＧａＡｓチャネル層と、第１のＡｌＧａＡｓ層と、第１
のＧａＡｓ層と、第２のＡｌＧａＡｓ層と、ｎ型の第２
のＧａＡｓ層とを少なくとも有するヘテロ接合半導体結
晶を用いた電界効果トランジスタであって、ゲート電極
形成部近傍で第１及び第２のＧａＡｓ層が階段状に除か
れた２段リセス構造を有し、第１のＡｌＧａＡｓ層上に
かつ第１のＧａＡｓ層との間にすき間があり第１のＧａ
Ａｓ層と接触しないように配置されたゲート電極とを有
することを特徴とする請求項２記載の電界効果トランジ
スタである。
【００１４】本発明は、ＩｎＧａＡｓチャネル層または
ＧａＡｓチャネル層と、第１のＡｌＧａＡｓ層と、第１
のＧａＡｓ層と、第２のＡｌＧａＡｓ層と、ｎ型の第２
のＧａＡｓ層とを少なくとも有するヘテロ接合半導体結
晶を用いた電界効果トランジスタであって、ゲート電極
形成部近傍で第１及び第２のＧａＡｓ層が階段状に除か
れた２段リセス構造を有し、第１のＡｌＧａＡｓ層上に
かつ第１のＧａＡｓ層との間にすき間があり第１のＧａ
Ａｓ層と接触しないように配置されたゲート電極とを有
し、ドレイン領域側のゲート電極端と第１のＧａＡｓ層
端のすき間がソース領域側のゲート電極端と第１のＧａ
Ａｓ層端のすき間より大きいことを特徴とする電界効果
トランジスタ。この構造によりソース抵抗を低減できる
とともにゲート耐圧を向上させることができる。。
【００１５】本発明は、ＩｎＧａＡｓチャネル層または
ＧａＡｓチャネル層と、第１のＡｌＧａＡｓ層と、第１
のＧａＡｓ層と、第２のＡｌＧａＡｓ層と、高濃度ｎ型
の第２のＧａＡｓ層とを少なくとも有するヘテロ接合半
導体結晶を用いた電界効果トランジスタであって、ゲー
ト電極形成部近傍で第１及び第２のＧａＡｓ層が階段状
に除かれた２段リセス構造を有し、第１のＡｌＧａＡｓ
層上にかつ第１のＧａＡｓ層との間にすき間があり第１
のＧａＡｓ層と接触しないように配置されたゲート電極
とを有し、ソース領域側のゲート電極端と第１のＧａＡ
ｓ層端のすき間がドレイン領域側のゲート電極端と第１
のＧａＡｓ層端のすき間より大きいことを特徴とする電
界効果トランジスタである。この構造によりドレイン電
極の抵抗を下げることができる。
【００１６】本発明は、ＡｌＧａＡｓ層上にＧａＡｓ層
を積層したヘテロ接合半導体結晶を用いた電界効果トラ
ンジスタの製造方法であって、結晶上にゲート電極部分
を開口したマスクを配し、ソース領域とドレイン領域の
一方の領域の上方から他方の領域に向かって斜め方向に
ＧａＡｓ層を異方性エッチングする工程と、基板に対し
て垂直方向上方より蒸着リフトオフまたはイオンビーム
法によりゲート金属をＡｌＧａＡｓ層上に形成する工程
を少なくとも含むことを特徴とする電界効果トランジス
タの製造方法である。この製造方法によりゲート電極を
ソース領域とドレイン領域の間でその位置を制御でき
る。ＦＥＴの用途に応じて、ゲート電極の位置や各電極
とゲート電極の間隔を制御でき、ソース抵抗、ドレイン
抵抗、ゲート耐圧等のＦＥＴの主要な特性パラメータを
制御することができる。
【００１７】また本発明は、ＡｌＧａＡｓ層上にＧａＡ
ｓ層を積層したヘテロ接合半導体結晶を用いた電界効果
トランジスタの製造方法であって、結晶上に第１のマス
クを配し、ゲート電極部分を開口した第２のマスクを用
いてソース領域の上方よりドレイン領域に向かって斜め
方向に第１のマスクを異方性エッチングする工程と、第
１のマスクを用いてＧａＡｓ層を選択的にエッチングす
る工程及びゲート金属を基板に対して垂直方向上方より
蒸着リフトオフまたはイオンビーム法により形成する工
程を少なくとも含むことを特徴とする電界効果トランジ
スタの製造方法である。この方法でもゲート電極の位置
を制御できる。
【００１８】以上の発明において具体的な半導体結晶の
例として、ＩｎＧａＡｓチャネル層またはＧａＡｓチャ
ネル層の上に一部分または全部にドナーをドープしたＡ
ｌＧａＡｓ層、その上に第１のＧａＡｓ層、ＡｌＧａＡ
ｓ層、高濃度ｎ型の第２のＧａＡｓ層を積層したヘテロ
接合半導体結晶がある。別の例として一部または全体に
ドナーをドープしたＩｎＧａＡｓチャネル層または一部
または全体にドナーをドープしたＧａＡｓチャネル層の
上にＡｌＧａＡｓ層、その上に第１のＧａＡｓ層、Ａｌ
ＧａＡｓ層、高濃度のｎ型の第２のＧａＡｓ層を積層し
たヘテロ接合半導体結晶がある。
【００１９】或いは別の例として、一部分または全部に
ドナーをドープしたＡｌＧａＡｓ層の上にＩｎＧａＡｓ
チャネル層またはＧａＡｓチャネル層、その上に一部分
または全部にドナーをドープしたＡｌＧａＡｓ層、その
上に第１のＧａＡｓ層、ＡｌＧａＡｓ層、高濃度ｎ型の
第２のＧａＡｓ層を積層したヘテロ接合半導体結晶や、
ＡｌＧａＡｓ層上に一部または全体にドナーをドープし
たＩｎＧａＡｓチャネル層または一部または全体にドナ
ーをドープしたＧａＡｓチャネル層、その上にＡｌＧａ
Ａｓ層、その上に第１のＧａＡｓ層、その上にＡｌＧａ
Ａｓ層、その上に高濃度ｎ型の第２のＧａＡｓ層を積層
したヘテロ接合半導体結晶がある。
【００２０】また、本発明は、ＩｎＧａＡｓチャネル層
またはＧａＡｓチャネル層と、ＡｌＧａＡｓ層と、Ｉｎ
ＡｌＡｓまたはＩｎＡｌＧａＡｓからなる層と、ｎ型の
ＧａＡｓ層とを有するヘテロ接合半導体結晶を用いた電
界効果トランジスタであって、ゲート電極近傍で前記ｎ
型のＧａＡｓ層とＩｎＡｌＡｓまたはＩｎＡｌＧａＡｓ
からなる層が階段状に除かれた２段リセス構造を有し、
ゲート電極は前記ＡｌＧａＡｓ層に設けられ、ゲート電
極端とＩｎＡｌＡｓまたはＩｎＡｌＧａＡｓからなる層
との間にすき間があり両者が接触しないことを特徴とす
る電界効果トランジスタである。
【００２１】この発明に用いる半導体結晶の例として、
ＩｎＧａＡｓチャネル層またはＧａＡｓチャネル層の上
に一部または全体にドナーをドープしたＡｌＧａＡｓシ
ョットキ層、その上にＩｎＡｌＡｓ層またはＩｎＡｌＧ
ａＡｓ層、その上に高濃度ｎ型のＧａＡｓ層を積層した
ヘテロ接合半導体結晶や、一部または全体にドナーをド
ープしたＩｎＧａＡｓ層または一部または全体にドナー
をドープしたＧａＡｓ層、その上にＡｌＧａＡｓショッ
トキ層、その上にＩｎＡｌＡｓ層またはＩｎＡｌＧａＡ
ｓ層、その上に高濃度ｎ型のＧａＡｓ層を積層したヘテ
ロ接合半導体結晶がある。
【００２２】またこの発明において前述のオーミック抵
抗を低減したオーミック電極構造を適用することができ
る。またゲート電極をソース領域とドレイン領域の間で
位置を制御した構造を適用することで前述と同様の効果
がある。
【００２３】本発明は、ＩｎＧａＡｓチャネル層または
ＧａＡｓチャネル層と、ＡｌＧａＡｓ層と、ＩｎＡｌＡ
ｓまたはＩｎＡｌＧａＡｓからなる層と、ｎ型のＧａＡ
ｓ層とを有するヘテロ接合半導体結晶を用いた電界効果
トランジスタの製造方法であって、前記ｎ型のＧａＡｓ
層を一部除去して１段目のリセス構造を形成する工程
と、２段目のリセスを形成するためのマスクを形成する
工程と、塩化水素：水＝１：ｘ（ｘ＜６）なる組成のエ
ッチャントを用いて前記ＡｌＧａＡｓ層上のＩｎＡｌＡ
ｓまたはＩｎＡｌＧａＡｓからなる層を選択的にエッチ
ングする工程と、ＩｎＡｌＡｓまたはＩｎＡｌＧａＡｓ
からなる層に対する選択エッチングがＡｌＧａＡｓ層に
達した後にも過剰にエッチングすることにより、ＩｎＡ
ｌＡｓまたはＩｎＡｌＧａＡｓからなる層に対して横方
向のエッチングを進行させる工程とを少なくとも含むこ
とを特徴とする電界効果トランジスタの製造方法であ
る。
【００２４】（作用）ＧａＡｓ層をＡｌＧａＡｓ層に対
して等方的に選択エッチングする工程においては、Ａｌ
ＧａＡｓ層に達しても過剰にエッチングすることにより
ＧａＡｓ層の横方向にエッチングが進行する。しかも、
横方向のエッチング長さはエッチング時間により容易に
制御が可能となり、所望の横方向のエッチング長さを有
するリセスが形成される。これによりゲート電極のドレ
イン領域側の電界の集中を緩和することができるため、
耐圧特性が向上する。図１０はこの選択エッチングの制
御性を示す図であり、サイドエッチング量とオーバエッ
チング比依存性を示すものである。たとえば１００％の
オーバエッチングにより２０nmのサイドエッチングがで
きる。
【００２５】さらに、オーミック電極を少なくとも高濃
度ｎ型ＧａＡｓキャップ層及びＩｎＧａＡｓチャネル層
またはＧａＡｓチャネル層に接触させることにより、２
次元電子走行層とオーミック領域の接触面積を大きくと
ることができ、コンタクト抵抗を低減することができ
る。したがって、低い立ち上がり電圧を実現する。
【００２６】また、ＩｎＡｌＧａＡｓなどＩｎを含んだ
化合物半導体は、塩酸にてエッチングが可能である。一
方、ＡｌＧａＡｓは塩酸には溶解しないため、ＩｎＡｌ
ＧａＡｓ層とＡｌＧａＡｓ層のヘテロ接合をリセス領域
形成層として用いることにより、上に示したＧａＡｓ層
とＡｌＧａＡｓ層の等方的に選択エッチングする工程と
同様に制御良くリセス構造を形成することができる。
【００２７】
【発明の実施の形態】本発明の実施例を説明する。実施
例１、２は請求項１記載の発明の実施例である。実施例
３、４、５は請求項２、３、４に係わる実施例である。
実施例６は請求項５、６、７に係わるものである。実施
例７は請求項５、６、８に係わるものである。実施例８
は請求項９、１０、１１に関するものである。
【００２８】
【実施例】
（実施例１）図１は本発明の製造方法の実施例を説明す
るためのヘテロ接合ＦＥＴの各工程における断面図であ
る。
【００２９】まず、半絶縁性ＧａＡｓ基板１０１表面
に、膜厚５００nm程度の（バッファー層である）アンド
ープＧａＡｓ層１０２，膜厚１４nmのアンドープＩｎ
0.2 Ｇａ0.8 Ａｓチャネル層１０３、膜厚２nmのアンド
ープＡｌ0.2 Ｇａ0.8 Ａｓ層１０４、４×１０18cm-3の
Ｓｉがドープされた膜厚９nmのＡｌ0.2 Ｇａ0.8 Ａｓ層
１０５、膜厚２５nmのアンドープＡｌ0.2 Ｇａ0.8 Ａｓ
層１０６、膜厚１０nmのアンドープＧａＡｓ層１０７、
膜厚６nmのアンドープＡｌ0.2 Ｇａ0.8 Ａｓエッチング
ストッパー層１０８、４×１０18cm-3のＳｉがドープさ
れた膜厚１００nmのｎ型ＧａＡｓ層１０９を順次エピタ
キシャル成長する（図１ａ）。このエピタキシャルウェ
ハはＭＢＥ法またはＭＯＶＰＥ法により作製することが
できる。
【００３０】次にゲート領域を開口したマスク１１０を
形成し、ＥＣＲエッチング装置もしくはＲＩＥ装置を用
い、ハロゲン元素として塩素のみを含んだ塩化物ガスと
弗素のみを含んだ弗化物ガスとの混合ガス（例えばＢＣ
ｌ3 ＋ＳＦ6 など）を導入したドライエッチングによ
り、膜厚１００nmのｎ型ＧａＡｓ層１０９をＡｌ0.2 Ｇ
ａ0.8 Ａｓエッチングストッパー層１０８に対して選択
的にエッチングし、ワイドリセス１１１を形成する（図
１ｂ）。
【００３１】表面に露出している部分のＡｌ0.2 Ｇａ
0.8 Ａｓエッチングストッパー層１０８とマスク１１０
を除去した後、ゲート領域を開口したマスク１１２（マ
スク１１０より開口幅は狭い）を用いて、前と同様のド
ライエッチングにより、膜厚１０nmのアンドープＧａＡ
ｓ層１０７をＡｌ0.2 Ｇａ0.8 Ａｓ層１０６に対して選
択的にエッチングし、ゲート開口部分１１３を形成する
（図１ｃ）。このとき、アンドープＧａＡｓ層１０７を
オーバーエッチングすることにより、アンドープＧａＡ
ｓ層１０７の横方向にエッチング（サイドエッチ）が進
行する（図１ｄ）。次にマスク１１２を用いてＷＳｉを
用いたゲート電極１１４を形成する（図１ｅ）。
【００３２】こうしてゲート電極１１４のドレイン側に
横方向のエッチングによるのＧａＡｓ層１０７との間に
隙間１１５が生じる。例えば、ＢＣｌ3 ＋ＳＦ6 混合ガ
スを用いて、１００％オーバーエッチングを施した場
合、約２０nm幅の隙間１１５が形成される。隙間１１５
の幅（図１ｅの中の矢印）はオーバーエッチングの比率
により制御できる。
【００３３】次に、ＡｕＧｅを蒸着リフトオフ及びアロ
イ（例えば４００℃／１分）を行い、オーミック電極と
して、ソース電極１１６及びドレイン電極１１７を形成
する（図１ｆ）。マスク１１２を除去して素子が完成す
る。
【００３４】本実施例において、リセス形成時に選択ド
ライエッチングを用いることによりリセス構造を設計通
りに制御性良くかつ再現性良く作製できるので、しきい
値電圧の標準偏差は２０mVと小さく抑えることができ
た。さらに、ゲート電極のドレイン領域側に隙間が形成
されるため、ゲート耐圧は２０V の高耐圧が得られた。
またＧａＡｓ層１０７をサイドエッチングすることによ
りこのエッチングに用いたマスク１１２をそのままゲー
ト電極形成のマスクとして用いることができるのでリソ
グラフィ工程を少なくでき、工数の低減や量産性向上や
歩留まり向上になる。
【００３５】（実施例２）図２は本発明の電界効果トラ
ンジスタおよびその製造方法の別の実施例を説明するた
めのヘテロ接合ＦＥＴの各工程における断面図である。
【００３６】まず、半絶縁性ＧａＡｓ基板２０１表面
に、膜厚５００nm程度の（バッファー層である）アンド
ープＧａＡｓ層２０２，４×１０18cm-3のＳｉがドープ
された膜厚４nmのＡｌ0.2 Ｇａ0.8 Ａｓ層２０３、膜厚
２nmのアンドープＡｌ0.2 Ｇａ0.8 Ａｓ層２０４、膜厚
１４nmのアンドープＩｎ0.2 Ｇａ0.8 Ａｓチャネル層２
０５、膜厚２nmのアンドープＡｌ0.2 Ｇａ0.8 Ａｓ層２
０６、４×１０18cm-3のＳｉがドープされた膜厚９nmの
Ａｌ0.2 Ｇａ0.8 Ａｓ層２０７、膜厚２５nmのアンドー
プＡｌ0.2 Ｇａ0.8 Ａｓ層２０８、膜厚１０nmのアンド
ープＧａＡｓ層２０９、膜厚6nm のアンドープＡｌ0.2
Ｇａ0.8 Ａｓエッチングストッパー層２１０、４×１０
18cm-3のＳｉがドープされた膜厚１００nmのｎ型ＧａＡ
ｓ層２１１を順次エピタキシャル成長する（図２ａ）。
こうしてダブルドープ構造の半導体層ができる。このエ
ピタキシャルウェハはＭＢＥ法またはＭＯＶＰＥ法によ
り容易に作製することができる。
【００３７】次にゲート領域を開口したマスク２１２を
形成し、ＥＣＲエッチング装置もしくはＲＩＥ装置を用
い、ハロゲン元素として塩素のみを含んだ塩化物ガスと
弗素のみを含んだ弗化物ガスとの混合ガス（例えばＢＣ
ｌ3 ＋ＳＦ6 など）を導入したドライエッチングによ
り、膜厚１００nmのｎ型ＧａＡｓ層２１１をＡｌ0.2 Ｇ
ａ0.8 Ａｓエッチングストッパー層２１０に対して選択
的にエッチングし、ワイドリセス２１３を形成する（図
２ｂ）。
【００３８】表面に露出している部分のＡｌ0.2 Ｇａ
0.8 Ａｓエッチングストッパー層２１０とマスク２１２
を除去した後、ゲート領域を開口したマスク２１４（マ
スク２１２より開口幅は狭い）を用いて同様なドライエ
ッチングにより、膜厚１０nmのアンドープＧａＡｓ層２
０９をＡｌ0.2 Ｇａ0.8 Ａｓ層２０８に対して選択的に
エッチングし、ゲート開口部分２１５を形成する（図２
ｃ）。このとき、アンドープＧａＡｓ層２０９をオーバ
ーエッチングすることにより、アンドープＧａＡｓ層２
０９の横方向にエッチング（サイドエッチ）が進行する
（図２ｄ）。次に同マスク２１４を用いてＷＳｉを用い
たゲート電極２１６を形成する。
【００３９】こうしてゲート電極２１６のドレイン側に
横方向のエッチングによる隙間２１７が生じる。例え
ば、ＢＣｌ3 ＋ＳＦ6 混合ガスを用いて、１００％オー
バーエッチングを施した場合、約２０nm幅の隙間２１７
が形成される（図２ｅ）。隙間２１７の幅はオーバーエ
ッチングの比率により制御できる。
【００４０】次に、ＡｕＧｅを蒸着リフトオフ及びアロ
イ（例えば４００℃／１分）を行い、オーミック電極と
して、ソース電極２１８及びドレイン電極２１９を形成
する（図２ｆ）。マスク２１４を除去して素子が完成す
る。
【００４１】本実施例において、リセス形成時に選択ド
ライエッチングを用いることによりしきい値電圧の標準
偏差は２０mVと小さく抑えることができた。さらに、ゲ
ート電極のドレイン領域側に隙間が形成されるため、ゲ
ート耐圧は１８V の高耐圧が得られた。さらに、ダブル
ドープ構造の採用により、最大ドレイン電流は７００mA
／mmであり、シングルドープ構造の素子より約３００mA
／mm高い。
【００４２】（実施例３）図３は本発明の別の実施例を
説明するためのヘテロ接合ＦＥＴの各工程における断面
図である。
【００４３】まず、半絶縁性ＧａＡｓ基板３０１表面
に、膜厚５００nm程度の（バッファー層である）アンド
ープＧａＡｓ層３０２，膜厚１４nmのアンドープＩｎ
0.2 Ｇａ0.8 Ａｓチャネル層３０３、膜厚２nmのアンド
ープＡｌ0.2 Ｇａ0.8 Ａｓ層３０４、４×１０18cm-3の
Ｓｉがドープされた膜厚９nmのＡｌ0.2 Ｇａ0.8 Ａｓ層
３０５、膜厚２５nmのアンドープＡｌ0.2 Ｇａ0.8 Ａｓ
層３０６、膜厚１０nmのアンドープＧａＡｓ層３０７、
膜厚６nmのアンドープＡｌ0.2 Ｇａ0.8 Ａｓエッチング
ストッパー層３０８、４×１０18cm-3のＳｉがドープさ
れた膜厚１００nmのｎ型ＧａＡｓ層３０９を順次エピタ
キシャル成長する（図３ａ）。
【００４４】次に電極部を開口したマスク３１０を形成
し、このマスク３１０を用いて、ｎ型ＧａＡｓ層３０９
をドライエッチングによりＡｌ0.2 Ｇａ0.8 Ａｓエッチ
ングストッパー層３０８に対して選択的にエッチングし
て除去し、ゲートを形成するワイドリセス３１１及びド
レイン、ソース電極領域となる開口部３１２を形成する
（図３ｂ）。
【００４５】表面に露出している部分のＡｌ0.2 Ｇａ
0.8 Ａｓエッチングストッパー層３０８とマスク３１０
を除去した後、ゲート領域およびオーミック領域を開口
したマスク３１３を用いて、ドライエッチングにより膜
厚１０nmのアンドープＧａＡｓ層３０７をアンドープＡ
ｌ0.2 Ｇａ0.8 Ａｓ層３０６に対して選択的にエッチン
グし、ゲート開口部分３１４およびオーミック開口部分
３１５を形成する（図３ｃ）。このとき、アンドープＧ
ａＡｓ層３０７を過剰にエッチングすることにより、ゲ
ート開口部分３１４およびオーミック開口部分３１５に
おいてアンドープＧａＡｓ層３０７の横方向にサイドエ
ッチングが進行する（図３ｄ）。
【００４６】次にゲート部に開口を有するマスク３１６
を用いてＷＳｉを用いたゲート電極３１７を形成する。
こうしてゲート電極３１７のドレイン側にサイドエッチ
ングによる隙間３１８が生じる。例えば、ＢＣｌ3 ＋Ｓ
Ｆ6 混合を用いて、１００％オーバーエッチングを施し
た場合、約２０nm幅の隙間３１８が形成される（図３
ｅ）。
【００４７】次に、オーミック開口部のＡｌ0.2 Ｇａ
0.8 Ａｓ層３０６を除去した後、オーミック開口部分３
１５より約１０％程度開口面積の大きなマスク３１９を
用いてＡｉＧｅを蒸着リフトオフおよびアロイ（例えば
４００℃／１分）を行い、オーミック電極として、ソー
ス電極３２０及びドレイン電極３２１を形成する。この
時オーミック金属はアロイにより約２５nmシンターさ
れ、アンドープＩｎ0.2 Ｇａ0.8 Ａｓチャネル層３０３
に接触する（図３ｆ）。マスク３１９を除去して素子が
完成する。
【００４８】本実施例において、リセス形成時に選択ド
ライエッチングを用いるために、しきい値電圧の標準偏
差は２０mVと小さく抑えることができた。さらに、ゲー
ト電極のドレイン領域側に隙間が形成されるため、ゲー
ト耐圧は約２０V の高耐圧が得られた。また、オーミッ
ク電極が少なくとも膜厚１００nmのｎ型ＧａＡｓ層及び
アンドープＩｎ0.2 Ｇａ0.8 Ａｓチャネル層に接触する
ため、コンタクト抵抗を低減することができ、２．１Wm
m のオン抵抗を得た。これは従来のオーミック電極がｎ
型ＧａＡｓ層のみに接触した素子のオン抵抗より約０．
４Wmm 低い。
【００４９】（実施例４）本発明の別の実施例の電界効
果トランジスタの製造方法において、アンドープＧａＡ
ｓ層４０７を選択的にエッチングし、ゲート開口部分４
１４およびオーミック開口部分４１５を形成する（図４
ｃ）。次にオーミック開口部分４１５が開口されたマス
ク４１６を用いて、アンドープＡｌ0.2 Ｇａ0.8 Ａｓ層
４０６、４×１０18cm-3のＳｉがドープされた膜厚９nm
のＡｌ0.2 Ｇａ0.8 Ａｓ層４０５および膜厚２nmのアン
ドープＡｌ0.2 Ｇａ0.8 Ａｓ層４０４を硫酸を主原料と
するエッチャントにより除去する（図４ｅ）。
【００５０】次に、ゲート開口部分４１４およびオーミ
ック開口部分４１５より約１０％程度開口面積の大きい
オーミック開口部分を有するマスク４１７を用いて、Ａ
ｌを蒸着リフトオフを行い、ゲート電極４１８、ソース
電極４１９及びドレイン電極４２０を形成する（図４
ｅ）。マスク４１７を除去して素子が完成する。
【００５１】本実施例においても、実施例３に示す電界
効果トランジスタと同等の特性を有する電界効果トラン
ジスタを形成することができる。
【００５２】（実施例５）請求項５に示す電界効果トラ
ンジスタの製造方法は実施例３の製造方法において、エ
ピタキシャル成長を半絶縁性ＧａＡｓ５０１基板表面
に、膜厚５００nm程度の（バッファー層である) アンド
ープＧａＡｓ層５０２，４×１０18cm-3のＳｉがドープ
された膜厚４nmのＡｌ0.2 Ｇａ0.8 Ａｓ層５０３、膜厚
２nmのアンドープＡｌ0.2 Ｇａ0.8 Ａｓ層５０４、膜厚
１４nmのアンドープＩｎ0.2 Ｇａ0.8Ａｓチャネル層５
０５、膜厚２nmのアンドープＡｌ0.2 Ｇａ0.8 Ａｓ層５
０６、４×１０18cm-3のＳｉがドープされた膜厚９nmの
Ａｌ0.2 Ｇａ0.8 Ａｓ層５０７、膜厚２５nmのアンドー
プＡｌ0.2 Ｇａ0.8 Ａｓ層５０８、膜厚１０nmのアンド
ープＧａＡｓ層５０９、膜厚６nmのアンドープＡｌ0.2
Ｇａ0.8 Ａｓエッチングストッパー層５１０、４×１０
18cm-3のＳｉがドープされた膜厚１００nmのｎ型ＧａＡ
ｓ層５１１（ダブルドープダブルヘテロ構造）にするこ
とにより形成することができる（図５）。
【００５３】本実施例において、リセス形成時に選択ド
ライエッチングを用いるために、しきい値電圧の標準偏
差は２０mVと小さくすることができた。さらに、ゲート
電極のドレイン領域側に隙間が形成されるため、ゲート
耐圧は１８V の高耐圧が得られた。さらに、ダブルドー
プ構造の採用により、最大ドレイン電流は７００mA／mm
であり、シングルドープ構造の素子より約３００mA／mm
高い。また、オーミック電極が少なくとも膜厚１００nm
のｎ型ＧａＡｓ層及びアンドープＩｎ0.2 Ｇａ0.8 Ａｓ
チャネル層に接触するため、コンタクト抵抗を低減する
ことができ、２．１Wmm のオン抵抗を得た。これは従来
のオーミック電極が膜厚１００nmのｎ型ＧａＡｓ層のみ
に接触した素子のオン抵抗より約０．４Wmm 低い。
【００５４】（実施例６）図６は本発明の別の実施例を
説明するためのヘテロ接合HJＦＥＴの各工程における断
面図である。
【００５５】まず、半絶縁性ＧａＡｓ基板６０１表面
に、膜厚５００nm程度の（バッファー層である）アンド
ープＧａＡｓ層６０２，膜厚１４nmのアンドープＩｎ
0.2 Ｇａ0.8 Ａｓチャネル層６０３、膜厚２nmのアンド
ープＡｌ0.2 Ｇａ0.8 Ａｓ層６０４、４×１０18cm-3の
Ｓｉがドープされた膜厚９nmのＡｌ0.2 Ｇａ0.8 Ａｓ層
６０５、膜厚２５nmのアンドープＡｌ0.2 Ｇａ0.8 Ａｓ
層６０６、膜厚１０nmのアンドープＧａＡｓ層６０７、
膜厚６nmのアンドープＡｌ0.2 Ｇａ0.8 Ａｓエッチング
ストッパー層６０８、４×１０18cm-3のＳｉがドープさ
れた膜厚１００nmのｎ型ＧａＡｓ層６０９を順次エピタ
キシャル成長する（図６ａ）。
【００５６】次にマスク６１０を用いて、ドライエッチ
ングにより、膜厚１００nmのｎ型ＧａＡｓ層６０９をア
ンドープＡｌ0.2 Ｇａ0.8 Ａｓエッチングストッパー層
６０８に対して選択的にエッチングし、ワイドリセス６
１１を形成する（図６ｂ）。
【００５７】次に、Ａｌ0.2 Ｇａ0.8 Ａｓエッチングス
トッパー層６０８およびマスク６１０を除去する。次に
膜厚４００nm程度のゲート電極部分を開口したマスク６
１２を配し、半絶縁性ＧａＡｓ基板６０１を４５°程度
傾斜させ、ソース領域の上方よりドレイン領域に向かっ
て斜め方向に膜厚１０nmのアンドープＧａＡｓ層６０７
を異方性エッチングし、ゲート電極開口部分６１３を形
成する。この時ゲート開口部分６１３はマスク６１２の
ゲート開口部分より約４００nmドレイン領域にオフセッ
トされる（図６ｃ）。
【００５８】次に、同マスク６１２を用いてＡｌを用い
たゲート電極６１４を基板６０１に対して垂直方向上方
より蒸着リフトオフまたはイオンビーム法により形成す
る。この時ゲート電極６１４のドレイン領域側に約４０
０nmのリセスが形成される（図６ｄ）。
【００５９】次に、ＡｕＧｅを用いたオーミック金属を
蒸着リフトオフおよびアロイ（例えば４００℃／１分）
を行い、ソース電極６１５及びドレイン電極６１６を形
成する（図６ｅ）。
【００６０】本実施例において、リセス形成時にＧａＡ
ｓ基板を傾斜させた異方性エッチングを用いるために、
ゲート電極のドレイン領域側に隙間が形成されるため、
ゲート耐圧は約１８V の高耐圧が得られた。
【００６１】また、本実施例において、膜厚４００nm程
度のゲート電極部分を開口したマスク６１２をソース領
域に近づけて配することより、ゲート電極はソース電極
側にオフセットされた構造となり、ソース抵抗を低減す
ることができる。
【００６２】（実施例７）図７は本発明の別の実施例を
説明するためのヘテロ接合ＦＥＴの各工程における断面
図である。
【００６３】まず、半絶縁性ＧａＡｓ基板７０１表面
に、膜厚５００nm程度の（バッファー層である）アンド
ープＧａＡｓ層７０２，膜厚１４nmのアンドープＩｎ
0.2 Ｇａ0.8 Ａｓチャネル層７０３、膜厚２nmのアンド
ープＡｌ0.2 Ｇａ0.8 Ａｓ層７０４、４×１０18cm-3の
Ｓｉがドープされた膜厚９nmのＡｌ0.2 Ｇａ0.8 Ａｓ層
７０５、膜厚２５nmのアンドープＡｌ0.2 Ｇａ0.8 Ａｓ
層７０６、膜厚１０nmのアンドープＧａＡｓ層７０７、
膜厚６nmのアンドープＡｌ0.2 Ｇａ0.8 Ａｓエッチング
ストッパー層７０８、４×１０18cm-3のＳｉがドープさ
れた膜厚１００nmのｎ型ＧａＡｓ層７０９を順次エピタ
キシャル成長する（図７ａ）。このエピタキシャルウェ
ハはＭＢＥ法またはＭＯＶＰＥ法により作製することが
できる。
【００６４】次にマスク７１０を用いて、ドライエッチ
ングにより、膜厚１００nmのｎ型ＧａＡｓ層７０９がＡ
ｌ0.2 Ｇａ0.8 Ａｓエッチングストッパー層７０８に対
して選択的にエッチングされ、ワイドリセス７１１を形
成する（図７ｂ）。
【００６５】次に、膜厚６nmのアンドープＡｌ0.2 Ｇａ
0.8 Ａｓエッチングストッパー層７０８を除去した後、
膜厚４００nm程度のＳｉＯ2 膜７１２を配し、続いて、
開口部分がゲート領域とソース領域の中間にあるマスク
７１３を用いて、半絶縁性ＧａＡｓ基板７０１を４５°
程度傾斜させ、ソース領域の上方よりドレイン領域に向
かって斜め方向に膜厚４００nm程度のＳｉＯ2 膜７１２
を異方性エッチングする（図７ｃ）。
【００６６】次に、該ＳｉＯ2 膜７１２を用いて、該ド
ライエッチングにより、膜厚１０nmのアンドープＧａＡ
ｓ層７０７を膜厚２５nmのアンドープＡｌ0.2 Ｇａ0.8
Ａｓ層７０６に対して選択的にエッチングし、ゲート開
口部分７１４を形成する（図７ｃ）。
【００６７】このとき、アンドープＧａＡｓ層７０７を
オーバーエッチングすることにより、アンドープＧａＡ
ｓ層７０７の横方向にエッチング（サイドエッチ）が進
行する。例えば、ＢＣｌ3 ＋ＳＦ6 混合ガスを用いて、
１００％オーバーエッチングを施した場合、サイドエッ
チング量は約２０nm程度である（図７ｄ）。
【００６８】次に該ＳｉＯ2 膜７１２を用いてＡｌを用
いたゲート電極７１５をＧａＡｓ基板７０１に対して垂
直方向上方より蒸着リフトオフまたはイオンビーム法に
より形成する（図７ｅ）。次に、ＡｕＧｅを蒸着リフト
オフ及びアロイ（例えば４００℃／１分）を行い、オー
ミック電極としてソース電極７１６及びドレイン電極７
１７を形成する（図７ｆ）。
【００６９】本実施例において、リセス形成時に選択ド
ライエッチングを用いるために、しきい値電圧の標準偏
差は２０mVと小さく抑えることができた。さらに、ゲー
ト電極はソース領域側にオフセットされるため、０．４
Wmm のソース抵抗と同時に２０V の高ゲート耐圧をが得
た。また、２段リセスオフセットゲート構造ＦＥＴを従
来の方法に比べ、フォトリソグラフィ工程を少なくとも
１回削減できる。
【００７０】（実施例８）図８は本発明の別の実施例を
説明するためのヘテロ接合ＦＥＴの各工程における断面
図である。
【００７１】まず、直径３インチの半絶縁性ＧａＡｓ基
板８０１表面に、膜厚５００nm程度の（バッファー層で
ある）アンドープＧａＡｓ層８０２，４×１０18cm-3の
Ｓｉがドープされた膜厚４nmのＡｌ0.2 Ｇａ0.8 Ａｓ層
８０３、膜厚２nmのアンドープＡｌ0.2 Ｇａ0.8 Ａｓ層
８０４、膜厚１４nmのアンドープＩｎ0.2 Ｇａ0.8 Ａｓ
チャネル層８０５、膜厚２nmのアンドープＡｌ0.2 Ｇａ
0.8 Ａｓ層８０６、４×１０18cm-3のＳｉがドープされ
た膜厚９nmのＡｌ0.2 Ｇａ0.8 Ａｓ層８０７、膜厚２０
nmのアンドープＡｌ0.2 Ｇａ0.8 Ａｓ層８０８、膜厚１
５nmのアンドープＩｎ0.5 Ａｌ0.5 Ａｓ層８０９、４×
１０18cm-3のＳｉがドープされた膜厚１００nmのｎ型Ｇ
ａＡｓ層８１０が順次エピタキシャル成長される（図８
ａ) 。このエピタキシャルウェハはＭＢＥ法またはＭＯ
ＶＰＥ法により作製することができる。
【００７２】まず、マスク８１１を用いて、ｎ型ＧａＡ
ｓ層８１０を除去し、ワイドリセス構造を形成する（図
８ｂ) 。その後、マスク８１２を配し、塩酸系のエッチ
ャントを用いて、ナローリセスを形成する（図８ｃ) 。
ここで用いるエッチャントは、Ｉｎ0.5 Ａｌ0.5 Ａｓ層
８０９を溶解するがその下のＡｌ0.2 Ｇａ0.8 Ａｓ層８
０８を溶解しない、選択エッチャントである。塩酸は塩
化水素を水に溶かしたものであるが、Ｉｎを含む化合物
半導体を溶解することができる。検討の結果、塩化水
素：水＝１：ｘ（ｘ＜６）なる組成のエッチャントであ
れば、良好な選択性と実用的なエッチング速度が得られ
ることが分かった。ここでは、市販の塩酸と蒸留水を
１：１で混合したエッチャントを用いる。
【００７３】なお、Ｉｎ0.5 Ａｌ0.5 Ａｓ層８０９の代
わりに、ＩｎＡｌＧａＡｓ層を用いることも可能であ
る。ここでのエッチングでは、マスク８１２開口部分の
Ｉｎ0. 5 Ａｌ0.5 Ａｓ層８０９を除去した後も過剰にエ
ッチングすることにより、ゲート開口部分８１３におい
てアンドープＩｎ0.5 Ａｌ0.5 Ａｓ層８０９の横方向に
サイドエッチングが進行する（図８ｄ）。
【００７４】次にマスク８１２を用いてＷＳｉを用いた
ゲート電極８１４を形成する。このときゲート電極８１
４のドレイン側にサイドエッチングによる隙間８１５が
生じる。例えば、１００％オーバーエッチングを施した
場合、約１５nm幅の隙間８１５が形成される（図８
（ｅ））。次に、オーミック金属としてＡｕＧｅを蒸着
し、リフトオフ後アロイすることにより、ソース電極８
１６とドレイン電極８１７を形成する（図８（ｆ））。
【００７５】本実施例では、リセス形成時に選択ドライ
エッチングを用いるので、しきい値電圧の標準偏差は３
０mVと小さく抑えることができた。さらに、ゲート電極
のドレイン領域側に隙間が形成されるため、ゲート耐圧
は２０V 以上の高耐圧が得られた。
【００７６】また図８は、ダブルドープ構造での製造方
法の実施例で示した。できあがった構造は、ダブルヘテ
ロ構造である。一方シングルヘテロ構造も本実施例によ
り同様に作製可能である。ダブルヘテロ構造ＦＥＴの最
大ドレイン電流は６００mA／mmであり、高出力素子に向
く。一方シングルヘテロ構造ＦＥＴは約３００mA／mmで
あるが、特定のバイアス点での相互コンダクタンスが高
く、低ノイズアンプに適している。
【００７７】本実施例においてはＧａＡｓ基板上で一般
的に用いられるＩｎの組成が０．２程度のＩｎＧａＡｓ
チャネル層の例で示したが、これをＧａＡｓチャネル層
に置き換えても同様の結果が得られる。
【００７８】また、ＩｎＰ基板上に作製されるヘテロ接
合ＦＥＴ、すなわち、ＡｌＧａＡｓ層をＩｎ0.5 Ａｌ
0.5 Ａｓ層に、またＩｎ0.2 Ｇａ0.8 Ａｓ層をＩｎ0.5
Ｇａ0. 5 Ａｓにおいても、同様な結果が得られる。その
場合、ＧａＡｓ系ヘテロ接合ＦＥＴで用いたＥＣＲエッ
チング装置もしくはＲＩＥ装置にハロゲン元素として塩
素のみを含んだ塩化物ガスと弗素のみを含んだ弗化物ガ
スとの混合ガス（例えばＢＣｌ3 ＋ＳＦ6 など）を導入
したドライエッチング法に代わり、ＩｎＰ系ヘテロ接合
ＦＥＴでは酒石酸系エッチャントを用いればよい。
【００７９】
【発明の効果】以上のように本発明の電界効果トランジ
スタ及びその製造方法では、ＧａＡｓ層を等方的に選択
エッチングするので、これまでのエッチング時間に頼っ
た方法に比べて素子特性のばらつきは小さく、且つ再現
性良く製造することができる。
【００８０】同時にＧａＡｓ層またはＩｎＡｌＡｓ層ま
たはＩｎＡｌＧａＡｓ層の横方向にエッチングを施すこ
とができ、しかもエッチング長さを容易に制御できる。
これによりゲート電極の両側にリセスを設けることがで
き、耐圧特性の向上が可能である。かつゲート形成時の
リソグラフィ工程を少なくでき、量産性や歩留まりに優
れている。
【００８１】また、ＧａＡｓ層またはゲート電極開口マ
スクをソース電極の上方よりドレイン電極に向かって斜
め方向に異方性エッチングすることにより、ゲート電極
−ソース電極間のリセス幅よりゲート電極−ドレイン電
極間のリセス幅を大きくとることができ、ソース抵抗を
低減するため立ち上がり電圧の低減に有効である。
【００８２】また、オーミック電極を少なくとも高濃度
ｎ型ＧａＡｓキャップ層及びＩｎＧａＡｓチャネル層ま
たはＧａＡｓチャネル層に接触させることにより、コン
タクト抵抗を小さくでき、立ち上がり電圧の低減に有効
である。低い立ち上がり電圧は、低電圧動作における出
力および効率特性の向上に有効であることから、本発明
の電界効果トランジスタは、移動体通信端末（携帯電話
など）の送信手段に用いられる高出力素子などに適して
いる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す断面図である。
【図２】本発明の第２の実施例を示す断面図である。
【図３】本発明の第３の実施例を示す断面図である。
【図４】本発明の第４の実施例を示す断面図である。
【図５】本発明の第５の実施例を示す断面図である。
【図６】本発明の第６の実施例を示す断面図である。
【図７】本発明の第７の実施例を示す断面図である。
【図８】本発明の第８の実施例を示す断面図である。
【図９】従来の電界効果トランジスタの製造方法の工程
を示す断面図である。
【図１０】本発明を説明するための図。
【符号の説明】
１０１ 半絶縁性ＧａＡｓ基板 １０２ アンドープＧａＡｓ層 １０３ アンドープＩｎ0.2 Ｇａ0.8 Ａｓチャネル層 １０４ アンドープＡｌ0.2 Ｇａ0.8 Ａｓ層 １０５ ＳｉドープＡｌ0.2 Ｇａ0.8 Ａｓ層 １０６ アンドープＡｌ0.2 Ｇａ0.8 Ａｓ層 １０７ アンドープＧａＡｓ層 １０８ アンドープＡｌ0.2 Ｇａ0.8 Ａｓエッチングス
トッパー層 １０９ ｎ型ＧａＡｓ層マスク １１０ マスク １１１ ワイドリセス １１２ マスク １１３ ゲート開口部分 １１４ ゲート電極 １１５ サイドエッチングによる隙間 １１６ ソース電極 １１７ ドレイン電極 ２０１ 半絶縁性ＧａＡｓ基板 ２０２ アンドープＧａＡｓ層 ２０３ ＳｉドープＡｌ0.2 Ｇａ0.8 Ａｓ層 ２０４ アンドープＡｌ0.2 Ｇａ0.8 Ａｓ層 ２０５ アンドープＩｎ0.2 Ｇａ0.8 Ａｓチャネル層 ２０６ アンドープＡｌ0.2 Ｇａ0.8 Ａｓ層 ２０７ ＳｉドープＡｌ0.2 Ｇａ0.8 Ａｓ層 ２０８ アンドープＡｌ0.2 Ｇａ0.8 Ａｓ層 ２０９ アンドープＧａＡｓ層 ２１０ アンドープＡｌ0.2 Ｇａ0.8 Ａｓエッチングス
トッパー層 ２１１ ｎ型ＧａＡｓ層 ２１２ マスク ２１３ ワイドリセス ２１４ マスク ２１５ ゲート開口部分 ２１６ ゲート電極 ２１７ サイドエッチングによる隙間 ２１８ ソース電極 ２１９ ドレイン電極 ３０１ 半絶縁性ＧａＡｓ基板 ３０２ アンドープＧａＡｓ層 ３０３ アンドープＩｎ0.2 Ｇａ0.8 Ａｓチャネル層 ３０４ アンドープＡｌ0.2 Ｇａ0.8 Ａｓ層 ３０５ ＳｉドープＡｌ0.2 Ｇａ0.8 Ａｓ層 ３０６ アンドープＡｌ0.2 Ｇａ0.8 Ａｓ層 ３０７ アンドープＧａＡｓ層 ３０８ アンドープＡｌ0.2 Ｇａ0.8 Ａｓエッチングス
トッパー層 ３０９ ｎ型ＧａＡｓ層 ３１０ マスク ３１１ ワイドリセス ３１２ オーミック領域 ３１３ マスク ３１４ ゲート開口部分 ３１５ オーミック開口部分 ３１６ マスク ３１７ ゲート電極 ３１８ サイドエッチングによる隙間 ３１９ マスク ３２０ ソース電極 ３２１ ドレイン電極 ４０１ 半絶縁性ＧａＡｓ基板 ４０２ アンドープＧａＡｓ層 ４０３ アンドープＩｎ0.2 Ｇａ0.8 Ａｓチャネル層 ４０４ アンドープＡｌ0.2 Ｇａ0.8 Ａｓ層 ４０５ ＳｉドープＡｌ0.2 Ｇａ0.8 Ａｓ層 ４０６ アンドープＡｌ0.2 Ｇａ0.8 Ａｓ層 ４０７ アンドープＧａＡｓ層 ４０８ アンドープＡｌ0.2 Ｇａ0.8 Ａｓエッチングス
トッパー層 ４０９ ｎ型ＧａＡｓ層 ４１０ マスク ４１１ ワイドリセス ４１２ オーミック領域 ４１３ マスク ４１４ ゲート開口部分 ４１５ オーミック開口部分 ４１６ マスク ４１７ マスク ４１８ ゲート電極 ４１９ ソース電極 ４２０ ドレイン電極 ４２１ サイドエッチングによる隙間 ５０１ 半絶縁性ＧａＡｓ基板 ５０２ アンドープＧａＡｓ層 ５０３ ＳｉドープＡｌ0.2 Ｇａ0.8 Ａｓ層 ５０４ アンドープＡｌ0.2 Ｇａ0.8 Ａｓ層 ５０５ アンドープＩｎ0.2 Ｇａ0.8 Ａｓチャネル層 ５０６ アンドープＡｌ0.2 Ｇａ0.8 Ａｓ層 ５０７ ＳｉドープＡｌ0.2 Ｇａ0.8 Ａｓ層 ５０８ アンドープＡｌ0.2 Ｇａ0.8 Ａｓ層 ５０９ アンドープＧａＡｓ層 ５１０ アンドープＡｌ0.2 Ｇａ0.8 Ａｓエッチングス
トッパー層 ５１１ ｎ型ＧａＡｓ層 ５１２ ゲート電極 ５１３ ソース電極 ５１４ ドレイン電極 ６０１ 半絶縁性ＧａＡｓ基板 ６０２ アンドープＧａＡｓ層 ６０３ アンドープＩｎ0.2 Ｇａ0.8 Ａｓチャネル層 ６０４ アンドープＡｌ0.2 Ｇａ0.8 Ａｓ層 ６０５ ＳｉがドープされたＡｌ0.2 Ｇａ0.8 Ａｓ層 ６０６ アンドープＡｌ0.2 Ｇａ0.8 Ａｓ層 ６０７ アンドープＧａＡｓ層 ６０８ アンドープＡｌ0.2 Ｇａ0.8 Ａｓエッチングス
トッパー層 ６０９ ｎ型ＧａＡｓ層 ６１０ マスク ６１１ ワイドリセス ６１２ マスク ６１３ ゲート開口部分 ６１４ ゲート電極 ６１５ ソース電極 ６１６ ドレイン電極 ７０１ 半絶縁性ＧａＡｓ基板 ７０２ アンドープＧａＡｓ層 ７０３ アンドープＩｎ0.2 Ｇａ0.8 Ａｓチャネル層 ７０４ アンドープＡｌ0.2 Ｇａ0.8 Ａｓ層 ７０５ ＳｉドープＡｌ0.2 Ｇａ0.8 Ａｓ層 ７０６ アンドープＡｌ0.2 Ｇａ0.8 Ａｓ層 ７０７ アンドープＧａＡｓ層 ７０８ アンドープＡｌ0.2 Ｇａ0.8 Ａｓエッチングス
トッパー層 ７０９ ｎ型ＧａＡｓ層 ７１０ マスク ７１１ ワイドリセス ７１２ ＳｉＯ2 膜 ７１３ マスク ７１４ ゲート開口部分 ７１５ ゲート電極 ７１６ ソース電極 ７１７ ドレイン電極 ８０１ 半絶縁性ＧａＡｓ基板 ８０２ アンドープＧａＡｓ層 ８０３ ＳｉドープＡｌ0.2 Ｇａ0.8 Ａｓ層 ８０４ アンドープＡｌ0.2 Ｇａ0.8 Ａｓ層 ８０５ アンドープＩｎ0.2 Ｇａ0.8 Ａｓチャネル層 ８０６ アンドープＡｌ0.2 Ｇａ0.8 Ａｓ層 ８０７ ＳｉドープＡｌ0.2 Ｇａ0.8 Ａｓ層 ８０８ アンドープＡｌ0.2 Ｇａ0.8 Ａｓ層 ８０９ アンドープＩｎ0.5 Ａｌ0.5 Ａｓ層 ８１０ ＳｉドープＧａＡｓ層 ８１１ マスク ８１２ マスク ８１３ ゲート開口部分 ８１４ ゲート電極 ８１５ 隙間 ８１６ ソース電極 ８１７ ドレイン電極 ９０１ ＧａＡｓ層 ９０２ アンドープＩｎＧａＡｓチャネル層またはアン
ドープＧａＡｓチャネル層 ９０３ ＳｉドープＡｌＧａＡｓ層 ９０４ ＳｉドープＧａＡｓ層 ９０５ マスク ９０６ ワイドリセス ９０７ マスク ９０８ ゲートを設けるリセス ９０９ ゲート電極 ９１０ ソース電極 ９１１ ドレイン電極
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年４月１７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】変更
【補正内容】
【００４８】本実施例において、リセス形成時に選択ド
ライエッチングを用いるために、しきい値電圧の標準偏
差は２０mVと小さく抑えることができる。さらに、ゲー
ト電極のドレイン領域側に隙間が形成されるため、ゲー
ト耐圧は約２０V の高耐圧が得られた。また、オーミッ
ク電極が少なくとも膜厚１００nmのｎ型ＧａＡｓ層及び
アンドープＩｎ0.2 Ｇａ0.8 Ａｓチャネル層に接触する
ため、コンタクト抵抗を低減することができ、２．１Ω
mmのオン抵抗を得た。これは従来のオーミック電極がｎ
型ＧａＡｓ層のみに接触した素子のオン抵抗より約０．
４Ωmm低い。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５３
【補正方法】変更
【補正内容】
【００５３】本実施例において、リセス形成時に選択ド
ライエッチングを用いるために、しきい値電圧の標準偏
差は２０mVと小さくすることができた。さらに、ゲート
電極のドレイン領域側に隙間が形成されるため、ゲート
耐圧は１８V の高耐圧が得られた。さらに、ダブルドー
プ構造の採用により、最大ドレイン電流は７００mA／mm
であり、シングルドープ構造の素子より約３００mA／mm
高い。また、オーミック電極が少なくとも膜厚１００nm
のｎ型ＧａＡｓ層及びアンドープＩｎ0.2 Ｇａ0.8 Ａｓ
チャネル層に接触するため、コンタクト抵抗を低減する
ことができ、２．１Ωmmのオン抵抗を得た。これは従来
のオーミック電極が膜厚１００nmのｎ型ＧａＡｓ層のみ
に接触した素子のオン抵抗より約０．４Ωmm低い。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００６９
【補正方法】変更
【補正内容】
【００６９】本実施例において、リセス形成時に選択ド
ライエッチングを用いるために、しきい値電圧の標準偏
差は２０mVと小さく抑えることができた。さらに、ゲー
ト電極はソース領域側にオフセットされるため、０．４
Ωmmのソース抵抗と同時に２０V の高ゲート耐圧を得
た。また、２段リセスオフセットゲート構造ＦＥＴを従
来の方法に比べ、フォトリソグラフィ工程を少なくとも
１回削減できる。

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】ＩｎＧａＡｓチャネル層またはＧａＡｓチ
    ャネル層と、第１のＡｌＧａＡｓ層と、第１のＧａＡｓ
    層と、第２のＡｌＧａＡｓ層と、ｎ型の第２のＧａＡｓ
    層とを有するヘテロ接合半導体結晶を形成する工程と、 第１のＧａＡｓ層及び第２のＧａＡｓ層を第１のＡｌＧ
    ａＡｓ層及び第２のＡｌＧａＡｓ層に対してそれぞれ選
    択的にエッチングし、ゲート電極形成部近傍で第１及び
    第２のＧａＡｓ層が階段状に除かれた２段リセス構造を
    形成する工程と、第１のＧａＡｓ層に対する前記選択エ
    ッチングにおいて第１のＡｌＧａＡｓ層に達した後にも
    過剰にエッチングすることにより、第１のＧａＡｓ層に
    対して横方向のエッチングを行う工程と、 第１のＡｌＧａＡｓ層上にかつ第１のＧａＡｓ層との間
    にすき間があり第１のＧａＡｓ層と接触しないようにゲ
    ート電極を形成する工程とを有することを特徴とする電
    界効果トランジスタの製造方法。
  2. 【請求項２】ＩｎＧａＡｓチャネル層またはＧａＡｓチ
    ャネル層と、第１のＡｌＧａＡｓ層と、第１のＧａＡｓ
    層と、第２のＡｌＧａＡｓ層と、ｎ型の第２のＧａＡｓ
    層とを少なくとも有するヘテロ接合半導体結晶を用いた
    電界効果トランジスタであって、オーミック電極が第２
    のＧａＡｓ層及びチャネル層に接触するか、またはオー
    ミック電極が第２のＧａＡｓ層及びドナーがドープされ
    た第１のＡｌＧａＡｓ層に接触することを特徴とする電
    界効果トランジスタ。
  3. 【請求項３】ＩｎＧａＡｓチャネル層またはＧａＡｓチ
    ャネル層と、第１のＡｌＧａＡｓ層と、第１のＧａＡｓ
    層と、第２のＡｌＧａＡｓ層と、ｎ型の第２のＧａＡｓ
    層とを有するヘテロ接合半導体結晶を形成する工程と、 オーミック領域を開口したマスクを用いて第２のＧａＡ
    ｓ層及び第２のＡｌＧａＡｓ層を除去した後に、その下
    の第１のＧａＡｓ層を第１のＡｌＧａＡｓ層に対して選
    択的にエッチングする工程と、オーミック金属を蒸着リ
    フトオフ及びアロイすることによりオーミック電極を第
    ２のＧａＡｓ層及びチャネル層、または第２のＧａＡｓ
    層及びドナーをドープされた第１のＡｌＧａＡｓ層に少
    なくとも接触するように形成する工程を含むことを特徴
    とする電界効果トランジスタの製造方法。
  4. 【請求項４】ＩｎＧａＡｓチャネル層またはＧａＡｓチ
    ャネル層と、第１のＡｌＧａＡｓ層と、第１のＧａＡｓ
    層と、第２のＡｌＧａＡｓ層と、ｎ型の第２のＧａＡｓ
    層とを少なくとも有するヘテロ接合半導体結晶を用いた
    電界効果トランジスタであって、 ゲート電極形成部近傍で第１及び第２のＧａＡｓ層が階
    段状に除かれた２段リセス構造を有し、第１のＡｌＧａ
    Ａｓ層上にかつ第１のＧａＡｓ層との間にすき間があり
    第１のＧａＡｓ層と接触しないように配置されたゲート
    電極とを有することを特徴とする請求項２記載の電界効
    果トランジスタ。
  5. 【請求項５】ＩｎＧａＡｓチャネル層またはＧａＡｓチ
    ャネル層と、第１のＡｌＧａＡｓ層と、第１のＧａＡｓ
    層と、第２のＡｌＧａＡｓ層と、ｎ型の第２のＧａＡｓ
    層とを少なくとも有するヘテロ接合半導体結晶を用いた
    電界効果トランジスタであって、 ゲート電極形成部近傍で第１及び第２のＧａＡｓ層が階
    段状に除かれた２段リセス構造を有し、第１のＡｌＧａ
    Ａｓ層上にかつ第１のＧａＡｓ層との間にすき間があり
    第１のＧａＡｓ層と接触しないように配置されたゲート
    電極とを有し、ドレイン領域側のゲート電極端と第１の
    ＧａＡｓ層端のすき間がソース領域側のゲート電極端と
    第１のＧａＡｓ層端のすき間より大きいことを特徴とす
    る電界効果トランジスタ。
  6. 【請求項６】ＩｎＧａＡｓチャネル層またはＧａＡｓチ
    ャネル層と、第１のＡｌＧａＡｓ層と、第１のＧａＡｓ
    層と、第２のＡｌＧａＡｓ層と、高濃度ｎ型の第２のＧ
    ａＡｓ層とを少なくとも有するヘテロ接合半導体結晶を
    用いた電界効果トランジスタであって、 ゲート電極形成部近傍で第１及び第２のＧａＡｓ層が階
    段状に除かれた２段リセス構造を有し、第１のＡｌＧａ
    Ａｓ層上にかつ第１のＧａＡｓ層との間にすき間があり
    第１のＧａＡｓ層と接触しないように配置されたゲート
    電極とを有し、ソース領域側のゲート電極端と第１のＧ
    ａＡｓ層端のすき間がドレイン領域側のゲート電極端と
    第１のＧａＡｓ層端のすき間より大きいことを特徴とす
    る電界効果トランジスタ。
  7. 【請求項７】ＡｌＧａＡｓ層上にＧａＡｓ層を積層した
    ヘテロ接合半導体結晶を用いた電界効果トランジスタの
    製造方法であって、結晶上にゲート電極部分を開口した
    マスクを配し、ソース領域とドレイン領域の一方の領域
    の上方から他方の領域に向かって斜め方向にＧａＡｓ層
    を異方性エッチングする工程と、基板に対して垂直方向
    上方より蒸着リフトオフまたはイオンビーム法によりゲ
    ート金属をＡｌＧａＡｓ層上に形成する工程を少なくと
    も含むことを特徴とする電界効果トランジスタの製造方
    法。
  8. 【請求項８】ＡｌＧａＡｓ層上にＧａＡｓ層を積層した
    ヘテロ接合半導体結晶を用いた電界効果トランジスタの
    製造方法であって、結晶上に第１のマスクを配し、ゲー
    ト電極部分を開口した第２のマスクを用いてソース領域
    の上方よりドレイン領域に向かって斜め方向に第１のマ
    スクを異方性エッチングする工程と、第１のマスクを用
    いてＧａＡｓ層を選択的にエッチングする工程及びゲー
    ト金属を基板に対して垂直方向上方より蒸着リフトオフ
    またはイオンビーム法により形成する工程を少なくとも
    含むことを特徴とする電界効果トランジスタの製造方
    法。
  9. 【請求項９】ＩｎＧａＡｓチャネル層またはＧａＡｓチ
    ャネル層と、ＡｌＧａＡｓ層と、ＩｎＡｌＡｓまたはＩ
    ｎＡｌＧａＡｓからなる層と、ｎ型のＧａＡｓ層とを有
    するヘテロ接合半導体結晶を用いた電界効果トランジス
    タであって、ゲート電極近傍で前記ｎ型のＧａＡｓ層と
    ＩｎＡｌＡｓまたはＩｎＡｌＧａＡｓからなる層が階段
    状に除かれた２段リセス構造を有し、ゲート電極は前記
    ＡｌＧａＡｓ層に設けられ、ゲート電極端とＩｎＡｌＡ
    ｓまたはＩｎＡｌＧａＡｓからなる層との間にすき間が
    あり両者が接触しないことを特徴とする電界効果トラン
    ジスタ。
  10. 【請求項１０】ドレイン領域側のゲート電極端とＩｎＡ
    ｌＡｓまたはＩｎＡｌＧａＡｓからなる層端のすき間の
    間隔がソース領域側のゲート電極端とＩｎＡｌＡｓまた
    はＩｎＡｌＧａＡｓからなる層端のすき間の間隔と異な
    っていることを特徴とする請求項９記載の電界効果トラ
    ンジスタ。
  11. 【請求項１１】ＩｎＧａＡｓチャネル層またはＧａＡｓ
    チャネル層と、ＡｌＧａＡｓ層と、ＩｎＡｌＡｓまたは
    ＩｎＡｌＧａＡｓからなる層と、ｎ型のＧａＡｓ層とを
    有するヘテロ接合半導体結晶を用いた電界効果トランジ
    スタの製造方法であって、前記ｎ型のＧａＡｓ層を一部
    除去して１段目のリセス構造を形成する工程と、２段目
    のリセスを形成するためのマスクを形成する工程と、塩
    化水素：水＝１：ｘ（ｘ＜６）なる組成のエッチャント
    を用いて前記ＡｌＧａＡｓ層上のＩｎＡｌＡｓまたはＩ
    ｎＡｌＧａＡｓからなる層を選択的にエッチングする工
    程と、ＩｎＡｌＡｓまたはＩｎＡｌＧａＡｓからなる層
    に対する選択エッチングがＡｌＧａＡｓ層に達した後に
    も過剰にエッチングすることにより、ＩｎＡｌＡｓまた
    はＩｎＡｌＧａＡｓからなる層に対して横方向のエッチ
    ングを進行させる工程とを少なくとも含むことを特徴と
    する電界効果トランジスタの製造方法。
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