JPH11177079A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH11177079A JPH11177079A JP34512397A JP34512397A JPH11177079A JP H11177079 A JPH11177079 A JP H11177079A JP 34512397 A JP34512397 A JP 34512397A JP 34512397 A JP34512397 A JP 34512397A JP H11177079 A JPH11177079 A JP H11177079A
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Abstract
(57)【要約】
【課題】 ソース電極とチャネル層間の抵抗を低減し、
最大ドレイン電流Ｉmaxやトランスコンダクタンスｇｍ
等の素子特性に優れ、信頼性の高い電解効果トランジス
タを提供する。 【解決手段】 ＧａＡｓ基板上に設けたＧａＡｓ又はＩ
ｎＧａＡｓをチャネルとする電界効果トランジスタにお
いて、ＧａＡｓに格子整合し、バンドギャップエネルギ
ーがＧａＡｓよりも大きいアンドープ又は低濃度ｎ型シ
ョットキ層をリセス内に選択成長し、該ショットキ層上
にゲートが形成された構成にする。
最大ドレイン電流Ｉmaxやトランスコンダクタンスｇｍ
等の素子特性に優れ、信頼性の高い電解効果トランジス
タを提供する。 【解決手段】 ＧａＡｓ基板上に設けたＧａＡｓ又はＩ
ｎＧａＡｓをチャネルとする電界効果トランジスタにお
いて、ＧａＡｓに格子整合し、バンドギャップエネルギ
ーがＧａＡｓよりも大きいアンドープ又は低濃度ｎ型シ
ョットキ層をリセス内に選択成長し、該ショットキ層上
にゲートが形成された構成にする。
Description
【０００１】
【発明の属する技術分野】本発明は、電界効果トランジ
スタ（ＦＥＴ）に関する。
スタ（ＦＥＴ）に関する。
【０００２】
【従来の技術】図６は従来のＦＥＴの一構造例を示す断
面図である。この従来のＦＥＴは図６に示すように、半
絶縁性ＧａＡｓ基板１上にＧａＡｓバッファ層２、アン
ドープＩｎＧａＡｓチャネル層３、ｎ＝３Ｅ１８ｃｍ-3
のＡｌＧａＡｓ電子供給層４、ｎ＝１Ｅ１７ｃｍ-3のＡ
ｌＧａＡｓショットキ層７、ＧａＡｓキャップ層５を順
次積層した構造を有している。
面図である。この従来のＦＥＴは図６に示すように、半
絶縁性ＧａＡｓ基板１上にＧａＡｓバッファ層２、アン
ドープＩｎＧａＡｓチャネル層３、ｎ＝３Ｅ１８ｃｍ-3
のＡｌＧａＡｓ電子供給層４、ｎ＝１Ｅ１７ｃｍ-3のＡ
ｌＧａＡｓショットキ層７、ＧａＡｓキャップ層５を順
次積層した構造を有している。
【０００３】この従来のＦＥＴの製作手順は、ＧａＡｓ
キャップ層５の一部を除去してショットキ層７を露出さ
せるリセスを形成し、そこにゲート電極１１となるＷＳ
ｉを設け、オーミック電極を蒸着しソース・ドレイン電
極９、１１を形成する。ゲート及びリセス内には、リセ
ス底面の表面準位の安定化ために保護膜１２を成膜して
ある。
キャップ層５の一部を除去してショットキ層７を露出さ
せるリセスを形成し、そこにゲート電極１１となるＷＳ
ｉを設け、オーミック電極を蒸着しソース・ドレイン電
極９、１１を形成する。ゲート及びリセス内には、リセ
ス底面の表面準位の安定化ために保護膜１２を成膜して
ある。
【０００４】この従来のＦＥＴを試作評価した結果、半
導体装置の特性は、最大ドレイン電流Ｉmaxが５５０ｍ
Ａ／ｍｍ、ゲート・ドレイン間耐圧ＢＶgd＝１２Ｖ、最
大トランスコンダクタンスｇｍmaxは３６０ｍＳ／ｍ
ｍ、最大発振周波数ｆmaxは１８０ＧＨｚ、カットオフ
周波数ｆＴ＝４５ＧＨｚが得られた。
導体装置の特性は、最大ドレイン電流Ｉmaxが５５０ｍ
Ａ／ｍｍ、ゲート・ドレイン間耐圧ＢＶgd＝１２Ｖ、最
大トランスコンダクタンスｇｍmaxは３６０ｍＳ／ｍ
ｍ、最大発振周波数ｆmaxは１８０ＧＨｚ、カットオフ
周波数ｆＴ＝４５ＧＨｚが得られた。
【０００５】この従来のＦＥＴの構造では、ゲート電極
１１が低濃度のｎ型ＡｌＧａＡｓショットキ層７上に形
成されているので、ゲート・ドレイン間耐圧ＢＶgdを大
きくすることができる利点はあるが、ソース電極９とチ
ャネル層３との間の抵抗は低濃度のｎ型ＡｌＧａＡｓシ
ョットキ層７があるため大きくなってしまい、最大ドレ
イン電流Ｉmaxやトランスコンダクタンスｇｍを大きく
できないという問題がある。この従来のＦＥＴのソース
抵抗は０．６２Ω・ｍｍであった。このＦＥＴの構造
は、１９９５年電子情報通信学会 エレクトロニクスソ
サイエティ大会ＳＣ−７−１１に記載されている。
１１が低濃度のｎ型ＡｌＧａＡｓショットキ層７上に形
成されているので、ゲート・ドレイン間耐圧ＢＶgdを大
きくすることができる利点はあるが、ソース電極９とチ
ャネル層３との間の抵抗は低濃度のｎ型ＡｌＧａＡｓシ
ョットキ層７があるため大きくなってしまい、最大ドレ
イン電流Ｉmaxやトランスコンダクタンスｇｍを大きく
できないという問題がある。この従来のＦＥＴのソース
抵抗は０．６２Ω・ｍｍであった。このＦＥＴの構造
は、１９９５年電子情報通信学会 エレクトロニクスソ
サイエティ大会ＳＣ−７−１１に記載されている。
【０００６】図７は、従来の高出力ＦＥＴの一構造例を
示す断面図である。この従来のＦＥＴは図７に示すよう
に、半絶縁性ＧａＡｓ基板１上にＧａＡｓバッファ層
２、ｎ型ＧａＡｓチャネル層３、低濃度ｎ型ＡｌＧａＡ
ｓ層７１、低濃度ｎ型ＧａＡｓ層７２、高濃度ｎ型Ｇａ
Ａｓキャップ層５を順次積層した構造を有している。
示す断面図である。この従来のＦＥＴは図７に示すよう
に、半絶縁性ＧａＡｓ基板１上にＧａＡｓバッファ層
２、ｎ型ＧａＡｓチャネル層３、低濃度ｎ型ＡｌＧａＡ
ｓ層７１、低濃度ｎ型ＧａＡｓ層７２、高濃度ｎ型Ｇａ
Ａｓキャップ層５を順次積層した構造を有している。
【０００７】この従来のＦＥＴでは、最大ドレイン電流
Ｉmaxが５７０ｍＡ／ｍｍ、ゲート・ドレイン間耐圧Ｂ
Ｖgd＝１３．５Ｖ、最大トランスコンダクタンスｇｍma
xは２２０ｍＳ／ｍｍが得られたとある。この従来例
は、電子情報通信学会 信学技報 ＥＤ９４−１３９，
ＭＷ９４−１２６，ＩＣＤ９４−２０１に記載されてい
る。
Ｉmaxが５７０ｍＡ／ｍｍ、ゲート・ドレイン間耐圧Ｂ
Ｖgd＝１３．５Ｖ、最大トランスコンダクタンスｇｍma
xは２２０ｍＳ／ｍｍが得られたとある。この従来例
は、電子情報通信学会 信学技報 ＥＤ９４−１３９，
ＭＷ９４−１２６，ＩＣＤ９４−２０１に記載されてい
る。
【０００８】この従来のＦＥＴの構造でも、ゲート電極
１１が低濃度のｎ型ＡｌＧａＡｓ層７１上に形成されて
いるので、ソース電極９とチャネル層３との間の抵抗は
低濃度のｎ型ＡｌＧａＡｓ層７１があるため大きくなっ
てしまい、最大ドレイン電流Ｉmaxやトランスコンダク
タンスｇｍを大きくできないという問題がある。また、
リセス底面が低濃度であるが、種々の表面準位を形成す
るＧａＡｓが露出しているので、耐圧特性が安定しない
という問題もある。
１１が低濃度のｎ型ＡｌＧａＡｓ層７１上に形成されて
いるので、ソース電極９とチャネル層３との間の抵抗は
低濃度のｎ型ＡｌＧａＡｓ層７１があるため大きくなっ
てしまい、最大ドレイン電流Ｉmaxやトランスコンダク
タンスｇｍを大きくできないという問題がある。また、
リセス底面が低濃度であるが、種々の表面準位を形成す
るＧａＡｓが露出しているので、耐圧特性が安定しない
という問題もある。
【０００９】
【発明が解決しようとする課題】このように従来のＦＥ
Ｔには、低濃度のＡｌＧａＡｓ層があるためにソース電
極とチャネル層間の抵抗が大きくなってしまうという問
題を有し、また耐圧特性が不安定であった。
Ｔには、低濃度のＡｌＧａＡｓ層があるためにソース電
極とチャネル層間の抵抗が大きくなってしまうという問
題を有し、また耐圧特性が不安定であった。
【００１０】そこで本発明の目的は、ソース電極とチャ
ネル層間の抵抗を低減し、最大ドレイン電流Ｉmaxやト
ランスコンダクタンスｇｍ等の素子特性に優れ、信頼性
の高い電解効果トランジスタを提供することにある。
ネル層間の抵抗を低減し、最大ドレイン電流Ｉmaxやト
ランスコンダクタンスｇｍ等の素子特性に優れ、信頼性
の高い電解効果トランジスタを提供することにある。
【００１１】
【課題を解決するための手段】本発明は、ＧａＡｓ基板
上に設けられたＧａＡｓ又はＩｎＧａＡｓをチャネルと
する電界効果トランジスタにおいて、ＧａＡｓに格子整
合し、バンドギャップエネルギーがＧａＡｓよりも大き
いアンドープ又は低濃度ｎ型ショットキ層をリセス内に
選択成長し、該ショットキ層上にゲートが形成されたこ
とを特徴とする電界効果トランジスタに関する。
上に設けられたＧａＡｓ又はＩｎＧａＡｓをチャネルと
する電界効果トランジスタにおいて、ＧａＡｓに格子整
合し、バンドギャップエネルギーがＧａＡｓよりも大き
いアンドープ又は低濃度ｎ型ショットキ層をリセス内に
選択成長し、該ショットキ層上にゲートが形成されたこ
とを特徴とする電界効果トランジスタに関する。
【００１２】
【発明の実施の形態】第１の実施の形態 図１（ａ）は、本発明の電界効果トランジスタ（ＦＥ
Ｔ）を構成するための半導体結晶の積層構造を示す概略
断面図である。この積層構造は、ＧａＡｓ基板１上に、
アンドープＧａＡｓとアンドープＡｌuＧａ1-uＡｓとア
ンドープＧａＡｓからなるバッファ層２、アンドープ又
はｎ型ＩｎxＧａ1-xＡｓチャネル層３、ｎ型ＡｌyＧａ
1-yＡｓ電子供給層４、ｎ型ＧａＡｓキャップ層５を積
層した構造をもつ。
Ｔ）を構成するための半導体結晶の積層構造を示す概略
断面図である。この積層構造は、ＧａＡｓ基板１上に、
アンドープＧａＡｓとアンドープＡｌuＧａ1-uＡｓとア
ンドープＧａＡｓからなるバッファ層２、アンドープ又
はｎ型ＩｎxＧａ1-xＡｓチャネル層３、ｎ型ＡｌyＧａ
1-yＡｓ電子供給層４、ｎ型ＧａＡｓキャップ層５を積
層した構造をもつ。
【００１３】このＦＥＴの製造プロセスは、まず、図１
（ｂ）に示すようにリセス形成および選択成長のための
マスク６となる酸化膜（ＳｉＯ2）を成長し、フォトレ
ジスト（ＰＲ）を塗布してパターンを形成し、この酸化
膜をエッチングしてマスク６を形成する。続いて、結晶
選択ドライエッチング技術を用いることによりＧａＡｓ
キャップ層５のみをエッチングしてリセスを形成する。
その際、ＡｌyＧａ1-yＡｓ電子供給層４上でエッチング
は停止する。
（ｂ）に示すようにリセス形成および選択成長のための
マスク６となる酸化膜（ＳｉＯ2）を成長し、フォトレ
ジスト（ＰＲ）を塗布してパターンを形成し、この酸化
膜をエッチングしてマスク６を形成する。続いて、結晶
選択ドライエッチング技術を用いることによりＧａＡｓ
キャップ層５のみをエッチングしてリセスを形成する。
その際、ＡｌyＧａ1-yＡｓ電子供給層４上でエッチング
は停止する。
【００１４】続いて、図１（ｃ）に示すように、酸化膜
（ＳｉＯ2）６をマスクにして、ＧａＡｓに格子整合
し、バンドギャップエネルギーがＧａＡｓよりも大きい
アンドープ又はｎ型のショットキ層７をリセス内のみに
選択成長する。ショットキ層７に、ＧａＡｓに格子整合
する結晶系を用いるのは、選択成長により結晶性のよい
ショットキ層を得るためである。
（ＳｉＯ2）６をマスクにして、ＧａＡｓに格子整合
し、バンドギャップエネルギーがＧａＡｓよりも大きい
アンドープ又はｎ型のショットキ層７をリセス内のみに
選択成長する。ショットキ層７に、ＧａＡｓに格子整合
する結晶系を用いるのは、選択成長により結晶性のよい
ショットキ層を得るためである。
【００１５】次に、リセス形成と選択成長のマスクにし
た酸化膜６を除去し、再度、酸化膜（ＳｉＯ2）を形成
し、ドライエッチング技術によりゲート形成用の開口を
形成し、マスク８を形成する（図１（ｄ））。
た酸化膜６を除去し、再度、酸化膜（ＳｉＯ2）を形成
し、ドライエッチング技術によりゲート形成用の開口を
形成し、マスク８を形成する（図１（ｄ））。
【００１６】その後、ゲートメタルを形成し、ゲートメ
タルの不要部分を除去してＴ型ゲート電極１１を形成
し、リセス底面の表面準位の安定化ために保護膜となる
酸化膜（ＳｉＯ2）１２を成膜し、オーミック電極（ソ
ース・ドレイン電極）９、１０を蒸着により形成し、図
１（ｅ）に示す本発明の電界効果トランジスタを得る。 第２の実施の形態 図２は、本発明のＦＥＴの他の実施の形態の構成を示す
概略断面図である。本実施の形態のＦＥＴは、第１の実
施の形態に示した製造プロセスにより図１（ｄ）に示す
酸化膜（ＳｉＯ2）からなるマスク８を形成した後に、
ショットキ層７にリセスを形成し、２段リセス構造（埋
め込みゲート構造）にした以外は、第１の実施の形態と
同様である。２段リセス構造にすることにより、ドレイ
ン電極１０側のゲート端に集中する電界を緩和できる。
タルの不要部分を除去してＴ型ゲート電極１１を形成
し、リセス底面の表面準位の安定化ために保護膜となる
酸化膜（ＳｉＯ2）１２を成膜し、オーミック電極（ソ
ース・ドレイン電極）９、１０を蒸着により形成し、図
１（ｅ）に示す本発明の電界効果トランジスタを得る。 第２の実施の形態 図２は、本発明のＦＥＴの他の実施の形態の構成を示す
概略断面図である。本実施の形態のＦＥＴは、第１の実
施の形態に示した製造プロセスにより図１（ｄ）に示す
酸化膜（ＳｉＯ2）からなるマスク８を形成した後に、
ショットキ層７にリセスを形成し、２段リセス構造（埋
め込みゲート構造）にした以外は、第１の実施の形態と
同様である。２段リセス構造にすることにより、ドレイ
ン電極１０側のゲート端に集中する電界を緩和できる。
【００１７】第３の実施の形態 図３は、本発明のＦＥＴの他の実施の形態の構成を示す
概略断面図である。本実施の形態のＦＥＴは、ＧａＡｓ
基板１上にアンドープＧａＡｓとアンドープＡｌuＧａ
1-uＡｓからなるバッファ層２、ｎ型ＡｌyＧａ1-yＡｓ
電子供給層４１、アンドープＩｎxＧａ1-xＡｓチャネル
層３、ｎ型ＡｌyＧａ1-yＡｓ電子供給層４２、ｎ型Ｇａ
Ａｓキャップ層５を積層した構造をもつ。他の構成およ
び製造プロセスは第１の実施の形態と同様である。アン
ドープＩｎxＧａ1-xＡｓチャネル層３の上下に電子供給
層４１、４２を設けることにより、大きな最大ドレイン
電流Ｉmaxが得られる。
概略断面図である。本実施の形態のＦＥＴは、ＧａＡｓ
基板１上にアンドープＧａＡｓとアンドープＡｌuＧａ
1-uＡｓからなるバッファ層２、ｎ型ＡｌyＧａ1-yＡｓ
電子供給層４１、アンドープＩｎxＧａ1-xＡｓチャネル
層３、ｎ型ＡｌyＧａ1-yＡｓ電子供給層４２、ｎ型Ｇａ
Ａｓキャップ層５を積層した構造をもつ。他の構成およ
び製造プロセスは第１の実施の形態と同様である。アン
ドープＩｎxＧａ1-xＡｓチャネル層３の上下に電子供給
層４１、４２を設けることにより、大きな最大ドレイン
電流Ｉmaxが得られる。
【００１８】第４の実施の形態 図４は、本発明のＦＥＴの他の実施の形態の構成を示す
概略断面図であり、高出力ＦＥＴに係るものである。こ
のＦＥＴは、ＧａＡｓ基板１上に、アンドープＧａＡｓ
とアンドープＡｌuＧａ1-uＡｓとアンドープＧａＡｓか
らなるバッファ層２、ｎ型ＧａＡｓチャネル層３、ｎ型
ＧａＡｓキャップ層５を積層した構造をもつ。
概略断面図であり、高出力ＦＥＴに係るものである。こ
のＦＥＴは、ＧａＡｓ基板１上に、アンドープＧａＡｓ
とアンドープＡｌuＧａ1-uＡｓとアンドープＧａＡｓか
らなるバッファ層２、ｎ型ＧａＡｓチャネル層３、ｎ型
ＧａＡｓキャップ層５を積層した構造をもつ。
【００１９】このＦＥＴの製造プロセスは、第１の実施
の形態の図１（ｂ）に示すものと同様にリセス形成と選
択成長のためのマスクとなる酸化膜（ＳｉＯ2）を成長
し、フォトレジスト（ＰＲ）を塗布してパターンを形成
し、この酸化膜をエッチングしてマスクを形成する。続
いて、ウェットエッチングによりＧａＡｓキャップ層５
及びｎ型ＧａＡｓチャネル層３の一部をエッチングして
リセスを形成する。
の形態の図１（ｂ）に示すものと同様にリセス形成と選
択成長のためのマスクとなる酸化膜（ＳｉＯ2）を成長
し、フォトレジスト（ＰＲ）を塗布してパターンを形成
し、この酸化膜をエッチングしてマスクを形成する。続
いて、ウェットエッチングによりＧａＡｓキャップ層５
及びｎ型ＧａＡｓチャネル層３の一部をエッチングして
リセスを形成する。
【００２０】続いて、第１の実施の形態の図１（ｃ）に
示す工程と同様に、酸化膜（ＳｉＯ 2）をマスクにし
て、ＧａＡｓに格子整合し、バンドギャップエネルギー
がＧａＡｓよりも大きいアンドープ又はｎ型のショット
キ層７をリセス内のみに選択成長する。
示す工程と同様に、酸化膜（ＳｉＯ 2）をマスクにし
て、ＧａＡｓに格子整合し、バンドギャップエネルギー
がＧａＡｓよりも大きいアンドープ又はｎ型のショット
キ層７をリセス内のみに選択成長する。
【００２１】次に、リセス形成と選択成長のマスクにし
た酸化膜を除去し、第１の実施の形態の図１（ｄ）に示
す工程と同様に、再度、酸化膜（ＳｉＯ2）を成長し、
ドライエッチング技術によりゲート形成用の開口を形成
し、マスクを形成する。
た酸化膜を除去し、第１の実施の形態の図１（ｄ）に示
す工程と同様に、再度、酸化膜（ＳｉＯ2）を成長し、
ドライエッチング技術によりゲート形成用の開口を形成
し、マスクを形成する。
【００２２】その後、ゲートメタルを形成し、ゲートメ
タルの不要部分を除去してＴ型ゲート電極１１を形成
し、リセス底面の表面準位の安定化ために保護膜となる
酸化膜（ＳｉＯ2）１２を成膜し、オーミック電極（ソ
ース・ドレイン電極）９、１０を形成し、図４に示す本
発明の電界効果トランジスタを得る。
タルの不要部分を除去してＴ型ゲート電極１１を形成
し、リセス底面の表面準位の安定化ために保護膜となる
酸化膜（ＳｉＯ2）１２を成膜し、オーミック電極（ソ
ース・ドレイン電極）９、１０を形成し、図４に示す本
発明の電界効果トランジスタを得る。
【００２３】第５の実施の形態 図５は、本発明のＦＥＴの他の実施の形態の構成を示す
概略断面図であり、高出力ＦＥＴに係るものである。こ
のＦＥＴは、ＧａＡｓ基板１上に、アンドープＧａＡｓ
とアンドープＡｌuＧａ1-uＡｓとアンドープＧａＡｓか
らなるバッファ層２、ｎ型ＧａＡｓチャネル層３、ｎ型
ＡｌyＧａ1-yＡｓエッチング停止層１３、ｎ型ＧａＡｓ
キャップ層５を積層した構造をもつ。
概略断面図であり、高出力ＦＥＴに係るものである。こ
のＦＥＴは、ＧａＡｓ基板１上に、アンドープＧａＡｓ
とアンドープＡｌuＧａ1-uＡｓとアンドープＧａＡｓか
らなるバッファ層２、ｎ型ＧａＡｓチャネル層３、ｎ型
ＡｌyＧａ1-yＡｓエッチング停止層１３、ｎ型ＧａＡｓ
キャップ層５を積層した構造をもつ。
【００２４】このＦＥＴの製造プロセスは、第１の実施
の形態の図１（ｂ）に示すものと同様にリセス形成と選
択成長のためのマスクとなる酸化膜（ＳｉＯ2）を成長
し、フォトレジスト（ＰＲ）を塗布してパターンを形成
し、この酸化膜をエッチングしてマスクを形成する。続
いて、結晶選択ドライエッチング技術を用いることによ
りＧａＡｓキャップ層５のみをエッチングしてリセスを
形成する。その際、ＡｌyＧａ1-yＡｓエッチング停止層
１４上でエッチングは停止する。
の形態の図１（ｂ）に示すものと同様にリセス形成と選
択成長のためのマスクとなる酸化膜（ＳｉＯ2）を成長
し、フォトレジスト（ＰＲ）を塗布してパターンを形成
し、この酸化膜をエッチングしてマスクを形成する。続
いて、結晶選択ドライエッチング技術を用いることによ
りＧａＡｓキャップ層５のみをエッチングしてリセスを
形成する。その際、ＡｌyＧａ1-yＡｓエッチング停止層
１４上でエッチングは停止する。
【００２５】続いて、第１の実施の形態の図１（ｃ）に
示す工程と同様に、酸化膜（ＳｉＯ 2）をマスクにし
て、ＧａＡｓに格子整合し、バンドギャップエネルギー
がＧａＡｓよりも大きいアンドープ又はｎ型のショット
キ層７をリセス内のみに選択成長する。
示す工程と同様に、酸化膜（ＳｉＯ 2）をマスクにし
て、ＧａＡｓに格子整合し、バンドギャップエネルギー
がＧａＡｓよりも大きいアンドープ又はｎ型のショット
キ層７をリセス内のみに選択成長する。
【００２６】次に、リセス形成と選択成長のマスクにし
た酸化膜を除去し、第１の実施の形態の図１（ｄ）に示
す工程と同様に、再度、酸化膜（ＳｉＯ2）を成長し、
ドライエッチング技術によりゲート形成用の開口を形成
し、マスクを形成する。
た酸化膜を除去し、第１の実施の形態の図１（ｄ）に示
す工程と同様に、再度、酸化膜（ＳｉＯ2）を成長し、
ドライエッチング技術によりゲート形成用の開口を形成
し、マスクを形成する。
【００２７】その後、ゲートメタルを形成し、ゲートメ
タルの不要部分を除去してＴ型ゲート電極１１を形成
し、リセス底面の表面準位の安定化ために保護膜となる
酸化膜（ＳｉＯ2）１２を成膜し、オーミック電極（ソ
ース・ドレイン電極）９、１０を形成し、図５に示す本
発明の電界効果トランジスタを得る。ＡｌyＧａ1-yＡｓ
エッチング停止層１４を設け、結晶選択ドライエッチン
グ技術を用いることにより、ウェハ面内の特性ばらつき
を低減できる。
タルの不要部分を除去してＴ型ゲート電極１１を形成
し、リセス底面の表面準位の安定化ために保護膜となる
酸化膜（ＳｉＯ2）１２を成膜し、オーミック電極（ソ
ース・ドレイン電極）９、１０を形成し、図５に示す本
発明の電界効果トランジスタを得る。ＡｌyＧａ1-yＡｓ
エッチング停止層１４を設け、結晶選択ドライエッチン
グ技術を用いることにより、ウェハ面内の特性ばらつき
を低減できる。
【００２８】
【実施例】以下、本発明を実施例によりさらに説明する
が、本発明はこれらに限定するものではない。
が、本発明はこれらに限定するものではない。
【００２９】実施例１ 図１（ａ）は、実施例１のＦＥＴを構成するための半導
体結晶の積層構造を示す概略断面図である。
体結晶の積層構造を示す概略断面図である。
【００３０】このＦＥＴの製造プロセスは、まず、例え
ば有機金属気相成長法（ＭＯＶＰＥ法）によりＧａＡｓ
（１００）基板１上に、アンドープＧａＡｓ（バックグ
ラウンド濃度ｐ≦２Ｅ−１５ｃｍ-3）１００〜４００ｎ
ｍとアンドープＡｌuＧａ1-uＡｓ（０．１５≦ｕ≦０．
２５、バックグラウンド濃度ｐ≦３Ｅ−１５ｃｍ-3）１
００〜３００ｎｍとアンドープＧａＡｓ（バックグラウ
ンド濃度ｐ≦２Ｅ−１５ｃｍ-3）１０〜３０ｎｍとから
なるバッファ層２、アンドープＩｎxＧａ1-xＡｓ（０．
１５≦ｘ≦０．２５）チャネル層３を１０〜１５ｎｍ、
Ｓｉドープでｎ＝２〜４Ｅ１８ｃｍ-3のＡｌyＧａ1-yＡ
ｓ（０．１５≦ｙ≦０．３）電子供給層４を１０〜２５
ｎｍ、最後にＳｉドープでｎ＝３Ｅ１８ｃｍ-3のＧａＡ
ｓキャップ層５を７０〜１００ｎｍに順次成長する。
ば有機金属気相成長法（ＭＯＶＰＥ法）によりＧａＡｓ
（１００）基板１上に、アンドープＧａＡｓ（バックグ
ラウンド濃度ｐ≦２Ｅ−１５ｃｍ-3）１００〜４００ｎ
ｍとアンドープＡｌuＧａ1-uＡｓ（０．１５≦ｕ≦０．
２５、バックグラウンド濃度ｐ≦３Ｅ−１５ｃｍ-3）１
００〜３００ｎｍとアンドープＧａＡｓ（バックグラウ
ンド濃度ｐ≦２Ｅ−１５ｃｍ-3）１０〜３０ｎｍとから
なるバッファ層２、アンドープＩｎxＧａ1-xＡｓ（０．
１５≦ｘ≦０．２５）チャネル層３を１０〜１５ｎｍ、
Ｓｉドープでｎ＝２〜４Ｅ１８ｃｍ-3のＡｌyＧａ1-yＡ
ｓ（０．１５≦ｙ≦０．３）電子供給層４を１０〜２５
ｎｍ、最後にＳｉドープでｎ＝３Ｅ１８ｃｍ-3のＧａＡ
ｓキャップ層５を７０〜１００ｎｍに順次成長する。
【００３１】次に、図１（ｂ）に示すようにリセス形成
および選択成長のためのマスク６となる酸化膜（ＳｉＯ
2）を成長し、リセス形成のためにフォトレジスト（Ｐ
Ｒ）を塗布して０．４〜１．０μｍのパターン１３を形
成し、この酸化膜をエッチングする。続いて、結晶選択
ドライエッチング技術を用いることによりＧａＡｓキャ
ップ層５のみをエッチングしてリセスを形成する。その
際、ＡｌyＧａ1-yＡｓ電子供給層４上でエッチングは停
止する。リセス幅は０．４〜１．５μｍとする。
および選択成長のためのマスク６となる酸化膜（ＳｉＯ
2）を成長し、リセス形成のためにフォトレジスト（Ｐ
Ｒ）を塗布して０．４〜１．０μｍのパターン１３を形
成し、この酸化膜をエッチングする。続いて、結晶選択
ドライエッチング技術を用いることによりＧａＡｓキャ
ップ層５のみをエッチングしてリセスを形成する。その
際、ＡｌyＧａ1-yＡｓ電子供給層４上でエッチングは停
止する。リセス幅は０．４〜１．５μｍとする。
【００３２】続いて、図１（ｃ）に示すように、酸化膜
（ＳｉＯ2）６をマスクにして、アンドープ又はｎ＝５
〜２０Ｅ１６ｃｍ-3のショットキ層７をリセス内のみに
ＭＯＶＰＥ法により選択成長する。リセス内に選択成長
するショットキ層７としては、ＡｌzＧａ1-zＡｓ（０．
１５≦ｚ≦０．３）の他、ＧａＡｓに格子整合するＧａ
0.52Ｉｎ0.48Ｐ、（ＡｌzＧａ1-z）0.52Ｉｎ0.48Ｐ、Ａ
ｌ0.52Ｉｎ0.48Ｐのいずれかが好ましい。成長膜厚は、
リセス底面で２０〜５０ｎｍとすることが好ましい。
次に、リセス形成と選択成長のマスクに用いた酸化膜６
を除去し、再度、酸化膜（ＳｉＯ2）を形成し、ドライ
エッチング技術によりゲート形成用の開口を形成し、マ
スク８を形成する（図１（ｄ））。
（ＳｉＯ2）６をマスクにして、アンドープ又はｎ＝５
〜２０Ｅ１６ｃｍ-3のショットキ層７をリセス内のみに
ＭＯＶＰＥ法により選択成長する。リセス内に選択成長
するショットキ層７としては、ＡｌzＧａ1-zＡｓ（０．
１５≦ｚ≦０．３）の他、ＧａＡｓに格子整合するＧａ
0.52Ｉｎ0.48Ｐ、（ＡｌzＧａ1-z）0.52Ｉｎ0.48Ｐ、Ａ
ｌ0.52Ｉｎ0.48Ｐのいずれかが好ましい。成長膜厚は、
リセス底面で２０〜５０ｎｍとすることが好ましい。
次に、リセス形成と選択成長のマスクに用いた酸化膜６
を除去し、再度、酸化膜（ＳｉＯ2）を形成し、ドライ
エッチング技術によりゲート形成用の開口を形成し、マ
スク８を形成する（図１（ｄ））。
【００３３】その後、ゲートメタルとなるＷＳｉ−Ｔｉ
Ｎ−Ｐｔ−Ａｕをスパッタ法により形成する。ゲート長
は０．１５〜０．３μｍである。ゲートメタルの不要部
分を除去してＴ型ゲート電極１１を形成し、保護膜とな
る酸化膜（ＳｉＯ2）１２を成膜し、オーミック電極
（ソース・ドレイン電極）９、１０を蒸着により形成
し、図１（ｅ）に示す本実施例のＦＥＴを得る。
Ｎ−Ｐｔ−Ａｕをスパッタ法により形成する。ゲート長
は０．１５〜０．３μｍである。ゲートメタルの不要部
分を除去してＴ型ゲート電極１１を形成し、保護膜とな
る酸化膜（ＳｉＯ2）１２を成膜し、オーミック電極
（ソース・ドレイン電極）９、１０を蒸着により形成
し、図１（ｅ）に示す本実施例のＦＥＴを得る。
【００３４】図１（ｅ）に示すＦＥＴにおける層厚、組
成、キャリア濃度の最適値は以下の通りであった。Ｇａ
Ａｓ（１００）基板１直上のアンドープＧａＡｓバッフ
ァ層は層厚３００ｎｍ、その上のアンドープＡｌuＧａ
1-uＡｓバッファ層はｕ＝０．２、層厚１００ｎｍ、そ
の上のアンドープＧａＡｓバッファ層は層厚２０ｎｍ、
アンドープＩｎxＧａ1-xＡｓチャネル層３はｘ＝０．
２、層厚１２ｎｍ、ＳｉドープＡｌyＧａ1-yＡｓ電子供
給層４はｙ＝０．２、層厚１５ｎｍ、キャリア濃度３Ｅ
１８ｃｍ-3、ＳｉドープＧａＡｓキャップ層５は層厚８
０ｎｍ、キャリア濃度３Ｅ１８ｃｍ-3、ショットキ層７
は、ＡｌzＧａ1-zＡｓの場合；ｚ＝０．２、層厚３０ｎ
ｍ、キャリア濃度５Ｅ１６ｃｍ-3、Ｇａ0.52Ｉｎ0.48Ｐ
の場合；層厚３５ｎｍ、キャリア濃度５Ｅ１６ｃｍ-3、
（ＡｌzＧａ1-z）0.52Ｉｎ0.48Ｐ（０．３≦ｚ≦０．
６）の場合；層厚３０ｎｍ、キャリア濃度１Ｅ１７ｃｍ
-3、Ａｌ 0.52Ｉｎ0.48Ｐの場合；層厚３０ｎｍ、キャリ
ア濃度５Ｅ１６ｃｍ-3である。なお、ＩｎxＧａ1-xＡｓ
チャネル層３にｎ型のＳｉドーピングを行う場合は、キ
ャリア濃度を１Ｅ１８ｃｍ-3とし、ショットキ層７の層
厚は２５ｎｍとする。
成、キャリア濃度の最適値は以下の通りであった。Ｇａ
Ａｓ（１００）基板１直上のアンドープＧａＡｓバッフ
ァ層は層厚３００ｎｍ、その上のアンドープＡｌuＧａ
1-uＡｓバッファ層はｕ＝０．２、層厚１００ｎｍ、そ
の上のアンドープＧａＡｓバッファ層は層厚２０ｎｍ、
アンドープＩｎxＧａ1-xＡｓチャネル層３はｘ＝０．
２、層厚１２ｎｍ、ＳｉドープＡｌyＧａ1-yＡｓ電子供
給層４はｙ＝０．２、層厚１５ｎｍ、キャリア濃度３Ｅ
１８ｃｍ-3、ＳｉドープＧａＡｓキャップ層５は層厚８
０ｎｍ、キャリア濃度３Ｅ１８ｃｍ-3、ショットキ層７
は、ＡｌzＧａ1-zＡｓの場合；ｚ＝０．２、層厚３０ｎ
ｍ、キャリア濃度５Ｅ１６ｃｍ-3、Ｇａ0.52Ｉｎ0.48Ｐ
の場合；層厚３５ｎｍ、キャリア濃度５Ｅ１６ｃｍ-3、
（ＡｌzＧａ1-z）0.52Ｉｎ0.48Ｐ（０．３≦ｚ≦０．
６）の場合；層厚３０ｎｍ、キャリア濃度１Ｅ１７ｃｍ
-3、Ａｌ 0.52Ｉｎ0.48Ｐの場合；層厚３０ｎｍ、キャリ
ア濃度５Ｅ１６ｃｍ-3である。なお、ＩｎxＧａ1-xＡｓ
チャネル層３にｎ型のＳｉドーピングを行う場合は、キ
ャリア濃度を１Ｅ１８ｃｍ-3とし、ショットキ層７の層
厚は２５ｎｍとする。
【００３５】図１（ｅ）に示す本実施例のＦＥＴにおい
てＩｎxＧａ1-xＡｓチャネル層３をアンドープにした場
合の特性は、リセス幅０．６μｍ、ゲート長０．１８μ
ｍ、オーミック電極間隔４μｍの構造のもので、ソース
抵抗は０．５Ω・ｍｍが得られ、しきい電圧Ｖth＝−
１．２Ｖ、最大ドレイン電流Ｉmax＝約６３０ｍＡ／ｍ
ｍ、最大トランスコンダクタンスｇｍmax＝約４６０ｍ
Ｓ／ｍｍ、ゲート・ドレイン間の耐圧ＢＶgdは１１Ｖ以
上、ゲート幅１００μｍの素子で最高発振周波数ｆmax
＝１８０ＧＨｚ、カットオフ周波数ｆＴ＝６３ＧＨｚが
得られた。
てＩｎxＧａ1-xＡｓチャネル層３をアンドープにした場
合の特性は、リセス幅０．６μｍ、ゲート長０．１８μ
ｍ、オーミック電極間隔４μｍの構造のもので、ソース
抵抗は０．５Ω・ｍｍが得られ、しきい電圧Ｖth＝−
１．２Ｖ、最大ドレイン電流Ｉmax＝約６３０ｍＡ／ｍ
ｍ、最大トランスコンダクタンスｇｍmax＝約４６０ｍ
Ｓ／ｍｍ、ゲート・ドレイン間の耐圧ＢＶgdは１１Ｖ以
上、ゲート幅１００μｍの素子で最高発振周波数ｆmax
＝１８０ＧＨｚ、カットオフ周波数ｆＴ＝６３ＧＨｚが
得られた。
【００３６】実施例２ 図２は、本実施例のＦＥＴの構成を示す概略断面図であ
る。本実施例のＦＥＴのの製造プロセスは、実施例１の
図１（ｃ）に示す工程でショットキ層７の成長膜厚を３
０〜６０ｎｍとすることが好ましく、図１（ｄ）に示す
ゲート形成用の開口の形成後、ショットキ層７に深さ１
０〜１５ｎｍのゲートリセスをエッチングにより形成
し、２段リセス構造（埋め込みゲート構造）にした以外
は、実施例１と同様である。
る。本実施例のＦＥＴのの製造プロセスは、実施例１の
図１（ｃ）に示す工程でショットキ層７の成長膜厚を３
０〜６０ｎｍとすることが好ましく、図１（ｄ）に示す
ゲート形成用の開口の形成後、ショットキ層７に深さ１
０〜１５ｎｍのゲートリセスをエッチングにより形成
し、２段リセス構造（埋め込みゲート構造）にした以外
は、実施例１と同様である。
【００３７】本実施例の最適値は、バッファ層２からキ
ャップ層５までの半導体層の層厚、組成、キャリア濃度
は実施例１と同様である。ショットキ層７は、キャリア
濃度５Ｅ１６ｃｍ-3、層厚４０ｎｍ、ゲートリセスのエ
ッチング深さは１０ｎｍである。
ャップ層５までの半導体層の層厚、組成、キャリア濃度
は実施例１と同様である。ショットキ層７は、キャリア
濃度５Ｅ１６ｃｍ-3、層厚４０ｎｍ、ゲートリセスのエ
ッチング深さは１０ｎｍである。
【００３８】本実施例のＦＥＴの特性は、リセス幅０．
６μｍ、ゲート長０．１８μｍ、オーミック電極間隔４
μｍの構造のもので、ソース抵抗は０．５Ω・ｍｍが得
られ、しきい電圧Ｖth＝−１．２Ｖ、最大ドレイン電流
Ｉmax＝約６３０ｍＡ／ｍｍ、最大トランスコンダクタ
ンスｇｍmax＝約４６０ｍＳ／ｍｍ、ゲート・ドレイン
間の耐圧ＢＶgdは１０Ｖ以上、ゲート幅１００μｍの素
子で最高発振周波数ｆmax＝１８０ＧＨｚ、カットオフ
周波数ｆＴ＝６０ＧＨｚが得られた。
６μｍ、ゲート長０．１８μｍ、オーミック電極間隔４
μｍの構造のもので、ソース抵抗は０．５Ω・ｍｍが得
られ、しきい電圧Ｖth＝−１．２Ｖ、最大ドレイン電流
Ｉmax＝約６３０ｍＡ／ｍｍ、最大トランスコンダクタ
ンスｇｍmax＝約４６０ｍＳ／ｍｍ、ゲート・ドレイン
間の耐圧ＢＶgdは１０Ｖ以上、ゲート幅１００μｍの素
子で最高発振周波数ｆmax＝１８０ＧＨｚ、カットオフ
周波数ｆＴ＝６０ＧＨｚが得られた。
【００３９】実施例３ 図３は、本実施例のＦＥＴの構成を示す概略断面図であ
る。
る。
【００４０】本実施例のＦＥＴの製造プロセスは、実施
例の図１（ｃ）に示す工程でショットキ層７の成長膜厚
を２０〜３０ｎｍとすることが好ましく、また、バッフ
ァ層２と電子供給層４１、４２の構成が異なる以外は実
施例１と同様にして作製される。
例の図１（ｃ）に示す工程でショットキ層７の成長膜厚
を２０〜３０ｎｍとすることが好ましく、また、バッフ
ァ層２と電子供給層４１、４２の構成が異なる以外は実
施例１と同様にして作製される。
【００４１】本実施例の最適値は、アンドープＧａＡｓ
バッファ層は層厚３００ｎｍ、その上のアンドープＡｌ
uＧａ1-uＡｓバッファ層はｕ＝０．２、層厚１００ｎ
ｍ、ＳｉドープＡｌyＧａ1-yＡｓ電子供給層４１はｙ＝
０．２、層厚６ｎｍ、キャリア濃度３Ｅ１８ｃｍ-3、ア
ンドープＩｎxＧａ1-xＡｓチャネル層３はｘ＝０．２、
層厚１２ｎｍ、ＳｉドープＡｌyＧａ1-yＡｓ電子供給層
４２はｙ＝０．２、層厚１５ｎｍ、キャリア濃度３Ｅ１
８ｃｍ-3、ＳｉドープＧａＡｓキャップ層５は層厚８０
ｎｍ、キャリア濃度３Ｅ１８ｃｍ-3で、ショットキ層７
はキャリア濃度５Ｅ１６ｃｍ-3、層厚２５ｎｍである。
バッファ層は層厚３００ｎｍ、その上のアンドープＡｌ
uＧａ1-uＡｓバッファ層はｕ＝０．２、層厚１００ｎ
ｍ、ＳｉドープＡｌyＧａ1-yＡｓ電子供給層４１はｙ＝
０．２、層厚６ｎｍ、キャリア濃度３Ｅ１８ｃｍ-3、ア
ンドープＩｎxＧａ1-xＡｓチャネル層３はｘ＝０．２、
層厚１２ｎｍ、ＳｉドープＡｌyＧａ1-yＡｓ電子供給層
４２はｙ＝０．２、層厚１５ｎｍ、キャリア濃度３Ｅ１
８ｃｍ-3、ＳｉドープＧａＡｓキャップ層５は層厚８０
ｎｍ、キャリア濃度３Ｅ１８ｃｍ-3で、ショットキ層７
はキャリア濃度５Ｅ１６ｃｍ-3、層厚２５ｎｍである。
【００４２】本発明のＦＥＴの特性は、リセス幅０．６
μｍ、ゲート長０．１８μｍ、オーミック電極間隔４μ
ｍの構造のもので、ソース抵抗は０．４Ω・ｍｍが得ら
れ、しきい電圧Ｖth＝−１．２Ｖ、最大ドレイン電流Ｉ
max＝約７００ｍＡ／ｍｍ、最大トランスコンダクタン
スｇｍmax＝約６００ｍＳ／ｍｍ、ゲート・ドレイン間
の耐圧ＢＶgdは１０Ｖ以上、ゲート幅１００μｍの素子
で最高発振周波数ｆmax＝２３０ＧＨｚ、カットオフ周
波数ｆＴ＝７５ＧＨｚが得られた。
μｍ、ゲート長０．１８μｍ、オーミック電極間隔４μ
ｍの構造のもので、ソース抵抗は０．４Ω・ｍｍが得ら
れ、しきい電圧Ｖth＝−１．２Ｖ、最大ドレイン電流Ｉ
max＝約７００ｍＡ／ｍｍ、最大トランスコンダクタン
スｇｍmax＝約６００ｍＳ／ｍｍ、ゲート・ドレイン間
の耐圧ＢＶgdは１０Ｖ以上、ゲート幅１００μｍの素子
で最高発振周波数ｆmax＝２３０ＧＨｚ、カットオフ周
波数ｆＴ＝７５ＧＨｚが得られた。
【００４３】実施例４ 図４は、本実施例のＦＥＴの構成を示す概略断面図であ
る。
る。
【００４４】このＦＥＴの製造プロセスは、まず、例え
ば有機金属気相成長法（ＭＯＶＰＥ法）によりＧａＡｓ
（１００）基板１上に、アンドープＧａＡｓ（バックグ
ラウンド濃度ｐ≦２Ｅ−１５ｃｍ-3）１００〜４００ｎ
ｍとアンドープＡｌuＧａ1-uＡｓ（０．１５≦ｕ≦０．
３５、バックグラウンド濃度ｐ≦３Ｅ−１５ｃｍ-3）１
００〜１０００ｎｍとアンドープＧａＡｓ（バックグラ
ウンド濃度ｐ≦２Ｅ−１５ｃｍ-3）１〜１０ｎｍとから
なるバッファ層２、Ｓｉドープでｎ＝１〜５Ｅ１７ｃｍ
-3のＧａＡｓチャネル層３を１５０〜３００ｎｍ、Ｓｉ
ドープでｎ＝２〜１０Ｅ１７ｃｍ-3のＧａＡｓキャップ
層５を７０〜１５０ｎｍに順次成長する。
ば有機金属気相成長法（ＭＯＶＰＥ法）によりＧａＡｓ
（１００）基板１上に、アンドープＧａＡｓ（バックグ
ラウンド濃度ｐ≦２Ｅ−１５ｃｍ-3）１００〜４００ｎ
ｍとアンドープＡｌuＧａ1-uＡｓ（０．１５≦ｕ≦０．
３５、バックグラウンド濃度ｐ≦３Ｅ−１５ｃｍ-3）１
００〜１０００ｎｍとアンドープＧａＡｓ（バックグラ
ウンド濃度ｐ≦２Ｅ−１５ｃｍ-3）１〜１０ｎｍとから
なるバッファ層２、Ｓｉドープでｎ＝１〜５Ｅ１７ｃｍ
-3のＧａＡｓチャネル層３を１５０〜３００ｎｍ、Ｓｉ
ドープでｎ＝２〜１０Ｅ１７ｃｍ-3のＧａＡｓキャップ
層５を７０〜１５０ｎｍに順次成長する。
【００４５】次に、図１（ｂ）に示すものと同様にリセ
ス形成および選択成長のためのマスクとなる酸化膜（Ｓ
ｉＯ2）を成長し、リセス形成のためにフォトレジスト
（ＰＲ）を塗布して１．０〜２．０μｍのパターン１３
を形成し、この酸化膜をエッチングしてマスクを形成す
る。続いて、ウェットエッチング技術によりＧａＡｓキ
ャップ層５及びチャネル層３の一部をエッチングしてリ
セスを形成する。リセス幅は１〜２μｍとする。
ス形成および選択成長のためのマスクとなる酸化膜（Ｓ
ｉＯ2）を成長し、リセス形成のためにフォトレジスト
（ＰＲ）を塗布して１．０〜２．０μｍのパターン１３
を形成し、この酸化膜をエッチングしてマスクを形成す
る。続いて、ウェットエッチング技術によりＧａＡｓキ
ャップ層５及びチャネル層３の一部をエッチングしてリ
セスを形成する。リセス幅は１〜２μｍとする。
【００４６】続いて、図１（ｃ）に示すものと同様に、
酸化膜（ＳｉＯ2）をマスクにして、アンドープ又はｎ
＝５〜２０Ｅ１６ｃｍ-3のショットキ層７をリセス内の
みにＭＯＶＰＥ法により選択成長する。リセス内に選択
成長するショットキ層７としては、ＡｌzＧａ1-zＡｓ
（０．１５≦ｚ≦０．３）の他、ＧａＡｓに格子整合す
るＧａ0.52Ｉｎ0.48Ｐ、（ＡｌzＧａ1-z）0.52Ｉｎ0.48
Ｐ、Ａｌ0.52Ｉｎ0.48Ｐのいずれかが好ましい。成長膜
厚は、リセス底面で１０〜３０ｎｍとすることが好まし
い。
酸化膜（ＳｉＯ2）をマスクにして、アンドープ又はｎ
＝５〜２０Ｅ１６ｃｍ-3のショットキ層７をリセス内の
みにＭＯＶＰＥ法により選択成長する。リセス内に選択
成長するショットキ層７としては、ＡｌzＧａ1-zＡｓ
（０．１５≦ｚ≦０．３）の他、ＧａＡｓに格子整合す
るＧａ0.52Ｉｎ0.48Ｐ、（ＡｌzＧａ1-z）0.52Ｉｎ0.48
Ｐ、Ａｌ0.52Ｉｎ0.48Ｐのいずれかが好ましい。成長膜
厚は、リセス底面で１０〜３０ｎｍとすることが好まし
い。
【００４７】次に、マスクに用いた酸化膜を除去した
後、再度、酸化膜（ＳｉＯ2）を成膜しドライエッチン
グ技術によりゲート形成用の開口を形成してマスクを形
成する。
後、再度、酸化膜（ＳｉＯ2）を成膜しドライエッチン
グ技術によりゲート形成用の開口を形成してマスクを形
成する。
【００４８】その後、ゲートメタルとなるＷＳｉ−Ｔｉ
Ｎ−Ｐｔ−Ａｕをスパッタ法により形成する。ゲート長
は０．３〜１μｍである。ゲートメタルの不要部分を除
去してＴ型ゲート電極１１を形成し、保護膜となる酸化
膜（ＳｉＯ2）１２を成膜し、オーミック電極（ソース
・ドレイン電極）９、１０を蒸着により形成し、図４に
示す本発明のＦＥＴを得る。
Ｎ−Ｐｔ−Ａｕをスパッタ法により形成する。ゲート長
は０．３〜１μｍである。ゲートメタルの不要部分を除
去してＴ型ゲート電極１１を形成し、保護膜となる酸化
膜（ＳｉＯ2）１２を成膜し、オーミック電極（ソース
・ドレイン電極）９、１０を蒸着により形成し、図４に
示す本発明のＦＥＴを得る。
【００４９】本実施例のＦＥＴにおける層厚、組成、キ
ャリア濃度の最適値は以下の通りであった。ＧａＡｓ
（１００）基板１直上のアンドープＧａＡｓバッファ層
は層厚３００ｎｍ、その上のアンドープＡｌuＧａ1-uＡ
ｓバッファ層はｕ＝０．２、層厚５００ｎｍ、その上の
アンドープＧａＡｓバッファ層は層厚５ｎｍ、Ｓｉドー
プＧａＡｓチャネル層３は層厚２００ｎｍ、キャリア濃
度４Ｅ１７ｃｍ-3、ＳｉドープＧａＡｓキャップ層５は
層厚１００ｎｍ、キャリア濃度７Ｅ１７ｃｍ-3、ショッ
トキ層７はＡｌzＧａ1-zＡｓの場合；アンドープでｚ＝
０．２、層厚２０ｎｍ、Ｇａ0.52Ｉｎ0.48Ｐの場合；ア
ンドープで層厚２０ｎｍ、（Ａｌ0.4Ｇａ0 .6）0.52Ｉｎ
0.48Ｐの場合；アンドープで層厚２０ｎｍ、Ａｌ0.52Ｉ
ｎ0.48Ｐの場合；アンドープで層厚２０ｎｍである。
ャリア濃度の最適値は以下の通りであった。ＧａＡｓ
（１００）基板１直上のアンドープＧａＡｓバッファ層
は層厚３００ｎｍ、その上のアンドープＡｌuＧａ1-uＡ
ｓバッファ層はｕ＝０．２、層厚５００ｎｍ、その上の
アンドープＧａＡｓバッファ層は層厚５ｎｍ、Ｓｉドー
プＧａＡｓチャネル層３は層厚２００ｎｍ、キャリア濃
度４Ｅ１７ｃｍ-3、ＳｉドープＧａＡｓキャップ層５は
層厚１００ｎｍ、キャリア濃度７Ｅ１７ｃｍ-3、ショッ
トキ層７はＡｌzＧａ1-zＡｓの場合；アンドープでｚ＝
０．２、層厚２０ｎｍ、Ｇａ0.52Ｉｎ0.48Ｐの場合；ア
ンドープで層厚２０ｎｍ、（Ａｌ0.4Ｇａ0 .6）0.52Ｉｎ
0.48Ｐの場合；アンドープで層厚２０ｎｍ、Ａｌ0.52Ｉ
ｎ0.48Ｐの場合；アンドープで層厚２０ｎｍである。
【００５０】本実施例のＦＥＴの特性は、リセス幅１．
３μｍ、ゲート長０．５μｍ、オーミック電極間隔６μ
ｍの構造のもので、ソース抵抗は１．５Ω・ｍｍが得ら
れ、最大ドレイン電流Ｉmax＝約６００ｍＡ／ｍｍ、最
大トランスコンダクタンスｇｍmax＝約２５０ｍＳ／ｍ
ｍ、ゲート・ドレイン間の耐圧ＢＶgd＝１５〜２０Ｖが
得られた。
３μｍ、ゲート長０．５μｍ、オーミック電極間隔６μ
ｍの構造のもので、ソース抵抗は１．５Ω・ｍｍが得ら
れ、最大ドレイン電流Ｉmax＝約６００ｍＡ／ｍｍ、最
大トランスコンダクタンスｇｍmax＝約２５０ｍＳ／ｍ
ｍ、ゲート・ドレイン間の耐圧ＢＶgd＝１５〜２０Ｖが
得られた。
【００５１】実施例５ 図５は、本実施例のＦＥＴの構成を示す概略断面図であ
る。
る。
【００５２】このＦＥＴの製造プロセスは、まず、例え
ば有機金属気相成長法（ＭＯＶＰＥ法）によりＧａＡｓ
（１００）基板１上に、アンドープＧａＡｓ（バックグ
ラウンド濃度ｐ≦２Ｅ−１５ｃｍ-3）１００〜４００ｎ
ｍとアンドープＡｌuＧａ1-uＡｓ（０．１５≦ｕ≦０．
３５、バックグラウンド濃度ｐ≦３Ｅ−１５ｃｍ-3）１
００〜１０００ｎｍとアンドープＧａＡｓ（バックグラ
ウンド濃度ｐ≦２Ｅ−１５ｃｍ-3）１〜１０ｎｍとから
なるバッファ層２、Ｓｉドープでｎ＝１〜４Ｅ１７ｃｍ
-3のＧａＡｓチャネル層３を１００〜２００ｎｍ、Ｓｉ
ドープでｎ＝５〜２０Ｅ１７ｃｍ-3のＡｌyＧａ1-yＡｓ
エッチング停止層１４を５〜１０ｎｍ、ＧａＡｓキャッ
プ層５０を１００〜２００ｎｍに順次成長する。
ば有機金属気相成長法（ＭＯＶＰＥ法）によりＧａＡｓ
（１００）基板１上に、アンドープＧａＡｓ（バックグ
ラウンド濃度ｐ≦２Ｅ−１５ｃｍ-3）１００〜４００ｎ
ｍとアンドープＡｌuＧａ1-uＡｓ（０．１５≦ｕ≦０．
３５、バックグラウンド濃度ｐ≦３Ｅ−１５ｃｍ-3）１
００〜１０００ｎｍとアンドープＧａＡｓ（バックグラ
ウンド濃度ｐ≦２Ｅ−１５ｃｍ-3）１〜１０ｎｍとから
なるバッファ層２、Ｓｉドープでｎ＝１〜４Ｅ１７ｃｍ
-3のＧａＡｓチャネル層３を１００〜２００ｎｍ、Ｓｉ
ドープでｎ＝５〜２０Ｅ１７ｃｍ-3のＡｌyＧａ1-yＡｓ
エッチング停止層１４を５〜１０ｎｍ、ＧａＡｓキャッ
プ層５０を１００〜２００ｎｍに順次成長する。
【００５３】次に、リセス形成および選択成長のための
マスクとなる酸化膜（ＳｉＯ2）を成長し、フォトレジ
スト（ＰＲ）を塗布して１．０〜２．０μｍのパターン
１３を形成し、この酸化膜をエッチングしてマスクを形
成する（図１（ｂ））。続いて、結晶選択ドライエッチ
ング技術を用いることによりＧａＡｓキャップ層５のみ
をエッチングしてリセスを形成する。その際、ＡｌzＧ
ａ1-zＡｓエッチング停止層１３上でエッチングは停止
する。リセス幅は１．０〜２．０μｍとする。
マスクとなる酸化膜（ＳｉＯ2）を成長し、フォトレジ
スト（ＰＲ）を塗布して１．０〜２．０μｍのパターン
１３を形成し、この酸化膜をエッチングしてマスクを形
成する（図１（ｂ））。続いて、結晶選択ドライエッチ
ング技術を用いることによりＧａＡｓキャップ層５のみ
をエッチングしてリセスを形成する。その際、ＡｌzＧ
ａ1-zＡｓエッチング停止層１３上でエッチングは停止
する。リセス幅は１．０〜２．０μｍとする。
【００５４】続いて、図１（ｃ）に示すものと同様に、
酸化膜（ＳｉＯ2）をマスクにして、アンドープ又はｎ
＝５〜２０Ｅ１６ｃｍ-3のショットキ層７をリセス内の
みにＭＯＶＰＥ法により選択成長する。リセス内に選択
成長するショットキ層７としては、実施例４と同様であ
る。成長膜厚は、リセス底面で１０〜３０ｎｍとするこ
とが好ましい。
酸化膜（ＳｉＯ2）をマスクにして、アンドープ又はｎ
＝５〜２０Ｅ１６ｃｍ-3のショットキ層７をリセス内の
みにＭＯＶＰＥ法により選択成長する。リセス内に選択
成長するショットキ層７としては、実施例４と同様であ
る。成長膜厚は、リセス底面で１０〜３０ｎｍとするこ
とが好ましい。
【００５５】次に、マスクに用いた酸化膜を除去した
後、再度、酸化膜（ＳｉＯ2）を成膜し、ドライエッチ
ング技術によりゲート形成用の開口を形成してマスクを
形成する。
後、再度、酸化膜（ＳｉＯ2）を成膜し、ドライエッチ
ング技術によりゲート形成用の開口を形成してマスクを
形成する。
【００５６】その後、ゲートメタルとなるＷＳｉ−Ｔｉ
Ｎ−Ｐｔ−Ａｕをスパッタ法により形成する。ゲート長
は０．３〜１．０μｍである。ゲートメタルの不要部分
を除去してＴ型ゲート１１を形成し、保護膜となる酸化
膜（ＳｉＯ2）１２を成膜し、オーミック電極（ソース
・ドレイン電極）９、１０を蒸着により形成し、図５に
示す本発明のＦＥＴを得る。
Ｎ−Ｐｔ−Ａｕをスパッタ法により形成する。ゲート長
は０．３〜１．０μｍである。ゲートメタルの不要部分
を除去してＴ型ゲート１１を形成し、保護膜となる酸化
膜（ＳｉＯ2）１２を成膜し、オーミック電極（ソース
・ドレイン電極）９、１０を蒸着により形成し、図５に
示す本発明のＦＥＴを得る。
【００５７】本実施例のＦＥＴにおける層厚、組成、キ
ャリア濃度の最適値は以下の通りであった。ＧａＡｓ
（１００）基板１直上のアンドープＧａＡｓバッファ層
は層厚３００ｎｍ、その上のアンドープＡｌuＧａ1-uＡ
ｓバッファ層はｕ＝０．２、層厚５００ｎｍ、その上の
アンドープＧａＡｓバッファ層は層厚５ｎｍ、Ｓｉドー
プＧａＡｓチャネル層３は層厚１５０ｎｍ、キャリア濃
度４Ｅ１７ｃｍ-3、ＳｉドープＡｌyＧａ1-yＡｓエッチ
ング停止層１３は、ｙ＝０．２、層厚１０ｎｍ、キャリ
ア濃度１Ｅ１８ｃｍ-3、ＧａＡｓキャップ層５は層厚１
００ｎｍ、キャリア濃度７Ｅ１７ｃｍ-3、ショットキ層
７は実施例４と同様である。
ャリア濃度の最適値は以下の通りであった。ＧａＡｓ
（１００）基板１直上のアンドープＧａＡｓバッファ層
は層厚３００ｎｍ、その上のアンドープＡｌuＧａ1-uＡ
ｓバッファ層はｕ＝０．２、層厚５００ｎｍ、その上の
アンドープＧａＡｓバッファ層は層厚５ｎｍ、Ｓｉドー
プＧａＡｓチャネル層３は層厚１５０ｎｍ、キャリア濃
度４Ｅ１７ｃｍ-3、ＳｉドープＡｌyＧａ1-yＡｓエッチ
ング停止層１３は、ｙ＝０．２、層厚１０ｎｍ、キャリ
ア濃度１Ｅ１８ｃｍ-3、ＧａＡｓキャップ層５は層厚１
００ｎｍ、キャリア濃度７Ｅ１７ｃｍ-3、ショットキ層
７は実施例４と同様である。
【００５８】本実施例のＦＥＴの特性は、リセス幅１．
５μｍ、ゲート長０．５μｍ、オーミック電極間隔６μ
ｍの構造のもので、ソース抵抗は１．３Ω・ｍｍが得ら
れ、最大ドレイン電流Ｉmax＝約５８０ｍＡ／ｍｍ、最
大トランスコンダクタンスｇｍmax＝約２６０ｍＳ／ｍ
ｍ、ゲート・ドレイン間の耐圧ＢＶgd＝１８〜２２Ｖが
得られた。
５μｍ、ゲート長０．５μｍ、オーミック電極間隔６μ
ｍの構造のもので、ソース抵抗は１．３Ω・ｍｍが得ら
れ、最大ドレイン電流Ｉmax＝約５８０ｍＡ／ｍｍ、最
大トランスコンダクタンスｇｍmax＝約２６０ｍＳ／ｍ
ｍ、ゲート・ドレイン間の耐圧ＢＶgd＝１８〜２２Ｖが
得られた。
【００５９】上記実施例１〜５の半導体結晶の成長方法
としてＭＯＶＰＥ法を記載したが、分子線エピタキシャ
ル法（ＭＢＥ法）、有機金属分子線エピタキシャル法
（ＭＯ−ＭＢＥ法）を用いてもかまわない。
としてＭＯＶＰＥ法を記載したが、分子線エピタキシャ
ル法（ＭＢＥ法）、有機金属分子線エピタキシャル法
（ＭＯ−ＭＢＥ法）を用いてもかまわない。
【００６０】
【発明の効果】以上、説明したように、ＧａＡｓに格子
整合し、バンドギャップエネルギーがＧａＡｓよりも大
きいアンドープ又は低濃度ｎ型ショットキ７をリセス内
に形成することにより、ソース電極９からチャネル層３
までにショットキ層形成用の低濃度層が不要になり、そ
の結果、ソース電極９からチャネル層３の抵抗が低減
し、最大ドレイン電流Ｉmaxやトランスコンダクタンス
ｇｍを大きくすることができるようになった。
整合し、バンドギャップエネルギーがＧａＡｓよりも大
きいアンドープ又は低濃度ｎ型ショットキ７をリセス内
に形成することにより、ソース電極９からチャネル層３
までにショットキ層形成用の低濃度層が不要になり、そ
の結果、ソース電極９からチャネル層３の抵抗が低減
し、最大ドレイン電流Ｉmaxやトランスコンダクタンス
ｇｍを大きくすることができるようになった。
【００６１】特に、ショットキ層７の半導体結晶とし
て、ＧａＡｓに格子整合するＧａ0.52Ｉｎ0.48Ｐ、（Ａ
ｌzＧａ1-z）0.52Ｉｎ0.48Ｐ、Ａｌ0.52Ｉｎ0.48Ｐを用
いた場合は、これらの半導体結晶のイオン化率がＧａＡ
ｓやＡｌＧａＡｓよりも小さいことから、ゲート端に高
電界が掛かってもイオン化電流の発生を低く押さえられ
ることから素子の高信頼化に結びつく。
て、ＧａＡｓに格子整合するＧａ0.52Ｉｎ0.48Ｐ、（Ａ
ｌzＧａ1-z）0.52Ｉｎ0.48Ｐ、Ａｌ0.52Ｉｎ0.48Ｐを用
いた場合は、これらの半導体結晶のイオン化率がＧａＡ
ｓやＡｌＧａＡｓよりも小さいことから、ゲート端に高
電界が掛かってもイオン化電流の発生を低く押さえられ
ることから素子の高信頼化に結びつく。
【図１】本発明の電解効果トランジスタの製造工程断面
図である。
図である。
【図２】本発明の電解効果トランジスタの構成を示す概
略断面図である。
略断面図である。
【図３】本発明の電解効果トランジスタの構成を示す概
略断面図である。
略断面図である。
【図４】本発明の高出力電解効果トランジスタの構成を
示す概略断面図である。
示す概略断面図である。
【図５】本発明の高出力電解効果トランジスタの構成を
示す概略断面図である。
示す概略断面図である。
【図６】従来の電解効果トランジスタの構成を示す概略
断面図である。
断面図である。
【図７】従来の高出力電解効果トランジスタの構成を示
す概略断面図である。
す概略断面図である。
１ 基板 ２ バッファ層 ３ チャネル層 ４、４１、４２ 電子供給層 ５ キャップ層 ６、８ マスク ７ ショットキ層 ９ ソース電極 １０ ドレイン電極 １１ ゲート電極 １２ 保護膜 １３ リセス形成パターン １４ エッチング停止層
Claims (7)
- 【請求項１】 ＧａＡｓ基板上に設けられたＧａＡｓ又
はＩｎＧａＡｓをチャネルとする電界効果トランジスタ
において、ＧａＡｓに格子整合し、バンドギャップエネ
ルギーがＧａＡｓよりも大きいアンドープ又は低濃度ｎ
型ショットキ層をリセス内に選択成長し、該ショットキ
層上にゲートが形成されたことを特徴とする電界効果ト
ランジスタ。 - 【請求項２】 前記ショットキ層にリセスが形成された
２段リセス構造を有し、該ショットキ層のリセスにゲー
ト下部が埋め込まれた構造を有することを特徴とする請
求項１記載の電解効果トランジスタ。 - 【請求項３】 前記ショットキ層がエッチング停止層上
に設けられている請求項１記載の電解効果トランジス
タ。 - 【請求項４】 ＧａＡｓ基板上に、アンドープＧａＡｓ
とアンドープＡｌuＧａ1-uＡｓとアンドープＧａＡｓか
らなるバッファ層、アンドープ又はｎ型ＩｎxＧａ1-xＡ
ｓチャネル層、ｎ型ＡｌyＧａ1-yＡｓ電子供給層、ｎ型
ＧａＡｓキャップ層を順次積層した構造を有する請求項
１〜４のいずれか１項に記載の電解効果トランジスタ。 - 【請求項５】 ＧａＡｓ基板上に、アンドープＧａＡｓ
とアンドープＡｌuＧａ1-uＡｓからなるバッファ層、ｎ
型ＡｌyＧａ1-yＡｓ電子供給層、アンドープＩｎxＧａ
1-xＡｓチャネル層、ｎ型ＡｌyＧａ1-yＡｓ電子供給
層、ｎ型ＧａＡｓキャップ層を順次積層した構造を有す
る請求項１〜４のいずれか１項に記載の電解効果トラン
ジスタ。 - 【請求項６】 ＧａＡｓ基板上に、アンドープＧａＡｓ
とアンドープＡｌuＧａ1-uＡｓとアンドープＧａＡｓか
らなるバッファ層、ｎ型ＧａＡｓチャネル層、ｎ型Ｇａ
Ａｓキャップ層を順次積層した構造を有する請求項１〜
４のいずれか１項に記載の電解効果トランジスタ。 - 【請求項７】 前記ショットキ層が、ＧａＡｓ及びＡｌ
uＧａ1-uＡｓよりも小さいイオン化率を有する半導体結
晶からなることを特徴とする請求項４、５又は６記載の
電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34512397A JPH11177079A (ja) | 1997-12-15 | 1997-12-15 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34512397A JPH11177079A (ja) | 1997-12-15 | 1997-12-15 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11177079A true JPH11177079A (ja) | 1999-07-02 |
Family
ID=18374447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34512397A Pending JPH11177079A (ja) | 1997-12-15 | 1997-12-15 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11177079A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003010822A1 (fr) * | 2001-07-19 | 2003-02-06 | Advantest Corporation | Element semi-conducteur et procede permettant de produire un element semi-conducteur |
| US6605831B1 (en) | 1999-09-09 | 2003-08-12 | Murata Manufacturing Co., Ltd. | Field-effect semiconductor device |
| WO2006033167A1 (en) * | 2004-09-24 | 2006-03-30 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US7208777B1 (en) | 1999-09-09 | 2007-04-24 | Murata Manufacturing Co., Ltd. | Field-effect semiconductor device |
| JP2009049038A (ja) * | 2007-08-13 | 2009-03-05 | Advantest Corp | 高電子移動度トランジスタおよび電子デバイス |
| US7573079B2 (en) | 2004-09-07 | 2009-08-11 | Fujitsu Limited | Field effect type semiconductor device |
| JP2012248836A (ja) * | 2011-05-25 | 2012-12-13 | Triquint Semiconductor Inc | ＧａＮＨＥＭＴ装置用再成長ショットキー構造 |
| CN113363255A (zh) * | 2021-06-02 | 2021-09-07 | 厦门市三安集成电路有限公司 | 一种半导体器件及其制备方法 |
-
1997
- 1997-12-15 JP JP34512397A patent/JPH11177079A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6605831B1 (en) | 1999-09-09 | 2003-08-12 | Murata Manufacturing Co., Ltd. | Field-effect semiconductor device |
| US7208777B1 (en) | 1999-09-09 | 2007-04-24 | Murata Manufacturing Co., Ltd. | Field-effect semiconductor device |
| WO2003010822A1 (fr) * | 2001-07-19 | 2003-02-06 | Advantest Corporation | Element semi-conducteur et procede permettant de produire un element semi-conducteur |
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| WO2006033167A1 (en) * | 2004-09-24 | 2006-03-30 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2009049038A (ja) * | 2007-08-13 | 2009-03-05 | Advantest Corp | 高電子移動度トランジスタおよび電子デバイス |
| JP2012248836A (ja) * | 2011-05-25 | 2012-12-13 | Triquint Semiconductor Inc | ＧａＮＨＥＭＴ装置用再成長ショットキー構造 |
| CN113363255A (zh) * | 2021-06-02 | 2021-09-07 | 厦门市三安集成电路有限公司 | 一种半导体器件及其制备方法 |
| CN113363255B (zh) * | 2021-06-02 | 2024-02-27 | 厦门市三安集成电路有限公司 | 一种半导体器件及其制备方法 |
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