CN113363255B - 一种半导体器件及其制备方法 - Google Patents
一种半导体器件及其制备方法 Download PDFInfo
- Publication number
- CN113363255B CN113363255B CN202110616664.0A CN202110616664A CN113363255B CN 113363255 B CN113363255 B CN 113363255B CN 202110616664 A CN202110616664 A CN 202110616664A CN 113363255 B CN113363255 B CN 113363255B
- Authority
- CN
- China
- Prior art keywords
- layer
- cap layer
- isolation region
- epitaxial
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 41
- 238000002360 preparation method Methods 0.000 title abstract description 6
- 238000002955 isolation Methods 0.000 claims abstract description 127
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 34
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 238000000034 method Methods 0.000 claims abstract description 25
- 238000005468 ion implantation Methods 0.000 claims abstract description 20
- 239000011248 coating agent Substances 0.000 claims abstract description 6
- 238000000576 coating method Methods 0.000 claims abstract description 6
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 46
- 238000005530 etching Methods 0.000 claims description 23
- 238000004519 manufacturing process Methods 0.000 claims description 17
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 claims description 11
- 238000002513 implantation Methods 0.000 claims description 7
- 238000000926 separation method Methods 0.000 abstract description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 41
- 150000002500 ions Chemical class 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 230000005669 field effect Effects 0.000 description 8
- 239000000243 solution Substances 0.000 description 8
- 239000000463 material Substances 0.000 description 7
- 230000008569 process Effects 0.000 description 7
- 238000005192 partition Methods 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 239000012670 alkaline solution Substances 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/7605—Making of isolation regions between components between components manufactured in an active substrate comprising AIII BV compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Element Separation (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
本发明提供一种半导体器件及其制备方法，涉及半导体技术领域，方法包括：在衬底上通过外延生长形成外延结构，外延结构包括外延层和帽层，通过涂覆光阻、经曝光显影形成图形化光阻定义出窗口区域，然后对窗口区域内露出的帽层由其表面向内通过离子注入形成位于帽层的第一隔离区和位于外延层的第二隔离区，通过去除第一隔离区，使得第二隔离区在窗口区域露出，由此使得窗口区域两侧的帽层之间形成物理隔断，避免在对帽层离子注入制作隔离区后依然会因为帽层为重掺杂结构从而增加主动器件经隔离区与其它区域的漏电流的问题，同时，还能够利用第二隔离区对主动器件起到进一步的绝缘隔离作用，有效限制主动器件与其它区域的漏电流。
Description
技术领域
本发明涉及半导体技术领域，具体而言，涉及一种半导体器件及其制备方法。
背景技术
随着科技需求的日益增加，以砷化镓、磷化铟为代表的第二代半导体材料逐渐成为当前研究热点，其适用于制作高速、高频、大功率以及发光电子器件，因此具有广阔的应用前景。在半导体器件的制备过程中，通常需要限制主动器件和其它区域之间的电流流动，而目前的方法主要通过制作隔离区实现限制。
在半导体器件中通常会设置有一层重掺杂的帽层，用以作为表面保护和欧姆接触用，现有工艺通常在主动器件周边的帽层上制作隔离区，但是由于帽层属于重掺杂结构，因此，在使用中主动器件依然存在漏电流较大的问题。
发明内容
本发明的目的在于，针对上述现有技术中的不足，提供一种半导体器件及其制备方法，以改善现有器件在使用中漏电流较大的问题。
为实现上述目的，本发明实施例采用的技术方案如下：
本发明实施例的一方面，提供一种半导体器件制备方法，方法包括：在衬底上外延生长外延结构，其中，外延结构包括依次形成于衬底上的外延层和帽层；在帽层上形成图形化光阻以定义窗口区域；在窗口区域对帽层和外延层进行离子注入，形成位于帽层的第一隔离区和位于外延层的第二隔离区；刻蚀位于帽层的第一隔离区以使第二隔离区露出。
可选的，外延层包括依次形成的AlGaAs层和InGaP层；帽层包括第一n+GaAs层；或，外延层包括依次形成的AlGaAs层和InGaP层，帽层包括依次形成的第二n+GaAs层和第一n+GaAs层，第一n+GaAs层的掺杂浓度大于第二n+GaAs层的掺杂浓度。
可选的，在窗口区域对帽层和外延层进行离子注入，形成位于帽层的第一隔离区和位于外延层的第二隔离区包括：在注入能量为190 KeV至250 KeV和注入剂量为4E11ion/cm2至1E1 2ion/cm2的条件下，在窗口区域对帽层和外延层注入Ar2+，形成位于帽层的第一隔离区和位于外延层的第二隔离区，其中，第一隔离区和第二隔离区的深度之和为0.55μm至0.65μm。
可选的，刻蚀位于帽层的第一隔离区以使第二隔离区露出包括：通过H3PO4: H2O2:H2O刻蚀位于帽层的第一隔离区以使第二隔离区露出。
可选的，H3PO4: H2O2: H2O的刻蚀深度为450 Å 至650 Å。
可选的，在刻蚀位于帽层的第一隔离区以使第二隔离区露出之后，方法还包括：在帽层上形成间隔设置的源极和漏极；刻蚀帽层以在源极和漏极之间露出外延层；在源极和漏极之间露出的外延层上形成栅极，以形成第一主动器件。
可选的，在源极和漏极之间露出的外延层上形成栅极，以形成第一主动器件之后，方法还包括：在帽层上形成第二主动器件，其中，第一主动器件通过第二隔离区与第二主动器件隔离。
可选的，在源极和漏极之间露出的外延层上形成栅极，以形成第一主动器件之后，方法还包括：刻蚀帽层以露出外延层；在外延层上形成外延电阻器，其中，外延电阻器通过第二隔离区与第一主动器件隔离。
可选的，在源极和漏极之间露出的外延层上形成栅极，以形成第一主动器件之后，方法还包括：在第二隔离区上形成被动器件。
本发明实施例的另一方面，提供一种半导体器件，采用上述任一种的半导体器件制备方法制备。
本发明的有益效果包括：
本发明提供了一种半导体器件及其制备方法，该方法包括：在衬底上通过外延生长形成外延结构，外延结构包括外延层和帽层，通过涂覆光阻、经曝光显影形成图形化光阻定义出窗口区域，然后对窗口区域内露出的帽层由其表面向内通过离子注入形成位于帽层的第一隔离区和位于外延层的第二隔离区，通过去除第一隔离区，使得第二隔离区在窗口区域露出，由此使得窗口区域两侧的帽层之间形成物理隔断，避免在对帽层离子注入制作隔离区后依然会因为帽层为重掺杂结构从而增加主动器件经隔离区与其它区域的漏电流的问题，同时，还能够利用第二隔离区对主动器件起到进一步的绝缘隔离作用，有效限制主动器件与其它区域的漏电流。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍， 应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本发明实施例提供的一种半导体器件制备方法的流程示意图；
图2为本发明实施例提供的一种半导体器件的状态示意图之一；
图3为本发明实施例提供的一种半导体器件的状态示意图之二；
图4为本发明实施例提供的一种半导体器件的状态示意图之三；
图5为本发明实施例提供的一种半导体器件的结构示意图之一；
图6为本发明实施例提供的一种半导体器件的结构示意图之二；
图7为本发明实施例提供的一种半导体器件的结构示意图之三；
图8为本发明实施例提供的一种半导体器件的结构示意图之四；
图9为本发明实施例提供的一种半导体器件的结构示意图之五。
图标：100-衬底；110-外延层；111-缓冲层；112-第二隔离区；120-帽层；121-第一隔离区；200-图形化光阻；310-源极；320-漏极；330-栅极；410-第二主动器件；420-外延电阻器；430-被动器件。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。
因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。需要说明的是，在不冲突的情况下，本发明的实施例中的各个特征可以相互结合，结合后的实施例依然在本发明的保护范围内。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
第二代半导体材料适用于制作高速、高频、大功率以及发光电子器件，因此具有广阔的应用前景。在半导体器件中通常会设置有一层重掺杂的帽层，以实现表面保护和欧姆接触的目的。现有工艺通常会在帽层上制作主动器件，在主动器件周边的帽层上制作隔离区从而在使用时限制主动器件与其它区域的漏电流，但是由于帽层属于重掺杂结构，因此，主动器件依然可能会经隔离区与其它区域存在漏电流较大的现象，本申请通过去除位于帽层的隔离区，从而使得主动器件在帽层上与周边区域形成物理隔断，减少在使用时主动器件和其它区域的器件结构之间的漏电流。
本发明实施例的一方面，提供一种半导体器件制备方法，如图1所示，该方法包括：
S010：在衬底上外延生长外延结构，其中，外延结构包括依次形成于衬底上的外延层和帽层。
如图2所示，提供一衬底100，该衬底100可以是本领域技术人员熟知的用以承载半导体集成电路组成元件的基材，例如碳化硅、锗、锗硅、砷化镓等。在该衬底100上制作半导体器件的外延结构，即在衬底100上通过外延生长形成至少一层外延层110和帽层120，其中，外延层110形成于衬底100的表面之上，帽层120形成于外延层110的表面之上。外延生长外延层110和帽层120的方式可以是通过化学气相沉积(CVD)、物理气相沉积(PVD)或原子层沉积(ALD)等工艺进行，本申请对其不做限定，具体可以根据实际需求进行合理选择。
S020：在帽层上形成图形化光阻以定义窗口区域。
如图2所示，通过S010在衬底100上形成外延层110和帽层120后，在帽层120的表面涂覆光阻，通过曝光、显影等工艺形成图形化光阻200，图形化光阻200具有窗口区域，即在窗口区域内露出位于图形化光阻200下方的部分帽层120。本申请对窗口区域的数量、形状均不做限制，例如图2中图形化光阻200具有一个环形窗口区域，当然在其它实施例中，也可以是具有二个、三个等，形状可以是方环，也可以是长条形等等。
在帽层120表面涂覆光阻之前，可以先对衬底100上形成有外延结构的器件结构进行清洗，清洗的方式可以是将该器件浸泡于碱液中清洗15S，碱液可以是NH4OH，其配比为1:50，如此，能够使得清洗后的帽层120表面与光阻的粘附性更好，然后在帽层120上涂覆IS光阻，涂覆光阻的形式可以是旋转涂布，使得光阻表面较为平整。光阻型号可以是SPR518，厚度为2.3μm至2.7μm，例如2.3μm、2.5μm、2.7μm等，需要说明的是光阻的厚度会影响后续进行离子注入的区域宽度范围，离子会延伸到主动器件区域，从而影响有效的主动器件区域。通过曝光、显影使得IS光阻被图形化从而形成具有窗口区域的图形化光阻200，在窗口区域内会对应露出下方的帽层120，接着对图形化光阻200进行烘烤，以使光阻硬化，增强光阻的粘附性，利于后续离子注入。
S030：在窗口区域对帽层和外延层进行离子注入，形成位于帽层的第一隔离区和位于外延层的第二隔离区。
如图2，通过S020在光阻上形成有窗口区域后，帽层120位于窗口区域内的部分露出，帽层120位于窗口区域周围的部分则被图形化光阻200所遮盖，然后对该器件结构进行绝缘离子注入，如图3所示，在离子注入过程中，被图形化光阻200所遮盖的帽层120不会受到影响，而位于窗口区域内的帽层120则会由帽层120的表面朝向衬底100的方向形成绝缘离子注入区，即绝缘区，也即无源区（同时，也形成有源区，有源区和无源区相邻），通过控制离子注入的参数，实现对绝缘区的深度进行控制，从而使得绝缘区由帽层120延伸至外延层110中，由此，形成在帽层120上的第一隔离区121和外延层110上的第二隔离区112，即绝缘区包括第一隔离区121和第二隔离区112，其中，第一隔离区121沿垂直衬底100的方向贯穿帽层120，第二隔离区112可以是沿垂直衬底100的方向贯穿外延层110，也可以是如图3所示的沿垂直衬底100方向未贯穿外延层110。
S040：刻蚀位于帽层的第一隔离区以使第二隔离区露出。
在窗口区域内形成第一隔离区121和第二隔离区112后，如图4所示，对第一隔离区121进行刻蚀，刻蚀的方法可以是光刻、干法刻蚀、湿法刻蚀等等，从而去除第一隔离区121，露出下方的第二隔离区112，此时，原本位于第一隔离区121两侧的帽层120则会因为第一隔离区121的去除而形成物理隔断，以此降低在使用时有源区主动器件与其它区域的漏电流，避免在对帽层120进行绝缘离子注入后依然会因为帽层120为重掺杂结构导致在使用时有源区的主动器件可能会经帽层120上的隔离区和其它区域发生漏电流增加的现象。此外，在去除第一隔离区121后，位于外延层110上的第二隔离区112露出，此时，便可以通过第二隔离区112对第二隔离区112两侧的有源区起到进一步的绝缘隔离作用，进而在后续工艺中在有源区的外延结构上制作形成主动器件后，能够对主动器件进行绝缘隔离，有效限制在使用时主动器件与其它区域（其它有源区）的漏电流。
上述通过离子注入制作第一隔离区121和第二隔离区112的目的在于使得特定区域具有隔离的特性，例如通过绝缘离子的注入使得位于窗口区域内的帽层120和外延层110形成绝缘体。
可选的，如图2至图9所示，前述实施例中的外延层110可以包括缓冲层111、沟道层和势垒层，其中，沟道层可以是AlGaAs层，势垒层可以是InGaP层，帽层120则可以仅包括第一n+GaAs层，也可以包括第一n+GaAs层和第二n+GaAs层。
以帽层120包括第一n+GaAs层和第二n+GaAs层为例：在形成时，可以是先在衬底100上外延生长整层的缓冲层111、然后在缓冲层111上生长AlGaAs层，在AlGaAs层上生长InGaP层，其中，AlGaAs层的厚度可以是75 Å至100 Å，例如：75 Å、 80 Å、90 Å、100 Å等，InGaP层的厚度可以是260 Å至360 Å，例如：260 Å、290 Å、310 Å、330 Å、350 Å、360 Å等。
然后继续在InGaP层生长第二n+GaAs层，在第二n+GaAs层上生长第一n+GaAs层以将第二n+GaAs层和第一n+GaAs层作为重掺杂的帽层120，其中，第二n+GaAs层的厚度可以是250Å 至350 Å ，例如：250 Å、270 Å、290 Å、310 Å、330 Å、350 Å等，第一n+GaAs层的厚度可以是400 Å至500 Å，例如：400 Å、420 Å、440 Å、460 Å、480 Å、500 Å等。第一n+GaAs层的掺杂浓度可以大于第二n+GaAs层的掺杂浓度，例如：第二n+GaAs层的掺杂浓度为5E17 atom/cm3至2E18 atom/cm3，第一n+GaAs层的掺杂浓度为3E18 atom/cm3至6E18 atom/cm3，如此，能够维持较高的击穿电压，提高器件性能。
当然在另一种实施例中：帽层120也可以仅包括第一n+GaAs层，如此，该实施例与上一实施例的区别在于，在InGaP层上直接生长第一n+GaAs层，从而将第一n+GaAs层作为帽层，其中，第一n+GaAs层的厚度和掺杂浓度可以参照上一实施例中的第一n+GaAs层设置。
可选的，当外延层110包括缓冲层111、AlGaAs层和InGaP层，帽层120包括第二n+GaAs层和第一n+GaAs层时，前述步骤中形成位于帽层120的第一隔离区121和位于外延层110的第二隔离区112时，可以通过以下方式进行：
选定注入能量为190 KeV至250 KeV、注入剂量为4E11 ion/cm2至1E12 ion/cm2的工艺条件下，向涂覆有图形化光阻200的器件注入Ar2+，在离子注入过程中，被图形化光阻200所遮盖的帽层120不会受到影响，而位于窗口区域内的帽层120则会被注入Ar2+，使得帽层120由表面朝向衬底100的方向形成绝缘区，也即无源区（同时，也形成有源区，有源区和无源区相邻），通过控制离子注入的参数，实现对绝缘区的深度进行控制，从而使得绝缘区由帽层120延伸至外延层110中，由此，形成在帽层120上的第一隔离区121和外延层110上的第二隔离区112，即在第二n+GaAs层和第一n+GaAs层上形成第一隔离区121、在InGaP层、AlGaAs层和缓冲层111上形成第二隔离区112，其中，第一隔离区121和第二隔离区112的深度之和为0.55μm至0.65μm ，例如0.55μm、0.6093μm、0.65μm等，如此，能够在前述厚度范围的各层级下，使得第一隔离区121贯穿第一n+GaAs层和第二n+GaAs层，第二隔离区112贯穿InGaP层和AlGaAs层并使得第二隔离区112至少延伸至缓冲层111的部分区域，以此能够降低有源区的漏电流，提高器件的性能。
可选的，在刻蚀位于帽层120的第一隔离区121以使第二隔离区112露出于帽层120时，可以将H3PO4: H2O2: H2O作为蚀刻液，该蚀刻液能够有效刻蚀GaAs材料，并在InGaP层时被阻挡，即H3PO4: H2O2: H2O蚀刻液在刻蚀GaAs材料的帽层120至InGaP材料的势垒层时，能够具有较高的刻蚀选择比，如此，既能够对第一隔离区121进行充分刻蚀并将其去除，同时，还能够利用InGaP材料的势垒层对H3PO4: H2O2: H2O蚀刻液的阻挡下，避免对势垒层过刻。
可选的，在帽层120的第二n+GaAs层和第一n+GaAs层厚度为650 Å时，可以通过H3PO4: H2O2: H2O蚀刻液对第一隔离区121刻蚀深度为650 Å，如此，能够较为彻底的去除第一隔离区121。当然，在其它实施例中，刻蚀深度可以根据帽层120的厚度或第一隔离区121的厚度进行对应设置，例如第二n+GaAs层和第一n+GaAs层的厚度为450 Å 至650 Å， H3PO4:H2O2: H2O蚀刻液对第一隔离区121刻蚀深度为450 Å 至650 Å，以便于较为彻底的去除第一隔离区121，使得帽层120在窗口区域形成良好的物理隔断。
可选的，如图5所示，前述实施例在帽层120上形成物理隔断，在外延层110上形成第二隔离区112，由此，在外延结构上定义出无源区和有源区，其中，有源区被无源区隔离，还可以在有源区的帽层120上制作第一主动器件，例如场效应晶体管器件（PHEMT），在制作场效应晶体管器件时，先在有源区的帽层120上形成间隔设置的源极310和漏极320，使得源极310和漏极320分别与帽层120形成欧姆接触，需要说明的是，本领域技术人员应当熟知同一主动器件的源极310和漏极320应当位于无源区的同一侧，即在同一主动器件的源漏之间不应当具有无源区。对源极310和漏极320之间的帽层120进行刻蚀，从而在源极310和漏极320之间形成凹槽，凹槽的底部为外延层110，即在源极310和漏极320之间露出外延层110，然后在凹槽内形成栅极330，使得栅极330与外延层110形成肖特基接触，如此形成第一主动器件。在制作场效应晶体管器件的源极310、漏极320和栅极330时，可以分别使用光阻涂布/曝光/显影完成黄光工艺；然后分别蒸镀源极310金属、漏极320金属和栅极330金属；接着分别进行光阻剥离后得到场效应晶体管的源极310、漏极320和栅极330。当然，第一主动器件还可以是增强型场效应晶体管（E-mode FET）或耗尽型场效应晶体管（D-mode FET），此外，第一主动器件还可以是外延电阻器（EPI resistor）等。
通过S040在帽层120上形成物理隔断，在外延层110上形成第二隔离区112后，还可以在有源区上制作主动器件之前，将帽层120上的图形化光阻200剥离，剥离的方式可以是通过NMP溶液去除。
图形化光阻200的窗口区域的位置定义了后续离子注入的位置，也即定义了无源区的位置，根据需要制作的器件结构，可以是在外延结构的边缘处形成无源区和位于无源区内的有源区；还可以是在外延结构形成无源区后，在无源区的内部形成一个有源区（为便于描述后续称为第一有源区），同时，在无源区的外部形成另一个有源区（为便于描述后续称为第二有源区），例如图5所示。
在一种实施例中：如图5所示，在外延结构上通过注入绝缘离子形成无源区，以及位于无源区内侧的第一有源区和位于无源区外侧的第二有源区，其中，第一有源区和第二有源区之间在外延层110上通过第二隔离区112绝缘隔离、在帽层120上通过物理隔断进行绝缘隔离，通过上述方法可以先在第一有源区内制作第一主动器件，例如制作PHEMT器件，然后在第二有源区的帽层120上制作第二主动器件410，如图6所示，第二主动器件410可以是增强型场效应晶体管（E-mode FET）或耗尽型场效应晶体管（D-mode FET），如图7所示，第二主动器件410还可以是外延电阻器（EPI resistor）等。此时，第一主动器件和第二主动器件410可以通过帽层120在无源区形成的物理隔断，从而降低两者之间的漏电流，同时，还可以通过外延层110在无源区形成的第二隔离区112进一步的限制第一主动器件和第二主动器件410之间的漏电流，有效提高整体器件的性能。
在另一种实施例中：如图5所示，在外延结构上通过注入绝缘离子形成无源区，以及位于无源区内侧的第一有源区和位于无源区外侧的第二有源区，其中，第一有源区和第二有源区之间在外延层110上通过第二隔离区112绝缘隔离、在帽层120上通过物理隔断进行绝缘隔离，通过上述方法可以先在第一有源区内制作第一主动器件，如图8所示，然后通过刻蚀的方法去除第二有源区的帽层120，从而将第二有源区的外延层110露出，此时，还可以在第二有源区的外延层110上制作外延电阻器420（EPI resistor），如此，第一主动器件和外延电阻器420可以通过帽层120在无源区形成的物理隔断，从而降低两者之间的漏电流，同时，还可以通过外延层110在无源区形成的第二隔离区112进一步的限制第一主动器件和外延电阻器420之间的漏电流，有效提高整体器件的性能。
在再一种实施例中：如图5所示，在外延结构上通过注入绝缘离子形成无源区，以及与无源区相邻的有源区，其中，有源区在外延层110上通过第二隔离区112绝缘隔离、在帽层120上通过物理隔断进行绝缘隔离，通过上述方法可以先在有源区内制作第一主动器件，如图9所示，然后在无源区内制作被动器件430，即在第二隔离区112上制作被动器件430，被动器件430可以是电感器、电阻器、电容器等。如此，第一主动器件和被动器件430可以通过第二隔离区112进行绝缘隔离，从而限制第一主动器件和被动器件430之间的漏电流，有效提高整体器件的性能。
在又一种实施例中：在外延结构上形成第一有源区、无源区和第二有源区，其中，第一有源区和第二有源区之间在外延层110上通过第二隔离区112绝缘隔离、在帽层120上通过物理隔断进行绝缘隔离，在第一有源区上制作第一主动器件，在无源区制作被动器件430，在第二有源区的帽层120上制作第二主动器件410。如此，第一主动器件和第二主动器件410可以通过帽层120在无源区形成的物理隔断，从而降低两者之间的漏电流，同时，还可以通过外延层110在无源区形成的第二隔离区112进一步的限制第一主动器件和第二主动器件410之间的漏电流，此外，被动器件430分别与第一主动器件和第二主动器件410通过第二隔离区112进行绝缘隔离，从而限制被动器件430分别与第一主动器件和第二主动器件410之间的漏电流，有效提高整体器件的性能。
在又一种实施例中：在外延结构上形成第一有源区、无源区和第二有源区，其中，第一有源区和第二有源区之间在外延层110上通过第二隔离区112绝缘隔离、在帽层120上通过物理隔断进行绝缘隔离，在第一有源区上制作第一主动器件，在无源区制作被动器件430，去除第二有源区的帽层120，然后在第二有源区的外延层110上制作外延电阻器420。如此，第一主动器件和外延电阻器420可以通过帽层120在无源区形成的物理隔断，从而降低两者之间的漏电流，同时，还可以通过外延层110在无源区形成的第二隔离区112进一步的限制第一主动器件和外延电阻器420之间的漏电流，此外，被动器件430分别与第一主动器件和外延电阻器420通过第二隔离区112进行绝缘隔离，从而限制被动器件430分别与第一主动器件和外延电阻器420之间的漏电流，有效提高整体器件的性能。
本发明实施例的另一方面，提供一种半导体器件，采用上述任一种的半导体器件制备方法制备，如图5所示，包括：衬底100以及设置于衬底100上的外延结构，外延结构包括依次设置于衬底100上的外延层110和帽层120，在外延层110上形成第二隔离区112，在帽层120上形成连通至第二隔离区112的沟槽，如此，位于沟槽两侧的帽层120会在沟槽处形成物理隔断实现绝缘隔离，以此在使用时降低在帽层120上制作的主动器件与其它区域的漏电流，同时，外延层110还可以通过第二隔离区112绝缘隔离，进一步降低主动器件的漏电流。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (9)
1.一种半导体器件制备方法，其特征在于，所述方法包括：
在衬底上外延生长外延结构，其中，所述外延结构包括依次形成于所述衬底上的外延层和帽层；
在所述帽层上涂覆光阻并形成图形化光阻以定义窗口区域；
在所述窗口区域对所述帽层和所述外延层进行离子注入，形成位于所述帽层的第一隔离区和位于所述外延层的第二隔离区，所述第一隔离区沿垂直衬底的方向贯穿所述帽层；
刻蚀并去除位于所述帽层的第一隔离区以使所述第二隔离区露出；
所述光阻的厚度为2.3μm至2.7μm；
所述在所述窗口区域对所述帽层和所述外延层进行离子注入，形成位于所述帽层的第一隔离区和位于所述外延层的第二隔离区包括：
在注入能量为190 KeV至250 KeV和注入剂量为4E11 ion/cm2至1E12 ion/cm2的条件下，在所述窗口区域对所述帽层和所述外延层注入Ar2+，形成位于所述帽层的第一隔离区和位于所述外延层的第二隔离区，其中，所述第一隔离区和所述第二隔离区的深度之和为0.55μm至0.65μm。
2.如权利要求1所述的半导体器件制备方法，其特征在于，所述外延层包括依次形成的AlGaAs层和InGaP层，所述帽层包括第一n+ GaAs层；或，所述外延层包括依次形成的AlGaAs层和InGaP层，所述帽层包括依次形成的第二n+ GaAs层和第一n+ GaAs层，所述第一n+ GaAs层的掺杂浓度大于所述第二n+ GaAs层的掺杂浓度。
3.如权利要求1所述的半导体器件制备方法，其特征在于，所述刻蚀位于所述帽层的第一隔离区以使所述第二隔离区露出包括：
通过H3PO4: H2O2: H2O刻蚀位于所述帽层的第一隔离区以使所述第二隔离区露出。
4.如权利要求3所述的半导体器件制备方法，其特征在于，所述H3PO4: H2O2: H2O的刻蚀深度为450 Å 至650 Å。
5.如权利要求1至4任一项所述的半导体器件制备方法，其特征在于，在所述刻蚀位于所述帽层的第一隔离区以使所述第二隔离区露出之后，所述方法还包括：
在所述帽层上形成间隔设置的源极和漏极；
刻蚀所述帽层以在所述源极和所述漏极之间露出所述外延层；
在所述源极和所述漏极之间露出的所述外延层上形成栅极，以形成第一主动器件。
6.如权利要求5所述的半导体器件制备方法，其特征在于，所述在所述源极和所述漏极之间露出的所述外延层上形成栅极，以形成第一主动器件之后，所述方法还包括：
在所述帽层上形成第二主动器件，其中，所述第一主动器件通过所述第二隔离区与所述第二主动器件隔离。
7.如权利要求5所述的半导体器件制备方法，其特征在于，所述在所述源极和所述漏极之间露出的所述外延层上形成栅极，以形成第一主动器件之后，所述方法还包括：
刻蚀所述帽层以露出所述外延层；
在所述外延层上形成外延电阻器，其中，所述外延电阻器通过所述第二隔离区与所述第一主动器件隔离。
8.如权利要求5所述的半导体器件制备方法，其特征在于，所述在所述源极和所述漏极之间露出的所述外延层上形成栅极，以形成第一主动器件之后，所述方法还包括：
在所述第二隔离区上形成被动器件。
9.一种半导体器件，其特征在于，采用如权利要求1至8任一项所述的半导体器件制备方法制备。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110616664.0A CN113363255B (zh) | 2021-06-02 | 2021-06-02 | 一种半导体器件及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110616664.0A CN113363255B (zh) | 2021-06-02 | 2021-06-02 | 一种半导体器件及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113363255A CN113363255A (zh) | 2021-09-07 |
| CN113363255B true CN113363255B (zh) | 2024-02-27 |
Family
ID=77531366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110616664.0A Active CN113363255B (zh) | 2021-06-02 | 2021-06-02 | 一种半导体器件及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113363255B (zh) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0846181A (ja) * | 1994-07-28 | 1996-02-16 | Nec Corp | 半導体装置の製造方法 |
| US5504353A (en) * | 1994-06-06 | 1996-04-02 | Nec Corporation | Field effect transistor |
| JPH11177079A (ja) * | 1997-12-15 | 1999-07-02 | Nec Corp | 電界効果トランジスタ |
| US6087207A (en) * | 1998-09-29 | 2000-07-11 | Raytheon Company | Method of making pseudomorphic high electron mobility transistors |
| CN101635299A (zh) * | 2008-07-25 | 2010-01-27 | 台湾积体电路制造股份有限公司 | 半导体装置及其制造方法 |
| JP2012015161A (ja) * | 2010-06-29 | 2012-01-19 | Renesas Electronics Corp | 電界効果トランジスタ |
| CN105070681A (zh) * | 2015-08-24 | 2015-11-18 | 桂林电子科技大学 | 一种砷化镓衬底mHEMT有源区电学隔离方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8120066B2 (en) * | 2006-10-04 | 2012-02-21 | Selex Sistemi Integrati S.P.A. | Single voltage supply pseudomorphic high electron mobility transistor (PHEMT) power device and process for manufacturing the same |
| JP2010135590A (ja) * | 2008-12-05 | 2010-06-17 | Renesas Electronics Corp | 電界効果トランジスタ |
-
2021
- 2021-06-02 CN CN202110616664.0A patent/CN113363255B/zh active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5504353A (en) * | 1994-06-06 | 1996-04-02 | Nec Corporation | Field effect transistor |
| JPH0846181A (ja) * | 1994-07-28 | 1996-02-16 | Nec Corp | 半導体装置の製造方法 |
| JPH11177079A (ja) * | 1997-12-15 | 1999-07-02 | Nec Corp | 電界効果トランジスタ |
| US6087207A (en) * | 1998-09-29 | 2000-07-11 | Raytheon Company | Method of making pseudomorphic high electron mobility transistors |
| CN101635299A (zh) * | 2008-07-25 | 2010-01-27 | 台湾积体电路制造股份有限公司 | 半导体装置及其制造方法 |
| JP2012015161A (ja) * | 2010-06-29 | 2012-01-19 | Renesas Electronics Corp | 電界効果トランジスタ |
| CN105070681A (zh) * | 2015-08-24 | 2015-11-18 | 桂林电子科技大学 | 一种砷化镓衬底mHEMT有源区电学隔离方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN113363255A (zh) | 2021-09-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0035126B1 (en) | Bipolar transistor and process for fabricating same | |
| US10381259B2 (en) | Semiconductor device with localized carrier lifetime reduction and fabrication method thereof | |
| JP2010500765A (ja) | Ｓｏｉ又はバルクシリコンの何れか内の内蔵バックゲートを有するｊｆｅｔ | |
| US3873372A (en) | Method for producing improved transistor devices | |
| CN107393959A (zh) | 基于自对准栅的GaN超高频器件及制作方法 | |
| KR20210075164A (ko) | 트랜지스터 제조 방법 및 게이트 올 어라운드 디바이스 구조 | |
| US3456168A (en) | Structure and method for production of narrow doped region semiconductor devices | |
| US4523368A (en) | Semiconductor devices and manufacturing methods | |
| CN113363255B (zh) | 一种半导体器件及其制备方法 | |
| US4090289A (en) | Method of fabrication for field effect transistors (FETs) having a common channel stopper and FET channel doping with the channel stopper doping self-aligned to the dielectric isolation between FETS | |
| CN113363254B (zh) | 一种半导体器件及其制备方法 | |
| EP0036499A1 (en) | A polysilicon-base self-aligned bipolar transistor process | |
| CN114496921A (zh) | 半导体器件的制作方法以及半导体器件 | |
| US7488638B2 (en) | Method for fabricating a voltage-stable PMOSFET semiconductor structure | |
| CN113451129A (zh) | 一种高电子迁移率晶体管及制备方法 | |
| KR100215841B1 (ko) | 바이폴라소자 제조방법 | |
| GB2070858A (en) | A shallow channel field effect transistor | |
| TWI578403B (zh) | 溝渠式蕭基二極體及其製作方法 | |
| JPS6237890B2 (zh) | ||
| JPH10173036A (ja) | 半導体装置および半導体の高抵抗化方法 | |
| KR100305205B1 (ko) | 반도체소자의제조방법 | |
| CN114171387A (zh) | 基于p型栅的增强型hemt及其制备方法 | |
| KR940004274B1 (ko) | 이종구조 갈륨 비소 반도체 장치의 소자분리 방법 | |
| CN114220854A (zh) | 一种逆导型绝缘栅双极型晶体管及其制作方法 | |
| GB2140617A (en) | Methods of forming a field effect transistor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |