JP2010135590A - 電界効果トランジスタ - Google Patents

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Abstract

【課題】低いゲートリーク電流と低オン抵抗との同時に実現する。
【解決手段】ＩｎＧａＡｓを主要な材料とするチャネル層と、ＡｌＧａＡｓを主要な材料とするショットキー層と、ＩｎＧａＰを主要な材料とするストッパ層と、ショットキー層の表面を露出するリセスを挟んで配置された第１領域と第２領域とを含むキャップ層と、キャップ層の上に設けられたソース／ドレイン電極と、リセスによって露出されたショットキー層の表面に設けられたゲート電極とを具備する電界効果トランジスタを構成する。ここで、キャップ層は、Ｓｉ不純物を含む第１ＳｉドープＧａＡｓキャップ層と、第１ＳｉドープＧａＡｓキャップ層よりも低濃度のＳｉ不純物を含む第２ＳｉドープＧａＡｓキャップ層と、第２ＳｉドープＧａＡｓキャップ層とストッパ層との間の層に設けられ、ポテンシャルバリアの上昇を抑制するバリア上昇抑制領域を備えるものとする。
【選択図】図１

Description

本発明は、電界効果トランジスタに関し、特に、材料にガリウム砒素を用いた電界効果トランジスタに関する。
微細加工技術の進歩に伴って、材料にガリウム砒素を用いた電界効果トランジスタを備えた半導体デバイス（以下、ＧａＡｓデバイスと記載する場合も有る）が安価に供給されるようになってきている。ＧａＡｓデバイスは、例えば、携帯電話やＰＤＡなど、小型で高周波特性が要求される電子機器のＳｗｉｔｃｈ ＩＣ（ＳＷＩＣ）などに使用され、広く普及している。
携帯端末のＳｗｉｔｃｈ ＩＣ（ＳＷＩＣ）に対し、高調波歪の低減が強く望まれている。一般的なＳＷＩＣでは、ＳｉのＣＭＯＳプロセスにより構成された昇圧回路と、ＧａＡｓ ＦＥＴとを１チップに搭載している。その昇圧回路によってＧａＡｓ ＦＥＴを昇圧動作させることで高アイソレーションを維持し、高調波歪を低減させている。そのような構造を有するＧａＡｓデバイスに関する技術が知られている（例えば、特許文献１〜３参照。）。
特許文献１には、アンドープＩｎＧａＰストッパ層を用いて形成したリセス部にゲート電極を有するヘテロ接合型化合物半導体電界効果トランジスタが示されている。図２４は、その特許文献１に記載のヘテロ接合型化合物半導体電界効果トランジスタの構成を示す断面図である。図２４に示されているように、従来のヘテロ接合型化合物半導体電界効果トランジスタには、半絶縁性ＧａＡｓ基板１１１と、バッファ層１１２と、ｎ−ＡｌＧａＡｓ電子供給下層１１３と、ｉ−ＩｎＧａＡｓチャネル層１１４と、ｎ−ＡｌＧａＡｓ電子供給層１１５と、ｉ−ＩｎＧａＰ電界緩和層１１６と、ｎ−ＧａＡｓコンタクト下層１１７と、リセスストッパ層１５０と、ｎ＋−ＧａＡｓコンタクト上層１１８とが順に積層されている。
半絶縁性ＧａＡｓ基板１１１の上に、バッファ層１１２としてアンドープのＧａＡｓ層が形成されている。そのバッファ層１１２の上に、ｎ−ＡｌＧａＡｓ電子供給下層１１３としてｎ−Ａｌ０．２Ｇａ０．８Ａｓ層が積層されている。そのｎ−ＡｌＧａＡｓ電子供給下層１１３の上には、図示しない下側のスペーサ層としてｉ−Ａｌ０．２Ｇａ０．８Ａｓ層が形成される。この下側のスペーサ層の上にｉ−ＩｎＧａＡｓチャネル層１１４としてｉ−Ｉｎ０．１５Ｇａ０．８５Ａｓ層が形成されている。このｉ−ＩｎＧａＡｓチャネル層１１４の上に、図示しない上側のスペーサ層としてｉ−Ａｌ０．２Ｇａ０．８Ａｓ層、及び、ｉ−ＩｎＧａＡｓチャネル層１１４の上に上側のｎ−ＡｌＧａＡｓ電子供給層１１５としてｎ−Ａｌ０．２Ｇａ０．８Ａｓ層がそれぞれ積層されている。
そのｎ−ＡｌＧａＡｓ電子供給層１１５の上には、ｉ−ＩｎＧａＰ電界緩和層１１６としてｉ−Ｉｎ０．４８Ｇａ０．５２Ｐ層が形成されている。また、ｎ−ＧａＡｓコンタクト下層１１７（第１のコンタクト層）としてｎ−ＧａＡｓ層が形成されている。また、ｎ＋−ＧａＡｓコンタクト上層１１８（第２のコンタクト層）として低抵抗のｎ＋−ＧａＡｓ層が形成されている。それぞれの層は、順番に積層されている。
ｎ−ＧａＡｓコンタクト下層１１７の上には、リセスストッパ層１５０としてｉ−Ｉｎ０．４９Ｇａ０．５１Ｐ層が積層されている。このリセスストッパ層１５０の上に、ｎ＋−ＧａＡｓコンタクト上層１１８として低抵抗のｎ＋−ＧａＡｓ膜が積層されている。このｎ＋−ＧａＡｓコンタクト上層１１８の表面には、ワイドリセス開口１０５を挟むようにＮｉ−ＡｕＧｅ−Ａｕ合金層からなるソース電極１２０と、ドレイン電極１２１とが形成されている。
ｎ＋−ＧａＡｓコンタクト上層１１８には、このｎ＋−ＧａＡｓコンタクト上層１１８を貫通してワイドリセス開口１０５が形成されている。このワイドリセス開口１０５の内部には、リセスストッパ層１５０、ｎ−ＧａＡｓコンタクト下層１１７、及び、ｉ−ＩｎＧａＰ電界緩和層１１６を貫通して、そのワイドリセス開口１０５の開口幅よりも狭い幅を有するナロウリセス開口１１０が形成されている。そして、ナロウリセス開口１１０の底部に露出したｎ−ＡｌＧａＡｓ電子供給層１１５の表面には、Ａｌからなるゲート電極１２２が形成されている。
図２５は、特許文献１に記載のヘテロ接合型化合物半導体電界効果トランジスタの他の構成を示す断面図である。図２５に示されているように、そのヘテロ接合型化合物半導体電界効果トランジスタには、リセスストッパ層１５０が設けられていない。ｎ＋−ＧａＡｓコンタクト上層１１８を貫通してワイドリセス開口１０５が形成されている。このワイドリセス開口１０５の内部には、ｎ−ＧａＡｓコンタクト下層１１７と上記ｉ−ＩｎＧａＰ電界緩和層１１６とを貫通して、上記ワイドリセス開口１０５の開口幅よりも狭い幅を有するナロウリセス開口１１０が形成される。このヘテロ接合型化合物半導体電界効果トランジスタは、ワイドリセス開口１０５とナロウリセス開口１１０とからなるダブルリセス構造を有する。
ナロウリセス開口１１０の底部に露出した上側のｎ−ＡｌＧａＡｓ電子供給層１１５の表面には、例えばＡｌからなるゲート電極１２２が形成される。上記ｎ＋−ＧａＡｓコンタクト上層１１８の上には、上記ワイドリセス開口１０５を挟むように、例えばＮｉ−ＡｕＧｅ−Ａｕ合金層からなるソース電極１２０及びドレイン電極１２１が形成される。
ナロウリセス開口１１０を形成するｎ−ＧａＡｓコンタクト下層１１７は、ｎ型の不純物が添加されたＧａＡｓを含み、ワイドリセス開口１０５を形成するｎ＋−ＧａＡｓコンタクト上層１１８もｎ型の不純物がより高濃度に添加されたＧａＡｓを含んで形成される。さらに、ｉ−ＩｎＧａＰ電界緩和層１１６はイントリンシック型のＩｎＧａＰから形成されている。
また、特許文献２には、選択エッチング技術を利用することができ、高性能で且つ均一性や再現性に優れたダブルリセス構造のヘテロ接合電界効果トランジスタに関する技術が記載されている。また、特許文献３には、シュードモルフィック高電子移動度トランジスタに関する技術が記載されている。
特開２００４−１９３２７３号公報 特開平７−３３５８６７号公報 特表２００２−５２６９２２号公報
ＧａＡｓキャップ層内にＩｎＧａＰ層やＡｌＧａＡｓ層を挿入したダブルリセス構造では、オーミック電極からチャネル層までの電子に対するポテンシャルバリアが形成されるため、コンタクト抵抗の悪化を招いてしまう。また、ＧａＡｓキャップ層内の不純物濃度の低い層を用いて電界緩和層とすることも、ＩｎＧａＰ層のポテンシャルバリアを持ち上げてしまうため、コンタクト抵抗が悪化する。このため、ＩｎＧａＰストッパ層により形成したゲートリセス部にゲート電極を配した従来のＦＥＴ構造では、低いゲートリーク電流と低オン抵抗との同時に実現することが困難であった。
また、オン抵抗を低減するためキャップ層の構造をＳｉ不純物が高濃度にドープされた半導体層だけにしてしまうとドレイン耐圧の低下から耐圧破壊が起こるという問題も発生してしまう。
以下に、［発明を実施するための最良の形態］で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
上記の課題を解決するために、ショットキー層と、ゲート電極が前記ショットキー層の表面に設けられたリセス領域を挟んだ領域に、前記ショットキー層の上に設けられ、ＩｎＧａＰを主要な材料とするストッパ層と、前記ストッパ層の上に設けられ、n型不純物を含むＧａＡｓを主要な材料とするキャップ層とを備えるものとする。また、前記キャップ層は、高濃度キャップ層と、前記高濃度キャップ層の下に設けられ、前記不純物の濃度が前記高濃度キャップ層よりも低い低濃度キャップ層を備えた電界効果トランジスタを構成するここにおいて、ＧａＡｓとＩｎＧａＰの界面に蓄積された電荷に起因するポテンシャルバリアの上昇を抑制するバリア上昇抑制領域を備えることが好ましい。
換言すると、上記課題を解決するために、化合物半導体基板の上に設けられ、ＩｎＧａＡｓを主要な材料とするチャネル層と、前記チャネル層の上に設けられ、ＡｌＧａＡｓを主要な材料とするショットキー層と、前記ショットキー層の上に設けられ、ＩｎＧａＰを主要な材料とするストッパ層と、前記ショットキー層の表面を露出するリセスを挟んで配置された第１領域と第２領域とを含み、前記ストッパ層の上に設けられ、Ｓｉ不純物を含むＧａＡｓを主要な材料とするキャップ層と、前記キャップ層の上に設けられたソース／ドレイン電極と、前記リセスによって露出された前記ショットキー層の前記表面に設けられたゲート電極とを具備する電界効果トランジスタを構成する。
ここで、前記キャップ層は、前記ストッパ層と前記ソース／ドレイン電極との間の層に設けられ、Ｓｉ不純物を含む第１ＳｉドープＧａＡｓキャップ層と、前記第１ＳｉドープＧａＡｓキャップ層の下層に設けられ、前記第１ＳｉドープＧａＡｓキャップ層よりも低濃度のＳｉ不純物を含む第２ＳｉドープＧａＡｓキャップ層と、前記第２ＳｉドープＧａＡｓキャップ層と前記ストッパ層との間の層に設けられ、前記ストッパ層で生じる電荷に起因するポテンシャルバリアの上昇を抑制するバリア上昇抑制領域を備えるものとする。
その電界効果トランジスタは、ＧａＡｓキャップ層内に形成したＧａＡｓ低濃度層により電界緩和を行い、低いゲートリーク電流を実現している。また、低濃度ＧａＡｓ層とＩｎＧａＰ層の界面に不純物を高濃度にδドープしたＧａＡｓ電子補償層を挿入することによりポテンシャルバリアの持ち上がり補償している。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、ゲートリーク電流を低減することにより、昇圧した制御電圧を効率良くＧａＡｓ ＦＥＴに送り、高耐圧化によって、パワーアンプから入力される大信号にもオフ状態を維持でき、オン抵抗の低減により、入力信号の低損失が可能となる。
以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
［第１実施形態］
図１は、本発明の第１実施形態の電界効果トランジスタの構成を例示する断面図である。本実施形態の電界効果トランジスタのエピタキシャルウェハは、半絶縁性ＧａＡｓ基板１（化合物半導体基板）と、バッファ層２と、ＳｉドープＡｌＧａＡｓ電子供給層３と、アンドープＡｌＧａＡｓ層４と、アンドープＩｎＧａＡｓチャネル層５と、アンドープＡｌＧａＡｓ層６と、ＳｉドープＡｌＧａＡｓ電子供給層７と、アンドープＡｌＧａＡｓ層８と、自然超格子が形成されているアンドープＩｎＧａＰ（以降、ｏｒｄｅｒ−ＩｎＧａＰと表記）ストッパ層９と、ＳｉドープＧａＡｓ電子補償層（高濃度）１０と、ＳｉドープＧａＡｓキャップ層（低濃度）１１と、ＳｉドープＧａＡｓキャップ層（高濃度）１２とを含んでいる。なお、以下の複数の実施形態において、アンドープと定義される領域は、故意に不純物を添加していない領域を示している。また、１．０×１０１６ｃｍ−３ 以下の不純物が含まれる場合など、アンドープの場合と同様の挙動をする場合を含むものとする。
バッファ層２は、半絶縁性ＧａＡｓ基板１の上に、８００ｎｍ程度の膜厚で形成されている。ＳｉドープＡｌＧａＡｓ電子供給層３は、２．３×１０１８ｃｍ−３ 程度のＳｉ不純物を含んでいる。また、そのＳｉドープＡｌＧａＡｓ電子供給層３は、５ｎｍ程度の膜厚で形成されている。アンドープＡｌＧａＡｓ層４は、２ｎｍ程度の膜厚で形成されている。また、そのアンドープＡｌＧａＡｓ層４は、故意に不純物を含むこと無く形成されている。
アンドープＩｎＧａＡｓチャネル層５は、１５ｎｍ程度の膜厚で形成されている。また、そのアンドープＩｎＧａＡｓチャネル層５は、故意に不純物を含むこと無く形成されている。アンドープＡｌＧａＡｓ層６は、２ｎｍ程度の膜厚で形成されている。またそのアンドープＡｌＧａＡｓ層６は、故意に不純物を含むこと無く形成されている。
ＳｉドープＡｌＧａＡｓ電子供給層７は、２．３×１０１８ｃｍ−３ 程度のＳｉ不純物を含むように形成されている。また、そのＳｉドープＡｌＧａＡｓ電子供給層７は、１３ｎｍ程度の膜厚で形成されている。アンドープＡｌＧａＡｓ層８は、２９ｎｍ程度の膜厚で形成されている。また、そのアンドープＡｌＧａＡｓ層８は、故意に不純物を含むこと無く形成されている。
アンドープｏｒｄｅｒ−ＩｎＧａＰストッパ層９は、１０ｎｍ程度の膜厚で形成されている。また、そのアンドープｏｒｄｅｒ−ＩｎＧａＰストッパ層９は、故意に不純物を含むこと無く形成されている。
ＳｉドープＧａＡｓ電子補償層（高濃度）１０は、３．０×１０１８ｃｍ−３ 程度のＳｉ不純物を含むように形成されている。そのＳｉドープＧａＡｓ電子補償層（高濃度）１０は、５ｎｍ程度の膜厚で形成されている。ＳｉドープＧａＡｓキャップ層（低濃度）１１は、４．０×１０１７ｃｍ−３程度のＳｉ不純物を含むように形成されている。そのＳｉドープＧａＡｓキャップ層（低濃度）１１は、１００ｎｍ程度の膜厚で形成されている。ＳｉドープＧａＡｓキャップ層（高濃度）１２は、４．０×１０１８ｃｍ−３程度のＳｉ不純物を含むように形成されている。そのＳｉドープＧａＡｓキャップ層（高濃度）１２は、５０ｎｍ程度の膜厚で形成されている。
図１に示されているように、本実施形態の電界効果トランジスタは、ソース電極１３と、ドレイン電極１４と、Ｔｉ−Ａｌゲート電極１５とを備えている。ソース電極１３は、Ｎｉ−ＡｕＧｅ−Ａｕ合金層で構成されている。ドレイン電極１４は、Ｎｉ−ＡｕＧｅ−Ａｕ合金層で構成されている。また、Ｔｉ−Ａｌゲート電極１５は、ゲート開口２０に配置されている。
図１を参照すると、ＳｉドープＧａＡｓ電子補償層（高濃度）１０、ＳｉドープＧａＡｓキャップ層（低濃度）１１およびＳｉドープＧａＡｓキャップ層（高濃度）１２は、ＧａＡｓキャップ層を構成している。ゲート開口２０に対応するリセス部は、順番に積層されたＳｉドープＧａＡｓキャップ層（高濃度）１２、ＳｉドープＧａＡｓキャップ層（低濃度）１１およびＳｉドープＧａＡｓ電子補償層（高濃度）１０をエッチングしていき、さらにアンドープｏｒｄｅｒ−ＩｎＧａＰストッパ層９をエッチングすることによって形成される。Ｔｉ−Ａｌゲート電極１５が、リセス部の底面に接触することで電界効果トランジスタを形成している。
本実施の形態の電界効果トランジスタは、ＧａＡｓキャップ層内のＳｉ不純物濃度を変化させることにより、高濃度領域と低濃度領域、そして電子補償層領域が形成されており、ＩｎＧａＰストッパ層を有するシングルリセス構造である。
ここにおいて、ＳｉドープＧａＡｓキャップ層（高濃度）１２の膜厚は、４０ｎｍよりも厚いことが好ましい。ＳｉドープＧａＡｓキャップ層（高濃度）１２の膜厚が、４０ｎｍ以下の場合、Ｎｉ−ＡｕＧｅ−Ａｕ合金層で構成されたソース電極１３とドレイン電極１４とが、高温処理により高濃度層を突き抜ける可能性がある。ソース電極１３とドレイン電極１４とが、高濃度層を突き抜けた場合、オン抵抗の悪化を招いてしまう。
また、ＳｉドープＧａＡｓキャップ層（低濃度）１１の膜厚は、５０ｎｍよりも厚いことが好ましい。ＳｉドープＧａＡｓキャップ層（低濃度）１１の膜厚が、５０ｎｍ以下の場合、低濃度層における電界緩和効果が少なくなってしまう。そのため、ゲートリーク電流の低減が、不十分になってしまう場合がある。
また、ＳｉドープＧａＡｓ電子補償層（高濃度）１０の不純物濃度は、１×１０１８ｃｍ−３よりも高いことが望ましい。ｏｒｄｅｒ−ＩｎＧａＰストッパ層は、自然超格子を形成し、強い自己分極を起こす。そのため、ｏｒｄｅｒ−ＩｎＧａＰストッパ層は、界面電荷を発生させてしまう。電子補償層のＳｉ不純物濃度が低い場合、ｏｒｄｅｒ−ＩｎＧａＰストッパ層の界面電荷によって形成されるポテンシャルバリアが持ち上がってしまい、オン抵抗が悪化してしまうことがある。
さらに、本実施形態の電界効果トランジスタのＩｎＧａＰストッパ層は、５ｎｍ以上であることが望ましい。これより薄い場合は、ＧａＡｓキャップ層を構成するＳｉドープＧａＡｓキャップ層（高濃度）１２、ＳｉドープＧａＡｓキャップ層（低濃度）１１、およびＳｉドープＧａＡｓ電子補償層（高濃度）１０をエッチングした時に、ＩｎＧａＰストッパ層が突き抜け不良を起こしてしまい、ゲート順方向立ち上がり電圧が低下してしまう場合がある。また、ＩｎｘＧａ１−ｘＰのＩｎ組成は、ＧａＡｓ基板との格子整合を考慮し、０．４≦ｘ≦０．６であることが望ましい。なお、ｏｒｄｅｒ−ＩｎＧａＰに関する技術は、下記の参考文献に例示されている。
［参考文献］Ｔａｋｅｓｈｉ Ｔａｎａｋａ， Ｋａｚｕｔｏ Ｔａｋａｎｏ， Ｔａｄａｙｏｓｈｉ Ｔｓｕｃｈｉｙａ， Ｈａｒｕｎｏｒｉ Ｓａｋａｇｕｃｈｉ Ｊ． Ｃｒｙｓｔａｌ Ｇｒｏｗｔｈ ２２１ （２０００） ５１５−５１９．
図２は、上述の電界効果トランジスタにおける、キャップ層からチャネル層までのポテンシャルバンド図である。本実施形態の電界効果トラジスタは、ＧａＡｓキャップ層内のＳｉ不純物濃度を変化させることにより構成される、高濃度領域と低濃度領域とを備えている。また、その電界効果トランジスタは、電子補償層領域と、ＩｎＧａＰストッパ層とを備えた、シングルリセス構造である。
図２を参照すると、本実施形態の電界効果トランジスタは、アンドープｏｒｄｅｒ−ＩｎＧａＰストッパ層９に界面電荷が発生している。この界面電荷を利用することにより、アンドープＡｌＧａＡｓ層８でのポテンシャルバンドが下げられる。また、それに伴い、アンドープｏｒｄｅｒ−ＩｎＧａＰストッパ層９とＧａＡｓキャップ層（ＳｉドープＧａＡｓキャップ層（低濃度）１１）との境界には、高濃度のＳｉドープＧａＡｓ電子補償層（高濃度）１０を備えることにより、図２の破線で示したポテンシャルバンド図が、実線で示すようなポテンシャルバンドとなり、押し下げることが出来る。
以下に、本実施形態の電界効果トランジスタのデバイス特性について説明を行う。図３は、本実施形態による電界効果トランジスタとオン抵抗特性である。図４は、本実施形態による電界効果トランジスタとゲートリーク電流特性である。図５は、本実施形態による電界効果トランジスタとドレイン耐圧特性である。なお、図３〜図５には、本実施形態の電界効果トランジスタに対する理解を容易にするために、ＧａＡｓキャップ層に４．０×１０１８ｃｍ−３添加したデバイス構造の特性も明記した。図３〜図５を参照すると、ＧａＡｓキャップ層に低濃度層を入れたことにより、オン抵抗が僅かに悪化しているが、１．２Ω・ｍｍの低いオン抵抗が得られたことが示されている。また、低濃度層によるゲートリーク電流の低減効果があることが示されている。そして、ドレイン破壊耐圧評価では、各ゲート電圧に対するドレイン破壊耐圧が飛躍的に向上したことが示されている。
［第２実施形態］
以下に、図面を参照して、本発明の電界効果トランジスタの第２実施形態について説明を行う。図６は、第２実施形態の電界効果トランジスタの断面を例示する断面図である。第２実施形態の電界効果トランジスタのエピタキシャルウェハの構造は、半絶縁性ＧａＡｓ基板１と、バッファ層２と、ＳｉドープＡｌＧａＡｓ電子供給層３と、アンドープＡｌＧａＡｓ層４と、アンドープＩｎＧａＡｓチャネル層５と、アンドープＡｌＧａＡｓ層６と、ＳｉドープＡｌＧａＡｓ電子供給層７と、アンドープＡｌＧａＡｓ層８と、Ｓｉドープの自然超格子が形成されていないＩｎＧａＰ（以降、ｄｉｓｏｒｄｅｒ−ＩｎＧａＰと表記）ストッパ層３２と、ＳｉドープＧａＡｓキャップ層（低濃度）１１と、ＳｉドープＧａＡｓキャップ層（高濃度）１２とを含んでいる。
バッファ層２は、半絶縁性ＧａＡｓ基板１の上に、８００ｎｍ程度の膜厚で構成されている。
ＳｉドープＡｌＧａＡｓ電子供給層３は、そのバッファ層２の上に、５ｎｍ程度の膜厚で形成されている。ＳｉドープＡｌＧａＡｓ電子供給層３は、２．３×１０１８ｃｍ−３程度のＳｉ不純物を含んでいる。アンドープＡｌＧａＡｓ層４は、そのＳｉドープＡｌＧａＡｓ電子供給層３の上に、２ｎｍ程度の膜厚で構成されている。アンドープＡｌＧａＡｓ層４は、故意に不純物を含むこと無く構成されている。
アンドープＩｎＧａＡｓチャネル層５は、そのアンドープＡｌＧａＡｓ層４の上に、１５ｎｍ程度の膜厚で構成されている。アンドープＩｎＧａＡｓチャネル層５は、故意に不純物を含むこと無く構成されている。アンドープＡｌＧａＡｓ層６は、そのアンドープＩｎＧａＡｓチャネル層５の上に、２ｎｍ程度の膜厚で構成されている。アンドープＡｌＧａＡｓ層６は、程度の膜厚で構成されている。
ＳｉドープＡｌＧａＡｓ電子供給層７は、そのアンドープＡｌＧａＡｓ層６の上に、１３ｎｍ程度の膜厚で構成されている。ＳｉドープＡｌＧａＡｓ電子供給層７は、２．３×１０１８ｃｍ−３程度のＳｉ不純物を含んでいる。アンドープＡｌＧａＡｓ層８は、そのＳｉドープＡｌＧａＡｓ電子供給層７の上に、２９ｎｍ程度の膜厚で構成されている。アンドープＡｌＧａＡｓ層８は、故意に不純物を含むこと無く構成されている。
Ｓｉドープｄｉｓｏｒｄｅｒ−ＩｎＧａＰストッパ層３２は、そのアンドープＡｌＧａＡｓ層８の上に、１０ｎｍ程度の膜厚で構成されている。Ｓｉドープｄｉｓｏｒｄｅｒ−ＩｎＧａＰストッパ層３２は、１．０×１０１９ｃｍ−３程度のＳｉ不純物を含んでいる。
ＳｉドープＧａＡｓキャップ層（低濃度）１１は、そのＳｉドープｄｉｓｏｒｄｅｒ−ＩｎＧａＰストッパ層３２の上に、１００ｎｍ程度の膜厚で構成されている。ＳｉドープＧａＡｓキャップ層（低濃度）１１は、４．０×１０１７ｃｍ−３程度のＳｉ不純物を含んでいる。
ＳｉドープＧａＡｓキャップ層（高濃度）１２は、そのＳｉドープＧａＡｓキャップ層（低濃度）１１の上に、５０ｎｍ程度の膜厚で構成されている。ＳｉドープＧａＡｓキャップ層（高濃度）１２は、４．０×１０１８ｃｍ−３程度のＳｉ不純物を含んでいる。
また、第２実施形態の電界効果トランジスタは、第１実施形態と同様に、ソース電極１３と、ドレイン電極１４と、Ｔｉ−Ａｌゲート電極１５とを備えている。図６に示されているように、ソース電極１３は、Ｎｉ−ＡｕＧｅ−Ａｕ合金層で構成されている。ドレイン電極１４は、Ｎｉ−ＡｕＧｅ−Ａｕ合金層で構成されている。また、Ｔｉ−Ａｌゲート電極１５は、ゲート開口２０に配置されている。
ゲート開口２０に対応するリセス部は、ＧａＡｓキャップ層を構成するＳｉドープＧａＡｓキャップ層（高濃度）１２とＳｉドープＧａＡｓキャップ層（低濃度）１１とをエッチングし、さらに、Ｓｉドープｄｉｓｏｒｄｅｒ−ＩｎＧａＰストッパ層３２をエッチングすることで形成される。そのリセス部の底部にＴｉ−Ａｌゲート電極１５が接触することで電界効果トランジスタを構成している。
第２実施形態の電界効果トランジスタは、ＧａＡｓキャップ層内のＳｉ不純物濃度を変化させることにより、高濃度領域と低濃度領域、そして、ＳｉドープされたＳｉドープｄｉｓｏｒｄｅｒ−ＩｎＧａＰストッパ層３２を有するシングルリセス構造である。
図７は、第２実施形態の電界効果トランジスタにおける、キャップ層からチャネル層までのポテンシャルバンド図である。図７の破線は、ＳｉドープＧａＡｓ電子補償層（高濃度）１０を形成せず、ｏｒｄｅｒ−ＩｎＧａＰストッパ層を用いた電界効果トランジスタのポテンシャルバンド図である。上述の第１実施形態では、ｏｒｄｅｒ−ＩｎＧａＰストッパ層の界面電荷を積極的に利用することによってポテンシャルバリアの低減を実現した。図７の実線に示されているように、第２実施形態では、図７の実線に示されているように、界面電荷を抑制したＩｎＧａＰ層にＳｉ不純物をドープした構造により、アンドープＡｌＧａＡｓ層８のポテンシャルバンドを下げる。さらに、Ｓｉドープｄｉｓｏｒｄｅｒ−ＩｎＧａＰストッパ層３２とＧａＡｓキャップ層との界面には、ＩｎＧａＰの界面電荷が発生しない。したがって、第２実施形態では、上述のＳｉドープＧａＡｓ電子補償層（高濃度）１０を形成することなく、電界効果トランジスタを構成することが可能である。
また、ＩｎＧａＰ層にＳｉ不純物をドープする際、ＧａＡｓ層の限界ドープ量が約４．０×１０１８ｃｍ−３であるのに比べ、ＩｎＧａＰ層には、約１．０×１０１９ｃｍ−３まで添加することが出来る。そのため、Ｓｉ不純物をドープしたｄｉｓｏｒｄｅｒ−ＩｎＧａＰ層は、ポテンシャルバンドの低下が可能となっている。これにより、高耐圧と低ゲートリーク電流、そして、１．２Ω・ｍｍの低いオン抵抗を得ることができる。
［第３実施形態］
以下に、図面を参照して、本発明の電界効果トランジスタの第３実施形態について説明を行う。図８は、第３実施形態の電界効果トランジスタの構成を例示する断面図である。第３実施形態の電界効果トランジスタのエピタキシャルウェハの構造は、半絶縁性ＧａＡｓ基板１と、バッファ層２と、ＳｉドープＡｌＧａＡｓ電子供給層３と、アンドープＡｌＧａＡｓ層４と、アンドープＩｎＧａＡｓチャネル層５と、アンドープＡｌＧａＡｓ層６と、ＳｉドープＡｌＧａＡｓ電子供給層７と、アンドープＡｌＧａＡｓ層８と、アンドープｄｉｓｏｒｄｅｒ−ＩｎＧａＰストッパ層３１と、ＳｉドープＧａＡｓ電子補償層（高濃度）１０と、ＳｉドープＧａＡｓキャップ層（低濃度）１１と、ＳｉドープＧａＡｓキャップ層（高濃度）１２とを含んでいる。
アンドープｄｉｓｏｒｄｅｒ−ＩｎＧａＰストッパ層３１は、１０ｎｍ程度の膜厚で構成されている。アンドープｄｉｓｏｒｄｅｒ−ＩｎＧａＰストッパ層３１は、故意に不純物を含むこと無く形成されている。ここにおいて、そのアンドープｄｉｓｏｒｄｅｒ−ＩｎＧａＰストッパ層３１は、自然超格子が形成されていないＩｎＧａＰである。そのアンドープｄｉｓｏｒｄｅｒ−ＩｎＧａＰストッパ層３１の上には、ＳｉドープＧａＡｓ電子補償層（高濃度）１０が設けられている。ＳｉドープＧａＡｓ電子補償層（高濃度）１０は、３．０×１０１８ｃｍ−３ 程度のＳｉ不純物を含むように形成されている。そのＳｉドープＧａＡｓ電子補償層（高濃度）１０は、５ｎｍ程度の膜厚で形成されている。
第３実施形態の電界効果トランジスタは、電子補償層とＩｎＧａＰ層とを組み合わせることにより、第１実施形態または第２実施形態の電界効果トランジスタと同様の効果を発揮することができる。
［第４実施形態］
以下に、図面を参照して、本発明の電界効果トランジスタの第４実施形態について説明を行う。図９は、第４実施形態の電界効果トランジスタの構成を例示する断面図である。第４実施形態の電界効果トランジスタのエピタキシャルウェハの構造は、半絶縁性ＧａＡｓ基板１と、バッファ層２と、ＳｉドープＡｌＧａＡｓ電子供給層３と、アンドープＡｌＧａＡｓ層４と、アンドープＩｎＧａＡｓチャネル層５と、アンドープＡｌＧａＡｓ層６と、ＳｉドープＡｌＧａＡｓ電子供給層７と、アンドープＡｌＧａＡｓ層８と、Ｓｉドープｄｉｓｏｒｄｅｒ−ＩｎＧａＰストッパ層３２と、ＳｉドープＧａＡｓ電子補償層（高濃度）１０と、ＳｉドープＧａＡｓキャップ層（低濃度）１１と、ＳｉドープＧａＡｓキャップ層（高濃度）１２とを含んでいる。
Ｓｉドープｄｉｓｏｒｄｅｒ−ＩｎＧａＰストッパ層３２は、上述のように、アンドープＡｌＧａＡｓ層８の上に、１０ｎｍ程度の膜厚で構成されている。Ｓｉドープｄｉｓｏｒｄｅｒ−ＩｎＧａＰストッパ層３２は、１．０×１０１９ｃｍ−３程度のＳｉ不純物を含んでいる。Ｓｉドープｄｉｓｏｒｄｅｒ−ＩｎＧａＰストッパ層３２は、Ｓｉドープの自然超格子が形成されていないＩｎＧａＰである。そのＳｉドープｄｉｓｏｒｄｅｒ−ＩｎＧａＰストッパ層３２の上には、ＳｉドープＧａＡｓ電子補償層（高濃度）１０が設けられている。ＳｉドープＧａＡｓ電子補償層（高濃度）１０は、３．０×１０１８ｃｍ−３ 程度のＳｉ不純物を含むように形成されている。そのＳｉドープＧａＡｓ電子補償層（高濃度）１０は、５ｎｍ程度の膜厚で形成されている。
第４実施形態の電界効果トランジスタは、電子補償層とＩｎＧａＰ層とを組み合わせることにより、第１実施形態または第２実施形態の電界効果トランジスタと同様の効果を発揮することができる。
［第５実施形態］
以下に、図面を参照して、本発明の電界効果トランジスタの第５実施形態について説明を行う。上述の複数の実施形態において、Ｔｉ−Ａｌゲート電極１５が接触するアンドープＡｌＧａＡｓ層８には、Ｓｉ不純物が添加されていない。そのＡｌＧａＡｓ層に、Ｓｉ不純物を添加したエピタキシャル構造でもオン抵抗の低減効果がある。図１０は、第５実施形態の電界効果トランジスタの構成を例示する断面図である。第５実施形態の電界効果トランジスタのエピタキシャルウェハは、半絶縁性ＧａＡｓ基板１と、バッファ層２と、ＳｉドープＡｌＧａＡｓ電子供給層３と、アンドープＡｌＧａＡｓ層４と、アンドープＩｎＧａＡｓチャネル層５と、アンドープＡｌＧａＡｓ層６と、ＳｉドープＡｌＧａＡｓ電子供給層７と、アンドープＡｌＧａＡｓ層８と、ＳｉドープＡｌＧａＡｓ層（高濃度）３４と、アンドープｏｒｄｅｒ−ＩｎＧａＰストッパ層９と、ＳｉドープＧａＡｓ電子補償層（高濃度）１０と、ＳｉドープＧａＡｓキャップ層（低濃度）１１と、ＳｉドープＧａＡｓキャップ層（高濃度）１２とを含んでいる。また、第５実施形態の電界効果トランジスタは、ＷＳｉゲート電極１６を備えている。
第５実施形態の電界効果トランジスタは、アンドープＡｌＧａＡｓ層８とアンドープｏｒｄｅｒ−ＩｎＧａＰストッパ層９の界面の、アンドープＡｌＧａＡｓ層８側の表層にＳｉドープＡｌＧａＡｓ層（高濃度）３４を備えている。そのＳｉドープＡｌＧａＡｓ層（高濃度）３４は、数ｎｍの厚さを有し、高濃度にＳｉ不純物が添加されている。アンドープｏｒｄｅｒ−ＩｎＧａＰストッパ層９をエッチングした時に、アンドープＡｌＧａＡｓ層８の表層の数ｎｍが除去される。このため、ＷＳｉゲート電極１６の接触する半導体界面は、不純物を含まないアンドープＡｌＧａＡｓ層８となり、キャップ層部は、ＳｉドープＡｌＧａＡｓ層（高濃度）３４を含むＡｌＧａＡｓ層（ＳｉドープしたＡｌＧａＡｓ層）となる。このため、ゲートリーク電流を悪化させずにオン抵抗の低減効果が得られる。
［第６実施形態］
以下に、図面を参照して、本発明の電界効果トランジスタの第６実施形態について説明を行う。図１１は、第６実施形態の電界効果トランジスタの構成を例示する断面図である。第６実施形態の電界効果トランジスタのエピタキシャルウェハは、半絶縁性ＧａＡｓ基板１と、バッファ層２と、ＳｉドープＡｌＧａＡｓ電子供給層３と、アンドープＡｌＧａＡｓ層４と、アンドープＩｎＧａＡｓチャネル層５と、アンドープＡｌＧａＡｓ層６と、ＳｉドープＡｌＧａＡｓ電子供給層７と、アンドープＡｌＧａＡｓ層８と、ＳｉドープＡｌＧａＡｓ層（高濃度）３４と、Ｓｉドープｄｉｓｏｒｄｅｒ−ＩｎＧａＰストッパ層３２と、ＳｉドープＧａＡｓキャップ層（低濃度）１１と、ＳｉドープＧａＡｓキャップ層（高濃度）１２とを含んでいる。
第６実施形態の電界効果トランジスタは、アンドープＡｌＧａＡｓ層８とＳｉドープｄｉｓｏｒｄｅｒ−ＩｎＧａＰストッパ層３２の界面の、アンドープＡｌＧａＡｓ層８側の表層にＳｉドープＡｌＧａＡｓ層（高濃度）３４を備えている。そのＳｉドープＡｌＧａＡｓ層（高濃度）３４は、数ｎｍの厚さを有し、高濃度にＳｉ不純物が添加されている。アンドープｏｒｄｅｒ−ＩｎＧａＰストッパ層９をエッチングした時に、アンドープＡｌＧａＡｓ層８の表層の数ｎｍが除去される。このため、Ｔｉ−Ａｌゲート電極１５の接触する半導体界面は、不純物を含まないアンドープＡｌＧａＡｓ層８となり、キャップ層部は、ＳｉドープＡｌＧａＡｓ層（高濃度）３４を含むＡｌＧａＡｓ層（ＳｉドープしたＡｌＧａＡｓ層）となる。このため、ゲートリーク電流を悪化させずにオン抵抗の低減効果が得られる。
［第７実施形態］
以下に、図面を参照して、本発明の電界効果トランジスタの第７実施形態について説明を行う。図１２は、第７実施形態の電界効果トランジスタの構成を例示する断面図である。第７実施形態の電界効果トランジスタのエピタキシャルウェハは、半絶縁性ＧａＡｓ基板１と、バッファ層２と、ＳｉドープＡｌＧａＡｓ電子供給層３と、アンドープＡｌＧａＡｓ層４と、アンドープＩｎＧａＡｓチャネル層５と、アンドープＡｌＧａＡｓ層６と、ＳｉドープＡｌＧａＡｓ電子供給層７と、ＳｉドープＡｌＧａＡｓ層（低濃度）３５と、アンドープｏｒｄｅｒ−ＩｎＧａＰストッパ層９と、ＳｉドープＧａＡｓ電子補償層（高濃度）１０と、ＳｉドープＧａＡｓキャップ層（低濃度）１１と、ＳｉドープＧａＡｓキャップ層（高濃度）１２とを含んでいる。また、第７実施形態の電界効果トランジスタは、ＷＳｉゲート電極１６を備えている。
ＳｉドープＡｌＧａＡｓ層（低濃度）３５は、ＡｌＧａＡｓ層全体に低濃度にＳｉ不純物が添加されている。ＷＳｉゲート電極１６は、ゲート開口２０において、そのＳｉドープＡｌＧａＡｓ層（低濃度）３５に接している。第７実施形態の電界効果トランジスタは、ＳｉドープＡｌＧａＡｓ層（低濃度）３５の作用によって、ゲートリーク電流を悪化させずにオン抵抗の低減効果が得られる。
［第８実施形態］
以下に、図面を参照して、本発明の電界効果トランジスタの第８実施形態について説明を行う。図１３は、第８実施形態の電界効果トランジスタの構成を例示する断面図である。第８実施形態の電界効果トランジスタのエピタキシャルウェハは、半絶縁性ＧａＡｓ基板１と、バッファ層２と、ＳｉドープＡｌＧａＡｓ電子供給層３と、アンドープＡｌＧａＡｓ層４と、アンドープＩｎＧａＡｓチャネル層５と、アンドープＡｌＧａＡｓ層６と、ＳｉドープＡｌＧａＡｓ電子供給層７と、ＳｉドープＡｌＧａＡｓ層（低濃度）３５と、Ｓｉドープｄｉｓｏｒｄｅｒ−ＩｎＧａＰストッパ層３２と、ＳｉドープＧａＡｓキャップ層（低濃度）１１と、ＳｉドープＧａＡｓキャップ層（高濃度）１２とを含んでいる。
ＳｉドープＡｌＧａＡｓ層（低濃度）３５は、第７実施形態の電界効果トランジスタと同様に、ＡｌＧａＡｓ層全体に低濃度にＳｉ不純物が添加されている。Ｔｉ−Ａｌゲート電極１５は、ゲート開口２０において、そのＳｉドープＡｌＧａＡｓ層（低濃度）３５に接している。第７実施形態の電界効果トランジスタは、ＳｉドープＡｌＧａＡｓ層（低濃度）３５の作用によって、ゲートリーク電流を悪化させずにオン抵抗の低減効果が得られる。
［第９実施形態］
以下に、図面を参照して、本発明の電界効果トランジスタの第９実施形態について説明を行う。図１４は、第９実施形態の電界効果トランジスタの構成を例示する断面図である。また、図１５は、第９実施形態の電界効果トランジスタの他の構成を例示する断面図である。図１４または図１５に示されているように、第９実施形態の電界効果トランジスタは、ゲート開口２０よりも広い幅のワイドリセス２１を有している。ワイドリセス２１に対応するリセス部は、ＧａＡｓキャップ層を構成するＳｉドープＧａＡｓキャップ層（高濃度）１２をエッチングすることで形成される。ワイドリセス２１とゲート開口２０との多段リセス構造によって、耐圧の確保と寄生抵抗の低減とを実現し、さらに、低いオン抵抗とゲートリーク電流の低減効果、そして、各ゲート電圧に対するドレイン破壊耐圧の向上を実現している。
［第１０実施形態］
以下に、図面を参照して、本発明の電界効果トランジスタの第１０実施形態について説明を行う。図１６は、第１０実施形態の電界効果トランジスタの構成を例示する断面図である。また、図１７は、第１０実施形態の電界効果トランジスタの他の構成を例示する断面図である。図１６または図１７に示されているように、第１０実施形態の電界効果トランジスタは、ゲート開口２０よりも広い幅のワイドリセス２１を有している。ワイドリセス２１に対応するリセス部は、ＧａＡｓキャップ層を構成するＳｉドープＧａＡｓキャップ層（高濃度）１２とＳｉドープＧａＡｓキャップ層（低濃度）１１とをエッチングすることで形成される。ワイドリセス２１とゲート開口２０との多段リセス構造によって、耐圧の確保と寄生抵抗の低減とを実現し、さらに、低いオン抵抗とゲートリーク電流の低減効果、そして、各ゲート電圧に対するドレイン破壊耐圧の向上を実現している。
［第１１実施形態］
以下に、図面を参照して、本発明の電界効果トランジスタの第１１実施形態について説明を行う。図１８は、第１１実施形態の電界効果トランジスタの構成を例示する断面図である。また、図１９は、第１１実施形態の電界効果トランジスタの他の構成を例示する断面図である。図１８または図１９に示されているように、第１１実施形態の電界効果トランジスタは、ゲート開口２０よりも広い幅のナロウリセス２２と、そのナロウリセス２２よりも広い幅のワイドリセス２１とを有している。ワイドリセス２１は、ＧａＡｓキャップ層を構成するＳｉドープＧａＡｓキャップ層（高濃度）１２を、そのワイドリセス２１に対応する幅でエッチングすることで形成される。ナロウリセス２２は、ＧａＡｓキャップ層を構成するＳｉドープＧａＡｓキャップ層（低濃度）１１を、そのナロウリセス２２に対応する幅でエッチングすることで形成される。ワイドリセス２１と、ナロウリセス２２と、ゲート開口２０との多段リセス構造によって、耐圧の確保と寄生抵抗の低減とを実現し、さらに、低いオン抵抗とゲートリーク電流の低減効果、そして、各ゲート電圧に対するドレイン破壊耐圧の向上を実現している。
［第１２実施形態］
以下に、図面を参照して、本発明の電界効果トランジスタの第１２実施形態について説明を行う。図２０は、第１２実施形態の電界効果トランジスタの構成を例示する断面図である。また、図２１は、第１２実施形態の電界効果トランジスタの他の構成を例示する断面図である。図２０または図２１に示されているように、第１２実施形態の電界効果トランジスタは、第１１実施形態と同様に、ゲート開口２０よりも広い幅のナロウリセス２２と、そのナロウリセス２２よりも広い幅のワイドリセス２１とを有している。また、第１２実施形態の電界効果トランジスタは、アンドープＡｌＧａＡｓ層８の表層に設けられたＳｉドープＡｌＧａＡｓ層（高濃度）３４を含んでいる。
第１２実施形態の電界効果トランジスタは、ワイドリセス２１と、ナロウリセス２２と、ゲート開口２０との多段リセス構造によって、耐圧の確保と寄生抵抗の低減とを実現し、さらに、低いオン抵抗とゲートリーク電流の低減効果、そして、各ゲート電圧に対するドレイン破壊耐圧の向上を実現している。
［第１３実施形態］
以下に、図面を参照して、本発明の電界効果トランジスタの第１３実施形態について説明を行う。図２２は、第１３実施形態の電界効果トランジスタの構成を例示する断面図である。また、図２３は、第１３実施形態の電界効果トランジスタの他の構成を例示する断面図である。図２２または図２３に示されているように、第１３実施形態の電界効果トランジスタは、第１１実施形態と同様に、ゲート開口２０よりも広い幅のナロウリセス２２と、そのナロウリセス２２よりも広い幅のワイドリセス２１とを有している。また、第１３実施形態の電界効果トランジスタは、ＳｉドープＡｌＧａＡｓ層（低濃度）３５を含んでいる。
第１３実施形態の電界効果トランジスタは、ワイドリセス２１と、ナロウリセス２２と、ゲート開口２０との多段リセス構造によって、耐圧の確保と寄生抵抗の低減とを実現し、さらに、低いオン抵抗とゲートリーク電流の低減効果、そして、各ゲート電圧に対するドレイン破壊耐圧の向上を実現している。
以上、本願発明の実施の形態を具体的に説明した。本願発明は上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。また、上述の複数の実施形態は、その構成・動作が矛盾しない範囲において組み合わせて実施することが可能である。
図１は、第１実施形態の電界効果トランジスタの断面図である。 図２は、第１実施形態の電界効果トランジスタのキャップ層からチャネル層までのポテンシャルバンド図である。 図３は、第１実施形態の電界効果トランジスタとオン抵抗特性との関係を例示する図である。 図４は、第１実施形態の電界効果トランジスタとゲートリーク電流特性との関係を例示する図である。 図５は、第１実施形態による電界効果トランジスタとドレイン耐圧特性との関係を例示する図である。 図６は、第２実施形態の電界効果トランジスタの断面図である。 図７は、第２実施形態の電界効果トランジスタのキャップ層からチャネル層までのポテンシャルバンド図である。 図８は、第３実施形態の電界効果トランジスタの断面図である。 図９は、第４実施形態の電界効果トランジスタの断面図である。 図１０は、第５実施形態の電界効果トランジスタの断面図である。 図１１は、第６実施形態の電界効果トランジスタの断面図である。 図１２は、第７実施形態の電界効果トランジスタの断面図である。 図１３は、第８実施形態の電界効果トランジスタの断面図である。 図１４は、第９実施形態の電界効果トランジスタの断面図である。 図１５は、第９実施形態の電界効果トランジスタの断面図である。 図１６は、第１０実施形態の電界効果トランジスタの断面図である。 図１７は、第１０実施形態の電界効果トランジスタの断面図である。 図１８は、第１１実施形態の電界効果トランジスタの断面図である。 図１９は、第１１実施形態の電界効果トランジスタの断面図である。 図２０は、第１２実施形態の電界効果トランジスタの断面図である。 図２１は、第１２実施形態の電界効果トランジスタの断面図である。 図２２は、第１３実施形態の電界効果トランジスタの断面図である。 図２３は、第１３実施形態の電界効果トランジスタの断面図である。 図２４は、従来の電界効果トランジスタの断面図である。 図２５は、従来の電界効果トランジスタの断面図である。
符号の説明
１…半絶縁性ＧａＡｓ基板
２…バッファ層
３…ＳｉドープＡｌＧａＡｓ電子供給層
４…アンドープＡｌＧａＡｓ層
５…アンドープＩｎＧａＡｓチャネル層
６…アンドープＡｌＧａＡｓ層
７…ＳｉドープＡｌＧａＡｓ電子供給層
８…アンドープＡｌＧａＡｓ層
９…アンドープｏｒｄｅｒ−ＩｎＧａＰストッパ層
１０…ＳｉドープＧａＡｓ電子補償層（高濃度）
１１…ＳｉドープＧａＡｓキャップ層（低濃度）
１２…ＳｉドープＧａＡｓキャップ層（高濃度）
１３…ソース電極
１４…ドレイン電極
１５…Ｔｉ−Ａｌゲート電極
１６…ＷＳｉゲート電極
２０…ゲート開口
２１…ワイドリセス
２２…ナロウリセス
３１…アンドープｄｉｓｏｒｄｅｒ−ＩｎＧａＰストッパ層
３２…Ｓｉドープｄｉｓｏｒｄｅｒ−ＩｎＧａＰストッパ層
３４…ＳｉドープＡｌＧａＡｓ層（高濃度）
３５…ＳｉドープＡｌＧａＡｓ層（低濃度）
１０５…ワイドリセス開口
１１０…ナロウリセス開口
１１１…半絶縁性ＧａＡｓ基板
１１２…バッファ層
１１３…ｎ−ＡｌＧａＡｓ電子供給下層
１１４…ｉ−ＩｎＧａＡｓチャネル層
１１５…ｎ−ＡｌＧａＡｓ電子供給層
１１６…ｉ−ＩｎＧａＰ電界緩和層
１１７…ｎ−ＧａＡｓコンタクト下層
１１８…ｎ＋−ＧａＡｓコンタクト上層
１２０…ソース電極
１２１…ドレイン電極
１２２…ゲート電極
１５０…リセスストッパ層

Claims (14)

  1. ショットキー層と、
    ゲート電極が前記ショットキー層の表面に設けられたリセス領域を挟んだ領域に、前記ショットキー層の上に設けられ、ＩｎＧａＰを主要な材料とするストッパ層と、
    前記ストッパ層の上に設けられ、n型不純物を含むＧａＡｓを主要な材料とするキャップ層とを備え、
    前記キャップ層は、高濃度キャップ層と、
    前記高濃度キャップ層の下に設けられ、前記不純物の濃度が前記高濃度キャップ層よりも低い低濃度キャップ層を備えた電界効果トランジスタにおいて、
    ＧａＡｓとＩｎＧａＰの界面に蓄積された電荷に起因するポテンシャルバリアの上昇を抑制するバリア上昇抑制領域を備えることを特徴とする
    電界効果トランジスタ。
  2. 請求項１に記載の電界効果トランジスタにおいて、
    前記バリア上昇抑制領域は、
    前記ストッパ層と前記低濃度キャップ層との間の層に設けられ、前記低濃度キャップ層よりも高濃度の前記不純物を含むＧａＡｓ電子補償層を備えることを特徴とする
    電界効果トランジスタ。
  3. 請求項２に記載の電界効果トランジスタにおいて、
    前記バリア上昇抑制領域は、さらに、前記ＧａＡｓ電子補償層に接し、材料が、自然超格子を形成するｏｒｄｅｒ−ＩｎＧａＰである前記ストッパ層を含むことを特徴とする
    電界効果トランジスタ。
  4. 請求項３に記載の電界効果トランジスタにおいて、
    前記ストッパ層は、故意に不純物を含まないことを特徴とする
    電界効果トランジスタ。
  5. 請求項１または２に記載の電界効果トランジスタにおいて、
    前記バリア上昇抑制領域は、さらに、材料が、自然超格子が形成されていないｄｉｓｏｒｄｅｒ−ＩｎＧａＰである前記ストッパ層を含むことを特徴とする
    電界効果トランジスタ。
  6. 請求項５に記載の電界効果トランジスタにおいて、
    前記ストッパ層は、n型不純物を含むことを特徴とする
    電界効果トランジスタ。
  7. 請求項１から５の何れか１項に記載の電界効果トランジスタにおいて、
    前記低濃度キャップ層は、膜厚が５０ｎｍ以上１００ｎｍ以下であることを特徴とする
    電界効果トランジスタ。
  8. 請求項１から７の何れか１項に記載の電界効果トランジスタにおいて、
    前記ショットキー層は、故意にn型不純物を含まない層を備えたことを特徴とする
    電界効果トランジスタ。
  9. 請求項１から８の何れか１項に記載の電界効果トランジスタにおいて、
    前記ショットキー層は、n型不純物を含む層を備えたことを特徴とする
    電界効果トランジスタ。
  10. 請求項１から９の何れか１項に記載の電界効果トランジスタにおいて、
    前記ショットキー層は、ＡｌＧａＡｓを主要な材料とすることを特徴とする
    電界効果トランジスタ。
  11. 請求項１から１０の何れか１項に記載の電界効果トランジスタにおいて、
    前記リセスは、前記キャップ層の開口部が、前記ストッパ層の開口部と一致することを特徴とする
    電界効果トランジスタ。
  12. 請求項１から１０の何れか１項に記載の電界効果トランジスタにおいて、
    前記リセスは、前記キャップ層の開口部は、前記ストッパ層の開口部よりも広いことを特徴とする
    電界効果トランジスタ。
  13. 請求項１２に記載の電界効果トランジスタにおいて、
    前記キャップ層の開口部は、前記高濃度キャップ層の開口部は、前記低濃度キャップ層の開口部よりも広いことを特徴とする
    電界効果トランジスタ。
  14. 請求項１から１３の何れか１項に記載の電界効果トランジスタにおいて、
    前記不純物はＳｉであることを特徴とする
    電界効果トランジスタ。
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