JP3371871B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関する。 【０００２】 【従来の技術】ＧａＡｓなどの半導体装置は、ＤＢＳな
どの受信用としてよく用いられており、さらなる低雑音
化・高利得化が要求されている。そのためには、活性層
厚の濃度を高くして相互コンダクタンス（以下、ｇｍ）
を高くすることや、ソース抵抗（以下、Ｒｓ）の低減を
行う必要がある。 【０００３】高ｇｍ化のために一様に供給層の濃度を高
めた場合は、表面濃度が高くなるので、ＦＥＴの耐圧が
低下するという問題がある。そこで、供給層の濃度を表
面側では薄く、チャネル層側では高くするステップドー
プ構造がよく用いられている。その構造としては、図６
に示すように、ＧａＡｓバッファ層２上にＩｎＧａＡｓ
チャネル層３、ｎ＋Ａｌ０．２Ｇａ０．８Ａｓ層４（濃
度：４ｘ１０−１８／ｃｍ３、膜厚：１０ｎｍ）、ｎ−
Ａｌ０．２Ｇａ０．８Ａｓ層５（濃度：１ｘ１０−１７
／ｃｍ３、膜厚：２０ｎｍ）及びｎ＋ＧａＡｓキャップ
層８（濃度：３ｘ１０−１８／ｃｍ３、膜厚：８０ｎ
ｍ）を成長させたエピタキシャル層を用いる。また、ゲ
ート電極１０は、ｎ−Ａｌ０．２Ｇａ０．８Ａｓ層５上
に形成され、オーミック電極９はｎ＋ＧａＡｓキャップ
層８上に形成されている。 【０００４】以上説明した従来の半導体装置は、ステッ
プドープ構造により高ｇｍ化を実現することができ、そ
の結果として低雑音化・高利得化を実現することができ
る。 【０００５】しかし、以上の半導体装置にあっては、リ
セス形成時にエッチング量がばらつき、その結果として
ＦＥＴのしきい値電圧Ｖｔｈや電流値などがばらつき、
製造歩留まりが低下してしまうという問題があった。 【０００６】係る問題を解決するために、ｎ＋ＧａＡｓ
層下にエッチングストッパ層を挿入し、クエン酸とＨ２
Ｏ２混合液とを用いた選択ウェットエッチングによりリ
セスを形成する方法が実現されている。 【０００７】係る方法により製造される半導体装置の構
造を図７に示す。ＧａＡｓバッファ２上にＩｎＧａＡｓ
チャネル層３、ｎ＋Ａｌ０．２Ｇａ０．８Ａｓ層４（濃
度：４ｘ１０−１８／ｃｍ３、膜厚：１０ｎｍ）、ｎ−
Ａｌ０．２Ｇａ０．８Ａｓ層５（濃度：１ｘ１０−１７
／ｃｍ３、膜厚：２０ｎｍ）、ｎ−Ａｌ０．７Ｇａ０．
３Ａｓエッチングストッパ層７及びｎ＋ＧａＡｓキャッ
プ層８（濃度：３ｘ１０−１８／ｃｍ３、膜厚：８０ｎ
ｍ）を成長させたエピタキシャル層を用いている。ま
た、ゲート電極１０は、ｎ−Ａｌ０．２Ｇａ０．８Ａｓ
層５上に形成され、オーミック電極９はｎ＋ＧａＡｓキ
ャップ層８上に形成されている。 【０００８】以上説明した従来の半導体装置は、エッチ
ングストッパ層７により、電子供給層の厚さを一定に制
御することができ、Ｖｔｈなどのばらつきを大幅に低減
することができる。 【０００９】 【発明が解決しようとする課題】しかし、以上説明した
従来の半導体装置にあっては、ｎ−Ａｌ０．７Ｇａ０．
３Ａｓエッチングストッパ層７が高抵抗層となり、Ｒｓ
が増加し、特性が劣化するという問題があった。この場
合、ｎ−Ａｌ０．７Ｇａ０．３Ａｓエッチングストッパ
層７はＡｌ組成が高いため、ＤＸセンターが多くなり、
Ｓｉをドープピングしても活性化されず、実質上のキャ
リア濃度が大幅に低減し、高抵抗層となるのが原因であ
った。また、ノンドープ層を挿入した場合にも、ノンド
ープ層がオーミック電極の下にあるため、コンタクト抵
抗が増加し、Ｒｓが増加する問題がある。即ち、ノンド
ープ層が高抵抗層となるという問題があった。 【００１０】本発明は以上の従来技術における問題に鑑
みてなされたものであって、エッチングストッパ層又は
ノンドープ層を用いた場合にソース抵抗を低減すること
ができる半導体装置の製造方法を提供することを目的と
する。 【００１１】 【課題を解決するための手段】前記課題を解決する本出
願の半導体装置の製造方法は、半導体基板上に、バッフ
ァ層、キャリアの移動経路を形成するチャネル層、キャ
リア供給層、不純物をキャリア供給層よりも高濃度にド
ーピングしたデルタドープ層、他の層とはエッチング特
性が異なるエッチングストッパ層及びキャップ層をエピ
タキシャル成長により半導体基板側から順次形成させる
工程と、前記キャップ層上にオーミック接触によって接
続されるオーミック電極を形成し、ゲート電極形成領域
を開口したフォトレジストを形成後、クエン酸と過酸化
水素水との混合液を用いてエッチングストッパ層に対し
て選択的にキャップ層を除去すると共に前記混合液によ
ってエッチングストッパ層を酸化させることでエッチン
グを停止させリセス構造を形成させる工程と、前記酸化
されたエッチングストッパ層及びデルタドープ層のゲー
ト電極が形成される部位を塩酸処理して選択的に除去し
た後、ゲート電極を形成させる工程とからなることを特
徴とする。 【００１２】したがって、本出願の半導体装置の製造方
法によれば、挿入されたエッチングストッパ層の抵抗を
低減させることができ、ソース抵抗を低減させることが
できる。また、ゲート電極がデルタドープ層に接触しな
いため、ゲート電極のリーク電流が増大することがな
く、ゲート−ドレイン間の耐圧（ＢＶｇｄ）が低下する
ことがない。従って、高周波特性、例えば、ノイズ指数
及び利得が向上される利点がある。 【００１３】さらに、クエン酸と過酸化水素水との混合
液を用いてキャップ層を除去すると共に前記混合液によ
ってエッチングストッパ層を酸化させることでエッチン
グを停止させ、酸化されたエッチングストッパ及びデル
タドープ層を塩酸処理して除去することから、エッチン
グ量、半導体装置のしきい値電圧Ｖｔｈ及び電流値のば
らつきを防止すると共に、製造歩留まりを向上させるこ
とができる。 【００１４】 【発明の実施の形態】以下に本発明の実施の形態の半導
体装置の製造方法につき図面を参照して説明する。 【００１５】（実施の形態１） 図１は本発明の実施の形態１の半導体装置の製造方法に
よって製造される半導体装置を示す断面図である。 【００１６】図１を参照して、本発明の実施の形態１の
半導体装置の製造方法によって製造される半導体装置の
構成を説明する。本発明の実施の形態１の半導体装置の
製造方法によって製造される半導体装置は、ＧａＡｓ基
板１上に、ＧａＡｓバッファ層２が形成されており、係
るＧａＡｓバッファ層２上にはＩｎＧａＡｓチャネル層
３が形成されている。また、ＩｎＧａＡｓチャネル層３
上には、ｎ＋Ａｌ０．２Ｇａ０．８Ａｓ層４（濃度：４
ｘ１０−１８／ｃｍ３、膜厚：１０ｎｍ）、ｎ−Ａｌ
０．２Ｇａ０．８Ａｓ層５（濃度１ｘ１０−１７／ｃｍ
３、膜厚：２０ｎｍ）、デルタドープ層６（Ｓｉドー
プ：６ｘ１０―１２／ｃｍ２）、ｎ−Ａｌ０．７Ｇａ
０．３Ａｓエッチングストッパ層７及びｎ＋ＧａＡｓキ
ャップ層８（濃度３ｘ１０−１８／ｃｍ３、膜厚８０ｎ
ｍ）を成長させたエピタキシャル層が形成されている。 【００１７】また、デルタドープ層６は単一の不純物が
高濃度にドープされてなるものとする。デルタドープ層
はＶ族元素材料であるＡｓとドーパントであるＳｉのみ
を供給することにより形成され、一原子層面若しくは数
原子層程度の非常に薄い領域に高濃度のドーパントを有
する層である。また、デルタドープ層以外にプレーナド
ープ層又はパルスドープ層などの学術用語があるが、こ
こでは同義語として用いている。更に、ｎ−Ａｌ０．７
Ｇａ０．３Ａｓエッチングストッパ層７はＤＸセンター
が多いため、Ｓｉをドーピングしても活性化されず、実
質上のキャリア濃度が大幅に低減している。 【００１８】次に、本発明の実施の形態１の半導体装置
の製造方法によって製造される半導体装置の積層方向に
おけるエネルギーバンドを図２を参照して説明する。図
２の縦軸はエネルギー（ｅＶ）、横軸は表面からの距離
を示している。また、実線はデルタドープ層を挿入した
本発明の実施の形態１の半導体装置の製造方法によって
製造される半導体装置のエネルギーバンドを示し、点線
はデルタドープ層を挿入していない半導体装置のエネル
ギーバンドを示す。図２によれば、Ａｌ０．７Ｇａ０．
３Ａｓエッチングストッパ層７の伝導帯下端のエネルギ
ーが低下している。また、ｎ＋ＧａＡｓキャップ層８と
Ａｌ０．７Ｇａ０．３Ａｓエッチングストッパ層７との
界面及びＡｌ０．７Ｇａ０．３Ａｓエッチングストッパ
層７とｎ−Ａｌ０．２Ｇａ０．８Ａｓ層５との界面の障
壁が低下している。以上を理由として、キャリアである
電子がＡｌ０．７Ｇａ０．３Ａｓ層７を積層方向に移動
しやすくさせ、抵抗が低減されると判断される。 【００１９】また、ゲート電極１０は、ｎ−Ａｌ０．２
Ｇａ０．８Ａｓ層５上に形成されている。更に、オーミ
ック電極９はｎ＋ＧａＡｓキャップ層８上に形成されて
いる。ここで、エッチングストッパとしてのＡｌ組成は
０．７を用いるが、ｎ＋ＧａＡｓキャップ層８のエッチ
ングをストップすることができるのであれば、Ａｌ組成
は０．７以外でも構わない。 【００２０】次に本発明の実施の形態１の半導体装置の
製造方法につき図面を参照して説明する。図３（ａ）、
図３（ｂ）及び図３（ｃ）は本発明の実施の形態１の半
導体装置の製造方法を示す断面図である。 【００２１】本発明の実施の形態１の半導体装置の製造
方法によって製造される半導体装置は、前記エピタキシ
ャル層を成長させた後、ｎ＋ＧａＡｓキャップ層８上に
Ｎｉ／ＡｕＧｅからなるオーミック電極９を形成させる
（図３（ａ））。 【００２２】次に、ゲート形成用のフォトレジスト１１
を形成し、クエン酸とＨ２Ｏ２の混合液にてｎ−Ａｌ
０．７Ｇａ０．３Ａｓエッチングストッパ層７に対して
選択的にｎ＋ＧａＡｓキャップ層８を除去してリセス１
２（リセス構造）を形成させる（図３（ｂ））。また、
ｎ−Ａｌ０．７Ｇａ０．３Ａｓエッチングストッパ層７
はＤＸセンターが多いため、Ｓｉをドーピングしても活
性化されず、実質上のキャリア濃度が大幅に低減し、抵
抗層となるという特性を有する。 【００２３】最後に、塩酸処理により、Ａｌ０．７Ｇａ
０．３Ａｓエッチングストッパ層７とデルタドープ層６
とを除去した後、Ｔｉ／Ａｌ蒸着を行い、リフトオフに
よりレジストを除去して、ゲート電極１０を得る（図３
（ｃ））。クエン酸とＨ２Ｏ２混合液を用いた場合、Ａ
ｌ０．７ＧａＡｓエッチングストッパ層７は酸化され、
Ａｌ２Ｏ３層及びデルタドープ層のみが塩酸処理により
除去される。 【００２４】以上で説明した本発明の実施の形態１の半
導体装置の製造方法によれば、ｎ−Ａｌ０．７Ｇａ０．
３Ａｓエッチングストッパ層７下に高濃度のデルタドー
プ層を挿入することで、ｎ−Ａｌ０．７Ｇａ０．３Ａｓ
エッチングストッパ層７を介してｎ＋ＧａＡｓキャップ
層８及びデルタドープ層６が設けられている。従って、
ｎ−Ａｌ０．７Ｇａ０．３Ａｓエッチングストッパ層７
の障壁が低減し、オーミック電極のコンタクト抵抗を低
減させることができる。その結果として、ＦＥＴのソー
ス抵抗が低下し、高周波特性、例えば、ノイズ指数や利
得が向上する利点がある。また、デルタドープ層を挿入
していても、ゲート電極が接触する層にはデルタドープ
層がないため、ゲート電極のリーク電流は大になること
がない。従って、ゲート−ドレイン間の耐圧（ＢＶｇ
ｄ）が低下することがない。 【００２５】また、選択的にＧａＡｓキャップ層８をエ
ッチングする方法としては、上記にて説明したウェット
エッチング以外に、ＢＣｌ３／ＳＦ６ガス又はＳｉＣｌ
４／ＳＦ６ガスを用いたドライエッチングで行ってもよ
い。また、上記にて説明した本発明の実施の形態１の半
導体装置の製造方法によって製造される半導体装置は、
ＩｎＧａＡｓをチャネル層とする高電子移動度トランジ
スタ（ＨＥＭＴ）であるが、ＧａＡｓバッファ層２上に
ｎ＋Ａｌ０．２Ｇａ０．８Ａｓ層４、ｎ−１０．２Ｇａ
０．８Ａｓ層５、デルタドープ層６、ｎ−Ａｌ０．７Ｇ
ａ０．３Ａｓエッチングストッパ層７及びｎ＋ＧａＡｓ
キャップ層８からなるエピタキシャル層を用いたヘテロ
結合ＦＥＴ（ＨＦＥＴ）に適用してもよい。更に、Ｇａ
Ａｓバッファ層２上にｎ＋Ａｌ０．２Ｇａ０．８Ａｓ層
４、ｎ−１０．２Ｇａ０．８Ａｓ層５、デルタドープ層
６、ｎ−Ａｌ０．７Ｇａ０．３Ａｓエッチングストッパ
層７及びｎ＋ＧａＡｓキャップ層８からなるエピタキシ
ャル層を用いたメタル−半導体ショットキＦＥＴ（ＭＥ
ＳＦＥＴ）に適用してもよい。 【００２６】（実施の形態２） 次に本発明の実施の形態２の半導体装置の製造方法につ
き図面を参照して説明する。 【００２７】図４は本発明の実施の形態２の半導体装置
の製造方法によって製造される半導体装置の構成を示す
断面図である。 【００２８】図４を参照して本発明の実施の形態２の半
導体装置の製造方法によって製造される半導体装置の構
成を説明する。本発明の実施の形態２の半導体装置の製
造方法によって製造される半導体装置は、ＧａＡｓ基板
１上にＧａＡｓバッファ層２が形成されている。係るＧ
ａＡｓバッファ層２上にはＩｎＧａＡｓチャネル層３が
形成されている。またＩｎＧａＡｓチャネル層３上に
は、ＧａＡｓ４ａ（濃度：１ｘ１０−１８／ｃｍ３、膜
厚：３０ｎｍ）、デルタドープ層６（Ｓｉドープ：６ｘ
１０−１２／ｃｍ２）、ｉ−ＧａＡｓ層７ａ（ドープな
し、２０ｎｍ）、ｎ＋ＧａＡｓキャップ層８（濃度３ｘ
１０−１８／ｃｍ３、膜厚：８０ｎｍ）を成長させたエ
ピタキシャル層を用いている。また、ゲート電極１０
は、ＧａＡｓ層４ａ上に形成されている。オーミック電
極９はｎ＋ＧａＡｓキャップ層８上に形成されている。
本発明の実施の形態２の半導体装置の製造方法によって
製造される半導体装置は以上で説明した構成を有する。 【００２９】次に本発明の実施の形態２の半導体装置の
製造方法につき図面を参照して説明する。図５（ａ）、
図５（ｂ）、図５（ｃ）及び図５（ｄ）は本発明の実施
の形態２の半導体装置の製造方法を示す断面図である。 【００３０】本発明の実施の形態２の半導体装置の製造
方法によって製造される半導体装置は、前記エピタキシ
ャル層を成長させた後、フォトレジスト１１ａをマスク
にｎ＋ＧａＡｓキャップ層８をエッチングして、ワイド
リセス１２ａを形成させる（図５（ａ））。この時、図
示はしないが、ｉ−ＧａＡｓ層７ａ上にＡｌＧａＡｓ層
からなるエッチングストッパ層を挿入したエピタキシャ
ル層を用いて、ワイドリセス１２ａ形成に選択エッチン
グを用いても構わない。 【００３１】次に、全面にＳｉＯ２からなる絶縁膜１３
をＣＶＤによって成膜し、ゲートになる部位が開口する
ようにフォトレジスト（図示せず）を形成する。係るフ
ォトレジストをマスクとして、ＣＦ４／ＣＨＦ３／Ａｒ
ガスを用いたＲＩＥにて絶縁膜をドライエッチングして
フォトマスクを除去し、ゲート開口１４を形成させる
（図５（ｂ））。 【００３２】次に、絶縁膜１３をマスクとして、ｉ−Ｇ
ａＡｓ層７ａとデルタドープ層６とをエッチングして、
ゲートリセス１２ｂを形成させる（図５（ｃ））。 【００３３】最後にＷＳｉ／ＴｉＮ／Ｐｔ／Ａｕからな
るゲート電極１０をスパッタ法により形成し、Ｎｉ／Ａ
ｕＧｅからなるオーミック電極９を形成し、ＦＥＴを得
る（図５（ｄ））。 【００３４】以上説明した本発明の実施の形態２の半導
体装置の製造方法によれば、抵抗層となるノンドープの
ｉ−ＧａＡｓ層７ａ下に高濃度のデルタドープ層６を挿
入し、ｉ−ＧａＡｓ層７ａを介してｎ＋ＧａＡｓキャッ
プ層８及びデルタドープ層６を形成させるため、ｉ−Ｇ
ａＡｓ層７ａの障壁が下がり、オーミック電極９の抵抗
を低下させることができる。また、ゲート電極１０が接
触する層には高濃度層がないため、ゲート電極のリーク
電流が増大することなく、ゲート−ドレイン間の耐圧
（ＢＶｇｄ）が低下することがない利点がある。 【００３５】また、本発明の実施の形態２の半導体装置
の製造方法でデルタドープ層の上方にｉ−ＧａＡｓ層７
ａを形成させた例で説明したが、ドープされていない層
であれば、ｉ−ＡｌＧａＡｓ及びｉ−ＩｎＧａＡｓ等、
どのような組成の膜を用いても構わない。 【００３６】 【発明の効果】以上説明した本発明の半導体装置の製造
方法によれば、クエン酸と過酸化水素水との混合液を用
いてキャップ層を除去すると共に前記混合液によってエ
ッチングストッパ層を酸化させることでエッチングを停
止させ、酸化されたエッチングストッパ及びデルタドー
プ層を塩酸処理して除去することから、エッチング量、
半導体装置のしきい値電圧Ｖｔｈ及び電流値のばらつき
を防止すると共に、製造歩留まりを向上させることがで
きる。
法に関する。 【０００２】 【従来の技術】ＧａＡｓなどの半導体装置は、ＤＢＳな
どの受信用としてよく用いられており、さらなる低雑音
化・高利得化が要求されている。そのためには、活性層
厚の濃度を高くして相互コンダクタンス（以下、ｇｍ）
を高くすることや、ソース抵抗（以下、Ｒｓ）の低減を
行う必要がある。 【０００３】高ｇｍ化のために一様に供給層の濃度を高
めた場合は、表面濃度が高くなるので、ＦＥＴの耐圧が
低下するという問題がある。そこで、供給層の濃度を表
面側では薄く、チャネル層側では高くするステップドー
プ構造がよく用いられている。その構造としては、図６
に示すように、ＧａＡｓバッファ層２上にＩｎＧａＡｓ
チャネル層３、ｎ＋Ａｌ０．２Ｇａ０．８Ａｓ層４（濃
度：４ｘ１０−１８／ｃｍ３、膜厚：１０ｎｍ）、ｎ−
Ａｌ０．２Ｇａ０．８Ａｓ層５（濃度：１ｘ１０−１７
／ｃｍ３、膜厚：２０ｎｍ）及びｎ＋ＧａＡｓキャップ
層８（濃度：３ｘ１０−１８／ｃｍ３、膜厚：８０ｎ
ｍ）を成長させたエピタキシャル層を用いる。また、ゲ
ート電極１０は、ｎ−Ａｌ０．２Ｇａ０．８Ａｓ層５上
に形成され、オーミック電極９はｎ＋ＧａＡｓキャップ
層８上に形成されている。 【０００４】以上説明した従来の半導体装置は、ステッ
プドープ構造により高ｇｍ化を実現することができ、そ
の結果として低雑音化・高利得化を実現することができ
る。 【０００５】しかし、以上の半導体装置にあっては、リ
セス形成時にエッチング量がばらつき、その結果として
ＦＥＴのしきい値電圧Ｖｔｈや電流値などがばらつき、
製造歩留まりが低下してしまうという問題があった。 【０００６】係る問題を解決するために、ｎ＋ＧａＡｓ
層下にエッチングストッパ層を挿入し、クエン酸とＨ２
Ｏ２混合液とを用いた選択ウェットエッチングによりリ
セスを形成する方法が実現されている。 【０００７】係る方法により製造される半導体装置の構
造を図７に示す。ＧａＡｓバッファ２上にＩｎＧａＡｓ
チャネル層３、ｎ＋Ａｌ０．２Ｇａ０．８Ａｓ層４（濃
度：４ｘ１０−１８／ｃｍ３、膜厚：１０ｎｍ）、ｎ−
Ａｌ０．２Ｇａ０．８Ａｓ層５（濃度：１ｘ１０−１７
／ｃｍ３、膜厚：２０ｎｍ）、ｎ−Ａｌ０．７Ｇａ０．
３Ａｓエッチングストッパ層７及びｎ＋ＧａＡｓキャッ
プ層８（濃度：３ｘ１０−１８／ｃｍ３、膜厚：８０ｎ
ｍ）を成長させたエピタキシャル層を用いている。ま
た、ゲート電極１０は、ｎ−Ａｌ０．２Ｇａ０．８Ａｓ
層５上に形成され、オーミック電極９はｎ＋ＧａＡｓキ
ャップ層８上に形成されている。 【０００８】以上説明した従来の半導体装置は、エッチ
ングストッパ層７により、電子供給層の厚さを一定に制
御することができ、Ｖｔｈなどのばらつきを大幅に低減
することができる。 【０００９】 【発明が解決しようとする課題】しかし、以上説明した
従来の半導体装置にあっては、ｎ−Ａｌ０．７Ｇａ０．
３Ａｓエッチングストッパ層７が高抵抗層となり、Ｒｓ
が増加し、特性が劣化するという問題があった。この場
合、ｎ−Ａｌ０．７Ｇａ０．３Ａｓエッチングストッパ
層７はＡｌ組成が高いため、ＤＸセンターが多くなり、
Ｓｉをドープピングしても活性化されず、実質上のキャ
リア濃度が大幅に低減し、高抵抗層となるのが原因であ
った。また、ノンドープ層を挿入した場合にも、ノンド
ープ層がオーミック電極の下にあるため、コンタクト抵
抗が増加し、Ｒｓが増加する問題がある。即ち、ノンド
ープ層が高抵抗層となるという問題があった。 【００１０】本発明は以上の従来技術における問題に鑑
みてなされたものであって、エッチングストッパ層又は
ノンドープ層を用いた場合にソース抵抗を低減すること
ができる半導体装置の製造方法を提供することを目的と
する。 【００１１】 【課題を解決するための手段】前記課題を解決する本出
願の半導体装置の製造方法は、半導体基板上に、バッフ
ァ層、キャリアの移動経路を形成するチャネル層、キャ
リア供給層、不純物をキャリア供給層よりも高濃度にド
ーピングしたデルタドープ層、他の層とはエッチング特
性が異なるエッチングストッパ層及びキャップ層をエピ
タキシャル成長により半導体基板側から順次形成させる
工程と、前記キャップ層上にオーミック接触によって接
続されるオーミック電極を形成し、ゲート電極形成領域
を開口したフォトレジストを形成後、クエン酸と過酸化
水素水との混合液を用いてエッチングストッパ層に対し
て選択的にキャップ層を除去すると共に前記混合液によ
ってエッチングストッパ層を酸化させることでエッチン
グを停止させリセス構造を形成させる工程と、前記酸化
されたエッチングストッパ層及びデルタドープ層のゲー
ト電極が形成される部位を塩酸処理して選択的に除去し
た後、ゲート電極を形成させる工程とからなることを特
徴とする。 【００１２】したがって、本出願の半導体装置の製造方
法によれば、挿入されたエッチングストッパ層の抵抗を
低減させることができ、ソース抵抗を低減させることが
できる。また、ゲート電極がデルタドープ層に接触しな
いため、ゲート電極のリーク電流が増大することがな
く、ゲート−ドレイン間の耐圧（ＢＶｇｄ）が低下する
ことがない。従って、高周波特性、例えば、ノイズ指数
及び利得が向上される利点がある。 【００１３】さらに、クエン酸と過酸化水素水との混合
液を用いてキャップ層を除去すると共に前記混合液によ
ってエッチングストッパ層を酸化させることでエッチン
グを停止させ、酸化されたエッチングストッパ及びデル
タドープ層を塩酸処理して除去することから、エッチン
グ量、半導体装置のしきい値電圧Ｖｔｈ及び電流値のば
らつきを防止すると共に、製造歩留まりを向上させるこ
とができる。 【００１４】 【発明の実施の形態】以下に本発明の実施の形態の半導
体装置の製造方法につき図面を参照して説明する。 【００１５】（実施の形態１） 図１は本発明の実施の形態１の半導体装置の製造方法に
よって製造される半導体装置を示す断面図である。 【００１６】図１を参照して、本発明の実施の形態１の
半導体装置の製造方法によって製造される半導体装置の
構成を説明する。本発明の実施の形態１の半導体装置の
製造方法によって製造される半導体装置は、ＧａＡｓ基
板１上に、ＧａＡｓバッファ層２が形成されており、係
るＧａＡｓバッファ層２上にはＩｎＧａＡｓチャネル層
３が形成されている。また、ＩｎＧａＡｓチャネル層３
上には、ｎ＋Ａｌ０．２Ｇａ０．８Ａｓ層４（濃度：４
ｘ１０−１８／ｃｍ３、膜厚：１０ｎｍ）、ｎ−Ａｌ
０．２Ｇａ０．８Ａｓ層５（濃度１ｘ１０−１７／ｃｍ
３、膜厚：２０ｎｍ）、デルタドープ層６（Ｓｉドー
プ：６ｘ１０―１２／ｃｍ２）、ｎ−Ａｌ０．７Ｇａ
０．３Ａｓエッチングストッパ層７及びｎ＋ＧａＡｓキ
ャップ層８（濃度３ｘ１０−１８／ｃｍ３、膜厚８０ｎ
ｍ）を成長させたエピタキシャル層が形成されている。 【００１７】また、デルタドープ層６は単一の不純物が
高濃度にドープされてなるものとする。デルタドープ層
はＶ族元素材料であるＡｓとドーパントであるＳｉのみ
を供給することにより形成され、一原子層面若しくは数
原子層程度の非常に薄い領域に高濃度のドーパントを有
する層である。また、デルタドープ層以外にプレーナド
ープ層又はパルスドープ層などの学術用語があるが、こ
こでは同義語として用いている。更に、ｎ−Ａｌ０．７
Ｇａ０．３Ａｓエッチングストッパ層７はＤＸセンター
が多いため、Ｓｉをドーピングしても活性化されず、実
質上のキャリア濃度が大幅に低減している。 【００１８】次に、本発明の実施の形態１の半導体装置
の製造方法によって製造される半導体装置の積層方向に
おけるエネルギーバンドを図２を参照して説明する。図
２の縦軸はエネルギー（ｅＶ）、横軸は表面からの距離
を示している。また、実線はデルタドープ層を挿入した
本発明の実施の形態１の半導体装置の製造方法によって
製造される半導体装置のエネルギーバンドを示し、点線
はデルタドープ層を挿入していない半導体装置のエネル
ギーバンドを示す。図２によれば、Ａｌ０．７Ｇａ０．
３Ａｓエッチングストッパ層７の伝導帯下端のエネルギ
ーが低下している。また、ｎ＋ＧａＡｓキャップ層８と
Ａｌ０．７Ｇａ０．３Ａｓエッチングストッパ層７との
界面及びＡｌ０．７Ｇａ０．３Ａｓエッチングストッパ
層７とｎ−Ａｌ０．２Ｇａ０．８Ａｓ層５との界面の障
壁が低下している。以上を理由として、キャリアである
電子がＡｌ０．７Ｇａ０．３Ａｓ層７を積層方向に移動
しやすくさせ、抵抗が低減されると判断される。 【００１９】また、ゲート電極１０は、ｎ−Ａｌ０．２
Ｇａ０．８Ａｓ層５上に形成されている。更に、オーミ
ック電極９はｎ＋ＧａＡｓキャップ層８上に形成されて
いる。ここで、エッチングストッパとしてのＡｌ組成は
０．７を用いるが、ｎ＋ＧａＡｓキャップ層８のエッチ
ングをストップすることができるのであれば、Ａｌ組成
は０．７以外でも構わない。 【００２０】次に本発明の実施の形態１の半導体装置の
製造方法につき図面を参照して説明する。図３（ａ）、
図３（ｂ）及び図３（ｃ）は本発明の実施の形態１の半
導体装置の製造方法を示す断面図である。 【００２１】本発明の実施の形態１の半導体装置の製造
方法によって製造される半導体装置は、前記エピタキシ
ャル層を成長させた後、ｎ＋ＧａＡｓキャップ層８上に
Ｎｉ／ＡｕＧｅからなるオーミック電極９を形成させる
（図３（ａ））。 【００２２】次に、ゲート形成用のフォトレジスト１１
を形成し、クエン酸とＨ２Ｏ２の混合液にてｎ−Ａｌ
０．７Ｇａ０．３Ａｓエッチングストッパ層７に対して
選択的にｎ＋ＧａＡｓキャップ層８を除去してリセス１
２（リセス構造）を形成させる（図３（ｂ））。また、
ｎ−Ａｌ０．７Ｇａ０．３Ａｓエッチングストッパ層７
はＤＸセンターが多いため、Ｓｉをドーピングしても活
性化されず、実質上のキャリア濃度が大幅に低減し、抵
抗層となるという特性を有する。 【００２３】最後に、塩酸処理により、Ａｌ０．７Ｇａ
０．３Ａｓエッチングストッパ層７とデルタドープ層６
とを除去した後、Ｔｉ／Ａｌ蒸着を行い、リフトオフに
よりレジストを除去して、ゲート電極１０を得る（図３
（ｃ））。クエン酸とＨ２Ｏ２混合液を用いた場合、Ａ
ｌ０．７ＧａＡｓエッチングストッパ層７は酸化され、
Ａｌ２Ｏ３層及びデルタドープ層のみが塩酸処理により
除去される。 【００２４】以上で説明した本発明の実施の形態１の半
導体装置の製造方法によれば、ｎ−Ａｌ０．７Ｇａ０．
３Ａｓエッチングストッパ層７下に高濃度のデルタドー
プ層を挿入することで、ｎ−Ａｌ０．７Ｇａ０．３Ａｓ
エッチングストッパ層７を介してｎ＋ＧａＡｓキャップ
層８及びデルタドープ層６が設けられている。従って、
ｎ−Ａｌ０．７Ｇａ０．３Ａｓエッチングストッパ層７
の障壁が低減し、オーミック電極のコンタクト抵抗を低
減させることができる。その結果として、ＦＥＴのソー
ス抵抗が低下し、高周波特性、例えば、ノイズ指数や利
得が向上する利点がある。また、デルタドープ層を挿入
していても、ゲート電極が接触する層にはデルタドープ
層がないため、ゲート電極のリーク電流は大になること
がない。従って、ゲート−ドレイン間の耐圧（ＢＶｇ
ｄ）が低下することがない。 【００２５】また、選択的にＧａＡｓキャップ層８をエ
ッチングする方法としては、上記にて説明したウェット
エッチング以外に、ＢＣｌ３／ＳＦ６ガス又はＳｉＣｌ
４／ＳＦ６ガスを用いたドライエッチングで行ってもよ
い。また、上記にて説明した本発明の実施の形態１の半
導体装置の製造方法によって製造される半導体装置は、
ＩｎＧａＡｓをチャネル層とする高電子移動度トランジ
スタ（ＨＥＭＴ）であるが、ＧａＡｓバッファ層２上に
ｎ＋Ａｌ０．２Ｇａ０．８Ａｓ層４、ｎ−１０．２Ｇａ
０．８Ａｓ層５、デルタドープ層６、ｎ−Ａｌ０．７Ｇ
ａ０．３Ａｓエッチングストッパ層７及びｎ＋ＧａＡｓ
キャップ層８からなるエピタキシャル層を用いたヘテロ
結合ＦＥＴ（ＨＦＥＴ）に適用してもよい。更に、Ｇａ
Ａｓバッファ層２上にｎ＋Ａｌ０．２Ｇａ０．８Ａｓ層
４、ｎ−１０．２Ｇａ０．８Ａｓ層５、デルタドープ層
６、ｎ−Ａｌ０．７Ｇａ０．３Ａｓエッチングストッパ
層７及びｎ＋ＧａＡｓキャップ層８からなるエピタキシ
ャル層を用いたメタル−半導体ショットキＦＥＴ（ＭＥ
ＳＦＥＴ）に適用してもよい。 【００２６】（実施の形態２） 次に本発明の実施の形態２の半導体装置の製造方法につ
き図面を参照して説明する。 【００２７】図４は本発明の実施の形態２の半導体装置
の製造方法によって製造される半導体装置の構成を示す
断面図である。 【００２８】図４を参照して本発明の実施の形態２の半
導体装置の製造方法によって製造される半導体装置の構
成を説明する。本発明の実施の形態２の半導体装置の製
造方法によって製造される半導体装置は、ＧａＡｓ基板
１上にＧａＡｓバッファ層２が形成されている。係るＧ
ａＡｓバッファ層２上にはＩｎＧａＡｓチャネル層３が
形成されている。またＩｎＧａＡｓチャネル層３上に
は、ＧａＡｓ４ａ（濃度：１ｘ１０−１８／ｃｍ３、膜
厚：３０ｎｍ）、デルタドープ層６（Ｓｉドープ：６ｘ
１０−１２／ｃｍ２）、ｉ−ＧａＡｓ層７ａ（ドープな
し、２０ｎｍ）、ｎ＋ＧａＡｓキャップ層８（濃度３ｘ
１０−１８／ｃｍ３、膜厚：８０ｎｍ）を成長させたエ
ピタキシャル層を用いている。また、ゲート電極１０
は、ＧａＡｓ層４ａ上に形成されている。オーミック電
極９はｎ＋ＧａＡｓキャップ層８上に形成されている。
本発明の実施の形態２の半導体装置の製造方法によって
製造される半導体装置は以上で説明した構成を有する。 【００２９】次に本発明の実施の形態２の半導体装置の
製造方法につき図面を参照して説明する。図５（ａ）、
図５（ｂ）、図５（ｃ）及び図５（ｄ）は本発明の実施
の形態２の半導体装置の製造方法を示す断面図である。 【００３０】本発明の実施の形態２の半導体装置の製造
方法によって製造される半導体装置は、前記エピタキシ
ャル層を成長させた後、フォトレジスト１１ａをマスク
にｎ＋ＧａＡｓキャップ層８をエッチングして、ワイド
リセス１２ａを形成させる（図５（ａ））。この時、図
示はしないが、ｉ−ＧａＡｓ層７ａ上にＡｌＧａＡｓ層
からなるエッチングストッパ層を挿入したエピタキシャ
ル層を用いて、ワイドリセス１２ａ形成に選択エッチン
グを用いても構わない。 【００３１】次に、全面にＳｉＯ２からなる絶縁膜１３
をＣＶＤによって成膜し、ゲートになる部位が開口する
ようにフォトレジスト（図示せず）を形成する。係るフ
ォトレジストをマスクとして、ＣＦ４／ＣＨＦ３／Ａｒ
ガスを用いたＲＩＥにて絶縁膜をドライエッチングして
フォトマスクを除去し、ゲート開口１４を形成させる
（図５（ｂ））。 【００３２】次に、絶縁膜１３をマスクとして、ｉ−Ｇ
ａＡｓ層７ａとデルタドープ層６とをエッチングして、
ゲートリセス１２ｂを形成させる（図５（ｃ））。 【００３３】最後にＷＳｉ／ＴｉＮ／Ｐｔ／Ａｕからな
るゲート電極１０をスパッタ法により形成し、Ｎｉ／Ａ
ｕＧｅからなるオーミック電極９を形成し、ＦＥＴを得
る（図５（ｄ））。 【００３４】以上説明した本発明の実施の形態２の半導
体装置の製造方法によれば、抵抗層となるノンドープの
ｉ−ＧａＡｓ層７ａ下に高濃度のデルタドープ層６を挿
入し、ｉ−ＧａＡｓ層７ａを介してｎ＋ＧａＡｓキャッ
プ層８及びデルタドープ層６を形成させるため、ｉ−Ｇ
ａＡｓ層７ａの障壁が下がり、オーミック電極９の抵抗
を低下させることができる。また、ゲート電極１０が接
触する層には高濃度層がないため、ゲート電極のリーク
電流が増大することなく、ゲート−ドレイン間の耐圧
（ＢＶｇｄ）が低下することがない利点がある。 【００３５】また、本発明の実施の形態２の半導体装置
の製造方法でデルタドープ層の上方にｉ−ＧａＡｓ層７
ａを形成させた例で説明したが、ドープされていない層
であれば、ｉ−ＡｌＧａＡｓ及びｉ−ＩｎＧａＡｓ等、
どのような組成の膜を用いても構わない。 【００３６】 【発明の効果】以上説明した本発明の半導体装置の製造
方法によれば、クエン酸と過酸化水素水との混合液を用
いてキャップ層を除去すると共に前記混合液によってエ
ッチングストッパ層を酸化させることでエッチングを停
止させ、酸化されたエッチングストッパ及びデルタドー
プ層を塩酸処理して除去することから、エッチング量、
半導体装置のしきい値電圧Ｖｔｈ及び電流値のばらつき
を防止すると共に、製造歩留まりを向上させることがで
きる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の半導体装置の製造方
法によって製造される半導体装置を示す断面図 【図２】 本発明の実施の形態１の半導体装置の製造方
法によって製造される半導体装置のエネルギーバンド図 【図３】（ａ）本発明の実施の形態１の半導体装置の製
造方法を示す断面図（ｂ）本発明の実施の形態１の半導
体装置の製造方法を示す断面図（ｃ）本発明の実施の形
態１の半導体装置の製造方法を示す断面図 【図４】 本発明の実施の形態２の半導体装置の製造方
法によって製造される半導体装置を示す断面図 【図５】（ａ）本発明の実施の形態２の半導体装置の製
造方法を示す断面図（ｂ）本発明の実施の形態２の半導
体装置の製造方法を示す断面図（ｃ）本発明の実施の形
態２の半導体装置の製造方法を示す断面図 【図６】 従来の半導体装置の製造方法によって製造さ
れる半導体装置を示す断面図 【図７】 従来の半導体装置の製造方法によって製造さ
れる半導体装置を示す断面図 【符号の説明】 １ ＧａＡｓ基板 ２ ＧａＡｓバッファ層 ３ ＩｎＧａＡｓチャネル層 ４ ｎ＋Ａｌ０．２Ｇａ０．８Ａｓ層 ４ａ ＧａＡｓ層 ５ ｎ−Ａｌ０．２Ｇａ０．８Ａｓ層 ６ デルタドープ層 ７ ｎ−Ａｌ０．７Ｇａ０．３Ａｓエッチングスト
ッパ層 ７ａ ｉ−ＧａＡｓ層 ８ ｎ＋ＧａＡｓキャップ層 ９ オーミック電極 １０ ゲート電極 １１ ゲート形成用フォトレジスト １１ａ フォトレジスト １２ リセス １２ａ ワイドリセス １２ｂ ゲートリセス １３ 絶縁膜 １４ ゲート開口
法によって製造される半導体装置を示す断面図 【図２】 本発明の実施の形態１の半導体装置の製造方
法によって製造される半導体装置のエネルギーバンド図 【図３】（ａ）本発明の実施の形態１の半導体装置の製
造方法を示す断面図（ｂ）本発明の実施の形態１の半導
体装置の製造方法を示す断面図（ｃ）本発明の実施の形
態１の半導体装置の製造方法を示す断面図 【図４】 本発明の実施の形態２の半導体装置の製造方
法によって製造される半導体装置を示す断面図 【図５】（ａ）本発明の実施の形態２の半導体装置の製
造方法を示す断面図（ｂ）本発明の実施の形態２の半導
体装置の製造方法を示す断面図（ｃ）本発明の実施の形
態２の半導体装置の製造方法を示す断面図 【図６】 従来の半導体装置の製造方法によって製造さ
れる半導体装置を示す断面図 【図７】 従来の半導体装置の製造方法によって製造さ
れる半導体装置を示す断面図 【符号の説明】 １ ＧａＡｓ基板 ２ ＧａＡｓバッファ層 ３ ＩｎＧａＡｓチャネル層 ４ ｎ＋Ａｌ０．２Ｇａ０．８Ａｓ層 ４ａ ＧａＡｓ層 ５ ｎ−Ａｌ０．２Ｇａ０．８Ａｓ層 ６ デルタドープ層 ７ ｎ−Ａｌ０．７Ｇａ０．３Ａｓエッチングスト
ッパ層 ７ａ ｉ−ＧａＡｓ層 ８ ｎ＋ＧａＡｓキャップ層 ９ オーミック電極 １０ ゲート電極 １１ ゲート形成用フォトレジスト １１ａ フォトレジスト １２ リセス １２ａ ワイドリセス １２ｂ ゲートリセス １３ 絶縁膜 １４ ゲート開口
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平11−297983（ＪＰ，Ａ)
特開 平１−166568（ＪＰ，Ａ)
特開 平８−293505（ＪＰ，Ａ)
特開 平11−214676（ＪＰ，Ａ)
特開 平９−115881（ＪＰ，Ａ)
特開 平７−7004（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/338
H01L 29/812
H01L 21/306 - 21/308
Claims (1)
- (57)【特許請求の範囲】 【請求項１】半導体基板上に、バッファ層、キャリアの
移動経路を形成するチャネル層、キャリア供給層、不純
物をキャリア供給層よりも高濃度にドーピングしたデル
タドープ層、他の層とはエッチング特性が異なるエッチ
ングストッパ層及びキャップ層をエピタキシャル成長に
より半導体基板側から順次形成させる工程と、 前記キャップ層上にオーミック接触によって接続される
オーミック電極を形成し、ゲート電極形成領域を開口し
たフォトレジストを形成後、クエン酸と過酸化水素水と
の混合液を用いてエッチングストッパ層に対して選択的
にキャップ層を除去すると共に前記混合液によってエッ
チングストッパ層を酸化させることでエッチングを停止
させリセス構造を形成させる工程と、 前記酸化されたエッチングストッパ層及びデルタドープ
層のゲート電極が形成される部位を塩酸処理して選択的
に除去した後、ゲート電極を形成させる工程とからなる
ことを特徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32619399A JP3371871B2 (ja) | 1999-11-16 | 1999-11-16 | 半導体装置の製造方法 |
| US09/711,505 US6627473B1 (en) | 1999-11-16 | 2000-11-14 | Compound semiconductor device with delta doped layer under etching stopper layer for decreasing resistance between active layer and ohmic electrode and process of fabrication thereof |
| US10/191,435 US20020187623A1 (en) | 1999-11-16 | 2002-07-10 | Compound semiconductor device with delta doped layer under etching stopper layer for decreasing resistance between active layer and ohmic electrode and process of fabrication thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32619399A JP3371871B2 (ja) | 1999-11-16 | 1999-11-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001144110A JP2001144110A (ja) | 2001-05-25 |
| JP3371871B2 true JP3371871B2 (ja) | 2003-01-27 |
Family
ID=18185070
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