JP3439578B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JP3439578B2 JP3439578B2 JP23880195A JP23880195A JP3439578B2 JP 3439578 B2 JP3439578 B2 JP 3439578B2 JP 23880195 A JP23880195 A JP 23880195A JP 23880195 A JP23880195 A JP 23880195A JP 3439578 B2 JP3439578 B2 JP 3439578B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor layer
- semiconductor
- doped
- heterojunction bipolar
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、より詳細には、ヘテロ接合バイポー
ラトランジスタ（ＨＢＴ）と２次元電子ガス電界効果ト
ランジスタ（２ＤＥＧＦＥＴ）とを同一基板上に有する
半導体装置及びその製造方法に関する。
の製造方法に関し、より詳細には、ヘテロ接合バイポー
ラトランジスタ（ＨＢＴ）と２次元電子ガス電界効果ト
ランジスタ（２ＤＥＧＦＥＴ）とを同一基板上に有する
半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】高い電流駆動能力と高いスイッチングス
ピード及び低い１／ｆノイズを持つＨＢＴと、高周波に
おける低雑音特性と高い入力インピーダンスを持つ２Ｄ
ＥＧＦＥＴとのそれぞれの長所を活かすため、同一の半
導体チップ上に両者を形成する方法が研究されている。
ピード及び低い１／ｆノイズを持つＨＢＴと、高周波に
おける低雑音特性と高い入力インピーダンスを持つ２Ｄ
ＥＧＦＥＴとのそれぞれの長所を活かすため、同一の半
導体チップ上に両者を形成する方法が研究されている。
【０００３】例えば、特開平２−２７１５６８号公報に
は、半導体基板上に選択的にエピタキシャル成長を行な
うことにより、ＨＢＴと２ＤＥＧＦＥＴを形成する方法
が提案されている。また、特開昭６０−１２０５５１号
公報には、ＨＢＴを構成する半導体層の内のいずれかの
層を２ＤＥＧＦＥＴのチャネルとして用いる方法が提案
されている。さらに、特開平２−６９９４３号公報に
は、図８に示したように、化合物半導体基板４０１上
に、まず２ＤＥＧＦＥＴ４２２を構成する半導体層４０
２、４０３、４０４を成長させた後、ＨＢＴ４２１を、
エピタキシャル成長により形成する方法が提案されてい
る。
は、半導体基板上に選択的にエピタキシャル成長を行な
うことにより、ＨＢＴと２ＤＥＧＦＥＴを形成する方法
が提案されている。また、特開昭６０−１２０５５１号
公報には、ＨＢＴを構成する半導体層の内のいずれかの
層を２ＤＥＧＦＥＴのチャネルとして用いる方法が提案
されている。さらに、特開平２−６９９４３号公報に
は、図８に示したように、化合物半導体基板４０１上
に、まず２ＤＥＧＦＥＴ４２２を構成する半導体層４０
２、４０３、４０４を成長させた後、ＨＢＴ４２１を、
エピタキシャル成長により形成する方法が提案されてい
る。
【０００４】
【発明が解決しようとする課題】しかし、半導体基板上
に選択的エピタキシャル成長を行なうことで、ＨＢＴと
２ＤＥＧＦＥＴとを形成する方法では、微細な素子に対
して半導体層を均一に成長させることができず、素子特
性に悪影響を与えるとともに、製造工程が複雑になるた
めコストが高くなってしまう問題があった。
に選択的エピタキシャル成長を行なうことで、ＨＢＴと
２ＤＥＧＦＥＴとを形成する方法では、微細な素子に対
して半導体層を均一に成長させることができず、素子特
性に悪影響を与えるとともに、製造工程が複雑になるた
めコストが高くなってしまう問題があった。
【０００５】また、ＨＢＴを構成する半導体層の内のい
ずれかの層を２ＤＥＧＦＥＴのチャネルとして用いる方
法では、両トランジスタに対して別個に構造の最適化を
図ることが困難である。従って、半導体基板上に、個別
にＨＢＴと２ＤＥＧＦＥＴとを容易に最適化することが
できるように半導体層を形成するとともに、そのさいの
選択的エピタキシャル成長に基づく半導体層の不均一化
を防止して、均一なエピタキシャル層を得ることができ
る方法が検討されている。
ずれかの層を２ＤＥＧＦＥＴのチャネルとして用いる方
法では、両トランジスタに対して別個に構造の最適化を
図ることが困難である。従って、半導体基板上に、個別
にＨＢＴと２ＤＥＧＦＥＴとを容易に最適化することが
できるように半導体層を形成するとともに、そのさいの
選択的エピタキシャル成長に基づく半導体層の不均一化
を防止して、均一なエピタキシャル層を得ることができ
る方法が検討されている。
【０００６】さらに、図８に示したように、半導体基板
上に、まず２ＤＥＧＦＥＴを構成する半導体層を形成
し、その後、それら半導体層の上にＨＢＴを形成する方
法では、ＨＢＴを構成する半導体層を、ｐ型ドーパント
としてベリリウム（Ｂｅ）を用いてエピタキシャル成長
させる場合、その成長温度は比較的低いため、既に形成
された半導体層に悪影響を与えないが、最近研究がすす
んでいるＨＢＴの信頼性向上のためにｐ型ドーパントと
して炭素（Ｃ）を用いる場合には問題となる。つまり、
半導体層をＣをドープしながら成長させる際、その成長
温度は、他の半導体層を成長させる際の温度より高温と
なる。よって、既に形成された２ＤＥＧＦＥＴの２次元
電子供給層からのチャネル層への不純物拡散が促進され
ることとなり、２ＤＥＧＦＥＴの素子特性を低下させる
こととなる。また、ＨＢＴの能動部分直下に、２ＤＥＧ
ＦＥＴを構成する半導体層と同じ半導体層が存在するた
め、素子内部のリーク電流が増加するという問題も生じ
る。さらに、２ＤＥＧＦＥＴのしきい値電圧（Ｖｔｈ）
に大きな影響を与えることを防止するため、リセスエッ
チングをＨＢＴ形成のためのエッチング工程後に行う
が、リセスエッチングの制御性が悪く、結果としてＶｔ
ｈの再現性に悪影響を及ぼすこととなる。
上に、まず２ＤＥＧＦＥＴを構成する半導体層を形成
し、その後、それら半導体層の上にＨＢＴを形成する方
法では、ＨＢＴを構成する半導体層を、ｐ型ドーパント
としてベリリウム（Ｂｅ）を用いてエピタキシャル成長
させる場合、その成長温度は比較的低いため、既に形成
された半導体層に悪影響を与えないが、最近研究がすす
んでいるＨＢＴの信頼性向上のためにｐ型ドーパントと
して炭素（Ｃ）を用いる場合には問題となる。つまり、
半導体層をＣをドープしながら成長させる際、その成長
温度は、他の半導体層を成長させる際の温度より高温と
なる。よって、既に形成された２ＤＥＧＦＥＴの２次元
電子供給層からのチャネル層への不純物拡散が促進され
ることとなり、２ＤＥＧＦＥＴの素子特性を低下させる
こととなる。また、ＨＢＴの能動部分直下に、２ＤＥＧ
ＦＥＴを構成する半導体層と同じ半導体層が存在するた
め、素子内部のリーク電流が増加するという問題も生じ
る。さらに、２ＤＥＧＦＥＴのしきい値電圧（Ｖｔｈ）
に大きな影響を与えることを防止するため、リセスエッ
チングをＨＢＴ形成のためのエッチング工程後に行う
が、リセスエッチングの制御性が悪く、結果としてＶｔ
ｈの再現性に悪影響を及ぼすこととなる。
【０００７】本発明は上記課題に鑑みなされたものであ
り、良好な特性を持つＨＢＴと２ＤＥＧＦＥＴとを同一
半導体基板上に形成した半導体装置及びその製造方法を
提供することを目的としている。
り、良好な特性を持つＨＢＴと２ＤＥＧＦＥＴとを同一
半導体基板上に形成した半導体装置及びその製造方法を
提供することを目的としている。
【０００８】
【課題を解決するための手段】本発明によれば、同一半
絶縁性化合物半導体基板上に、少なくともサブコレクタ
層、コレクタ層、ベース層及びエミッタ層となる化合物
半導体層が順次積層されてなるヘテロ接合バイポーラト
ランジスタと、少なくともノンドープの第１半導体層、
ノンドープのスペーサ層及び前記第１半導体層よりも電
子親和力の小さい第２半導体層が順次積層されてなる２
次元電子ガス電界効果トランジスタとが形成されてお
り、前記２次元電子ガス電界効果トランジスタは、前記
ヘテロ接合バイポーラトランジスタが形成された位置と
異なる位置に、前記ヘテロ接合バイポーラトランジスタ
と素子分離されて、前記サブコレクタ層、コレクタ層、
ベース層及びエミッタ層となる化合物半導体層上に、第
１半導体層に対してエッチング選択性を持つ半導体層を
介して形成されていることを特徴とする半導体装置が提
供される。
絶縁性化合物半導体基板上に、少なくともサブコレクタ
層、コレクタ層、ベース層及びエミッタ層となる化合物
半導体層が順次積層されてなるヘテロ接合バイポーラト
ランジスタと、少なくともノンドープの第１半導体層、
ノンドープのスペーサ層及び前記第１半導体層よりも電
子親和力の小さい第２半導体層が順次積層されてなる２
次元電子ガス電界効果トランジスタとが形成されてお
り、前記２次元電子ガス電界効果トランジスタは、前記
ヘテロ接合バイポーラトランジスタが形成された位置と
異なる位置に、前記ヘテロ接合バイポーラトランジスタ
と素子分離されて、前記サブコレクタ層、コレクタ層、
ベース層及びエミッタ層となる化合物半導体層上に、第
１半導体層に対してエッチング選択性を持つ半導体層を
介して形成されていることを特徴とする半導体装置が提
供される。
【０００９】また、(i) 半絶縁性化合物半導体基板上全
面に、ヘテロ接合バイポーラトランジスタを構成する少
なくともサブコレクタ層、コレクタ層、ベース層及びエ
ミッタ層を順次積層し、(ii)後工程で積層する２次元電
子ガス電界効果トランジスタを構成するノンドープの第
１半導体層に対してエッチング選択性を持つ半導体層を
全面に積層し、(iii) さらに、前記半導体層上全面に第
１半導体層、ノンドープのスペーサ層及び前記第１半導
体層よりも電子親和力の小さい第２半導体層を順次形成
し、(iv)２次元電子ガス電界効果トランジスタ形成領域
をマスクし、(v) ヘテロ接合バイポーラトランジスタ形
成領域に存在する前記第２半導体層、スペーサー層及び
第１半導体層を、前記半導体層まで選択的にエッチング
除去する半導体装置の製造方法が提供される。
面に、ヘテロ接合バイポーラトランジスタを構成する少
なくともサブコレクタ層、コレクタ層、ベース層及びエ
ミッタ層を順次積層し、(ii)後工程で積層する２次元電
子ガス電界効果トランジスタを構成するノンドープの第
１半導体層に対してエッチング選択性を持つ半導体層を
全面に積層し、(iii) さらに、前記半導体層上全面に第
１半導体層、ノンドープのスペーサ層及び前記第１半導
体層よりも電子親和力の小さい第２半導体層を順次形成
し、(iv)２次元電子ガス電界効果トランジスタ形成領域
をマスクし、(v) ヘテロ接合バイポーラトランジスタ形
成領域に存在する前記第２半導体層、スペーサー層及び
第１半導体層を、前記半導体層まで選択的にエッチング
除去する半導体装置の製造方法が提供される。
【００１０】さらに別の観点から本発明によれば、同一
半絶縁性化合物半導体基板上に、少なくともサブコレク
タ層、コレクタ層、ベース層及びエミッタ層となる化合
物半導体層が順次積層されてなるヘテロ接合バイポーラ
トランジスタと、少なくともノンドープの第１半導体
層、ノンドープのスペーサ層及び前記第１半導体層より
も電子親和力の小さい第２半導体層が順次積層されてな
る２次元電子ガス電界効果トランジスタとが形成されて
おり、前記ヘテロ接合バイポーラトランジスタは、前記
２次元電子ガス電界効果トランジスタが形成された位置
と異なる位置に、前記２次元電子ガス電界効果トランジ
スタと素子分離されて、前記第１半導体層、スペーサ層
及び第２半導体層となる化合物半導体層上に、該第２半
導体層に対してエッチング選択性を持つ半導体層を介し
て形成されている半導体装置が提供される。
半絶縁性化合物半導体基板上に、少なくともサブコレク
タ層、コレクタ層、ベース層及びエミッタ層となる化合
物半導体層が順次積層されてなるヘテロ接合バイポーラ
トランジスタと、少なくともノンドープの第１半導体
層、ノンドープのスペーサ層及び前記第１半導体層より
も電子親和力の小さい第２半導体層が順次積層されてな
る２次元電子ガス電界効果トランジスタとが形成されて
おり、前記ヘテロ接合バイポーラトランジスタは、前記
２次元電子ガス電界効果トランジスタが形成された位置
と異なる位置に、前記２次元電子ガス電界効果トランジ
スタと素子分離されて、前記第１半導体層、スペーサ層
及び第２半導体層となる化合物半導体層上に、該第２半
導体層に対してエッチング選択性を持つ半導体層を介し
て形成されている半導体装置が提供される。
【００１１】また、本発明の製造方法によれば、(I) 半
絶縁性化合物半導体基板上全面に、２次元電子ガス電界
効果トランジスタを構成する少なくともノンドープの第
１半導体層、ノンドープのスペーサ層及び前記第１半導
体層よりも電子親和力の小さい第２半導体層を順次積層
し、(II)後工程で積層するヘテロ接合バイポーラトラン
ジスタを構成するサブコレクタ層に対してエッチング選
択性を持つ半導体層を全面に積層し、(III) さらに、前
記半導体層上全面にサブコレクタ層、コレクタ層、ベー
ス層及びエミッタ層を順次形成し、(IV)ヘテロ接合バイ
ポーラトランジスタ形成領域をマスクし、(V) ２次元電
子ガス電界効果トランジスタ形成領域に存在する前記エ
ミッタ層、ベース層、コレクタ層及びサブコレクタ層
を、前記半導体層まで選択的にエッチング除去する半導
体装置の製造方法が提供される。
絶縁性化合物半導体基板上全面に、２次元電子ガス電界
効果トランジスタを構成する少なくともノンドープの第
１半導体層、ノンドープのスペーサ層及び前記第１半導
体層よりも電子親和力の小さい第２半導体層を順次積層
し、(II)後工程で積層するヘテロ接合バイポーラトラン
ジスタを構成するサブコレクタ層に対してエッチング選
択性を持つ半導体層を全面に積層し、(III) さらに、前
記半導体層上全面にサブコレクタ層、コレクタ層、ベー
ス層及びエミッタ層を順次形成し、(IV)ヘテロ接合バイ
ポーラトランジスタ形成領域をマスクし、(V) ２次元電
子ガス電界効果トランジスタ形成領域に存在する前記エ
ミッタ層、ベース層、コレクタ層及びサブコレクタ層
を、前記半導体層まで選択的にエッチング除去する半導
体装置の製造方法が提供される。
【００１２】
【発明の実施の形態】本発明の半導体装置は、ＨＢＴと
２ＤＥＧＦＥＴとが同一の半絶縁性化合物半導体基板上
に形成されているものである。つまり、半絶縁性化合物
半導体基板の上にＨＢＴが形成され、ＨＢＴとは異なる
位置に、ＨＢＴとは素子分離されて、ＨＢＴを構成する
複数の化合物半導体層の上に２ＤＥＧＦＥＴが形成され
ているか、又は半絶縁性化合物半導体基板上に２ＤＥＧ
ＦＥＴが形成され、２ＤＥＧＦＥＴとは異なる位置に、
２ＤＥＧＦＥＴとは素子分離されて、２ＤＥＧＦＥＴを
構成する複数の化合物半導体層の上にＨＢＴが形成され
ているものである。これら半導体装置において使用する
半絶縁性化合物半導体基板としては、例えば、ＧａＡ
ｓ、ＩｎＰ、ＧａＰ、ＺｎＳ、ＺｎＳｅ、ＣｄＳ等が挙
げられるが、中でもＧａＡｓが好ましい。Ａ．基板上にＨＢＴが直接形成されている場合 ＨＢＴは、半絶縁性化合物半導体基板上に、少なくとも
高濃度の第１導電型のサブコレクタ層、第１導電型のコ
レクタ層、高濃度の第２導電型のベース層及びベース層
よりも禁制帯幅が広い第１導電型のエミッタ層となる化
合物半導体層を有している。なお、本発明のＨＢＴにお
いては、例えばサブコレクタ層の下に、ベース−エミッ
タ間に、又はエミッタ上に緩衝層、グレイデッド層、キ
ャップ層、コンタクト層等、種々の作用を与えるような
中間層を１層又は２層以上介在させてもよい。
２ＤＥＧＦＥＴとが同一の半絶縁性化合物半導体基板上
に形成されているものである。つまり、半絶縁性化合物
半導体基板の上にＨＢＴが形成され、ＨＢＴとは異なる
位置に、ＨＢＴとは素子分離されて、ＨＢＴを構成する
複数の化合物半導体層の上に２ＤＥＧＦＥＴが形成され
ているか、又は半絶縁性化合物半導体基板上に２ＤＥＧ
ＦＥＴが形成され、２ＤＥＧＦＥＴとは異なる位置に、
２ＤＥＧＦＥＴとは素子分離されて、２ＤＥＧＦＥＴを
構成する複数の化合物半導体層の上にＨＢＴが形成され
ているものである。これら半導体装置において使用する
半絶縁性化合物半導体基板としては、例えば、ＧａＡ
ｓ、ＩｎＰ、ＧａＰ、ＺｎＳ、ＺｎＳｅ、ＣｄＳ等が挙
げられるが、中でもＧａＡｓが好ましい。Ａ．基板上にＨＢＴが直接形成されている場合 ＨＢＴは、半絶縁性化合物半導体基板上に、少なくとも
高濃度の第１導電型のサブコレクタ層、第１導電型のコ
レクタ層、高濃度の第２導電型のベース層及びベース層
よりも禁制帯幅が広い第１導電型のエミッタ層となる化
合物半導体層を有している。なお、本発明のＨＢＴにお
いては、例えばサブコレクタ層の下に、ベース−エミッ
タ間に、又はエミッタ上に緩衝層、グレイデッド層、キ
ャップ層、コンタクト層等、種々の作用を与えるような
中間層を１層又は２層以上介在させてもよい。
【００１３】具体的には、絶縁性化合物半導体基板がＧ
ａＡｓの場合には、サブコレクタ層としてｎ+ −ＧａＡ
ｓ（ドーパント濃度：１．０×１０18〜５．０×１０18
ｃｍ -3程度、厚さ：３０００〜５０００Å程度）、コレ
クタ層としてｎ−ＧａＡｓ（１．０×１０15〜１．０×
１０17ｃｍ-3程度、２０００〜１００００Å程度）、ベ
ース層としてｐ+ −ＧａＡｓ（炭素ドーパント：１．０
×１０18〜１．０×１０20ｃｍ-3程度、４００〜１５０
０Å程度）、エミッタ層としてｎ−ＡｌＧａＡｓ（１．
０×１０17〜１．０×１０18ｃｍ-3程度、５００〜２０
００Å程度）が挙げられる。また、エミッタ層上に形成
されているグレイデッド層としては、例えばｎ+ −Ｇａ
Ａｓ層（５．０×１０17〜１．０×１０19ｃｍ-3程度、
２００〜２０００Å程度）及びコンタクト層としてｎ+
−ＩｎＧａＡｓ（１．０×１０18〜１．０×１０19ｃｍ
-3程度、５００〜１０００Å程度）が挙げられる。な
お、上記各層においてはＧａＡｓ、ＡｌＧａＡｓ、Ｉｎ
ＧａＡｓ等を用いているが、適宜、ＧａＡｓ、ＡｌＧａ
Ａｓ、ＩｎＧａＡｓ、ＧａＰ、ＡｌＧａＰ、ＩｎＧａ
Ｐ、ＩｎＧａＡｓＰ、ＩｎＡｓ、ＡｌＡｓ等を用いるこ
とができる。
ａＡｓの場合には、サブコレクタ層としてｎ+ −ＧａＡ
ｓ（ドーパント濃度：１．０×１０18〜５．０×１０18
ｃｍ -3程度、厚さ：３０００〜５０００Å程度）、コレ
クタ層としてｎ−ＧａＡｓ（１．０×１０15〜１．０×
１０17ｃｍ-3程度、２０００〜１００００Å程度）、ベ
ース層としてｐ+ −ＧａＡｓ（炭素ドーパント：１．０
×１０18〜１．０×１０20ｃｍ-3程度、４００〜１５０
０Å程度）、エミッタ層としてｎ−ＡｌＧａＡｓ（１．
０×１０17〜１．０×１０18ｃｍ-3程度、５００〜２０
００Å程度）が挙げられる。また、エミッタ層上に形成
されているグレイデッド層としては、例えばｎ+ −Ｇａ
Ａｓ層（５．０×１０17〜１．０×１０19ｃｍ-3程度、
２００〜２０００Å程度）及びコンタクト層としてｎ+
−ＩｎＧａＡｓ（１．０×１０18〜１．０×１０19ｃｍ
-3程度、５００〜１０００Å程度）が挙げられる。な
お、上記各層においてはＧａＡｓ、ＡｌＧａＡｓ、Ｉｎ
ＧａＡｓ等を用いているが、適宜、ＧａＡｓ、ＡｌＧａ
Ａｓ、ＩｎＧａＡｓ、ＧａＰ、ＡｌＧａＰ、ＩｎＧａ
Ｐ、ＩｎＧａＡｓＰ、ＩｎＡｓ、ＡｌＡｓ等を用いるこ
とができる。
【００１４】また、上記ＨＢＴは、ｐ型のドーパントと
してＢｅ，Ｃ，Ｚｎ等を使用してもよいが、なかでも炭
素がドーピングされていることが好ましい。上記構成を
有するＨＢＴは、コレクタ層、ベース層及びエミッタ層
に各電極が形成されている。なお、上述したようにコレ
クタ層下にサブコレクタ層、エミッタ層上にコンタクト
層が形成されている等の場合には、コレクタ電極はサブ
コレクタ層上に、ベース電極はベース層上に、エミッタ
電極はコンタクト層上に形成されていることが好まし
い。各電極は、オーミック接続がなされていればよく、
材料等は特に限定されるものではないが、例えば、コレ
クタ電極としてはAuGe/Ni/Au、AuGe/Pt 等、エミッタ電
極としてはAuGe/Ni/Au、WN/Ti/Pt/Au, WSi/Ti/Pt/Au, T
i/Pt/Au, Pt/Ti/Pt/Au等、ベース電極としてはTi/Pt/A
u、Pt/Ti/Pt/Au, AuMn/Au、AuZn/Au 等を挙げることが
できる。
してＢｅ，Ｃ，Ｚｎ等を使用してもよいが、なかでも炭
素がドーピングされていることが好ましい。上記構成を
有するＨＢＴは、コレクタ層、ベース層及びエミッタ層
に各電極が形成されている。なお、上述したようにコレ
クタ層下にサブコレクタ層、エミッタ層上にコンタクト
層が形成されている等の場合には、コレクタ電極はサブ
コレクタ層上に、ベース電極はベース層上に、エミッタ
電極はコンタクト層上に形成されていることが好まし
い。各電極は、オーミック接続がなされていればよく、
材料等は特に限定されるものではないが、例えば、コレ
クタ電極としてはAuGe/Ni/Au、AuGe/Pt 等、エミッタ電
極としてはAuGe/Ni/Au、WN/Ti/Pt/Au, WSi/Ti/Pt/Au, T
i/Pt/Au, Pt/Ti/Pt/Au等、ベース電極としてはTi/Pt/A
u、Pt/Ti/Pt/Au, AuMn/Au、AuZn/Au 等を挙げることが
できる。
【００１５】また、２ＤＥＧＦＥＴは、上記したＨＢＴ
を構成するサブコレクタ層、コレクタ層、ベース層及び
エミッタ層等の積層膜上に、さらに少なくともノンドー
プの第１半導体層、ノンドープのスペーサ層及び該第１
半導体層よりも電子親和力の小さい第２半導体層が形成
されて構成されている。この場合の２ＤＥＧＦＥＴは、
ＨＢＴから素子分離されている。なお、本発明の２ＤＥ
ＧＦＥＴにおいては、例えば第１半導体層の下、第２半
導体上にさらに緩衝層、グレイデッド層、キャップ層、
コンタクト層等、種々の作用を与えるような中間層を１
層又は２層以上介在させてもよい。
を構成するサブコレクタ層、コレクタ層、ベース層及び
エミッタ層等の積層膜上に、さらに少なくともノンドー
プの第１半導体層、ノンドープのスペーサ層及び該第１
半導体層よりも電子親和力の小さい第２半導体層が形成
されて構成されている。この場合の２ＤＥＧＦＥＴは、
ＨＢＴから素子分離されている。なお、本発明の２ＤＥ
ＧＦＥＴにおいては、例えば第１半導体層の下、第２半
導体上にさらに緩衝層、グレイデッド層、キャップ層、
コンタクト層等、種々の作用を与えるような中間層を１
層又は２層以上介在させてもよい。
【００１６】具体的には、第１半導体層としてノンドー
プ−ＧａＡｓバッファ層（厚さ：５０００Å〜１μｍ程
度）、ノンドープ−ＡｌＧａＡｓスペーサ層（２００〜
２０Å程度）及び第２半導体層としてｎ−ＡｌＧａＡｓ
電子供給層（１．０×１０17〜５．０×１０17ｃｍ-3程
度、２００〜５００Å程度）が挙げられる。また、第２
半導体層上に積層されるコンタクト層としては、ｎ+ −
ＧａＡｓコンタクト層（５．０×１０17〜１．０×１０
19ｃｍ-3程度、２００〜２０００Å程度）、あるいはｎ
+ −ＧａＡｓ層（５．０×１０17〜１．０×１０19ｃｍ
-3程度、２００〜２０００Å程度）とｎ+ −ＩｎＧａＡ
ｓ層（１．０×１０18〜１．０×１０19ｃｍ-3程度、５
００〜１０００Å程度）との積層膜等が挙げられる。な
お、上記各層においてはＧａＡｓ、ＡｌＧａＡｓ、Ｉｎ
ＧａＡｓ等を用いているが、適宜、ＧａＡｓ、ＡｌＧａ
Ａｓ、ＩｎＧａＡｓ、ＧａＰ、ＡｌＧａＰ、ＩｎＧａ
Ｐ、ＩｎＧａＡｓＰ、ＩｎＡｓ、ＡｌＡｓ等を使用する
こともできる。
プ−ＧａＡｓバッファ層（厚さ：５０００Å〜１μｍ程
度）、ノンドープ−ＡｌＧａＡｓスペーサ層（２００〜
２０Å程度）及び第２半導体層としてｎ−ＡｌＧａＡｓ
電子供給層（１．０×１０17〜５．０×１０17ｃｍ-3程
度、２００〜５００Å程度）が挙げられる。また、第２
半導体層上に積層されるコンタクト層としては、ｎ+ −
ＧａＡｓコンタクト層（５．０×１０17〜１．０×１０
19ｃｍ-3程度、２００〜２０００Å程度）、あるいはｎ
+ −ＧａＡｓ層（５．０×１０17〜１．０×１０19ｃｍ
-3程度、２００〜２０００Å程度）とｎ+ −ＩｎＧａＡ
ｓ層（１．０×１０18〜１．０×１０19ｃｍ-3程度、５
００〜１０００Å程度）との積層膜等が挙げられる。な
お、上記各層においてはＧａＡｓ、ＡｌＧａＡｓ、Ｉｎ
ＧａＡｓ等を用いているが、適宜、ＧａＡｓ、ＡｌＧａ
Ａｓ、ＩｎＧａＡｓ、ＧａＰ、ＡｌＧａＰ、ＩｎＧａ
Ｐ、ＩｎＧａＡｓＰ、ＩｎＡｓ、ＡｌＡｓ等を使用する
こともできる。
【００１７】上記構成を有する２ＤＥＧＦＥＴは、第２
半導体層上にソース電極、ドレイン電極及びゲート電極
が形成されている。なお、上述したように第２半導体層
上にコンタクト層が形成されている場合には、ソース電
極及びドレイン電極はコンタクト層上に、ゲート電極は
コンタクト層に形成されたリセスを利用してソース電極
−ドレイン電極間であって直接第２半導体層上に形成す
ることが好ましい。各電極は、オーミック接続がなされ
ていればよく、材料等は特に限定されるものではない
が、例えば、ソース電極及びドレイン電極としてはAuGe
/Ni/Au、Ti/Pt/Au等、ゲート電極としてはTi/Pt/Au、Pt
/Ti/Pt/Au 、WN、 WSi、Ａｌ等を挙げることができる。
半導体層上にソース電極、ドレイン電極及びゲート電極
が形成されている。なお、上述したように第２半導体層
上にコンタクト層が形成されている場合には、ソース電
極及びドレイン電極はコンタクト層上に、ゲート電極は
コンタクト層に形成されたリセスを利用してソース電極
−ドレイン電極間であって直接第２半導体層上に形成す
ることが好ましい。各電極は、オーミック接続がなされ
ていればよく、材料等は特に限定されるものではない
が、例えば、ソース電極及びドレイン電極としてはAuGe
/Ni/Au、Ti/Pt/Au等、ゲート電極としてはTi/Pt/Au、Pt
/Ti/Pt/Au 、WN、 WSi、Ａｌ等を挙げることができる。
【００１８】また、本発明の半導体装置においては、Ｈ
ＢＴのエミッタ層と２ＤＥＧＦＥＴの第１半導体層との
間に、第１半導体層に対してエッチング選択性を持つ半
導体層が形成されていることが好ましく、さらにこの半
導体層が、ＨＢＴのエミッタ層上のコンタクト層を兼ね
ることが好ましい。つまり、第１半導体層としてＧａＡ
ｓが形成される場合には、半導体層としてはＩｎＧａＡ
ｓが好ましい。このような構成にすることにより、ＨＢ
Ｔと２ＤＥＧＦＥＴとの形成領域の作り分けが容易とな
るとともに、その半導体層をそのままＨＢＴのコンタク
ト層として用いることができるためコンタクト不良を解
消し、歩留りを向上させることができる。
ＢＴのエミッタ層と２ＤＥＧＦＥＴの第１半導体層との
間に、第１半導体層に対してエッチング選択性を持つ半
導体層が形成されていることが好ましく、さらにこの半
導体層が、ＨＢＴのエミッタ層上のコンタクト層を兼ね
ることが好ましい。つまり、第１半導体層としてＧａＡ
ｓが形成される場合には、半導体層としてはＩｎＧａＡ
ｓが好ましい。このような構成にすることにより、ＨＢ
Ｔと２ＤＥＧＦＥＴとの形成領域の作り分けが容易とな
るとともに、その半導体層をそのままＨＢＴのコンタク
ト層として用いることができるためコンタクト不良を解
消し、歩留りを向上させることができる。
【００１９】本発明の半導体装置の製造方法において、
工程(i) では半絶縁性化合物半導体基板上に、ヘテロ接
合バイポーラトランジスタを構成する少なくともコレク
タ層、ベース層及びエミッタ層となる化合物半導体層を
基板全面に順次積層する。この際の各層は、公知の方
法、例えば有機金属分解（ＭＯＣＶＤ）法、分子線エピ
タキシー（ＭＢＥ）法、原子層エピタキシー（ＡＬＥ）
法等により形成することができる。なお、ベース層にお
いてｐ型ドーパントとして炭素を用いる場合には、ＭＯ
ＣＶＤ法、ガスソース分子線エピタキシー（ＧＳＭＢ
Ｅ）法等が適しており、例えば、ＭＯＣＶＤ法で炭素の
ソースとしてトリメチル砒素（ＴＭＡｓ）を用いた場合
には、ＴＭＡｓのバブラー圧を２５０Ｔｏｒｒ、流量８
６ＳＣＣＭに設定し、６００℃程度で形成させる方法に
より形成することができる。
工程(i) では半絶縁性化合物半導体基板上に、ヘテロ接
合バイポーラトランジスタを構成する少なくともコレク
タ層、ベース層及びエミッタ層となる化合物半導体層を
基板全面に順次積層する。この際の各層は、公知の方
法、例えば有機金属分解（ＭＯＣＶＤ）法、分子線エピ
タキシー（ＭＢＥ）法、原子層エピタキシー（ＡＬＥ）
法等により形成することができる。なお、ベース層にお
いてｐ型ドーパントとして炭素を用いる場合には、ＭＯ
ＣＶＤ法、ガスソース分子線エピタキシー（ＧＳＭＢ
Ｅ）法等が適しており、例えば、ＭＯＣＶＤ法で炭素の
ソースとしてトリメチル砒素（ＴＭＡｓ）を用いた場合
には、ＴＭＡｓのバブラー圧を２５０Ｔｏｒｒ、流量８
６ＳＣＣＭに設定し、６００℃程度で形成させる方法に
より形成することができる。
【００２０】また、工程(ii)及び工程(iii) における半
導体層、第１半導体層、ノンドープのスペーサ層及び第
２半導体層も、順次上記方法と同様の方法により、最適
な材料を選択して形成することができる。工程(iv)にお
いて、２次元電子ガス電界効果トランジスタ形成領域を
マスクする方法としては、公知の方法、例えばフォトリ
ソグラフィ及びエッチング工程が挙げられる。
導体層、第１半導体層、ノンドープのスペーサ層及び第
２半導体層も、順次上記方法と同様の方法により、最適
な材料を選択して形成することができる。工程(iv)にお
いて、２次元電子ガス電界効果トランジスタ形成領域を
マスクする方法としては、公知の方法、例えばフォトリ
ソグラフィ及びエッチング工程が挙げられる。
【００２１】工程(v) において、第２半導体層、スペー
サー層及び第１半導体層の選択的エッチング除去は、例
えば、２ＤＥＧＦＥＴを形成する領域はフォトリソグラ
フィによりレジストを用いてマスクし、Ｃｌ2 系ガスを
用いたドライエッチング法、又は特開平７−７００４号
公報で開示されているクエン酸水溶液（２重量％）１０
０：過酸化水素水溶液（３０重量％）１に対しアンモニ
アをｐＨ7.0になるように添加したエッチャントを用い
たウェットエッチング法等により行うことができる。つ
まり、半導体層は、上記したように、第１半導体層に対
して選択エッチング特性を有しているため、その選択エ
ッチング特性を与えるエッチング方法で、第２半導体
層、スペーサー層及び第１半導体層を選択的に半導体層
までエッチングしている。
サー層及び第１半導体層の選択的エッチング除去は、例
えば、２ＤＥＧＦＥＴを形成する領域はフォトリソグラ
フィによりレジストを用いてマスクし、Ｃｌ2 系ガスを
用いたドライエッチング法、又は特開平７−７００４号
公報で開示されているクエン酸水溶液（２重量％）１０
０：過酸化水素水溶液（３０重量％）１に対しアンモニ
アをｐＨ7.0になるように添加したエッチャントを用い
たウェットエッチング法等により行うことができる。つ
まり、半導体層は、上記したように、第１半導体層に対
して選択エッチング特性を有しているため、その選択エ
ッチング特性を与えるエッチング方法で、第２半導体
層、スペーサー層及び第１半導体層を選択的に半導体層
までエッチングしている。
【００２２】このように、ＨＢＴと２ＤＥＧＦＥＴとの
間にエッチングストッパーとして機能する半導体層を介
在させることにより、上記エッチングの際にＨＢＴのコ
ンタクト層となる半導体層の頭だしが容易になり、製造
工程を簡素化することができる。その後、公知の方法、
例えばフォトリソグラフィ及びエッチング方法により、
ＨＢＴにエミッタメサ及びベースメサ、および２ＤＥＧ
ＦＥＴ形成領域にゲート電極下のリセスを形成する。こ
の際のエッチング方法は、形成したサブコレクタ層、コ
レクタ層、ベース層、エミッタ層、半導体層、第１半導
体層、スペーサー層等第２半導体層の材料により、適宜
最良の方法を選択して行うことが好ましい。
間にエッチングストッパーとして機能する半導体層を介
在させることにより、上記エッチングの際にＨＢＴのコ
ンタクト層となる半導体層の頭だしが容易になり、製造
工程を簡素化することができる。その後、公知の方法、
例えばフォトリソグラフィ及びエッチング方法により、
ＨＢＴにエミッタメサ及びベースメサ、および２ＤＥＧ
ＦＥＴ形成領域にゲート電極下のリセスを形成する。こ
の際のエッチング方法は、形成したサブコレクタ層、コ
レクタ層、ベース層、エミッタ層、半導体層、第１半導
体層、スペーサー層等第２半導体層の材料により、適宜
最良の方法を選択して行うことが好ましい。
【００２３】さらに、所望の形状にパターニングしたＨ
ＢＴ及び２ＤＥＧＦＥＴの各構成層上に対応する電極を
形成する。この際の電極は、公知の方法、例えばスパッ
タリング、蒸着等の方法で、オーミック接続ができるよ
うに形成することが好ましい。また、ＨＢＴ及び２ＤＥ
ＧＦＥＴの形成が完了した後に、各素子を分離する。こ
の際、各素子の周辺部分をフォトリソグラフィ及びエッ
チング方法によって半絶縁性半導体基板が露出する深さ
まで溝を形成するか、あるいは不純物イオン、例えばボ
ロンイオン等を１．０×１０18ｃｍ-3程度で基板まで十
分到達する深さで注入することにより、素子分離するこ
とができる。
ＢＴ及び２ＤＥＧＦＥＴの各構成層上に対応する電極を
形成する。この際の電極は、公知の方法、例えばスパッ
タリング、蒸着等の方法で、オーミック接続ができるよ
うに形成することが好ましい。また、ＨＢＴ及び２ＤＥ
ＧＦＥＴの形成が完了した後に、各素子を分離する。こ
の際、各素子の周辺部分をフォトリソグラフィ及びエッ
チング方法によって半絶縁性半導体基板が露出する深さ
まで溝を形成するか、あるいは不純物イオン、例えばボ
ロンイオン等を１．０×１０18ｃｍ-3程度で基板まで十
分到達する深さで注入することにより、素子分離するこ
とができる。
【００２４】Ｂ．基板上に２ＤＥＧＦＥＴが直接形成さ
れている場合 ２ＤＥＧＦＥＴは、半絶縁性化合物半導体基板上に、少
なくともノンドープの第１半導体層、ノンドープのスペ
ーサ層及び該第１半導体層よりも電子親和力の小さい第
２半導体層が形成されて構成されている。これらの層は
上述した各層と同様であり、上記と同様に種々の中間層
が形成されていてもよい。また、これら各層の上には対
応する電極が形成されている。
れている場合 ２ＤＥＧＦＥＴは、半絶縁性化合物半導体基板上に、少
なくともノンドープの第１半導体層、ノンドープのスペ
ーサ層及び該第１半導体層よりも電子親和力の小さい第
２半導体層が形成されて構成されている。これらの層は
上述した各層と同様であり、上記と同様に種々の中間層
が形成されていてもよい。また、これら各層の上には対
応する電極が形成されている。
【００２５】また、ＨＢＴは、半絶縁性化合物半導体基
板上に形成された第１半導体層、スペーサ層及び第２半
導体層の上に、少なくとも高濃度の第１導電型のサブコ
レクタ層、第１導電型のコレクタ層、高濃度の第２導電
型のベース層及びベース層よりも禁制帯幅が広い第１導
電型のエミッタ層を有して構成されている。この場合の
ＨＢＴは、２ＤＥＧＦＥＴとは素子分離がされている。
なお、これらの層も上述した各層と同様であり、上記と
同様に種々の中間層が形成されていてもよい。また、こ
れら各層の上には対応する電極が形成されている。ま
た、ＨＢＴにおいては、ｐ型のドーパントとしてＢｅ，
Ｚｎ，Ｃ等を使用してもよいが、特に、先に形成した２
ＤＥＧＤＦＥＴを構成する化合物半導体層を形成した場
合の温度よりも小さい温度範囲で形成することができる
材料を用いることが好ましい。
板上に形成された第１半導体層、スペーサ層及び第２半
導体層の上に、少なくとも高濃度の第１導電型のサブコ
レクタ層、第１導電型のコレクタ層、高濃度の第２導電
型のベース層及びベース層よりも禁制帯幅が広い第１導
電型のエミッタ層を有して構成されている。この場合の
ＨＢＴは、２ＤＥＧＦＥＴとは素子分離がされている。
なお、これらの層も上述した各層と同様であり、上記と
同様に種々の中間層が形成されていてもよい。また、こ
れら各層の上には対応する電極が形成されている。ま
た、ＨＢＴにおいては、ｐ型のドーパントとしてＢｅ，
Ｚｎ，Ｃ等を使用してもよいが、特に、先に形成した２
ＤＥＧＤＦＥＴを構成する化合物半導体層を形成した場
合の温度よりも小さい温度範囲で形成することができる
材料を用いることが好ましい。
【００２６】さらに、本発明の半導体装置においては、
ＨＢＴのサブコレクタ層と２ＤＥＧＦＥＴの第２半導体
層との間に、第２半導体層に対してエッチング選択性を
持つ半導体層が形成されていることが好ましく、さらに
この半導体層が、２ＤＥＧＦＥＴの第２半導体層上のコ
ンタクト層を兼ねることが好ましい。つまり、第２半導
体層としてＧａＡｓが形成される場合には、半導体層と
してはＩｎＧａＡｓ、又はＧａＡｓとＩｎＧａＡｓとの
積層膜等が好ましい。なお、第２半導体層に対してエッ
チング選択性があるという点では、上述と同様である。
ＨＢＴのサブコレクタ層と２ＤＥＧＦＥＴの第２半導体
層との間に、第２半導体層に対してエッチング選択性を
持つ半導体層が形成されていることが好ましく、さらに
この半導体層が、２ＤＥＧＦＥＴの第２半導体層上のコ
ンタクト層を兼ねることが好ましい。つまり、第２半導
体層としてＧａＡｓが形成される場合には、半導体層と
してはＩｎＧａＡｓ、又はＧａＡｓとＩｎＧａＡｓとの
積層膜等が好ましい。なお、第２半導体層に対してエッ
チング選択性があるという点では、上述と同様である。
【００２７】本発明の半導体装置の製造方法において
は、上記半導体装置の製造方法において説明した場合
と、ＨＢＴを構成する化合物半導体層及び２ＤＥＧＦＥ
Ｔを構成する化合物半導体層とを入れ換える以外は、実
質的に同様の方法である。このような方法を用いること
により、選択エッチングの方法が簡便となり、かかる歩
留りを向上させることができる。
は、上記半導体装置の製造方法において説明した場合
と、ＨＢＴを構成する化合物半導体層及び２ＤＥＧＦＥ
Ｔを構成する化合物半導体層とを入れ換える以外は、実
質的に同様の方法である。このような方法を用いること
により、選択エッチングの方法が簡便となり、かかる歩
留りを向上させることができる。
【００２８】以下に本発明における半導体装置及びその
製造方法の具体的な実施の形態について図面に基づいて
説明する。
製造方法の具体的な実施の形態について図面に基づいて
説明する。
【００２９】実施の形態１
図１に示したように、この半導体装置は、ＨＢＴ１０１
と２ＤＥＧＦＥＴ１０２とが同一の半絶縁性ＧａＡｓ基
板１上に形成されて構成されている。
と２ＤＥＧＦＥＴ１０２とが同一の半絶縁性ＧａＡｓ基
板１上に形成されて構成されている。
【００３０】ＨＢＴ１０１は、半絶縁性ＧａＡｓ基板１
上に、ＭＯＣＶＤ法を用いたｎ+ −ＧａＡｓのサブコレ
クタ層２（ドーパント濃度：５．０×１０18ｃｍ-3、厚
さ：５０００Å）、ｎ−ＧａＡｓのコレクタ層３（２．
０×１０16ｃｍ-3、７０００Å）、ｐ+ −ＧａＡｓのベ
ース層４（炭素ドーパント：４．０×１０19ｃｍ-3、１
０００Å）、ｎ−ＡｌＧａＡｓのエミッタ層５（５．０
×１０17ｃｍ-3、１４００Å）、ｎ+ −ＧａＡｓ層６
（５．０×１０18ｃｍ-3、２０００Å）及びｎ+−Ｉｎ
ＧａＡｓのコンタクト層７（１．０×１０19ｃｍ-3、１
０００Å）が順次積層され、ｎ+ −ＩｎＧａＡｓのコン
タクト層７上にAuGe/Ni/Auからなるエミッタ電極２１、
ｐ+ −ＧａＡｓのベース層４上にTi/Pt/Auからなるベー
ス電極２２及びｎ+ −ＧａＡｓのサブコレクタ層２上に
AuGe/Ni/Auからなるコレクタ電極２３がそれぞれ接続さ
れて構成されている。
上に、ＭＯＣＶＤ法を用いたｎ+ −ＧａＡｓのサブコレ
クタ層２（ドーパント濃度：５．０×１０18ｃｍ-3、厚
さ：５０００Å）、ｎ−ＧａＡｓのコレクタ層３（２．
０×１０16ｃｍ-3、７０００Å）、ｐ+ −ＧａＡｓのベ
ース層４（炭素ドーパント：４．０×１０19ｃｍ-3、１
０００Å）、ｎ−ＡｌＧａＡｓのエミッタ層５（５．０
×１０17ｃｍ-3、１４００Å）、ｎ+ −ＧａＡｓ層６
（５．０×１０18ｃｍ-3、２０００Å）及びｎ+−Ｉｎ
ＧａＡｓのコンタクト層７（１．０×１０19ｃｍ-3、１
０００Å）が順次積層され、ｎ+ −ＩｎＧａＡｓのコン
タクト層７上にAuGe/Ni/Auからなるエミッタ電極２１、
ｐ+ −ＧａＡｓのベース層４上にTi/Pt/Auからなるベー
ス電極２２及びｎ+ −ＧａＡｓのサブコレクタ層２上に
AuGe/Ni/Auからなるコレクタ電極２３がそれぞれ接続さ
れて構成されている。
【００３１】また、２ＤＥＧＦＥＴ１０２は、ＨＢＴ１
０１を構成する半絶縁性ＧａＡｓ基板１に積層されたサ
ブコレクタ層２、コレクタ層３、ベース層４、エミッタ
層５、ｎ+ −ＧａＡｓ層６及びコンタクト層７上に、さ
らに、第１半導体層としてノンドープ−ＧａＡｓのバッ
ファ層８（１μｍ）、ノンドープ−ＡｌＧａＡｓスペー
サ層９（２０Å）、第２半導体層としてｎ−ＡｌＧａＡ
ｓ電子供給層１０（５．０×１０17ｃｍ-3、５００Å）
及びｎ+ −ＧａＡｓコンタクト層１１（５．０×１０18
ｃｍ-3、１０００Å）が順次積層され、ｎ+ −ＧａＡｓ
コンタクト層１１上にAuGe/Ni/Auからなるソース電極２
４及びドレイン電極２５、電子供給層１０上にTi/Pt/Au
からなるショットキーゲート電極２６がそれぞれ接続さ
れて構成されている。
０１を構成する半絶縁性ＧａＡｓ基板１に積層されたサ
ブコレクタ層２、コレクタ層３、ベース層４、エミッタ
層５、ｎ+ −ＧａＡｓ層６及びコンタクト層７上に、さ
らに、第１半導体層としてノンドープ−ＧａＡｓのバッ
ファ層８（１μｍ）、ノンドープ−ＡｌＧａＡｓスペー
サ層９（２０Å）、第２半導体層としてｎ−ＡｌＧａＡ
ｓ電子供給層１０（５．０×１０17ｃｍ-3、５００Å）
及びｎ+ −ＧａＡｓコンタクト層１１（５．０×１０18
ｃｍ-3、１０００Å）が順次積層され、ｎ+ −ＧａＡｓ
コンタクト層１１上にAuGe/Ni/Auからなるソース電極２
４及びドレイン電極２５、電子供給層１０上にTi/Pt/Au
からなるショットキーゲート電極２６がそれぞれ接続さ
れて構成されている。
【００３２】次に、図１に示した半導体装置の製造方法
を図面に基づいて説明する。まず、半絶縁性ＧａＡｓ基
板１上に、ＭＯＣＶＤ法を用いてサブコレクタ層２とし
てｎ+ −ＧａＡｓ（ドーパント濃度：５．０×１０18ｃ
ｍ-3、厚さ：５０００Å）、コレクタ層３としてｎ−Ｇ
ａＡｓ（２．０×１０16ｃｍ-3、７０００Å）、ベース
層４としてｐ+ −ＧａＡｓ（炭素ドーパント：４．０×
１０19ｃｍ-3、１０００Å）、エミッタ層５としてｎ−
ＡｌＧａＡｓ（５．０×１０17ｃｍ-3、１４００Å）、
ｎ+ −ＧａＡｓ層６（５．０×１０18ｃｍ-3、２０００
Å）、コンタクト層７としてｎ+ −ＩｎＧａＡｓ（１．
０×１０19ｃｍ-3、１０００Å）、バッファ層８（第１
半導体層）としてノンドープ−ＧａＡｓ（１μｍ）、ス
ペーサー層９としてノンドープ−ＡｌＧａＡｓ（２０
Å）、電子供給層１０（第２半導体層）としてｎ−Ａｌ
ＧａＡｓ（５．０×１０17ｃｍ-3、５００Å）及びコン
タクト層１１としてｎ+ −ＧａＡｓ（５．０×１０18ｃ
ｍ-3、１０００Å）を順次積層する。
を図面に基づいて説明する。まず、半絶縁性ＧａＡｓ基
板１上に、ＭＯＣＶＤ法を用いてサブコレクタ層２とし
てｎ+ −ＧａＡｓ（ドーパント濃度：５．０×１０18ｃ
ｍ-3、厚さ：５０００Å）、コレクタ層３としてｎ−Ｇ
ａＡｓ（２．０×１０16ｃｍ-3、７０００Å）、ベース
層４としてｐ+ −ＧａＡｓ（炭素ドーパント：４．０×
１０19ｃｍ-3、１０００Å）、エミッタ層５としてｎ−
ＡｌＧａＡｓ（５．０×１０17ｃｍ-3、１４００Å）、
ｎ+ −ＧａＡｓ層６（５．０×１０18ｃｍ-3、２０００
Å）、コンタクト層７としてｎ+ −ＩｎＧａＡｓ（１．
０×１０19ｃｍ-3、１０００Å）、バッファ層８（第１
半導体層）としてノンドープ−ＧａＡｓ（１μｍ）、ス
ペーサー層９としてノンドープ−ＡｌＧａＡｓ（２０
Å）、電子供給層１０（第２半導体層）としてｎ−Ａｌ
ＧａＡｓ（５．０×１０17ｃｍ-3、５００Å）及びコン
タクト層１１としてｎ+ −ＧａＡｓ（５．０×１０18ｃ
ｍ-3、１０００Å）を順次積層する。
【００３３】次いで、図２に示したように、フォトレジ
スト３１をマスクにしてＨＢＴ形成領域２０１にある半
導体層（８〜１１）をＣｌ2 系ガスを用いたドライエッ
チング法で選択的に除去する。続いて、図３に示したよ
うに、フォトレジストによるパターニング法を用いてＨ
ＢＴ形成領域２０１にエミッタメサ、ベースメサおよび
２ＤＥＧＦＥＴ形成領域２０２にゲート電極下のリセス
を形成する。
スト３１をマスクにしてＨＢＴ形成領域２０１にある半
導体層（８〜１１）をＣｌ2 系ガスを用いたドライエッ
チング法で選択的に除去する。続いて、図３に示したよ
うに、フォトレジストによるパターニング法を用いてＨ
ＢＴ形成領域２０１にエミッタメサ、ベースメサおよび
２ＤＥＧＦＥＴ形成領域２０２にゲート電極下のリセス
を形成する。
【００３４】さらに、図４に示したように、ＨＢＴのコ
ンタクト層７上にAuGe/Ni/Auからなるエミッタ電極２
１、ベース層４上にTi/Pt/Auからなるベース電極２２、
サブコレクタ層２上にAuGe/Ni/Auからなるコレクタ電極
２３、２ＤＥＧＦＥＴのコンタクト層１１上にAuGe/Ni/
Auからなるソース電極２４及びドレイン電極２５、電子
供給層１０上にTi/Pt/Auからなるショットキーゲート電
極２６を形成する。
ンタクト層７上にAuGe/Ni/Auからなるエミッタ電極２
１、ベース層４上にTi/Pt/Auからなるベース電極２２、
サブコレクタ層２上にAuGe/Ni/Auからなるコレクタ電極
２３、２ＤＥＧＦＥＴのコンタクト層１１上にAuGe/Ni/
Auからなるソース電極２４及びドレイン電極２５、電子
供給層１０上にTi/Pt/Auからなるショットキーゲート電
極２６を形成する。
【００３５】次いで、図５に示したように、ＨＢＴ形成
領域２０１及び２ＤＥＧＦＥＴ形成領２０２の周辺部分
をエッチングして溝２７を形成し、素子分離する。
領域２０１及び２ＤＥＧＦＥＴ形成領２０２の周辺部分
をエッチングして溝２７を形成し、素子分離する。
【００３６】実施の形態２
図６に示したように、この半導体装置は、ＨＢＴ３０１
を構成するエミッタ層５１としてｎ−ＡｌＧａＡｓを用
いる代わりにｎ−ＩｎＧａＰ（５．０×１０17ｃｍ-3、
１２００Å）を、２ＤＥＧＦＥＴ３０２のコンタクト層
として、ｎ+ −ＧａＡｓ層１１１（５．０×１０18ｃｍ
-3、５００Å）とｎ+ −ＩｎＧａＡｓ層１２（１．０×
１０19ｃｍ-3、１０００Å）とのコンタクト積層膜を用
いている以外、図１に示した半導体装置と同様である。
を構成するエミッタ層５１としてｎ−ＡｌＧａＡｓを用
いる代わりにｎ−ＩｎＧａＰ（５．０×１０17ｃｍ-3、
１２００Å）を、２ＤＥＧＦＥＴ３０２のコンタクト層
として、ｎ+ −ＧａＡｓ層１１１（５．０×１０18ｃｍ
-3、５００Å）とｎ+ −ＩｎＧａＡｓ層１２（１．０×
１０19ｃｍ-3、１０００Å）とのコンタクト積層膜を用
いている以外、図１に示した半導体装置と同様である。
【００３７】この半導体装置を製造する場合、まず、フ
ォトレジストマスク等を用いて、ＨＢＴ形成領域にある
２ＤＥＧＦＥＴのコンタクト層の１つであるｎ+ −Ｉｎ
ＧａＡｓ層１２をエッチングで除去する。このエッチン
グ工程においては、オーバーエッチングは問題にならな
いので、エッチャントの種類は、ＩｎＧａＡｓをエッチ
ングすることができるものであれば特に限定されるもの
ではない。
ォトレジストマスク等を用いて、ＨＢＴ形成領域にある
２ＤＥＧＦＥＴのコンタクト層の１つであるｎ+ −Ｉｎ
ＧａＡｓ層１２をエッチングで除去する。このエッチン
グ工程においては、オーバーエッチングは問題にならな
いので、エッチャントの種類は、ＩｎＧａＡｓをエッチ
ングすることができるものであれば特に限定されるもの
ではない。
【００３８】次にフォトレジストを剥離した後、残った
ｎ+ −ＩｎＧａＡｓ層１２をマスクとして用いて、ＨＢ
Ｔのコンタクト層７まで特開平７−７００４号で開示さ
れているクエン酸水溶液（２重量％）１００：過酸化水
素水溶液（３０重量％）１に対しアンモニアをｐＨ7.0
になるように添加したエッチャントを用いて選択的にエ
ッチングする。
ｎ+ −ＩｎＧａＡｓ層１２をマスクとして用いて、ＨＢ
Ｔのコンタクト層７まで特開平７−７００４号で開示さ
れているクエン酸水溶液（２重量％）１００：過酸化水
素水溶液（３０重量％）１に対しアンモニアをｐＨ7.0
になるように添加したエッチャントを用いて選択的にエ
ッチングする。
【００３９】その後のエミッタメサ、ベースメサ形成工
程は、実施例１と同様である。また、本実施例では、Ｈ
ＢＴのエミッタ電極３２１、２ＤＥＧＦＥＴのソース電
極３２４、ドレイン電極３２５をTi/Pt/Auで形成し、Ｈ
ＢＴのベース電極３２２はPt/AuMn/Au、コレクタ電極２
３は、AuGe/Ni/Au、２ＤＥＧＦＥＴのゲート電極３２６
としては、Al/Ti/Pt/Auを用いた。その後、実施例１と
同様に、素子間分離を行う。
程は、実施例１と同様である。また、本実施例では、Ｈ
ＢＴのエミッタ電極３２１、２ＤＥＧＦＥＴのソース電
極３２４、ドレイン電極３２５をTi/Pt/Auで形成し、Ｈ
ＢＴのベース電極３２２はPt/AuMn/Au、コレクタ電極２
３は、AuGe/Ni/Au、２ＤＥＧＦＥＴのゲート電極３２６
としては、Al/Ti/Pt/Auを用いた。その後、実施例１と
同様に、素子間分離を行う。
【００４０】実施の形態３
図７に示したように、この半導体装置は、図６における
ＨＢＴ３０１を２ＤＥＧＦＥＴ３０２を構成する各化合
物半導体層の上に形成した以外は実質的に同様である。
ＨＢＴ３０１を２ＤＥＧＦＥＴ３０２を構成する各化合
物半導体層の上に形成した以外は実質的に同様である。
【００４１】図７においては、ＨＢＴ３０３と２ＤＥＧ
ＦＥＴ３０４との間に、２ＤＥＧＦＥＴ３０４のコンタ
クト層として、ｎ+ −ＧａＡｓ層１１１（５．０×１０
18ｃｍ-3、５００Å）とｎ+ −ＩｎＧａＡｓ層１２
（１．０×１０19ｃｍ-3、１０００Å）との積層膜を用
いている。この半導体装置を製造する場合、まず、半絶
縁性ＧａＡｓ基板上１上に、順次ノンドープの第１半導
体層８、スペーサー層９、第２半導体層１０、ｎ+ −Ｇ
ａＡｓ層１１１、ｎ+ −ＩｎＧａＡｓ層１２、サブコレ
クタ層２、コレクタ層３、ベース層４、エミッタ層５、
ｎ+ −ＧａＡｓ６及びｎ+ ＩｎＧａＡｓ層７を積層し、
フォトレジストマスク等を用いて、２ＤＥＧＦＥＴ形成
領域にある２ＨＢＴのコンタクト層の１つであるｎ+ −
ＩｎＧａＡｓ層７をエッチング除去する。
ＦＥＴ３０４との間に、２ＤＥＧＦＥＴ３０４のコンタ
クト層として、ｎ+ −ＧａＡｓ層１１１（５．０×１０
18ｃｍ-3、５００Å）とｎ+ −ＩｎＧａＡｓ層１２
（１．０×１０19ｃｍ-3、１０００Å）との積層膜を用
いている。この半導体装置を製造する場合、まず、半絶
縁性ＧａＡｓ基板上１上に、順次ノンドープの第１半導
体層８、スペーサー層９、第２半導体層１０、ｎ+ −Ｇ
ａＡｓ層１１１、ｎ+ −ＩｎＧａＡｓ層１２、サブコレ
クタ層２、コレクタ層３、ベース層４、エミッタ層５、
ｎ+ −ＧａＡｓ６及びｎ+ ＩｎＧａＡｓ層７を積層し、
フォトレジストマスク等を用いて、２ＤＥＧＦＥＴ形成
領域にある２ＨＢＴのコンタクト層の１つであるｎ+ −
ＩｎＧａＡｓ層７をエッチング除去する。
【００４２】次に、フォトレジストを剥離した後、残っ
たｎ+ −ＩｎＧａＡｓ層７をマスクとして用いて、２Ｄ
ＥＧＦＥＴのコンタクト層１２まで選択的にエッチング
する。その後のエミッタメサ、ベースメサ形成、リセス
形成、電極形成及び素子分離を実施例１と同様に行い、
図７の半導体装置を得る。
たｎ+ −ＩｎＧａＡｓ層７をマスクとして用いて、２Ｄ
ＥＧＦＥＴのコンタクト層１２まで選択的にエッチング
する。その後のエミッタメサ、ベースメサ形成、リセス
形成、電極形成及び素子分離を実施例１と同様に行い、
図７の半導体装置を得る。
【００４３】
【発明の効果】本発明の半導体装置によれば、ＨＢＴと
２ＤＥＧＦＥＴとが同一の半導体基板上に形成されてい
るとともに、ＨＢＴ上に２ＤＥＧＦＥＴが形成された各
種化合物半導体層が積層されているので、２ＤＥＧＦＥ
Ｔを構成する化合物半導体層の形成条件がＨＢＴを構成
する化合物半導体層の形成条件に依存しなくなり、両者
の構造の最適化を図ることが容易となり、アプリケーシ
ョンの範囲の増大が可能となる。
２ＤＥＧＦＥＴとが同一の半導体基板上に形成されてい
るとともに、ＨＢＴ上に２ＤＥＧＦＥＴが形成された各
種化合物半導体層が積層されているので、２ＤＥＧＦＥ
Ｔを構成する化合物半導体層の形成条件がＨＢＴを構成
する化合物半導体層の形成条件に依存しなくなり、両者
の構造の最適化を図ることが容易となり、アプリケーシ
ョンの範囲の増大が可能となる。
【００４４】また、ＨＢＴと２ＤＥＧＦＥＴとの間に、
２ＤＥＧＦＥＴを構成する化合物半導体層の最下層に対
してエッチング特性を有する半導体層が形成されている
場合には、ＨＢＴ素子の最上層の頭だしが選択エッチン
グにより容易に形成されることとなり、信頼性の高い半
導体装置を得ることができる。さらに、上記半導体層が
ＨＢＴ素子におけるコンタクト層として利用する場合に
は、化合物半導体層と電極との間のコンタクト不良が減
少し、さらに信頼性の高い半導体装置を得ることができ
る。
２ＤＥＧＦＥＴを構成する化合物半導体層の最下層に対
してエッチング特性を有する半導体層が形成されている
場合には、ＨＢＴ素子の最上層の頭だしが選択エッチン
グにより容易に形成されることとなり、信頼性の高い半
導体装置を得ることができる。さらに、上記半導体層が
ＨＢＴ素子におけるコンタクト層として利用する場合に
は、化合物半導体層と電極との間のコンタクト不良が減
少し、さらに信頼性の高い半導体装置を得ることができ
る。
【００４５】また、ＨＢＴがｐ型ドーパントとして炭素
を含有するベース層を備えている場合、この成長温度が
非常に高くなるベース層を、２ＤＥＧＦＥＴより前に形
成することができる。よって２ＤＥＧＦＥＴのチャネル
層を、ノンドープの第１半導体層の中のスペーサ層に近
い側に形成するために、２次元電子供給層中のドナーの
チャネル層への不要な拡散を抑制することができる。従
って、スペーサ層膜厚を薄くでき、良好な２ＤＥＧＦＥ
Ｔ特性を有する半導体装置を得ることができる。
を含有するベース層を備えている場合、この成長温度が
非常に高くなるベース層を、２ＤＥＧＦＥＴより前に形
成することができる。よって２ＤＥＧＦＥＴのチャネル
層を、ノンドープの第１半導体層の中のスペーサ層に近
い側に形成するために、２次元電子供給層中のドナーの
チャネル層への不要な拡散を抑制することができる。従
って、スペーサ層膜厚を薄くでき、良好な２ＤＥＧＦＥ
Ｔ特性を有する半導体装置を得ることができる。
【００４６】なお、ｐ型ドーパントとしてＣを用いる場
合には、他の層に比べて成長温度を高くしなければなら
ないが、Ｂｅ、Ｚｎ等に比べ熱による拡散が起こりにく
い。このため、Ｃによるｐ型ドープ層を成長した後は、
どのような層を成長しても、安定して良好なＨＢＴ特性
を得ることが可能となる。つまり、ｐ型ドーパントとし
てＢｅ、Ｚｎ等を用いた場合、ＨＢＴを構成する化合物
半導体層を成長させたのち、２ＤＥＧＦＥＴを構成する
化合物半導体層を成長させる構造を採用すると、ｐ型ド
ーパントであるＢｅ、Ｚｎ等の不要な拡散が起こるた
め、そのような構造を採用することが困難であったが、
炭素をｐ型ドーパントとして用いることで、ＨＢＴの化
合物半導体層を成長させた後に２ＤＥＧＦＥＴの化合物
半導体層を成長させてもｐ型ドーパントの不要な拡散が
生じることなく、再現性の高いＨＢＴ素子を含む半導体
装置を得ることが可能となる。
合には、他の層に比べて成長温度を高くしなければなら
ないが、Ｂｅ、Ｚｎ等に比べ熱による拡散が起こりにく
い。このため、Ｃによるｐ型ドープ層を成長した後は、
どのような層を成長しても、安定して良好なＨＢＴ特性
を得ることが可能となる。つまり、ｐ型ドーパントとし
てＢｅ、Ｚｎ等を用いた場合、ＨＢＴを構成する化合物
半導体層を成長させたのち、２ＤＥＧＦＥＴを構成する
化合物半導体層を成長させる構造を採用すると、ｐ型ド
ーパントであるＢｅ、Ｚｎ等の不要な拡散が起こるた
め、そのような構造を採用することが困難であったが、
炭素をｐ型ドーパントとして用いることで、ＨＢＴの化
合物半導体層を成長させた後に２ＤＥＧＦＥＴの化合物
半導体層を成長させてもｐ型ドーパントの不要な拡散が
生じることなく、再現性の高いＨＢＴ素子を含む半導体
装置を得ることが可能となる。
【００４７】さらに、本発明の半導体装置の製造方法に
よれば、選択エピタキシャル成長技術を用いることな
く、基板上に全面に均一性の良いエピタキシャル成長層
を形成することができ、しかも、ＨＢＴ形成領域と２Ｄ
ＥＧＦＥＴ形成領域とを素子形成する工程の最初に選択
エッチングを用いて分離することができるため、プロセ
スの簡素化を図ることができ、ひいては製造コストの削
減及び歩留りの向上を実現することが可能となる。
よれば、選択エピタキシャル成長技術を用いることな
く、基板上に全面に均一性の良いエピタキシャル成長層
を形成することができ、しかも、ＨＢＴ形成領域と２Ｄ
ＥＧＦＥＴ形成領域とを素子形成する工程の最初に選択
エッチングを用いて分離することができるため、プロセ
スの簡素化を図ることができ、ひいては製造コストの削
減及び歩留りの向上を実現することが可能となる。
【００４８】また、本発明の別の半導体装置において、
ＨＢＴと２ＤＥＧＦＥＴとが同一の半導体基板上に形成
されているとともに、２ＤＥＧＦＥＴ上にＨＢＴが形成
され、さらにＨＢＴと２ＤＥＧＦＥＴとの間に、ＨＢＴ
を構成する化合物半導体層の最下層に対してエッチング
特性を有する半導体層が形成されている場合には、２Ｄ
ＥＧＦＥＴ素子の最上層の頭だしが選択エッチングによ
り容易に形成されることとなり、信頼性の高い半導体装
置を得ることができる。
ＨＢＴと２ＤＥＧＦＥＴとが同一の半導体基板上に形成
されているとともに、２ＤＥＧＦＥＴ上にＨＢＴが形成
され、さらにＨＢＴと２ＤＥＧＦＥＴとの間に、ＨＢＴ
を構成する化合物半導体層の最下層に対してエッチング
特性を有する半導体層が形成されている場合には、２Ｄ
ＥＧＦＥＴ素子の最上層の頭だしが選択エッチングによ
り容易に形成されることとなり、信頼性の高い半導体装
置を得ることができる。
【００４９】さらに、本発明の別の半導体装置の製造方
法においては、ＨＢＴ形成領域と２ＤＥＧＦＥＴ形成領
域とを素子形成する工程の最初に選択エッチングを用い
て分離することができるため、プロセスの簡素化を図る
ことができ、ひいては製造コストの削減及び歩留りの向
上を実現することが可能となる。
法においては、ＨＢＴ形成領域と２ＤＥＧＦＥＴ形成領
域とを素子形成する工程の最初に選択エッチングを用い
て分離することができるため、プロセスの簡素化を図る
ことができ、ひいては製造コストの削減及び歩留りの向
上を実現することが可能となる。
【図１】本発明の半導体装置の一つの実施形態を示す要
部の概略断面図である。
部の概略断面図である。
【図２】図１の半導体装置の製造工程を示す要部の概略
断面図である。
断面図である。
【図３】図１の半導体装置の製造工程を示す要部の概略
断面図である。
断面図である。
【図４】図１の半導体装置の製造工程を示す要部の概略
断面図である。
断面図である。
【図５】図１の半導体装置の製造工程を示す要部の概略
断面図である。
断面図である。
【図６】本発明の半導体装置の他の実施形態を示す要部
の概略断面図である。
の概略断面図である。
【図７】本発明の半導体装置のさらに他の実施形態を示
す要部の概略断面図である。
す要部の概略断面図である。
【図８】従来の半導体装置の実施形態を示す要部の概略
断面図である。
断面図である。
１ 半絶縁性ＧａＡｓ基板
２ ｎ+ −ＧａＡｓ層（サブコレクタ層）
３ ｎ−ＧａＡｓ層（コレクタ層）
４ ｐ+ −ＧａＡｓ層（ベース層）
５ ｎ−ＡｌＧａＡｓ層（エミッタ層）
６ ｎ+ −ＧａＡｓ層
７ ｎ+ −ＩｎＧａＡｓ層（半導体層／コンタクト層）
８ ノンドープＧａＡｓ層（第１半導体層）
９ ノンドープＡｌＧａＡｓ層（スペーサー層）
１０ ｎ−ＡｌＧａＡｓ層（第２半導体層）
１１ ｎ+ −ＧａＡｓ層（半導体層／コンタクト層）
１１１ ｎ+ −ＧａＡｓ層（コンタクト積層膜）
１２ ｎ+ −ＩｎＧａＡｓ層（コンタクト積層膜）
２１ エミッタ電極
２２ ベース電極
２３ コレクタ電極
２４ ソース電極
２５ ドレイン電極
２６ ゲート電極
２７ 溝
１０１、３０１、３０３ ＨＢＴ
１０２、３０２、３０４ ２ＤＥＧＦＥＴ
２０１ ＨＢＴ形成領域
２０２ ２ＤＥＧＦＥＴ形成領域
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/095
H01L 21/06
H01L 21/331
H01L 21/8232
H01L 29/737
Claims (7)
- 【請求項１】 同一半絶縁性化合物半導体基板上に、 少なくともサブコレクタ層、コレクタ層、ベース層及び
エミッタ層となる化合物半導体層が順次積層されてなる
ヘテロ接合バイポーラトランジスタと、 少なくともノンドープの第１半導体層、ノンドープのス
ペーサ層及び前記第１半導体層よりも電子親和力の小さ
い第２半導体層が順次積層されてなる２次元電子ガス電
界効果トランジスタとが形成されており、 前記２次元電子ガス電界効果トランジスタは、前記ヘテ
ロ接合バイポーラトランジスタが形成された位置と異な
る位置に、前記ヘテロ接合バイポーラトランジスタと素
子分離されて、前記サブコレクタ層、コレクタ層、ベー
ス層及びエミッタ層となる化合物半導体層上に、第１半
導体層に対してエッチング選択性を持つ半導体層を介し
て形成されていることを特徴とする半導体装置。 - 【請求項２】 前記第１半導体層に対してエッチング選
択性を持つ半導体層が、ヘテロ接合バイポーラトランジ
スタのエミッタ層上のコンタクト層を兼ねる請求項１記
載の半導体装置。 - 【請求項３】 ヘテロ接合バイポーラトランジスタが、
ｐ型のドーパントとして炭素をドーピングされてなる請
求項１記載の半導体装置。 - 【請求項４】 (i)半絶縁性化合物半導体基板上全面
に、ヘテロ接合バイポーラトランジスタを構成する少な
くともサブコレクタ層、コレクタ層、ベース層及びエミ
ッタ層を順次積層し、 (ii)後工程で積層する２次元電子ガス電界効果トランジ
スタを構成するノンドープの第１半導体層に対してエッ
チング選択性を持つ半導体層を全面に積層し、 (iii) さらに、前記半導体層上全面に第１半導体層、ノ
ンドープのスペーサ層及び前記第１半導体層よりも電子
親和力の小さい第２半導体層を順次形成し、 (iv)２次元電子ガス電界効果トランジスタ形成領域をマ
スクし、 (v) ヘテロ接合バイポーラトランジスタ形成領域に存在
する前記第２半導体層、スペーサー層及び第１半導体層
を、前記半導体層までに選択的にエッチング除去するこ
とを特徴とする半導体装置の製造方法。 - 【請求項５】 同一半絶縁性化合物半導体基板上に、 少なくともサブコレクタ層、コレクタ層、ベース層及び
エミッタ層となる化合物半導体層が順次積層されてなる
ヘテロ接合バイポーラトランジスタと、 少なくともノンドープの第１半導体層、ノンドープのス
ペーサ層及び前記第１半導体層よりも電子親和力の小さ
い第２半導体層が順次積層されてなる２次元電子ガス電
界効果トランジスタとが形成されており、 前記ヘテロ接合バイポーラトランジスタは、前記２次元
電子ガス電界効果トランジスタが形成された位置と異な
る位置に、前記２次元電子ガス電界効果トランジスタと
素子分離されて、前記第１半導体層、スペーサ層及び第
２半導体層となる化合物半導体層上に、該第２半導体層
に対してエッチング選択性を持つ半導体層を介して形成
されていることを特徴とする半導体装置。 - 【請求項６】 前記第２半導体層に対してエッチング選
択性を持つ半導体層が、２次元電子ガス電界効果トラン
ジスタの第２の半導体層上のコンタクト層を兼ねる請求
項５記載の半導体装置。 - 【請求項７】 (I)半絶縁性化合物半導体基板上全面
に、２次元電子ガス電界効果トランジスタを構成する少
なくともノンドープの第１半導体層、ノンドープのスペ
ーサ層及び前記第１半導体層よりも電子親和力の小さい
第２半導体層を順次積層し、 (II)後工程で積層するヘテロ接合バイポーラトランジス
タを構成するサブコレクタ層に対してエッチング選択性
を持つ半導体層を全面に積層し、 (III) さらに、前記半導体層上全面にサブコレクタ層、
コレクタ層、ベース層及びエミッタ層を順次形成し、 (IV) ヘテロ接合バイポーラトランジスタ形成領域をマ
スクし、 (V) ２次元電子ガス電界効果トランジスタ形成領域に存
在する前記エミッタ層、ベース層、コレクタ層及びサブ
コレクタ層を、前記半導体層まで選択的にエッチング除
去することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23880195A JP3439578B2 (ja) | 1995-09-18 | 1995-09-18 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23880195A JP3439578B2 (ja) | 1995-09-18 | 1995-09-18 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0982898A JPH0982898A (ja) | 1997-03-28 |
| JP3439578B2 true JP3439578B2 (ja) | 2003-08-25 |
Family
ID=17035500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23880195A Expired - Fee Related JP3439578B2 (ja) | 1995-09-18 | 1995-09-18 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3439578B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102369597A (zh) * | 2009-04-07 | 2012-03-07 | 住友化学株式会社 | 半导体基板、半导体基板的制造方法、和电子器件 |
| US8664697B2 (en) | 2011-07-07 | 2014-03-04 | Hitachi Cable, Ltd. | Transistor device |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7700423B2 (en) * | 2006-07-28 | 2010-04-20 | Iqe Rf, Llc | Process for manufacturing epitaxial wafers for integrated devices on a common compound semiconductor III-V wafer |
| GB2453115A (en) * | 2007-09-25 | 2009-04-01 | Filtronic Compound Semiconduct | HBT and FET BiFET hetrostructure and substrate with etch stop layers |
| JP5487708B2 (ja) * | 2009-04-30 | 2014-05-07 | 日立金属株式会社 | トランジスタ素子用エピタキシャルウェハの製造方法 |
| KR101649004B1 (ko) * | 2009-05-26 | 2016-08-17 | 스미또모 가가꾸 가부시키가이샤 | 반도체 기판, 반도체 기판의 제조 방법 및 전자 디바이스 |
| JP5613474B2 (ja) * | 2010-06-24 | 2014-10-22 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| TWI456755B (zh) * | 2011-05-11 | 2014-10-11 | Univ Nat Kaohsiung Normal | 變晶性積體化雙極場效電晶體 |
| WO2023067938A1 (ja) * | 2021-10-19 | 2023-04-27 | 株式会社村田製作所 | ヘテロ接合バイポーラトランジスタ、半導体装置、及び通信モジュール |
-
1995
- 1995-09-18 JP JP23880195A patent/JP3439578B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102369597A (zh) * | 2009-04-07 | 2012-03-07 | 住友化学株式会社 | 半导体基板、半导体基板的制造方法、和电子器件 |
| CN102369597B (zh) * | 2009-04-07 | 2014-04-09 | 住友化学株式会社 | 半导体基板、半导体基板的制造方法、和电子器件 |
| US8987782B2 (en) | 2009-04-07 | 2015-03-24 | Sumitomo Chemical Company, Limited | Semiconductor structure for forming a combination of different types of devices |
| US8664697B2 (en) | 2011-07-07 | 2014-03-04 | Hitachi Cable, Ltd. | Transistor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0982898A (ja) | 1997-03-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6271547B1 (en) | Double recessed transistor with resistive layer | |
| US5903018A (en) | Bipolar transistor including a compound semiconductor | |
| JPH07335867A (ja) | 電界効果トランジスタ | |
| JPH05275463A (ja) | 半導体装置 | |
| US4751195A (en) | Method of manufacturing a heterojunction bipolar transistor | |
| JP3439578B2 (ja) | 半導体装置およびその製造方法 | |
| JP3874919B2 (ja) | 化合物半導体装置 | |
| US20050133820A1 (en) | Heterojunction bipolar transistor and method of fabricating the same | |
| JP2714096B2 (ja) | 半導体装置およびその製造方法 | |
| JP3307371B2 (ja) | ヘテロ接合バイポーラトランジスタ及びその製造方法 | |
| JP3228431B2 (ja) | コレクタアップ構造ヘテロ接合バイポーラトランジスタの製造方法 | |
| JP3164150B2 (ja) | 電界効果型トランジスタの製造方法 | |
| JPH06302625A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JP2894801B2 (ja) | 半導体トランジスタおよびその製造方法 | |
| JP2834172B2 (ja) | 電界効果トランジスタ | |
| JPH06209077A (ja) | 半導体装置及びその製造方法 | |
| JPS6381977A (ja) | ヘテロ接合バイポ−ラトランジスタ | |
| JPH07245316A (ja) | ヘテロ接合バイポーラトランジスタ及びその製造方法 | |
| KR950001149B1 (ko) | 이종접합 바이폴라 트랜지스터의 제조방법 | |
| JPH11330087A (ja) | ヘテロ接合バイポーラトランジスタ及びその製造方法 | |
| JP3137666B2 (ja) | 半導体装置及びその製造方法 | |
| JP2615983B2 (ja) | ヘテロ接合バイポーラトランジスタの製造方法 | |
| JPH11135516A (ja) | ヘテロ接合バイポーラトランジスタ及びその製造方法 | |
| JPH06163598A (ja) | 高電子移動度トランジスタ | |
| JP2000138228A (ja) | ヘテロ接合型バイポーラトランジスタとその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |