JP5613474B2 - 半導体装置 - Google Patents
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Description
従来、パワーアンプ用素子として、ヘテロ接合バイポーラトランジスタ(HBT)が広く用いられている。しかしながら、オフセット電圧を有するHBTは損失の小さいRFスイッチを実現するには適しておらず、RFスイッチICとしては電界効果トランジスタ(FET)が一般に用いられている。
かかる背景下、近年、パワーアンプ機能とスイッチIC機能とを1つの半導体装置で実現することが可能な半導体装置として、HBTとFETとを同一半導体基板上に形成したBiFETの開発が進められている。
すなわち、特許文献1に記載の構造においては、コレクタ抵抗の低減とゲートリセスのエッチング精度とは背反する特性であり、これらを両立することは難しい。そのため、特許文献1に記載の構造では、HBTのサブコレクタ層のコレクタ抵抗を低減し、HBT特性を向上しようにも、サブコレクタ層(104)の厚膜化には限界がある。特許文献1のFig.3では、n+−GaAs層(104)の膜厚を350nmとしており、それ以上の厚膜化は難しい。
特許文献2の図2(a)、(b)には、上記特許文献1に対して、内部サブコレクタ抵抗(RC2)が大きく低減されていることが示されている。
特許文献2の段落0038には、外部サブコレクタ層(107a)の厚さは50〜300nmが好ましく、内部サブコレクタ層(107b)の厚さは300nm以上が好ましいことが記載されている。
特許文献2の図2(a)、(b)を参照しても、特許文献2に記載の構造では、特許文献1よりはサブコレクタ層の低抵抗化が図られているものの、コレクタ抵抗の低減は充分ではない。特許文献2の図2(a)、(b)には、外部サブコレクタ層(107b)起因の抵抗成分(RC2+RC3)が6割程度占めており、この部分の抵抗が充分に低減されていないことが示されている。
したがって、特許文献3の記載内容だけでは、HBTのコレクタ抵抗が低減されてHBTの特性が向上され、かつFETのゲートリセスエッチング精度が良好で、FETのオン抵抗が低いBiFETを安定的に提供することができない。
同一半導体基板上の異なる領域に、
少なくとも第一導電型のサブコレクタ層とコレクタ層と第二導電型のベース層と第一導電型のエミッタ層とコレクタ電極とベース電極とエミッタ電極とを備えたヘテロ接合バイポーラトランジスタと、
第一導電型のキャリアを蓄積するチャネル層とキャップ層とゲート電極と前記キャップ層上に形成された一対のオーミック電極とを備えた電界効果トランジスタとが形成された半導体装置であって、
前記へテロバイポーラトランジスタにおいては、前記サブコレクタ層が複数の第一導電型の半導体層の積層構造からなり、かつ、前記サブコレクタ層は前記コレクタ層よりも形成面積が大きく、前記サブコレクタ層において前記コレクタ層より張り出した部分上に前記コレクタ電極が形成されており、
前記電界効果トランジスタにおいては、前記へテロバイポーラトランジスタの前記サブコレクタ層をなす前記複数の第一導電型の半導体層のうち前記半導体基板側の少なくとも1層の半導体層が、前記キャップ層の少なくとも一部の層を兼ねており、
前記へテロバイポーラトランジスタの前記サブコレクタ層の総膜厚が500nm以上であり、前記電界効果トランジスタの前記キャップ層の総膜厚が50nm以上300nm以下である半導体装置である。
詳細については後記するが、膜厚の好適な範囲は、表1〜表2及び図15〜図16に示すデータを基に本発明者が導いたものである。
図面を参照して、本発明に係る第1実施形態の半導体装置の構成とその製造方法について説明する。図1は半導体装置の要部断面図、図2A〜図2Hは製造工程図である。図面上は視認しやすくするため、各構成要素の縮尺や位置は適宜、実際のものとは異ならせてある。また、断面図において、適宜ハッチングを省略してある。
なお、本実施形態における基板、半導体層、及び電極の組成や膜厚、半導体層の不純物濃度、及び半導体層の積層構成は一例であり、適宜設計変更可能である。これは他の実施形態でも同様である。
本実施形態において、FET101Bはエンハンスメント型FET(E−FET)、FET101Cはディプレッション型FET(D−FET)である。
本実施形態の半導体装置101は、無線端末向けパワーアンプモジュールやパワーアンプIC等に好ましく利用される。
FET101B、101Cは第一導電型のキャリアを蓄積するチャネル層とキャップ層とゲート電極とキャップ層上に形成された一対のオーミック電極とを備えている。
本実施形態では例として、第一導電型がn型であり、第二導電型がp型である場合について説明するが、導電型の関係は逆でもよい。
1:半導体GaAs基板、
2:膜厚500nmのアンドープ積層バッファ層、
3:はSi不純物を3.0×1018cm−3添加した膜厚4nmのn+−AlGaAs下部電子供給層、
4:膜厚2nmのアンドープAlGaAsスペーサ層、
5:膜厚15nmのアンドープInGaAsチャネル層、
6:膜厚2nmのアンドープAlGaAsスペーサ層、
7:Si不純物を3.0×1018cm−3添加した膜厚10nmのn+−AlGaAs上部電子供給層、
8:膜厚5nmのアンドープAlGaAsショットキー層、
9:膜厚5nmのアンドープInGaPストッパ層、
10:膜厚25nmのアンドープAlGaAsショットキー層、
11:膜厚15nmのアンドープInGaPエッチングストッパ層、
12:Si不純物を4.0×1017cm−3添加した膜厚50nmのn−GaAsキャップ層、
13:Si不純物を4.0×1018cm−3添加した膜厚150nmのn+−GaAs下部サブコレクタ層兼キャップ層。
14:Si不純物を1.0×1019cm−3添加した膜厚20nmのn+−InGaPエッチングストッパ層、
15:Si不純物を4.0×1018cm−3添加した膜厚850nmのn+−GaAs上部サブコレクタ層、
16:Si不純物を4.0×1018cm−3添加した膜厚20nmのn−InGaPエッチングストッパ層、
17:Si不純物を1.0×1016cm−3添加した膜厚800nmのn−GaAsコレクタ層、
18:C不純物を4.0×1019cm−3添加した膜厚80nmのp+−GaAsベース層、
19:Si不純物を4.0×1017cm−3添加した膜厚30nmのn−InGaPエミッタ層、
20:Si不純物を3.0×1017cm−3添加した膜厚100nmのn−GaAsエミッタバラスト層、
21:Se不純物を2.0×1019cm−3添加した膜厚100nmのn+−InGaAsエミッタコンタクト層。
サブコレクタ層内にエッチングストッパ層14を設けることで、半導体装置101の製造プロセスにおいて、上部サブコレクタ層15のエッチングと、下部サブコレクタ層兼キャップ層13/キャップ層12の積層構造のエッチングとを分けて実施できるようにしている。
半導体装置101は以上のように構成されている。
はじめに、半導体GaAs基板1上に半導体層(エピタキシャル層)2〜21を順次積層して、図2Aに示すエピタキシャルウェハを得る。
次いで、上記エピタキシャルウェハの全面にエミッタ電極30となるWSi膜をスパッタ成膜後、フォトレジストをマスクとしてWSi膜をエッチングすることで、エミッタ電極30を形成する。その後、エミッタ電極30をマスクとして、InGaAsエミッタコンタクト層21及びGaAsエミッタバラスト層20をエッチングして、半導体層20〜21の積層構造にリセスを形成する共に、エミッタ電極30の形成領域外のInGaPエミッタ層19の表面を露出させる。
以上の工程後に図2Bに示す構造が得られる。
その後、フォトレジストをマスクとして、n−InGaPエミッタ層19、p+−GaAsベース層18、n−GaAsコレクタ層17、及びn+−InGaPストッパ層16をエッチングして、n+−GaAs下部サブコレクタ層15の表面を部分的に露出させる。
以上の工程後に、図2Cに示す構造が得られる。
次に、フォトレジストをマスクとして、n+−GaAs下部サブコレクタ層13、n−GaAsキャップ層12、及びInGaPストッパ層11をエッチングして、AlGaAsショットキー層10の表面を部分的に露出させる。
以上の工程後に図2Eに示す構造が得られる。
続いて、FET101Cのゲート電極形成部分が開口したパターンのフォトレジストを形成し、これをマスクとしてゲート電極25を蒸着リフトオフ法でパターン形成する。
以上の工程後に図2Hに示す半導体装置101が完成する。
そのため、本実施形態では、FET101B、101Cのキャップ層の一部の層を兼ねた下部サブコレクタ層13はFETキャップ層として充分な特性を有し、かつ、FETゲートリセスを形成する際のエッチング精度に影響のない範囲内(具体的には膜厚150nm)に設定している。そして、FET101B、101Cのキャップ層の総膜厚を200nmに設定している。
なお、本実施形態では、サブコレクタ層内にn+−InGaPエッチングストッパ層14を設けているので、上部サブコレクタ層15を厚くしてサブコレクタ層全体を厚くしても、エッチングストッパ層14の上下でエッチングを分けることができ、サブコレクタ層のエッチングを精度良く実施できる。
コレクタ電極28下のサブコレクタ層の総膜厚が大きくなる程、サブコレクタ層中で横方向に流れるコレクタ電流経路32の断面積を大きく取ることができ、コレクタ抵抗を低減することができる。
コレクタ電極28下のサブコレクタ層の総膜厚は厚い程好ましい。コレクタ電極28下のサブコレクタ層の総膜厚は500nm以上とし、800nm以上がより好ましい。
表1に示すデータでは、コレクタ電極28下のサブコレクタ層の総膜厚が500nm以上でコレクタ抵抗は4.0Ω以下となり、コレクタ電極28下のサブコレクタ層の総膜厚が800nm以上でコレクタ抵抗は3.4Ω以下となっている。
表2及び図16には、キャップ層の総膜厚が厚くなるに従って、FETのゲートリセスエッチング精度が低下し、ゲートリセスの壁面エッチのばらつきが大きくなっていることが示されている。
また、表2及び図16には、キャップ層の総膜厚が薄くなりすぎると、FETのオン抵抗が増加することが示されている。FETゲートリセスの壁面エッチ量ばらつきは30nm以下が好ましく、FETオン抵抗は2.0Ωmm以下が好ましいことから、FETゲートリセスのエッチング精度を良好とし、かつFETのオン抵抗を低くするには、FETキャップ層の総膜厚は50nm以上300nm以下とする。
下部サブコレクタ層13のSi不純物濃度:4.0×1018cm−3、
エッチングストッパ層14のSi不純物濃度:1.0×1019cm−3、
上部サブコレクタ層15のSi不純物濃度:4.0×1018cm−3。
これらの層のn型不純物濃度は上記に限らず適宜変更できる。
ただし、エッチングストッパ層14のn型不純物濃度は、サブコレクタ層の他の半導体層13、15のn型不純物濃度と同じかそれ以上とすることが好ましい。
また、サブコレクタ層全体のn型不純物の平均濃度は、コレクタ電極28と低抵抗なオーミック接触を得るとともに、サブコレクタ層が空乏化することなく、横方向コレクタ電流経路32を低抵抗にするために、2.0×1018cm−3以上であることが好ましい。
図3を参照して、本発明に係る第2実施形態の半導体装置の構成について説明する。第1実施形態と同じ構成要素については、同じ参照符号を付して、説明は省略する。
図4を参照して、本発明に係る第3実施形態の半導体装置の構成について説明する。第1実施形態と同じ構成要素については、同じ参照符号を付して、説明は省略する。
本実施形態では上記効果に合わせて、InGaPストッパ層9が不要であり、エピタキシャルウェハの半導体積層数が低減されるので、第1実施形態よりも低コストに製造できるという効果が得られる。
図5を参照して、本発明に係る第4実施形態の半導体装置の構成について説明する。第3実施形態と同じ構成要素については、同じ参照符号を付して、説明は省略する。
第3実施形態では、D−FET103Cのゲートリセスを形成するためのInGaPストッパ層11をアンドープ層としたが、Si不純物を高濃度添加したn+−InGaP層としてもよい。
本実施形態の半導体装置104は基本構成は第3実施形態と同様であり、アンドープInGaPストッパ層11の代わりに、Si不純物を1.0×1019cm−3添加したn+−InGaPストッパ層35(膜厚15nm)を用いている。
本実施形態では上記効果に合わせて、FET104Cにおいて、キャップ層12、13からチャネル層5へのアクセス抵抗が低減され、FETオン抵抗がより低減されるという効果が得られる。本発明者の実測例では、アクセス抵抗は1.10Ωmmであった。
図6を参照して、本発明に係る第5実施形態の半導体装置の構成について説明する。第1実施形態と同じ構成要素については、同じ参照符号を付して、説明は省略する。
本実施形態では、FET105Cのキャップ層を第2実施形態と同様、n+−GaAs層13(膜厚200nm)の単層構造からなるオーミックキャップ層としている。
その他の基本構成は第3実施形態と同様であるが、第3実施形態ではFET103Cのゲート電極25をキャップ層を除去して形成したリセスの底面に配置しているが、本実施形態では同リセス内に更に狭いリセスを追加形成して、その狭いリセス内にゲート電極25を配置している。
本実施形態では、アンドープAlGaAsショットキー層8とアンドープInGaPエッチングストッパ層11との間に、アンドープInGaPエッチングストッパ層36とアンドープGaAs層37とを設けている。
本実施形態では、ゲート電極の形成部分及びその近傍が開口したパターンのフォトレジストをマスクとし、InGaP層36をストッパ層としてアンドープGaAs層37をエッチングし、その後、同じフォトレジストをマスクとしてInGaPストッパ層36をエッチングして、狭いリセスを形成している。
図7〜図10を参照して、本発明に係る第6〜第9実施形態の半導体装置の構成について説明する。第1実施形態と同じ構成要素については、同じ参照符号を付して、説明は省略する。
第1〜第5実施形態では、FETキャップ層を除去した領域にボロンイオン注入を実施して絶縁領域を形成することにより、HBTとFETとを素子分離しているが、異なる注入イオンや異なるイオン注入条件、あるいはイオン注入以外の素子分離方法で絶縁領域を形成してもよい。
本実施形態の基本構成は第1実施形態と同様であるが、本実施形態では、HBT107A、FET107B、及びFET107Cの素子間のキャップ層12、13をエッチング除去せず、その表面からボロンイオン注入を実施して、絶縁領域39を形成することにより、素子分離している。第1実施形態のイオン注入条件よりも高エネルギー条件でイオン注入することで、絶縁領域39の深さを深くして、第1実施形態と同様にバッファ層2の上層部まで絶縁領域39を形成することができる。
本実施形態の基本構成は第1実施形態と同様であるが、本実施形態では、HBT108A、FET108B、及びFET108Cの素子間の上部サブコレクタ層15をエッチング除去せず、その表面からヘリウムイオン注入を実施して絶縁領域40を形成することにより、素子分離している。第1実施形態で用いたイオン種よりも、質量の軽いイオンであるヘリウムを用いることで、絶縁領域40の深さを深くして、第1実施形態と同様にバッファ層2の上層部まで絶縁領域40を形成することができる。
図11を参照して、本発明に係る第10実施形態の半導体装置の構成について説明する。第1実施形態と同じ構成要素については、同じ参照符号を付して、説明は省略する。
さらに、InGaP層は、GaAs層と比較して、n型不純物濃度を高くでき、かつ、ショットキー障壁も低いことから、オーミック電極との接触抵抗を低減することができる。その結果、本実施形態では第1実施形態よりもFETのオン抵抗を低減することができる。
図12を参照して、本発明に係る第12実施形態の半導体装置の構成について説明する。第1実施形態と同じ構成要素については、同じ参照符号を付して、説明は省略する。
本実施形態の基本構成は第1実施形態と同様であり、FET111B、111Cのチャネル構造をn型不純物を5.0×1017cm−3添加したn−GaAsチャネル層42(膜厚50nm)の単層構造としたものである。
図13及び図14を参照して、本発明に係る第12、第13実施形態の半導体装置の構成について説明する。第1実施形態と同じ構成要素については、同じ参照符号を付して、説明は省略する。
この半導体装置の基本構成は第1実施形態と同様であるが、HBT112Aとこれに隣接するFET112Cとの間に絶縁領域31がなく、HBT112Aの一方のコレクタ電極28とFET112Cのソース電極26とが一体化された共有オーミック電極43が形成されている。
この半導体装置の基本構成は第1実施形態と同様であるが、E−FET113BとD−FET113Cとの間に絶縁領域31がなく、E−FET113Bのソース電極23とD−FET113Cのドレイン電極27とを兼ねた共有オーミック電極44が形成されている。
さらに、これらの実施形態では、複数の電極が共有化されているので、チップサイズの小型を図ることができる。
なお、図示した以外にも、電極の共有化は種々のパターンが可能である。例えば、同一基板上に複数のHBTを備えた場合には、隣接するHBTの一方のコレクタ電極同士を共有化することができる。
本発明は上記実施形態に限らず、本発明の趣旨を逸脱しない範囲内において適宜設計変更可能である。
例えば、以上の実施形態では、半導体基板1としてGaAs基板を用いたBiFETについて説明したが、半導体基板1としてはInP基板あるいはGaN基板等の他の半導体基板を用いることもできる。
以上の実施形態では、HBTのコレクタ層17をn−GaAs層としたが、コレクタ層はアンドープ層としても構わない。
HBTのサブコレクタ層とコレクタ層との間に設けたエッチングストッパ層16をn+−InGaP層としたが、このエッチングストッパ層はアンドープ層としても構わない。
101A〜113A HBT
101B、102B、106B〜113B E−FET
101C〜113C D−FET
1 半導体GaAs基板
2 バッファ層
3 Siドープn+−AlGaAs下部電子供給層
4 アンドープAlGaAsスペーサ層
5 アンドープInGaAsチャネル層
6 アンドープAlGaAsスペーサ層
7 Siドープn+−AlGaAs上部電子供給層
8 アンドープAlGaAsショットキー層
9 アンドープInGaPエッチングストッパ層
10 アンドープAlGaAsショットキー層
11 アンドープInGaPエッチングストッパ層
12 Siドープn−GaAsキャップ層
13 Siドープn+−GaAs下部サブコレクタ層兼キャップ層
14 Siドープn+−InGaPエッチングストッパ層
15 Siドープn+−GaAs上部サブコレクタ層
16 Siドープn+−InGaPエッチングストッパ層
17 Siドープn−GaAsコレクタ層
18 Cドープp+−GaAsベース層
19 Siドープn−InGaPエミッタ層
20 Siドープn−GaAsエミッタバラスト層
21 Seドープn+−InGaAsエミッタコンタクト層
22 E−FETゲート電極
23 E−FETソース電極
24 E−FETドレイン電極
25 D−FETゲート電極
26 D−FETソース電極
27 D−FETドレイン電極
28 コレクタ電極
29 ベース電極
30 エミッタ電極
31 ボロンイオン注入絶縁領域
32 HBTコレクタ電流経路
33 FETドレイン電流経路
34 アンドープAlGaAsショットキー層
35 Siドープn+−InGaPエッチングストッパ層
36 アンドープInGaPエッチングストッパ層
37 アンドープGaAs層
38 メサ
39 ボロンイオン注入絶縁領域
40 ヘリウムイオン注入領域
41 ヘリウムイオン注入領域
42 Siドープn−GaAsチャネル層
43 HBT/FET共有オーミック電極
44 E−FET/D−FET共有オーミック電極
Claims (13)
- 同一半導体基板上の異なる領域に、
少なくとも第一導電型のサブコレクタ層とコレクタ層と第二導電型のベース層と第一導電型のエミッタ層とコレクタ電極とベース電極とエミッタ電極とを備えたヘテロ接合バイポーラトランジスタと、
第一導電型のキャリアを蓄積するチャネル層とキャップ層とゲート電極と前記キャップ層上に形成された一対のオーミック電極とを備えた電界効果トランジスタとが形成された半導体装置であって、
前記へテロ接合バイポーラトランジスタにおいては、前記サブコレクタ層が複数の第一導電型の半導体層の積層構造からなり、かつ、前記サブコレクタ層は前記コレクタ層よりも形成面積が大きく、前記サブコレクタ層において前記コレクタ層より張り出した部分上に前記コレクタ電極が形成されており、
前記電界効果トランジスタにおいては、前記へテロ接合バイポーラトランジスタの前記サブコレクタ層をなす前記複数の第一導電型の半導体層のうち前記半導体基板側の少なくとも1層の半導体層が、前記キャップ層の少なくとも一部の層を兼ねており、
前記へテロ接合バイポーラトランジスタは、前記サブコレクタ層内にエッチングストッパ層を備え、
前記へテロ接合バイポーラトランジスタの前記サブコレクタ層の総膜厚が500nm以上であり、前記電界効果トランジスタの前記キャップ層の総膜厚が50nm以上300nm以下である半導体装置。 - 前記へテロ接合バイポーラトランジスタの前記サブコレクタ層の総膜厚が800nm以上である請求項1に記載の半導体装置。
- 前記電界効果トランジスタの前記キャップ層の総膜厚が50nm以上200nm以下である請求項1又は2に記載の半導体装置。
- 前記へテロ接合バイポーラトランジスタの前記サブコレクタ層は、前記電界効果トランジスタの前記キャップ層の少なくとも一部の層を兼ねた下部サブコレクタ層と、前記エッチングストッパ層と、前記キャップ層の少なくとも一部の層を兼ねていない上部サブコレクタ層との積層構造である請求項1〜3のいずれかに記載の半導体装置。
- 前記上部サブコレクタ層の膜厚が前記下部サブコレクタ層の膜厚より厚い請求項4に記載の半導体装置。
- 前記へテロ接合バイポーラトランジスタの前記サブコレクタ層において、
前記エッチングストッパ層は第一導電型不純物が添加されたInGaP層であり、
前記サブコレクタ層の他の半導体層は第一導電型不純物が添加されたGaAs層である請求項1〜5のいずれかに記載の半導体装置。 - 前記へテロ接合バイポーラトランジスタの前記サブコレクタ層において、
前記エッチングストッパ層の第一導電型不純物濃度は、前記サブコレクタ層の他の半導体層の第一導電型不純物濃度と同じかそれ以上である請求項1〜6のいずれかに記載の半導体装置。 - 前記サブコレクタ層に添加された第一導電型不純物の平均濃度が、2.0×1018cm−3以上である請求項1〜7のいずれかに記載の半導体装置。
- 前記へテロ接合バイポーラトランジスタは、前記サブコレクタ層と前記コレクタ層との間にエッチングストッパ層を備えた請求項1〜8のいずれかに記載の半導体装置。
- 前記サブコレクタ層と前記コレクタ層との間に備えられた前記エッチングストッパ層は、第一導電型不純物が添加された又は不純物が添加されていないInGaP層である請求項9記載の半導体装置。
- 前記へテロ接合バイポーラトランジスタの1つの前記コレクタ電極と前記電界効果トンラジスタの一方の前記オーミック電極とが一体形成された請求項1〜10のいずれかに記載の半導体装置。
- 前記半導体基板上に、異なるしきい値電圧を有する複数の前記電界効果トンラジスタが形成された請求項1〜11のいずれかに記載の半導体装置。
- 前記半導体基板上に複数の前記電界効果トンラジスタが形成されており、かつ、ある1つの電界効果トンラジスタの一方の前記オーミック電極が他の電界効果トンラジスタの一方の前記オーミック電極を兼ねた請求項1〜12のいずれかに記載の半導体装置。
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