CN113113294B - 一种复合衬底及制备方法、射频集成芯片制备方法 - Google Patents

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Abstract

本发明提供一种复合衬底及制备方法、射频集成芯片制备方法，涉及半导体技术领域，方法包括：提供砷化镓基底，在高电子迁移率晶体管区域刻蚀异质结双极晶体管外延层结构以露出高电子迁移率晶体管外延层结构，高电子迁移率晶体管外延层结构位于高电子迁移率晶体管区域、异质结双极晶体管区域和键合区域，异质结双极晶体管外延层结构位于异质结双极晶体管区域和键合区域；在键合区域的异质结双极晶体管外延层结构上沉积结合层。在结合层上通过键合形成键合压电层，从而可以将高电子迁移率晶体管外延层结构、异质结双极晶体管外延层结构和键合压电层集成，在封装时，能够提高芯片集成化，减小打线，减小体积。

Description

一种复合衬底及制备方法、射频集成芯片制备方法
技术领域
本发明涉及半导体技术领域，具体而言，涉及一种复合衬底及制备方法、射频集成芯片制备方法。
背景技术
5G服务于2019年在一些国家启动，2020年在包括中国在内的许多国家启动。在用户设备中通常包含前端模块，而前端模块通常包含滤波器、高电子迁移率晶体管、异质结双极晶体管等部件。由于前端模块中的各部件的物理特性导致整合度不佳的问题，故通常需要制成多个独立的组件，这会被占去较多空间，但随着异质接面双载子暨假晶高速电子移动晶体管(BiHEMT)的推出，可以将高电子迁移率晶体管和异质结双极晶体管集成。
对于用户设备中的sub-6G滤波器(如n77或n79)，由于其频率高、带宽宽，采用压电滤波器(如SAW和BAW)在技术上是困难的，压电滤波器主要通过压电材料制作，因此，难以和现有的通讯设备前端模块中的BiHEMT器件集成，导致其占用面积较大，不利于器件的高度集成。
发明内容
本发明的目的在于，针对上述现有技术中的不足，提供一种复合衬底及制备方法、射频芯片集成芯片制备方法，以改善现有前端模块占用面积较大的问题。
为实现上述目的，本发明实施例采用的技术方案如下：
本发明实施例的一方面，提供一种复合衬底制备方法，方法包括：提供砷化镓基底，其中，砷化镓基底具有高电子迁移率晶体管区域、异质结双极晶体管区域和键合区域；在砷化镓基底上外延生长，依次形成高电子迁移率晶体管外延层结构和异质结双极晶体管外延层结构；在高电子迁移率晶体管区域刻蚀异质结双极晶体管外延层结构以露出高电子迁移率晶体管外延层结构，高电子迁移率晶体管外延层结构位于高电子迁移率晶体管区域、异质结双极晶体管区域和键合区域，异质结双极晶体管外延层结构位于异质结双极晶体管区域和键合区域；高电子迁移率晶体管区域的对应外延层结构用于形成高电子迁移率晶体管器件结构，异质结双极晶体管区域的对应外延层结构用于形成异质结双极晶体管器件结构；在异质结双极晶体管外延层结构上表面的键合区域沉积结合层；在结合层上通过键合形成键合压电层。
可选的，结合层为硅层、氧化硅层或尖晶石。
可选的，键合压电层为钽酸锂层或铌酸锂层。
可选的，在结合层上通过键合形成键合压电层之后，方法还包括：减薄键合压电层以形成目标键合压电层。
可选的，减薄键合压电层以形成目标键合压电层包括：通过化学机械抛光减薄键合压电层以形成目标键合压电层。
可选的，目标键合压电层的厚度为1μm至3μm。
本发明实施例的一方面，提供一种复合衬底，包括砷化镓基底，砷化镓基底具有高电子迁移率晶体管区域、异质结双极晶体管区域和键合区域；在砷化镓基底依次设置有高电子迁移率晶体管外延层结构和异质结双极晶体管外延层结构，在高电子迁移率晶体管区域露出高电子迁移率晶体管外延层结构，高电子迁移率晶体管区域的对应外延层结构用于形成高电子迁移率晶体管器件结构，异质结双极晶体管区域的对应外延层结构用于形成异质结双极晶体管器件结构，在异质结双极晶体管外延层结构上表面的键合区域依次设置结合层和键合压电层。
本发明实施例的再一方面，提供一种射频集成芯片制备方法，方法包括：提供一种复合衬底，复合衬底采用上述任一种的复合衬底制备方法制备；在复合衬底的高电子迁移率晶体管区域刻蚀高电子迁移率晶体管外延层结构并沉积金属电极以形成高电子迁移率晶体管器件结构；在复合衬底的异质结双极晶体管区域刻蚀异质结双极晶体管外延层结构并沉积金属电极以形成异质结双极晶体管器件结构；在复合衬底的键合区域刻蚀键合压电层以形成压电滤波器结构；在异质结双极晶体管器件结构和高电子迁移率晶体管器件结构之间形成有第一离子注入隔离区。
可选的，复合衬底还包括电感区域，在电感区域露出高电子迁移率晶体管外延层结构，在形成高电子迁移率晶体管器件结构、异质结双极晶体管器件结构和压电滤波器结构之后，方法还包括：对高电子迁移率晶体管器件结构、异质结双极晶体管器件结构和压电滤波器结构进行蜡封；对电感区域露出有高电子迁移率晶体管外延层结构通过离子注入形成第二离子注入隔离区；在第二离子注入隔离区上还形成电感器结构。
本发明的有益效果包括：
本发明提供了一种复合衬底及制备方法、射频集成芯片制备方法，包括提供砷化镓基底，其中，砷化镓基底具有高电子迁移率晶体管区域、异质结双极晶体管区域和键合区域；在砷化镓基底上外延生长，依次形成高电子迁移率晶体管外延层结构和异质结双极晶体管外延层结构；在高电子迁移率晶体管区域刻蚀异质结双极晶体管外延层结构以露出高电子迁移率晶体管外延层结构，高电子迁移率晶体管外延层结构位于高电子迁移率晶体管区域、异质结双极晶体管区域和键合区域，异质结双极晶体管外延层结构位于异质结双极晶体管区域和键合区域；高电子迁移率晶体管区域的对应外延层结构用于形成高电子迁移率晶体管器件结构，异质结双极晶体管区域的对应外延层结构用于形成异质结双极晶体管器件结构。然后在位于键合区域的异质结双极晶体管外延层结构上沉积结合层，在结合层上通过键合技术形成键合压电层，通过结合层的结合作用，使得在异质结双极晶体管外延层结构上做压电滤波器的压电材料成为了可能，键合压电层位于键合区域，便于后续制作压电滤波器，如此，可以通过复合衬底实现对高电子迁移率晶体管外延层结构、异质结双极晶体管外延层结构和压电滤波器的键合压电层集成，减少了前端模组的面积，降低了其体积，有效的提高了前端模组的集成程度，同时，由于高电子迁移率晶体管器件结构、异质结双极晶体管器件结构和声表面波滤波器结构可以集成于同一衬底上，因此，还可以减少其外部连线，增加器件的效能。此外，由于压电滤波器的键合压电层制作于砷化镓基底上，结合砷化镓基底具有良好的刚性支撑，因此，可以实现厚度较薄的键合压电层的制作，能够有效避免在键合压电层上做结构时会使键合压电层裂开或翘曲的问题，在封装时提高芯片集成化、减少打线、减小体积。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本发明实施例提供的一种复合衬底制备方法的流程示意图；
图2为本发明实施例提供的一种复合衬底的制备状态示意图之一；
图3为本发明实施例提供的一种复合衬底的制备状态示意图之二。
图标：100-基底；210-高电子迁移率晶体管外延层结构；310-异质结双极晶体管外延层结构；410-结合层；420-键合压电层；510-电感器结构；610-第一离子注入隔离区；620-第二离子注入隔离区。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。需要说明的是，在不冲突的情况下，本发明的实施例中的各个特征可以相互结合，结合后的实施例依然在本发明的保护范围内。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
在本发明的描述中，需要说明的是，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
通讯设备的前端模块可以包括滤波器、低噪放大器、功率放大器、双工器和天线开关等，上述器件中的低噪放大器和天线开关可以由高电子迁移率晶体管实现，功率放大器可以由异质结双极晶体管实现。现有的滤波器、高电子迁移率晶体管和异质结双极晶体管通常独立设置，由外部的线路通过打线连接，进而实现各自的功能，导致前端模块的占用体积较大，不利于前端模块的高度集成。
本发明实施例的一方面，提供一种复合基底制备方法，通过将高电子迁移率晶体管外延层结构、异质结双极晶体管外延层结构和压电滤波器外延层集成的方式，有效的缩减现有前端模块的占用面积，提高前端模块的集成度，如图1所示，该方法包括：
S010：提供砷化镓基底，其中，砷化镓基底具有高电子迁移率晶体管区域、异质结双极晶体管区域和键合区域。
如图2所示，该复合衬底包括砷化镓基底100，即以砷化镓基底100作为基础支撑，并在砷化镓基底100上界定出高电子迁移率晶体管(HEMT)区域、异质结双极晶体管(HBT)区域和键合区域，从而便于在确定出高电子迁移率晶体管外延层结构210、异质结双极晶体管外延层结构310和键合压电层420的形成区域。
S020：在砷化镓基底上外延生长，依次形成高电子迁移率晶体管外延层结构和异质结双极晶体管外延层结构；在高电子迁移率晶体管区域刻蚀异质结双极晶体管外延层结构以露出高电子迁移率晶体管外延层结构，高电子迁移率晶体管外延层结构位于高电子迁移率晶体管区域、异质结双极晶体管区域和键合区域，异质结双极晶体管外延层结构位于异质结双极晶体管区域和键合区域；高电子迁移率晶体管区域的对应外延层结构用于形成高电子迁移率晶体管器件结构，异质结双极晶体管区域的对应外延层结构用于形成异质结双极晶体管器件结构。
如图2所示，在砷化镓基底100上通过外延生长技术依次形成高电子迁移率晶体管外延层结构210和异质结双极晶体管外延层结构310，外延生长技术可以是分子束外延，化学气相沉积等等。
高电子迁移率晶体管外延层结构210位于高电子迁移率晶体管区域、异质结双极晶体管区域和键合区域，如此，其位于高电子迁移率晶体管区域的部分便可以作为后续形成高电子迁移率晶体管器件结构的原始层。
异质结双极晶体管外延层结构310位于高电子迁移率晶体管外延层结构210之上，且可以通过刻蚀去除高电子迁移率晶体管区域的异质结双极晶体管外延层结构310以使高电子迁移率晶体管区域内的高电子迁移率晶体管外延层结构210露出，从而使得刻蚀后的异质结双极晶体管外延层结构310位于异质结双极晶体管区域和键合区域，如此，其位于异质结双极晶体管区域的部分(高电子迁移率晶体管外延层结构210以及位于其上的异质结双极晶体管外延层结构310)则可以作为后续形成异质结双极晶体管器件结构的原始层。
S030：在异质结双极晶体管外延层结构上表面的键合区域沉积结合层。
如图2所示，为了能够将压电滤波器的键合压电层420制作于S020中异质结双极晶体管外延层结构310之上，可以先在异质结双极晶体管外延层结构310之上沉积结合层410，利用结合层410作为中间层，改善键合压电层420与异质结双极晶体管外延层结构310连接的稳定性，此外，在键合压电层420为氧化物层时，还可以利用结合层410将键合压电层420和异质结双极晶体管外延层结构310隔离。
S040：在结合层上通过键合形成键合压电层。
如图2所示，在键合区域形成结合层410后，可以通过键合技术在键合区域的结合层410上形成键合压电层420，从而形成复合衬底，通过复合衬底，可以将高电子迁移率晶体管外延层结构210、异质结双极晶体管外延层结构310和键合压电层420集成，由此，使得后续的高电子迁移率晶体管器件结构可以在高电子迁移率晶体管区域得以制作，异质结双极晶体管器件结构可以在异质结双极晶体管区域得以制作，压电滤波器结构可以在键合区域得以制作，在封装时，能够提高芯片集成化，减小打线，减小体积。此外，由于砷化镓基底100具有较好的刚性支撑，故，在其上制作键合压电层420时，可以实现较薄厚度的键合压电层420的制作，避免在键合压电层420上做结构时会使键合压电层420出现裂开或翘曲的问题。
键合压电层420为钽酸锂层或铌酸锂层，不仅可以进一步的提高压电滤波器的压电性能，同时还可以利用其自身的高阻值特性，进一步的对异质结双极晶体管器件结构和压电滤波器结构进行隔离，以保证二者功能的独立性。
需要说明的是，在形成复合衬底的各外延层时，可以是先依序形成整层的层级，然后一一刻蚀使得每一个层级能够位于指定区域；还可以是先使得第一顺序的层级形成整层，对其进行刻蚀使其位于指定区域，然后继续形成第二顺序的整层的层级，对其进行刻蚀使其位于指定区域等等，本申请对其不做限制。
可选的，结合层410在不同实施例中可以为硅层、氧化硅层或尖晶石，如此，不仅可以利于键合压电层420的键合，同时，还可以利用结合层410的绝缘性结合键合压电层420其自身的高阻值特性，建立后续异质结双极晶体管器件结构与压电滤波器的隔离区，提高器件的独立性。同时，当结合层410为尖晶石，例如多晶尖晶石时，可以制作温度补偿型的压电滤波器，从而提高压电滤波器的温度稳定性。
可选的，当结合层410为尖晶石时，还可以通过尖晶石对形成于尖晶石上方的键合压电层420进行温度补偿，例如可以通过键合技术在尖晶石层上形成钽酸锂层，钽酸锂层作为键合压电层420，其中，键合技术可以包括但不限于粘结技术、直接键合技术。当使用粘结技术时，可以通过紫外线固化胶粘剂、热定型胶粘剂和室温定型胶粘剂等等；当使用直接键合技术时，可以通过室温键合、等离子键合等等方式进行，需要说明的是，当选择直接键合技术时，应当使得键合表面具有较好的平坦表面，如此能够紧密粘合尖晶石和钽酸锂层。
可选的，在结合层410上通过键合形成键合压电层420之后，方法还包括：对键合压电层420(钽酸锂层或铌酸锂层)进行减薄，例如通过化学机械抛光工艺对键合压电层420进行减薄，如此，不仅能够使得键合压电层420具有较为平坦和干净的表面，便于后续结构的制作，同时，较薄的键合压电层420还能够降低压电滤波器的体积，便于进一步减小复合衬底的体积。
化学机械抛光工艺即将待抛光工件(例如键合压电层420)在一定的下压力及抛光液(由超细颗粒、化学氧化剂和液体介质组成的混合液)的存在下相对于一个抛光垫作旋转运动,借助磨粒的机械磨削及化学氧化剂的腐蚀作用来完成对工件表面的材料去除,并获得光洁表面。
可选的，目标键合压电层420的厚度为1μm至3μm，如此，便可以制作较薄的目标键合压电层420，如此，能够在保证后续在其上制作结构时不发生开裂、变形等现象的同时，还能够有效的降低复合衬底的体积。例如，当键合压电层420的厚度为200μm时，通过化学机械抛光工艺对其进行减薄，减薄后的目标键合压电层420的厚度可以是1μm、2μm或3μm等等。
本发明实施例的一方面，提供一种复合衬底，如图2所示，包括砷化镓基底100，砷化镓基底100具有高电子迁移率晶体管区域、异质结双极晶体管区域和键合区域；在砷化镓基底100依次设置有高电子迁移率晶体管外延层结构210和异质结双极晶体管外延层结构310，在高电子迁移率晶体管区域露出高电子迁移率晶体管外延层结构210，高电子迁移率晶体管区域的对应外延层结构用于形成高电子迁移率晶体管器件结构，异质结双极晶体管区域的对应外延层结构用于形成异质结双极晶体管器件结构，如此实现在砷化镓基底100上依序制作出高电子迁移率晶体管器件结构和异质结双极晶体管器件结构的外延层结构。然后在位于键合区域的异质结双极晶体管外延层结构310上沉积结合层410，利用结合层410作为中间层，改善键合压电层420与异质结双极晶体管外延层结构310连接的稳定性，此外，在键合压电层420为氧化物层时，还可以利用结合层410将键合压电层420和异质结双极晶体管外延层结构310隔离。然后通过键合技术在键合区域的结合层410上形成键合压电层420，从而形成复合衬底，通过复合衬底，可以将高电子迁移率晶体管外延层结构210、异质结双极晶体管外延层结构310和键合压电层420集成，由此，使得后续的高电子迁移率晶体管器件结构可以在高电子迁移率晶体管区域得以制作，异质结双极晶体管器件结构可以在异质结双极晶体管区域得以制作，压电滤波器结构可以在键合区域得以制作，在封装时，能够提高芯片集成化，减小打线，减小体积。此外，由于砷化镓基底100具有较好的刚性支撑，故，在其上制作键合压电层420时，可以实现较薄厚度的键合压电层420的制作，避免在键合压电层420上做结构时会使键合压电层420出现裂开或翘曲的问题。键合压电层420为钽酸锂层或铌酸锂层，不仅可以进一步的提高压电滤波器的压电性能，同时还可以利用其自身的高阻值特性，进一步的对异质结双极晶体管器件结构和压电滤波器结构进行隔离，以保证二者功能的独立性。
本发明实施例的再一方面，提供一种射频集成芯片制备方法，方法包括：提供一种复合衬底，复合衬底采用上述任一种的复合衬底制备方法制备；在复合衬底的高电子迁移率晶体管区域刻蚀高电子迁移率晶体管外延层结构210并沉积金属电极以形成高电子迁移率晶体管器件结构；在复合衬底的异质结双极晶体管区域刻蚀异质结双极晶体管外延层结构310并沉积金属电极以形成异质结双极晶体管器件结构；在复合衬底的键合区域刻蚀键合压电层420以形成压电滤波器结构，即如图2所示，从左至右依次为高电子迁移率晶体管器件结构、异质结双极晶体管器件结构和压电滤波器结构，如此，能够实现将高电子迁移率晶体管器件结构、异质结双极晶体管器件结构和压电滤波器结构于同一砷化镓基底100上制作，减少了前端模组的面积，降低了其体积，有效的提高了前端模组的集成程度，减少其外部连线，增加器件的效能。压电滤波器可以是声表面波滤波器或体声波滤波器。
当键合压电层420为钽酸锂层或铌酸锂层时，可以利用自身的高阻值特性以及结合层410的绝缘性质形成异质结双极晶体管器件结构和压电滤波器结构隔离区。此外，在S010中形成高电子迁移率晶体管器件结构、异质结双极晶体管器件结构和压电滤波器结构后，如图2所示，在高电子迁移率晶体管器件结构和异质结双极晶体管器件结构之间还可以形成第一离子注入隔离区610，如此，能够通过第一离子注入隔离区610对高电子迁移率晶体管器件结构和异质结双极晶体管器件结构进行隔离，避免相互干涉。第一离子注入隔离区610可以是在高电子迁移率晶体管器件结构和异质结双极晶体管器件结构之间的注入区通过离子注入使之成为绝缘区。此外，还可以使得第一离子注入隔离区610在形成时，朝向垂直基底100的方向延伸，例如通过控制离子注入深度使得第一离子注入隔离区610延伸至基底100，使得高电子迁移率晶体管器件结构和异质结双极晶体管器件结构能够形成较好的功能独立性。
可选的，如图3所示，为了进一步的提高前端模块的集成度，降低前端模块的占用体积，还可以在基底100上形成高电子迁移率晶体管器件结构、异质结双极晶体管器件结构和压电滤波器结构之后，先对高电子迁移率晶体管器件结构、异质结双极晶体管器件结构和压电滤波器结构三者的整体结构进行蜡封，然后对电感区域露出有高电子迁移率晶体管外延层结构210通过离子注入形成第二离子注入隔离区620，再在第二离子注入隔离区620上继续制作电感器结构510，第二离子注入隔离区620可以参考第一离子注入隔离区610的形成工艺，此处不再赘述。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种复合衬底制备方法，其特征在于，所述方法包括：
提供砷化镓基底，其中，所述砷化镓基底具有高电子迁移率晶体管区域、异质结双极晶体管区域和键合区域；
在所述砷化镓基底上外延生长，依次形成高电子迁移率晶体管外延层结构和异质结双极晶体管外延层结构；
在所述高电子迁移率晶体管区域刻蚀所述异质结双极晶体管外延层结构以露出所述高电子迁移率晶体管外延层结构，所述高电子迁移率晶体管外延层结构位于所述高电子迁移率晶体管区域、所述异质结双极晶体管区域和所述键合区域，所述异质结双极晶体管外延层结构位于所述异质结双极晶体管区域和所述键合区域；
所述高电子迁移率晶体管区域的对应外延层结构用于形成高电子迁移率晶体管器件结构，所述异质结双极晶体管区域的对应外延层结构用于形成异质结双极晶体管器件结构；
在所述异质结双极晶体管外延层结构上表面的键合区域沉积结合层；
在所述结合层上通过键合形成键合压电层。
2.如权利要求1所述的复合衬底制备方法，其特征在于，所述结合层为硅层、氧化硅层或尖晶石。
3.如权利要求1所述的复合衬底制备方法，其特征在于，所述键合压电层为钽酸锂层或铌酸锂层。
4.如权利要求1所述的复合衬底制备方法，其特征在于，所述在所述结合层上通过键合形成键合压电层之后，所述方法还包括：
减薄所述键合压电层以形成目标键合压电层。
5.如权利要求4所述的复合衬底制备方法，其特征在于，所述减薄所述键合压电层以形成目标键合压电层包括：通过化学机械抛光减薄所述键合压电层以形成目标键合压电层。
6.如权利要求4所述的复合衬底制备方法，其特征在于，所述目标键合压电层的厚度为1μm至3μm。
7.一种复合衬底，其特征在于，包括砷化镓基底，所述砷化镓基底具有高电子迁移率晶体管区域、异质结双极晶体管区域和键合区域；在所述砷化镓基底依次设置有高电子迁移率晶体管外延层结构和异质结双极晶体管外延层结构，在所述高电子迁移率晶体管区域露出所述高电子迁移率晶体管外延层结构，所述高电子迁移率晶体管区域的对应外延层结构用于形成高电子迁移率晶体管器件结构，所述异质结双极晶体管区域的对应外延层结构用于形成异质结双极晶体管器件结构，在所述异质结双极晶体管外延层结构上表面的键合区域依次设置结合层和键合压电层。
8.一种射频集成芯片制备方法，其特征在于，所述方法包括：
提供一种复合衬底，所述复合衬底采用如权利要求1至6任一项所述的复合衬底制备方法制备；
在所述复合衬底的高电子迁移率晶体管区域刻蚀高电子迁移率晶体管外延层结构并沉积金属电极以形成高电子迁移率晶体管器件结构；
在所述复合衬底的异质结双极晶体管区域刻蚀异质结双极晶体管外延层结构并沉积金属电极以形成异质结双极晶体管器件结构；
在所述复合衬底的键合区域刻蚀键合压电层以形成压电滤波器结构；
在所述异质结双极晶体管器件结构和所述高电子迁移率晶体管器件结构之间形成有第一离子注入隔离区。
9.如权利要求8所述的射频集成芯片制备方法，其特征在于，所述复合衬底还包括电感区域，在所述电感区域露出所述高电子迁移率晶体管外延层结构，在形成高电子迁移率晶体管器件结构、异质结双极晶体管器件结构和压电滤波器结构之后，所述方法还包括：
对所述高电子迁移率晶体管器件结构、所述异质结双极晶体管器件结构和所述压电滤波器结构进行蜡封；
对所述电感区域露出有所述高电子迁移率晶体管外延层结构通过离子注入形成第二离子注入隔离区；
在所述第二离子注入隔离区上还形成电感器结构。
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Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101064287A (zh) * 2006-04-28 2007-10-31 株式会社半导体能源研究所 半导体集成电路及其制造方法、使用该电路的半导体装置
CN101320733A (zh) * 2007-06-04 2008-12-10 松下电器产业株式会社 半导体器件及其制造方法
CN102299151A (zh) * 2010-06-24 2011-12-28 瑞萨电子株式会社 具有异质结双极晶体管和场效应晶体管的半导体器件
JP2012124221A (ja) * 2010-12-06 2012-06-28 Hitachi Cable Ltd トランジスタ素子及びトランジスタ用エピタキシャルウェハの製造方法
CN102842578A (zh) * 2011-06-23 2012-12-26 寇平公司 双极高电子迁移率晶体管及其形成方法
CN103456780A (zh) * 2012-06-01 2013-12-18 稳懋半导体股份有限公司 伪晶型高电子迁移率晶体管和异质接面双极晶体管磊晶改良结构及其加工方法
CN105070751A (zh) * 2015-08-18 2015-11-18 成都嘉石科技有限公司 GaAs HBT器件
CN105355627A (zh) * 2015-11-23 2016-02-24 中山德华芯片技术有限公司 一种Si基GaN Bi-HEMT芯片及其制备方法
CN107195627A (zh) * 2017-05-12 2017-09-22 中国电子科技集团公司第五十五研究所 一种氮化镓晶体管与硅晶体管集成的方法
WO2017222990A1 (en) * 2016-06-19 2017-12-28 IQE, plc Epitaxial aln/rare earth oxide structure for rf filter applications
CN109964302A (zh) * 2016-09-22 2019-07-02 Iqe公司 集成的外延金属电极
CN111092148A (zh) * 2019-12-27 2020-05-01 厦门市三安集成电路有限公司 一种压电材料复合基板的制造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005079417A (ja) * 2003-09-02 2005-03-24 Matsushita Electric Ind Co Ltd 半導体装置及びヘテロ接合バイポーラトランジスタ

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101064287A (zh) * 2006-04-28 2007-10-31 株式会社半导体能源研究所 半导体集成电路及其制造方法、使用该电路的半导体装置
CN101320733A (zh) * 2007-06-04 2008-12-10 松下电器产业株式会社 半导体器件及其制造方法
CN102299151A (zh) * 2010-06-24 2011-12-28 瑞萨电子株式会社 具有异质结双极晶体管和场效应晶体管的半导体器件
JP2012124221A (ja) * 2010-12-06 2012-06-28 Hitachi Cable Ltd トランジスタ素子及びトランジスタ用エピタキシャルウェハの製造方法
CN102842578A (zh) * 2011-06-23 2012-12-26 寇平公司 双极高电子迁移率晶体管及其形成方法
CN103456780A (zh) * 2012-06-01 2013-12-18 稳懋半导体股份有限公司 伪晶型高电子迁移率晶体管和异质接面双极晶体管磊晶改良结构及其加工方法
CN105070751A (zh) * 2015-08-18 2015-11-18 成都嘉石科技有限公司 GaAs HBT器件
CN105355627A (zh) * 2015-11-23 2016-02-24 中山德华芯片技术有限公司 一种Si基GaN Bi-HEMT芯片及其制备方法
WO2017222990A1 (en) * 2016-06-19 2017-12-28 IQE, plc Epitaxial aln/rare earth oxide structure for rf filter applications
CN109478591A (zh) * 2016-06-19 2019-03-15 Iqe公司 用于RF滤波器应用的外延AlN/稀土氧化物结构
CN109964302A (zh) * 2016-09-22 2019-07-02 Iqe公司 集成的外延金属电极
CN107195627A (zh) * 2017-05-12 2017-09-22 中国电子科技集团公司第五十五研究所 一种氮化镓晶体管与硅晶体管集成的方法
CN111092148A (zh) * 2019-12-27 2020-05-01 厦门市三安集成电路有限公司 一种压电材料复合基板的制造方法

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