JP7190244B2 - 加工基板に集積されているｒｆデバイス - Google Patents

加工基板に集積されているｒｆデバイス Download PDF

Info

Publication number
JP7190244B2
JP7190244B2 JP2019545339A JP2019545339A JP7190244B2 JP 7190244 B2 JP7190244 B2 JP 7190244B2 JP 2019545339 A JP2019545339 A JP 2019545339A JP 2019545339 A JP2019545339 A JP 2019545339A JP 7190244 B2 JP7190244 B2 JP 7190244B2
Authority
JP
Japan
Prior art keywords
layer
bonded
silicon oxide
ceramic core
polycrystalline ceramic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019545339A
Other languages
English (en)
Other versions
JP2020508278A (ja
Inventor
オドノブリュードフ，ウラジミール
バセリ，セム
アクタス，オズギュル
Original Assignee
クロミス，インコーポレイテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by クロミス，インコーポレイテッド filed Critical クロミス，インコーポレイテッド
Publication of JP2020508278A publication Critical patent/JP2020508278A/ja
Priority to JP2022193852A priority Critical patent/JP2023051915A/ja
Application granted granted Critical
Publication of JP7190244B2 publication Critical patent/JP7190244B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B23/00—Single-crystal growth by condensing evaporated or sublimed materials
    • C30B23/02—Epitaxial-layer growth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02387—Group 13/15 materials
    • H01L21/02389—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02491—Conductive materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6616—Vertical connections, e.g. vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6627—Waveguides, e.g. microstrip line, strip line, coplanar line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/122—Single quantum well structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Recrystallisation Techniques (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Medicinal Preparation (AREA)
  • Nitrogen And Oxygen Or Sulfur-Condensed Heterocyclic Ring Systems (AREA)

Description

関連出願の相互参照
[0001]本出願は、２０１７年２月２１日に出願された米国仮特許出願第６２／４６１，７２２号および２０１８年２月７日に出願された米国非仮特許出願第１５／８９１，２０５号の利益を主張し、これらの内容は参照によりその全体が本明細書に組み込まれる。
[0002]高周波トランジスタまたは高電子移動度トランジスタ（ＨＥＭＴ）などの高周波、高性能無線周波数（ＲＦ）集積デバイスは、化合物半導体を使用して作製することができる。例えば、ＲＦデバイスを作製するために、窒化ガリウム（ＧａＮ）のようなエピタキシャル層は、ケイ素、炭化ケイ素（ＳｉＣ）、サファイア、または他の基板のような、堆積されるＧａＮとは異なる格子構造（または格子定数）を有する半導体キャリア基板上にＧａＮを堆積させることを含むヘテロエピタキシャル（エピ）成長プロセスによって形成することができる。ＧａＮとキャリア基板との間の格子不整合は、デバイスの歩留まりおよび性能に悪影響を与える可能性のある欠陥、転位および歪みを生成する可能性がある。さらに、ＧａＮ層およびキャリア基板は、異なる熱膨張係数（ＣＴＥ）を有し得る。熱処理（例えば、ＧａＮエピタキシャル成長）は、ＧａＮを亀裂もしくは剥離させるか、またはキャリア基板を撓ませ、場合によっては破断する可能性がある。ＣＴＥが異なることによって、基板ウェハサイズが、制限され、規模が限定され、ＲＦデバイスおよびソリューションの全体的な製造コストの削減が妨げられる可能性がある。
[0003]本発明は、一般に、加工基板上に作製され得る化合物半導体を含むＲＦデバイスに関する。より具体的には、本発明は、多結晶コア上の中間層構造を含むＲＦ基板上の共平面導波路と統合されているＲＦデバイスを作製するための方法およびシステムに関する。単なる例として、本発明は、中間層構造内に埋め込み金属層を含むＲＦ基板を提供し、ＲＦ基板上にエピタキシャルＧａＮ層を形成し、埋め込み金属層と接触するためにエピタキシャルＧａＮ層を通じて１つまたは複数のビアを形成する方法およびシステムに適用されている。方法および技法は、様々な半導体処理動作に適用することができる。
[0004]本発明のいくつかの実施形態によれば、ＲＦデバイスのための基板は、多結晶セラミックコアおよび中間層構造を含むことができる。中間層構造は、多結晶セラミックコアに結合されている第１の酸化ケイ素層と、第１の酸化ケイ素層に結合されているポリシリコン層と、ポリシリコン層に結合されている第２の酸化ケイ素層と、第２の酸化ケイ素層に結合されているバリア層と、バリア層に結合されている第３の酸化ケイ素層と、第３の酸化ケイ素層に結合されている実質的に単結晶のシリコン層とを含むことができる。
[0005]本発明のいくつかの他の実施形態によれば、ＲＦデバイスは、多結晶セラミックコアおよび中間層構造を含むことができる。中間層構造は、多結晶セラミックコアに結合されている第１の酸化ケイ素層と、第１の酸化ケイ素層に結合されているポリシリコン層と、ポリシリコン層に結合されている第２の酸化ケイ素層と、第２の酸化ケイ素層に結合されている第１の窒化ケイ素層と、第１の窒化ケイ素層に結合されている金属層と、金属層に結合されている第２の窒化ケイ素層と、第２の窒化ケイ素層に結合されている第３の酸化ケイ素層と、第３の酸化ケイ素層に結合されている実質的に単結晶のシリコン層とを含むことができる。ＲＦデバイスは、実質的に単結晶のシリコン層に結合されているエピタキシャル窒化ガリウム（ＧａＮ）層、エピタキシャルＧａＮ層に結合されている二次元電子ガス（２ＤＥＧ）誘導層、および電界効果トランジスタ（ＦＥＴ）をさらに含むことができる。ＦＥＴは、２ＤＥＧ誘導層の第１の領域に結合されているドレイン、２ＤＥＧ誘導層の第２の領域に結合されているソース、２ＤＥＧ誘導層の第３の領域に結合されているゲート誘電体層、およびゲート誘電体層に結合されているゲートを含むことができる。ＲＦデバイスは、エピタキシャルＧａＮ層および２ＤＥＧ誘導層を通る第１のビアをさらに含むことができる。第１のビアは、ソースを中間層構造の金属層に結合し、金属層はグランドに接続されている。
[0006]本発明のいくつかのさらなる実施形態によれば、ＲＦデバイスを作製する方法は、多結晶セラミックコアを提供することと、多結晶セラミックコアに結合されている中間層構造を形成することとを含むことができる。中間層構造は、多結晶セラミックコアに結合されている第１の酸化ケイ素層と、第１の酸化ケイ素層に結合されているポリシリコン層と、ポリシリコン層に結合されている第２の酸化ケイ素層と、第２の酸化ケイ素層に結合されているバリア層と、バリア層に結合されている第３の酸化ケイ素層と、第３の酸化ケイ素層に結合されている実質的に単結晶のシリコン層とを含むことができる。本方法は、実質的に単結晶のシリコン層に結合されているエピタキシャルＧａＮ層を成長させることと、エピタキシャルＧａＮ層に結合されている二次元電子ガス（２ＤＥＧ）誘導層を成長させることと、電界効果トランジスタ（ＦＥＴ）を形成することとをさらに含むことができる。ＦＥＴは、２ＤＥＧ誘導層の第１の領域に結合されているドレイン、２ＤＥＧ誘導層の第２の領域に結合されているソース、２ＤＥＧ誘導層の第３の領域に結合されているゲート誘電体層、およびゲート誘電体層に結合されているゲートを含むことができる。
[0007]従来技術にまさる多くの利点が本発明によって達成される。例えば、本発明の実施形態は、高周波で動作することができるＲＦ基板上の共平面導波路と統合されているＲＦデバイスを作製するためのシステムおよび方法を提供する。さらに、本発明の実施形態は、ＲＦデバイス内の層の熱抵抗を低減し、ＲＦデバイスの端子からグランドまでのインダクタンスおよび／またはインピーダンスを低減することができ、これにより高周波動作を可能にすることができるＲＦデバイス構造を提供する。
[0008]本発明のこれらのおよび他の実施形態は、その利点および特徴の多くと共に、以下の本文および添付の図面に関連してより詳細に説明される。
本発明の一実施形態による加工基板構造を示す簡略化された概略図である。 本発明の一実施形態による、加工基板上に形成されている無線周波数（ＲＦ）集積回路の断面図である。 本発明の別の実施形態による、加工基板上のＲＦ集積回路の断面図である。 本発明のいくつかの実施形態によるＲＦ基板の断面図である。 本発明の一実施形態による、バックサイドビアおよび裏面金属層を有する加工基板上に形成されているＲＦ集積回路の断面図である。 本発明のいくつかの実施形態による、図４に示されているＲＦ集積回路の平面図である。 本発明の一実施形態による、裏側接地面を有する加工基板上に形成されているＲＦ集積回路の断面図である。 本発明のいくつかの実施形態による、図６に示されているＲＦ集積回路の平面図である。 本発明のさらなる実施形態によるＲＦ集積回路の断面図である。 本発明のいくつかの実施形態によるＲＦ集積回路を形成する方法を示す簡略化されたフローチャートである。
[0019]本発明は、一般に、加工基板を用いた化合物半導体ベースの無線周波数（ＲＦ）集積回路に関する。より詳細には、本発明は、加工基板、および、エピタキシャル層の複数のグループを使用した、窒化ガリウム（ＧａＮ）集積回路のような、高性能、高密度で低コストのＲＦ集積回路に関し、加工基板の熱膨張係数（ＣＴＥ）は、エピタキシャル層のＣＴＥと実質的に一致する。方法および技法は、様々な半導体処理動作に適用することができる。以下に説明されるいくつかの実施形態においては、ＧａＮ ＲＦ集積回路が例として使用されるが、他の化合物半導体ベースのＲＦ集積回路が、本明細書で開示される方法および技術を使用して作製してもよいことに留意されたい。
[0020]図１は、本発明の一実施形態による加工基板１００を示す簡略化された概略図である。図１に示された加工基板１００は、様々な電子および光学用途に適している。加工基板１００は、加工基板１００上で成長するエピタキシャル材料のＣＴＥに実質的に一致する熱膨張係数（ＣＴＥ）を有することができるコア１１０を含む。エピタキシャル材料１３０は、加工基板１００の要素として必要ではないが、一般的に、加工基板１００上で成長するため、任意選択として示されている。
[0021]窒化ガリウム（ＧａＮ）ベースの材料（ＧａＮベースの層を含むエピタキシャル層）の成長を含む用途では、コア１１０は、イットリウム酸化物のような結合剤を含むことができる、例えば、多結晶窒化アルミニウム（ＡｌＮ）などの多結晶セラミック材料であり得る。コア１１０として、多結晶窒化ガリウム（ＧａＮ）、多結晶窒化アルミニウムガリウム（ＡｌＧａＮ）、多結晶炭化ケイ素（ＳｉＣ）、多結晶酸化亜鉛（ＺｎＯ）、多結晶三酸化ガリウム（Ｇａ２Ｏ３）などを含む他の材料を利用することができる。コア１１０の厚さは、例えば７５０μｍなど、１００～１５００μｍ程度とすることができる。
[0022]コア１１０は、シェルまたはカプセル化シェルとして参照され得る第１の接着層１１２にカプセル化することができる。一実施形態では、第１の接着層１１２は、厚さが１，０００Å程度のオルトケイ酸テトラエチル（ＴＥＯＳ）酸化物層を含む。他の実施形態では、第１の接着層１１２の厚さは、例えば、１００Åから２，０００Åまで変化する。いくつかの実施形態ではＴＥＯＳ酸化物を接着層に利用することができるが、本発明の他の実施形態によれば、後の堆積層と下の層または材料（例えば、セラミック、特に多結晶セラミック）との間の接着を提供する他の材料を利用することができる。例えば、ＳｉＯ２または他の酸化ケイ素（ＳｉｘＯｙ）がセラミック材料に良好に付着することができ、例えば導電性材料のその後の堆積に適した表面を提供することができる。いくつかの実施形態では、第１の接着層１１２は、いくつかの実施形態ではコア１１０を完全に包囲して、完全にカプセル化されたコアを形成し、ＬＰＣＶＤプロセスまたは他の適切な堆積プロセスを使用して形成することができ、これは、半導体処理、特に、多結晶または複合基板および層と適合し得る。いくつかの実施形態では、第１の接着層１１２は、コア１１０の片側に形成されてもよい。第１の接着層１１２は、後続の層が接着して加工基板構造の要素を形成する表面を提供する。
[0023]カプセル化接着層を形成するためのＬＰＣＶＤプロセス、スピンオンガラス／誘電体、炉ベースのプロセスなどの使用に加えて、ＣＶＤプロセスまたは同様の堆積プロセスを含む他の半導体プロセスを本発明の実施形態に従って利用することができる。一例として、コアの一部をコーティングする堆積プロセスを利用することができ、コアを裏返すことができ、堆積プロセスを繰り返してコアの追加部分をコーティングすることができる。したがって、一部の実施形態では完全にカプセル化された構造を提供するためにＬＰＣＶＤ技法が利用されるが、特定の用途に応じて他の膜形成技法を利用することができる。
[0024]導電層１１４が、第１の接着層１１２上に形成される。一実施形態において、ポリシリコンはセラミック材料に対して不十分な接着性を示すことがあるため、導電層１１４は、第１の接着層１１２を包囲して形成されるポリシリコン（すなわち、多結晶シリコン）のシェルである。導電層１１４がポリシリコンである実施形態では、ポリシリコン層の厚さは、例えば２，５００Åなど、５００～５，０００Å程度とすることができる。いくつかの実施形態において、ポリシリコン層は、第１の接着層１１２（例えば、ＴＥＯＳ酸化物層）を完全に包囲するシェルとして形成され、それにより完全にカプセル化された接着層を形成し、ＬＰＣＶＤプロセスを使用して形成され得る。他の実施形態では、導電性材料は、接着層の一部、例えば、基板構造の上半分に形成することができる。いくつかの実施形態では、導電性材料は、完全にカプセル化する層として形成することができ、その後、基板構造の片側で除去することができる。
[0025]一実施形態では、導電層１１４は、高導電性材料を提供するためにドープされたポリシリコン層とすることができる。例えば、導電層１１４にホウ素をドープして、ｐ型ポリシリコン層を提供することができる。いくつかの実施形態において、ホウ素によるドーピングは、高い導電性を提供するために、１×１０１９ｃｍ－３から１×１０２０ｃｍ－３のレベルである。異なるドーパント濃度の他のドーパント（例えば、１×１０１６ｃｍ－３から５×１０１８ｃｍ－３の範囲のドーパント濃度のリン、ヒ素、ビスマスなど）を利用して、導電層での使用に適したｎ型またはｐ型半導体材料を提供することができる。当業者であれば、多くの変形、修正、および代替形態を認識するであろう。
[0026]導電層１１４の存在は、加工基板を半導体処理ツール、例えば静電チャック（ＥＳＣまたはｅチャック）を備えたツールに静電チャックする際に有用である。導電層１１４は、半導体処理ツールでの処理後の迅速なデチャックを可能にする。本発明の実施形態では、導電層は、ボンディングを含む将来の処理中にチャックとの電気的接触またはｅチャックへの容量結合を可能にする。したがって、本発明の実施形態は、従来のシリコンウェハと共に利用される方法で処理することができる基板構造を提供する。当業者であれば、多くの変形、修正、および代替形態を認識するであろう。さらに、ＥＳＤチャッキングと組み合わせて高い熱伝導率を備えた基板構造を有することにより、後続の加工層およびエピタキシャル層の形成、ならびに後続のデバイス作製ステップの堆積条件を改善することができる。例えば、それは、より低い応力、より均一な堆積厚、およびその後の層形成を通してより良好な化学量論制御をもたらすことができる望ましい熱プロファイルを提供することができる。
[0027]第２の接着層１１６（例えば、厚さが１，０００Å程度のＴＥＯＳ酸化物層）が導電層１１４上に形成される。いくつかの実施形態では、第２の接着層１１６は導電層１１４を完全に包囲して完全にカプセル化された構造を形成し、ＬＰＣＶＤプロセス、ＣＶＤプロセス、またはスピンオン誘電体の堆積を含む任意の他の適切な堆積プロセスを使用して形成することができる。
[0028]例えば、窒化ケイ素層などのバリア層１１８が、第２の接着層１１６上に形成される。一実施形態では、バリア層１１８は、厚さが約４，０００Åから５，０００Å程度の窒化ケイ素層である。バリア層１１８は、いくつかの実施形態では第２の接着層を完全に包囲して完全にカプセル化された構造を形成し、ＬＰＣＶＤプロセスを使用して形成することができる。窒化ケイ素層に加えて、ＳｉＣＮ、ＳｉＯＮ、ＡｌＮ、ＳｉＣなどを含むアモルファス材料をバリア層として利用することができる。いくつかの実装形態では、バリア層１１８は、バリア層１１８を形成するために構築されるいくつかの副層を含む。したがって、バリア層という用語は、単一の層または単一の材料を示すことを意図したものではなく、複合的に積層された１つまたは複数の材料を包含することを意図している。当業者であれば、多くの変形、修正、および代替形態を認識するであろう。
[0029]一部の実施形態では、例えば窒化ケイ素層などのバリア層１１８は、例えば、高温（例えば、１，０００℃）のエピタキシャル成長プロセス中に、例えばイットリウム（元素）、酸化イットリウム（すなわちイットリア）、酸素、金属不純物、他の微量元素などの、コア中に存在する元素の、加工基板が存在し得る半導体処理チャンバの環境への拡散および／またはガス放出を防止する。本明細書に記載のカプセル化層を利用して、非クリーンルーム環境向けに設計された多結晶ＡｌＮを含むセラミック材料を、半導体プロセスフローおよびクリーンルーム環境で利用することができる。
[0030]いくつかの実施形態では、コアを形成するために利用されるセラミック材料は、１，８００℃の範囲の温度で焼成することができる。このプロセスはセラミック材料中に存在する相当量の不純物を追い出すことが予想される。これらの不純物には、イットリアを焼結助剤として使用することによってもたらされるイットリウム、カルシウム、ならびに他の元素および化合物が含まれ得る。続いて、８００°Ｃから１，１００°Ｃの範囲のはるかに低い温度で行われ得るエピタキシャル成長プロセス中に、これらの不純物のその後の拡散はわずかであると予想される。しかし、従来の予想に反して、セラミック材料の焼成温度よりもはるかに低い温度でのエピタキシャル成長プロセス中であっても、加工基板の層を通じた元素の著しい拡散が存在する場合がある。したがって、本発明の実施形態は、この望ましくない拡散を防止するために、バリア層を加工基板構造に統合する。
[0031]したがって、本発明の実施形態は、窒化ケイ素層を統合して、多結晶セラミック材料（例えば、ＡｌＮ）から加工層および任意選択のＧａＮ層１３０などのエピタキシャル層への背景元素の外方拡散を防止する。下にある層および材料をカプセル化する窒化ケイ素層１１８は、所望のバリア層機能を提供する。加工基板構造への窒化ケイ素層１１８の統合は、窒化ケイ素層が存在しない場合に発生することになるアニーリングプロセス中のカルシウム、イットリウム、およびアルミニウムの加工層への拡散を防ぐ。したがって、窒化ケイ素層１１８の使用は、拡散バリアを通じてこれらの元素が拡散するのを防ぎ、それにより、加工基板を取り巻く環境へのそれらの放出を防ぐ。同様に、バルクセラミック材料内に含まれる任意の他の不純物は、バリア層によって包含される。
[0032]接合層１２０（例えば、酸化ケイ素層）が、例えば、バリア層１１８の上面など、バリア層１１８の一部の上に堆積され、その後、実質的に単結晶の層１２２（例えば、剥離シリコン（１１１）層などの単結晶シリコン層）の接合中に使用される。接合層１２０は、いくつかの実施形態では、厚さが約１．５μｍであり得る。いくつかの実施形態において、接合層１２０の厚さは、接合によるボイド低減のために２０ｎｍ以上である。いくつかの実施形態では、接合層１２０の厚さは０．７５～１．５μｍの範囲にある。
[0033]接合層１２０は、厚い（例えば、２～５μｍの厚さ）酸化物層の堆積と、それに続く、酸化物を約１．５μｍ以下の厚さまで薄くする化学機械研磨（ＣＭＰ）プロセスとによって形成することができる。厚い初期酸化物は、多結晶コアの作製後に残ることがあり、図１に示されるカプセル化層が形成されるときに存在し続けることがある、支持構造上に存在する表面特徴を平滑化する役割を果たす。ＣＭＰプロセスは、ボイドのない実質的に平坦な表面を提供し、これは次いで、ウェハ移載プロセス中に使用して、単結晶シリコン層１２２を接合層１２０に接合することができる。
[0034]実質的に単結晶の層１２２（例えば、剥離Ｓｉ（１１１））は、エピタキシャル材料の形成のためのエピタキシャル成長プロセス中の成長層としての使用に適している。いくつかの実施形態では、エピタキシャル材料は、厚さが２μｍから１０μｍのＧａＮ層を含むことができ、これは、オプトエレクトロニクス、ＲＦ、およびパワーデバイスで利用される複数の層の１つとして利用することができる。一実施形態では、実質的に単結晶の層１２２は、層転写プロセスを使用して接合層に付着されている単結晶シリコン層を含む。
[0035]層転写プロセスは、シリコンウェハを使用して実行することができる。シリコンウェハは、接合層１２０に付着するための単結晶層１２２を形成するのを助けることができる、損傷界面をＳｉ内部に作り出すために、いくつかの要素を埋め込むことができる。例えば、ともに付着されているシリコンウェハおよび接合層１２０に圧力を加えることによって、シリコンウェハを接合層１２０に原子結合させることができる。
[0036]結合プロセスの後、剥離プロセスが、シリコンウェハ内の損傷界面を活性化し、単結晶層１２２内の埋め込まれた要素を膨張させ、したがって、シリコンウェハの上部を、加工層を伴うセラミックウェハ１１０から分割することができる。接合層１２０に結合された残りの単結晶層１２２は、約５ミクロン未満のような比較的薄いものであり得、したがって、加工基板１００のＣＴＥに大きく寄与しないものであり得る。したがって、加工基板１００のＣＴＥは、セラミックコア１１０のＣＴＥによって主に決定される。
[0037]シリコン以外の材料を使用して、単結晶の薄い接合層を作製してもよい。これらの単結晶材料は、ＳｉＣ、ＧａＮ、ＡｌＧａＮ、ＡｌＮ、ＺｎＯ、サファイアなどを含むことができる。
[0038]ＧａＮエピタキシャル層１３０（エピタキシャル層とも呼ばれる）は、複数の層または副層をエピタキシャル成長させて、加工基板１１０の上にエピタキシャル構造を形成することによって形成することができる。本明細書において使用される場合、用語「層」は、同じまたは異なる材料の複数の層または副層を含む構造を含むと理解されるべきである。いくつかの実施形態では、バッファ層を接合層１２０上に形成することができ、ＧａＮエピタキシャル層１３０（エピタキシャル層）をバッファ層の上に形成することができる。セラミックウェハ１１０およびＧａＮエピタキシャル層１３０のＣＴＥは、互いの約０．１％、０．５％、１％、２％、５％、または１０％内など、広い温度範囲（例えば、約２５℃～約１２００℃）にわたって実質的に一致することができる。このＣＴＥの一致は、亀裂または反りを生じることなく、より大きなセラミックウェハ１１０上により高品質のエピタキシャル層を形成することを可能にする。例えば、ＧａＮエピタキシャル層１３０は、６インチ、８インチ、１２インチ、またはより大きい加工基板１００上に形成することができる。より大きなウェハを使用すると、ウェハ当たりのデバイス数が増加し、結果としてより安価なＧａＮデバイスを得ることができる。
[0039]ＣＴＥの一致はまた、加工基板１１０の上に大幅により厚いＧａＮエピタキシャル層１３０（例えば、数十または数百ミクロン）を形成することも可能にする。複合エピタキシャル層は、ＧａＮエピタキシャル層１３０と単結晶層１２２との間の格子構造の全体的な転位密度を減少させることができる。さらに、より多数のエピタキシャル層を使用して、より幅広いＧａＮデバイスのアレイのためのより複雑な回路を作製することができる。
[0040]加工基板構造に関する追加の説明は、２０１７年６月１３日に出願された米国特許出願第１５／６２１，３３５号、および２０１７年６月１３日に出願された米国特許出願第１５／６２１，２３５号に記載されている。これらの開示は、本明細書において参照によりその全体が組み込まれる。
[0041]図２は、本発明の一実施形態による、ＲＦ基板２１５上に形成されているＲＦ集積回路２００の概略断面図である。ＲＦ集積回路２００は、多結晶窒化アルミニウム（ＡｌＮ）などの多結晶セラミック材料を有する多結晶コア２１０を含む。いくつかの実施形態において、多結晶コア２１０は、多結晶コアの熱抵抗を低減するために薄くされてもよい。例えば、多結晶コア２１０は、約１００μｍ未満、約５０μｍ未満、約２５μｍ未満、またはそれ未満の厚さを有するように薄くすることができる。中間層構造２２０が多結晶コア２１０上に形成される。中間層構造２２０は、第１の接着層（例えば、ＴＥＯＳまたは酸化ケイ素層などの図１の第１の接着層１１２）と、導電層（例えば、ポリシリコン層などの導電層１１４）と、第２の接着層（例えば、ＴＥＯＳまたは酸化ケイ素層などの第２の接着層１１６）と、バリア層（例えば、窒化ケイ素層などのバリア層１１８）とを含むことができる。中間層構造２２０は、接合層（例えば、酸化ケイ素層などの接合層１２０）、および実質的に単結晶の層（例えば、単結晶シリコン層などの単結晶層１２２）も含むことができる。多結晶コア２１０と中間層構造２２０との組み合わせが、本明細書ではＲＦ基板２１５として参照されることがある。図１を参照して説明したように、中間層構造２２０内の１つまたは複数の層（例えば、第１の接着層、導電層、第２の接着層、およびバリア層）は、多結晶コア２１０をカプセル化してもよい。
[0042]ＲＦ集積回路２００は、１つまたは複数のＧａＮ層などの１つまたは複数のエピタキシャル層２３０と、二次元電子ガス（２ＤＥＧ）誘導層２４０とを含むことができる。１つまたは複数のエピタキシャルＧａＮ層２３０は、高電圧遮断構造を形成することができ、これは、そのような構造の表面で均一な電場を有し、これによって、構造がデバイスの理論限界に近い電圧を遮断することが可能になる。この制限は、半導体材料の臨界電場、および、それらの間に高い電位を有する２つの端子間の分離距離によって定義することができる。ＧａＮ遮断構造は、構造内にＲＦエネルギーを保持することもできる。２ＤＥＧは、圧電効果（応力）、バンドギャップ微分、および分極電荷の組み合わせによって誘導することができる。２ＤＥＧ誘導層２４０は、ＡｌＧａＮ、ＡｌＮ、または他の材料のうちの１つまたは複数を含むことができる。いくつかの実施形態では、２ＤＥＧ誘導層２４０は、電子を矩形量子井戸に閉じ込めるために、２つの近接したヘテロ接合界面を含むことができる。
[0043]ＲＦ集積回路２００はまた、２ＤＥＧ誘導層２４０上に形成されている１つまたは複数のトランジスタを含むことができる。トランジスタは、ソース２５０、ゲート２６０、およびドレイン２７０を含む電界効果トランジスタ（ＦＥＴ）を含むことができる。ソース２５０およびドレイン２７０は、２ＤＥＧ誘導層２４０に結合することができる。ゲート２６０は、ゲート誘電体２８０によって２ＤＥＧ誘導層２４０から絶縁された多重フィールドプレートゲートであり得る。トランジスタは、層間誘電体２９０によってカプセル化することができる。
[0044]ＲＦ集積回路２００は、エピタキシャル層２３０上に形成されている共平面導波路（図２には図示せず）も含むことができる。共平面導波路を備えたＲＦ集積回路２００は、高周波で動作することが可能であり得、作製が比較的容易であり得る。上記のように、基板とエピタキシャル層との間のＣＴＥマッチングにより、デバイス層の欠陥密度を非常に低くすることができ、柔軟なテンプレート材料上により広い範囲の厚さを成長させることができるようになり、熱性能を改善することができるようになる。
[0045]様々な実施形態において、中間層構造２２０の１つまたは複数の層を薄くして、ＲＦ基板２１５の熱抵抗を低減することができる。いくつかの実施形態では、バリア層と導電層との間の接合層または接着層の少なくとも１つを完全に除去（すなわち、厚さゼロに）することができる。表１は、様々な実施形態によるＲＦ基板２１５内の様々な層のいくつかの例示的な厚さを示している。第１の列は、比較的厚い酸化ケイ素層を有するＲＦ基板２１５内の様々な層の厚さを示している。第２の列は、比較的薄い酸化ケイ素層を有するＲＦ基板２１５内の様々な層の厚さを示している。第３の列は、酸化ケイ素層のない（なし）ＲＦ基板２１５内の様々な層の厚さを示している。表２は、表１に示される３種類の中間層構造２２０を有するＲＦ基板２１５にわたる例示的な温度差（ΔＴ）を示す。表１および表２に示すように、ＳｉＯ２層を薄くすると、ＲＦ基板２１５の熱抵抗が大幅に減少し、したがって、ＲＦ基板２１５内の温度勾配が大幅に減少する。
Figure 0007190244000001
Figure 0007190244000002
[0046]いくつかの他の実施形態によれば、酸化ケイ素層を完全に除去することに加えて（表１の第３の列に示されるものとしての、なし）、導電層（例えば、Ｓｉ）も完全に除去され得る。このようなＲＦ基板２１５は、酸化ケイ素層のみが除去されたＲＦ基板２１５によって示される温度プロファイルと同様またはそれより良好な温度プロファイルを維持しながら、中間層構造２２０におけるＲＦエネルギーの吸収を最小限に抑えることができる。
[0047]ＨＥＭＴなどのデバイスでは、フィールドプレートを使用して電場分布を操作し、電場のピーク値を下げることができる。ただし、フィールドプレートは端子間に寄生容量を追加する場合がある。したがって、大型ＲＦデバイスでは、ゲート、ソース、ドレイン電極などの導体間の寄生容量を低減するために、エアブリッジを上面のメタライゼーションに使用することができる。エアブリッジは、電極パッド領域からＲＦデバイスの様々な構成要素まで延在することができる。エアブリッジは、金（Ａｕ）メッキなどの電着または電気メッキ技法によって適用された導電性材料から形成されてもよい。
[0048]図３Ａは、本発明の一実施形態による、ＲＦ基板３１５上に形成されている接地された共平面導波路を含むＲＦ集積回路３００の断面図である。ＲＦ集積回路２００と同様に、ＲＦ集積回路３００は、多結晶窒化アルミニウム（ＡｌＮ）などの多結晶セラミック材料を有する多結晶コア３１０を含むことができる。いくつかの実施形態において、多結晶コア３１０は、多結晶コア３１０の熱抵抗を低減するために薄くされてもよい。例えば、多結晶コア３１０は、約１００μｍ未満、約５０μｍ未満、約２５μｍ未満、またはそれ未満の厚さを有するように薄くすることができる。中間層構造３２０は多結晶コア３１０上に形成することができる。中間層構造３２０および多結晶コア３１０は、集合的にＲＦ基板３１５を形成することができる。中間層構造３２０は、第１の接着層（例えば、ＴＥＯＳまたは酸化ケイ素層）と、導電層（例えば、ポリシリコン層）と、第２の接着層（例えば、ＴＥＯＳまたは酸化ケイ素層）と、バリア層（例えば、窒化ケイ素層）とを含むことができる。中間層構造３２０は、接合層（例えば、酸化ケイ素層）、および実質的に単結晶の層（例えば、単結晶シリコン層）も含むことができる。図１を参照して説明したように、中間層構造３２０内の１つまたは複数の層（例えば、第１の接着層、導電層、第２の接着層、およびバリア層）は、多結晶コア３１０をカプセル化してもよい。
[0049]ＲＦ集積回路２００と同様に、ＲＦ集積回路３００は、１つまたは複数のＧａＮ層などの１つまたは複数のエピタキシャル層３３０と、二次元電子ガス（２ＤＥＧ）誘導層３４０とを含むことができる。ＲＦ集積回路３００はまた、２ＤＥＧ誘導層３４０上に形成されている１つまたは複数のトランジスタを含むことができる。トランジスタは、ソース３５０、ゲート３６０、およびドレイン３７０を含むＦＥＴを含むことができる。ドレイン３７０は、２ＤＥＧ誘導層３４０に接続することができる。ゲート３６０は、ゲート誘電体３８０によって２ＤＥＧ誘導層３４０から絶縁された多重フィールドプレートゲートであり得る。トランジスタは、層間誘電体３９０によってカプセル化することができる。ＲＦ集積回路３００は、エピタキシャル層３３０上に形成されている共平面導波路（図３Ａには図示せず）も含むことができる。
[0050]図２に示されるＲＦ集積回路２００では、ＦＥＴはグランドに対して比較的大きなインダクタンスを有し得る。グランドへのインダクタンスを低減するために、ＲＦ集積回路３００の中間層構造３２０は、中間層構造３２０のバリア層に埋め込まれた１つまたは複数の金属層を含むことができる。１つまたは複数の孔が２ＤＥＧ誘導層３４０およびエピタキシャル層３３０を通じて中間層構造３２０までエッチングされ得、金属などの導電性材料で充填されて１つまたは複数の大きなビア３５２を形成することができる。ＦＥＴのソース３５０は、１つまたは複数の大きなビア３５２を通じて、バリア層に埋め込まれた１つまたは複数の金属層に結合することができる。いくつかの実施形態では、金属層の抵抗が非常に小さくなり得るように、厚い金属層（例えば、約０．１μｍから約１０μｍの厚さ）をバリア層に埋め込むことができる。いくつかの実施形態では、複数のより薄い金属層をバリア層に埋め込んで金属層の抵抗を低減することができ、複数の金属層の各々は、薄いＳｉＮ層などのバリア副層によって分離することができる。
[0051]図３Ｂは、本発明のいくつかの実施形態による、ＲＦ基板３１５を示す単純化された概略断面図である。ＲＦ基板３１５は、コア３１０と、金属層（複数可）が埋め込まれた中間層３２０とを含む。中間層３２０は、第１の接着層３２１（例えば、ＳｉＯ２）と、導電層３２２（例えば、ポリシリコン）と、第２の接着層３２３（例えば、ＳｉＯ２）と、バリア層と、接合層３２８（例えば、ＳｉＯ２）と、実質的に単結晶の層３２９（例えば、Ｓｉ）とを含むことができる。バリア層は、第１の誘電体層３２４（例えば、窒化ケイ素）と、第２の誘電体層３２５（例えば、窒化ケイ素）と、第３の誘電体層３２７（例えば、窒化ケイ素）と、第２の誘電体層３２５および第３の誘電体層３２７の間に挟まれた金属層３２６とを含むことができる。いくつかの実施形態では、第２の誘電体層３２５と金属層３２６との組み合わせは、Ｎ回繰り返されてもよい。
[0052]図３Ａに示されるように、ＦＥＴのソース３５０は、１つまたは複数の短いが大きいビア３５２を通じて中間層構造３２０のバリア層に埋め込まれた１つまたは複数の金属層３２６に接続されるため、ソースからグランドまでのインダクタンスを大幅に低減することができる。したがって、接地された共平面導波路を備えたＲＦ集積回路３００は、図２に示されたＲＦ集積回路２００よりも高い周波数で動作することが可能であり得る。上記のように、基板とエピタキシャル層（複数可）との間のＣＴＥマッチングにより、デバイス層の欠陥密度を非常に低くすることができ、柔軟なテンプレート材料上により広い範囲の厚さを成長させることができるようになり、熱性能を改善することができるようになる。埋め込み金属層３２６を有する中間層３２０の上にＧａＮ層３３０をエピタキシャル成長させることにより、ＧａＮ層３３０の厚さが均一であることを保証することができ（例えば、厚さの変化は３％以内、または１ｎｍ以内に制御することができる）、結果、接地面が共平面導波路と平行になる。これは、共平面導波路の低インピーダンスを実現するために重要であり得る。
[0053]図４は、本発明の一実施形態による、バックサイドビアおよび金属を有するＲＦ基板４１５上に形成されている共平面導波路を含むＲＦ集積回路４００の断面図である。ＲＦ集積回路４００は図３Ａに示すＲＦ集積回路３００と同様であり得、多結晶窒化アルミニウム（ＡｌＮ）などの多結晶セラミック材料を有する多結晶コア４１０を含むことができる。いくつかの実施形態において、多結晶コア４１０は、約１００μｍ未満、約５０μｍ未満、約２５μｍ未満、またはそれ未満の厚さを有するように薄くすることができる。中間層構造２２０または３２０と同様の中間層構造４２０を多結晶コア４１０上に形成することができる。図１を参照して説明したように、中間層構造４２０内の１つまたは複数の層（例えば、第１の接着層、導電層、第２の接着層、およびバリア層）は、多結晶コア４１０をカプセル化してもよい。
[0054]ＲＦ集積回路４００はまた、１つまたは複数のＧａＮ層などの１つまたは複数のエピタキシャル層４３０と、二次元電子ガス（２ＤＥＧ）誘導層４４０とを含むことができる。ＲＦ集積回路４００はまた、２ＤＥＧ誘導層４４０上に形成されている１つまたは複数のトランジスタを含むことができる。トランジスタは、ソース４５０、ゲート４６０、およびドレイン４７０を含むＦＥＴを含むことができる。ドレイン４７０は、２ＤＥＧ誘導層４４０に接続することができる。ゲート４６０は、ゲート誘電体４８０によって２ＤＥＧ誘導層４４０から絶縁された多重フィールドプレートゲートであり得る。トランジスタは、層間誘電体４９０によってカプセル化することができる。１つまたは複数の孔が２ＤＥＧ誘導層４４０およびエピタキシャル層４３０を通じて中間層構造４２０までエッチングされ得、金属などの導電性材料で充填されてビア４５２を形成することができる。
[0055]ＲＦ集積回路４００では、多結晶コア４１０はまた、第１の接着層とは反対の多結晶セラミックコア４１０の表面（例えば、底面）に複数のくぼみ４１２を含むことができる。複数のくぼみ４１２に対応する位置におけるセラミックコア４１０の厚さは、くぼみのために、例えば１０μｍ未満に低減され得る。いくつかの実施形態では、プレス中に多結晶コア４１０内にくぼみ４１２を事前に形成することができる。いくつかの実施形態では、ウェットまたはドライエッチングを通じて、多結晶コア４１０内にくぼみ４１２を形成することができる。貫通孔４１４を、複数のくぼみ４１２に対応する位置において多結晶コア４１０および／または中間層構造４２０内にエッチングすることができる。複数のくぼみ４１２に対応する位置の多結晶コア４１０の厚さは、くぼみ４１２に起因して減少するため、貫通孔４１４は比較的エッチングしやすいものであり得る。
[0056]ＲＦ集積回路４００は、第１の接着層の反対側の多結晶コア４１０の表面（底面）上に形成され、複数のくぼみ４１２に対応する位置において多結晶コア４１０および／または中間層構造４２０内にエッチングされた複数のくぼみ４１２および貫通孔４１４を充填する裏面金属層４１６を含むことができる。金属で充填されたくぼみ４１２は、バックサイドビア４１２を形成する。したがって、ソース４５０は、ビア４５２およびバックサイドビア４１２を通じて裏面金属層４１６と接触することができる。裏面金属層４１６および／または中間層４２０内部のバリア層（任意選択）に埋め込まれた１つもしくは複数の金属層は接地されてもよい。したがって、ソース４５０は、接地面に対して非常に低いインダクタンスを有することができ、ＲＦ集積回路４００は、図３Ａに示されるＲＦ集積回路３００よりさらに高い周波数で動作することができる。さらに、裏面金属層４１６のために、ＲＦ集積回路４００ではエアブリッジが不要であり得る。
[0057]図５は、図４に示されるバックサイドビア４１２を有するＲＦ基板４１５上に形成されている共平面導波路を含むＲＦ集積回路４００の平面図である。図５は、バックサイドビア４１２がソース領域４５０の下に形成され得ることを示している。
[0058]図６は、本発明の一実施形態による、裏側接地面を有するＲＦ基板６１５上に形成されている共平面導波路を含むＲＦ集積回路６００の断面図である。ＲＦ集積回路６００は図４に示すＲＦ集積回路４００と同様であり得、多結晶窒化アルミニウム（ＡｌＮ）などの多結晶セラミック材料を有する多結晶コア６１０を含むことができる。いくつかの実施形態において、多結晶コア６１０は、約１００μｍ未満、約５０μｍ未満、約２５μｍ未満、またはそれ未満の厚さを有するように薄くすることができる。中間層構造２２０、３２０、または４２０と同様の中間層構造６２０を多結晶コア６１０上に形成することができる。図１を参照して説明したように、中間層構造６２０内の１つまたは複数の層（例えば、第１の接着層、導電層、第２の接着層、およびバリア層）は、多結晶コア６１０をカプセル化してもよい。
[0059]ＲＦ集積回路６００はまた、１つまたは複数のＧａＮ層などの１つまたは複数のエピタキシャル層６３０と、二次元電子ガス（２ＤＥＧ）誘導層６４０とを含むことができる。ＲＦ集積回路６００はまた、２ＤＥＧ誘導層６４０上に形成されている１つまたは複数のトランジスタを含むことができる。トランジスタは、ソース６５０、ゲート６６０、およびドレイン６７０を含むＦＥＴを含むことができる。ドレイン６７０は、２ＤＥＧ誘導層６４０に接続することができる。ゲート６６０は、ゲート誘電体６８０によって２ＤＥＧ誘導層６４０から絶縁された多重フィールドプレートゲートであり得る。トランジスタは、層間誘電体６９０によってカプセル化することができる。複数の孔が２ＤＥＧ誘導層６４０およびエピタキシャル層６３０を通じて中間層構造６２０までエッチングされ得、金属などの導電性材料で充填されて、ソース６５０に接続されているビア６５２を形成することができる。
[0060]ＲＦ集積回路６００では、多結晶コア６１０はまた、第１の接着層とは反対の多結晶セラミックコア６１０の表面（底面）に複数のくぼみ６１２を含むことができる。複数のくぼみ６１２に対応する位置におけるセラミックコア６１０の厚さは、くぼみ６１２のために、例えば１０μｍ未満に低減され得る。いくつかの実施形態では、プレス中に多結晶コア６１０内にくぼみ６１２を事前に形成することができる。いくつかの実施形態では、ウェットまたはドライエッチングを通じて、多結晶コア６１０内にくぼみ６１２を形成することができる。貫通孔６１４を、複数のくぼみ６１２に対応する位置において多結晶コア６１０および／または中間層構造６２０内にエッチングすることができる。複数のくぼみ６１２に対応する位置の多結晶コア６１０の厚さは、くぼみ６１２に起因して減少するため、貫通孔６１４は比較的エッチングしやすいものであり得る。ＲＦ集積回路６００の複数のくぼみ６１２は、ＦＥＴの水平寸法よりもはるかに大きい水平寸法を有し得る。例えば、ＲＦ集積回路６００の複数のくぼみ６１２は、ＦＥＴの幅よりも大きいサイズを有し得る。したがって、複数のくぼみ６１２に対応する位置において多結晶コア６１０および／または中間層構造６２０内にエッチングされている貫通孔６１４は、ＦＥＴの面積よりも大きいなど、大きくすることができる。
[0061]ＲＦ集積回路６００は、第１の接着層の反対側の多結晶コア６１０の表面（底面）上に形成され、バックサイドビア６１２を形成するために複数のくぼみ６１２に対応する位置において多結晶コア６１０および／または中間層構造６２０内にエッチングされた複数のくぼみ６１２および貫通孔６１４を充填する裏面金属層６１６を含むことができ、結果、ソース６５０は、ビア６５２およびバックサイドビア６１２を通じて裏面金属層６１６と接触することができる。バックサイドビア６１２の面積はＦＥＴの面積よりも大きくすることができるため、多結晶コアが残っていない状態で、ＦＥＴの下の領域の裏面を裏面金属で充填することができる。裏面金属層６１６は接地されてもよい。したがって、ソース６５０は、接地面に対して、図４に示すＲＦ集積回路４００のソース４５０よりもさらに低いインダクタンスを有することができ、ＲＦ集積回路６００は、ＲＦ集積回路４００よりさらに高い周波数で動作することができる。さらに、ＲＦ集積回路４００におけるように、ＲＦ集積回路６００ではエアブリッジが不要であり得る。
[0062]図７は、図６に示される裏側接地面を有するＲＦ基板６１５上に形成されている共平面導波路を含むＲＦ集積回路６００の平面図である。図７は、バックサイドビア６１２がＦＥＴの全領域の下に形成され得ることを示している。
[0063]図８は、本発明の一実施形態による、ＲＦ基板が除去された後の裏面金属層８１６を有するＲＦ基板上に形成されている共平面導波路を含むＲＦ集積回路８００の断面図である。図６に示されるＲＦ集積回路６００と同様に、裏面金属層８１６は、１つまたは複数のビア６５２を通じてソース６５０に接続することができ、したがって、接地板としての役割を果たすことができる。図８に示すように、いくつかの実施形態では、ＲＦ基板をＲＦ集積回路８００から完全に除去することができ、これによってＲＦ集積回路８００の熱抵抗をさらに低減することができ、また、パッケージングにも有益であり得る（例えば、裏面はんだの均一性が改善される）。多結晶コア６１０は、様々な厚さのエピタキシャル層を有するＲＦ集積回路８００内で除去され得る。厚いエピタキシャル層６３０を備えたＲＦ集積回路８００では、裏面金属層８１６およびエピタキシャル層６３０は、接地された共平面導波路の一部を形成し得る。厚いエピタキシャル層６３０を有し、多結晶コア６１０が除去されたＲＦ集積回路８００では、基板および中間層からの熱抵抗をなくすことができ、裏面金属層８１６は非常に低インダクタンスの接地経路を提供することができる。
[0064]図９は、本発明のいくつかの実施形態によるＲＦ集積回路を形成する方法９００を示す簡略化されたフローチャートである。方法９００は、多結晶セラミックコアを提供すること（９０２）と、多結晶セラミックコアに結合されている中間層構造を形成すること（９０４）とを含むことができる。中間層構造は、多結晶セラミックコアに結合されている第１の酸化ケイ素層と、第１の酸化ケイ素層に結合されているポリシリコン層と、ポリシリコン層に結合されている第２の酸化ケイ素層と、第２の酸化ケイ素層に結合されているバリア層と、バリア層に結合されている第３の酸化ケイ素層と、第３の酸化ケイ素層に結合されている実質的に単結晶のシリコン層とを含むことができる。
[0065]方法９００は、実質的に単結晶のシリコン層に結合されているエピタキシャルＧａＮ層を成長させること（９０６）と、エピタキシャルＧａＮ層に結合されている二次元電子ガス（２ＤＥＧ）誘導層を成長させること（９０８）とをさらに含むことができる。方法９００は、２ＤＥＧ誘導層の第１の領域に結合されているドレインを形成すること（９１０）と、２ＤＥＧ誘導層の第２の領域に結合されているソースを形成すること（９１２）と、２ＤＥＧ誘導層の第３の領域に結合されているゲート誘電体層を形成すること（９１４）と、ゲート誘電体層に結合されているゲートを形成すること（９１６）とをさらに含むことができる。
[0066]図９に示される特定のステップは、本発明の一実施形態による加工基板を作製する特定の方法を提供することが留意されるべきである。代替の実施形態によれば、他の一連のステップを実行することもできる。例えば、本発明の代替の実施形態は、上に概説したステップを異なる順序で実行してもよい。さらに、図９に示す個々のステップは、個々のステップにとって適切であるような様々なシーケンスで実行され得る複数のサブステップを含み得る。さらに、特定の用途に応じて、追加のステップを追加または削除することができる。当業者であれば、多くの変形、修正、および代替形態を認識するであろう。
[0067]いくつかの実施形態は層に関して説明されてきたが、層という用語は、層が関心のある層を形成するために構築されるいくつかの副層を含むことができるように理解されるべきである。したがって、層という用語は、単一の層から構成される単一の材料を示すことを意図したものではなく、所望の構造を形成するために複合的に積層された１つまたは複数の材料を包含することを意図している。当業者であれば、多くの変形、修正、および代替形態を認識するであろう。
[0068]本明細書に記載された実施例および実施形態は、説明の目的のみのものであり、それに照らして様々な修正または変更が当業者に示唆され、本出願の趣旨および範囲ならびに添付の特許請求項の範囲内に含まれるべきであることが理解される。

Claims (20)

  1. 窒化ガリウム（ＧａＮ）層を有する無線周波数（ＲＦ）デバイスのための基板であって、
    窒化ガリウム（ＧａＮ）の熱膨張係数（ＣＴＥ）と一致するＣＴＥを特徴とする多結晶セラミックコアと、
    中間層構造と
    を備え、前記中間層構造は、
    前記多結晶セラミックコアに結合されている第１の酸化ケイ素層と、
    前記第１の酸化ケイ素層に結合されているポリシリコン層と、
    前記ポリシリコン層に結合されている第２の酸化ケイ素層と、
    前記第２の酸化ケイ素層に結合されているバリア層と、
    前記バリア層に結合されている第３の酸化ケイ素層と、
    前記第３の酸化ケイ素層に結合されている実質的に単結晶のシリコン層と
    を備える、基板。
  2. 前記多結晶セラミックコアが窒化アルミニウムを含む、請求項１に記載の基板。
  3. 前記第３の酸化ケイ素層の厚さが２５０ｎｍ未満である、請求項１に記載の基板。
  4. 前記多結晶セラミックコアが、２５μｍ以下の厚さを有する、請求項１に記載の基板。
  5. 前記実質的に単結晶のシリコン層に結合されているエピタキシャル窒化ガリウム（ＧａＮ）層と、
    前記エピタキシャルＧａＮ層上に形成されている共平面導波路と
    をさらに備える、請求項１に記載の基板。
  6. 前記基板は、
    前記エピタキシャルＧａＮ層に結合されている二次元電子ガス（２ＤＥＧ）誘導層と、
    電界効果トランジスタ（ＦＥＴ）と
    をさらに備え、
    前記ＦＥＴは、
    前記２ＤＥＧ誘導層の第１の領域に結合されているドレインと、
    前記２ＤＥＧ誘導層の第２の領域に結合されているソースと、
    前記２ＤＥＧ誘導層の第３の領域に結合されているゲート誘電体層と
    前記ゲート誘電体層に結合されているゲートと
    を備える、請求項５に記載の基板。
  7. 前記バリア層は、
    前記第２の酸化ケイ素層に結合されている第１の窒化ケイ素層と、
    前記第１の窒化ケイ素層に結合されている金属層と、
    前記金属層に結合されている第２の窒化ケイ素層と
    を備える、請求項６に記載の基板。
  8. 前記基板は、前記エピタキシャルＧａＮ層および前記２ＤＥＧ誘導層を貫通する第１のビアをさらに備え、前記第１のビアは前記ソースを前記金属層に結合し、前記金属層はグランドに接続される、請求項７に記載の基板。
  9. 前記多結晶セラミックコアが、前記多結晶セラミックコアの、前記第１の酸化ケイ素層とは反対側の表面上にくぼみを含み、前記くぼみの幅が前記ＦＥＴの幅よりも大きく、前記基板は、
    前記くぼみに対応する位置において前記多結晶セラミックコアを通る第２のビアと、
    前記多結晶セラミックコアの前記表面に結合され、前記第２のビアを充填する裏面金属層と
    をさらに備え、
    前記第２のビアは前記ＦＥＴの前記ソースを前記裏面金属層に接続し、前記裏面金属層はグランドに接続される、請求項８に記載の基板。
  10. 前記くぼみに対応する位置における前記多結晶セラミックコアの厚さが１０μｍ未満である、請求項９に記載の基板。
  11. 前記多結晶セラミックコアのＣＴＥおよび前記ＧａＮのＣＴＥは互いの１０％内で一致する、請求項１に記載の基板。
  12. 無線周波数（ＲＦ）デバイスであって、
    多結晶セラミックコアと、
    中間層構造であり、
    前記多結晶セラミックコアに結合されている第１の酸化ケイ素層、
    前記第１の酸化ケイ素層に結合されているポリシリコン層、
    前記ポリシリコン層に結合されている第２の酸化ケイ素層、
    前記第２の酸化ケイ素層に結合されている第１の窒化ケイ素層、
    前記第１の窒化ケイ素層に結合されている金属層、
    前記金属層に結合されている第２の窒化ケイ素層、
    前記第２の窒化ケイ素層に結合されている第３の酸化ケイ素層、および
    前記第３の酸化ケイ素層に結合されている実質的に単結晶のシリコン層
    を備える、中間層構造と、
    前記実質的に単結晶のシリコン層に結合されているエピタキシャル窒化ガリウム（ＧａＮ）層であって、前記エピタキシャルＧａＮ層の熱膨張係数（ＣＴＥ）が前記多結晶セラミックコアのＣＴＥと一致する、エピタキシャルＧａＮ層と、
    前記エピタキシャルＧａＮ層に結合されている二次元電子ガス（２ＤＥＧ）誘導層と、
    電界効果トランジスタ（ＦＥＴ）であり、
    前記２ＤＥＧ誘導層の第１の領域に結合されているドレイン、
    前記２ＤＥＧ誘導層の第２の領域に結合されているソース、
    前記２ＤＥＧ誘導層の第３の領域に結合されているゲート誘電体層、および
    前記ゲート誘電体層に結合されているゲート
    を備える、ＦＥＴと、
    前記エピタキシャルＧａＮ層および前記２ＤＥＧ誘導層を通る第１のビアであり、前記第１のビアは、前記ソースを前記中間層構造の前記金属層に結合し、前記金属層はグランドに接続される、第１のビアと
    を備える、ＲＦデバイス。
  13. 前記エピタキシャルＧａＮ層に結合されている導波路をさらに備える、請求項１２に記載のＲＦデバイス。
  14. 前記第３の酸化ケイ素層は、２５０ｎｍ以下の厚さを有し、前記多結晶セラミックコアは、２５μｍ以下の厚さを有する、請求項１２に記載のＲＦデバイス。
  15. 前記多結晶セラミックコアのＣＴＥおよび前記エピタキシャルＧａＮ層のＣＴＥは互いの１０％内で一致する、請求項１２に記載のＲＦデバイス。
  16. 前記多結晶セラミックコアが、前記多結晶セラミックコアの、前記第１の酸化ケイ素層とは反対側の表面上にくぼみを含み、前記ＲＦデバイスは、
    前記くぼみに対応する位置において前記多結晶セラミックコアを通る第２のビアと、
    前記多結晶セラミックコアの前記表面に結合され、前記第２のビアを充填する裏面金属層と
    をさらに備え、
    前記第２のビアは前記ＦＥＴの前記ソースを前記裏面金属層に接続し、前記裏面金属層はグランドに接続される、請求項１２に記載のＲＦデバイス。
  17. 無線周波数（ＲＦ）デバイスを作製する方法であって、
    多結晶セラミックコアを提供することと、
    前記多結晶セラミックコアに結合されている中間層構造を形成することであり、前記中間層構造は、
    前記多結晶セラミックコアに結合されている第１の酸化ケイ素層、
    前記第１の酸化ケイ素層に結合されているポリシリコン層、
    前記ポリシリコン層に結合されている第２の酸化ケイ素層、
    前記第２の酸化ケイ素層に結合されているバリア層、
    前記バリア層に結合されている第３の酸化ケイ素層、および
    前記第３の酸化ケイ素層に結合されている実質的に単結晶のシリコン層
    を備える、中間層構造を形成することと、
    前記実質的に単結晶のシリコン層に結合されているエピタキシャルＧａＮ層を成長させることであって、前記エピタキシャルＧａＮ層の熱膨張係数（ＣＴＥ）および前記多結晶セラミックコアのＣＴＥは互いの１０％内で一致する、エピタキシャルＧａＮ層を成長させることと、
    前記エピタキシャルＧａＮ層に結合されている二次元電子ガス（２ＤＥＧ）誘導層を成長させることと、
    電界効果トランジスタ（ＦＥＴ）を形成することであり、前記ＦＥＴは、
    前記２ＤＥＧ誘導層の第１の領域に結合されているドレイン、
    前記２ＤＥＧ誘導層の第２の領域に結合されているソース、
    前記２ＤＥＧ誘導層の第３の領域に結合されているゲート誘電体層、および
    前記ゲート誘電体層に結合されているゲート
    を備える、ＦＥＴを形成することと
    を含む、方法。
  18. 前記バリア層を形成することは、
    前記第２の酸化ケイ素層に結合されている第１の窒化ケイ素層を形成することと、
    前記第１の窒化ケイ素層に結合されている金属層を形成することと、
    前記金属層に結合されている第２の窒化ケイ素層を形成することと
    を含む、請求項１７に記載の方法。
  19. 前記方法は、前記２ＤＥＧ誘導層および前記エピタキシャルＧａＮ層を貫通する第１のビアを形成することをさらに備え、前記第１のビアは前記ソースを前記金属層に結合し、前記金属層はグランドに接続される、請求項１８に記載の方法。
  20. 前記多結晶セラミックコアが、前記多結晶セラミックコアの、前記第１の酸化ケイ素層とは反対側の表面上にくぼみを含み、前記方法は、
    前記くぼみに対応する位置において前記多結晶セラミックコアを通る第２のビアを形成することと、
    前記多結晶セラミックコアの前記表面に結合され、前記第２のビアを充填する裏面金属層を形成することと
    をさらに含み、
    前記第２のビアは前記ＦＥＴの前記ソースを前記裏面金属層に接続し、前記裏面金属層はグランドに接続される、請求項１７に記載の方法。
JP2019545339A 2017-02-21 2018-02-08 加工基板に集積されているｒｆデバイス Active JP7190244B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2022193852A JP2023051915A (ja) 2017-02-21 2022-12-03 加工基板に集積されているｒｆデバイス

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201762461722P 2017-02-21 2017-02-21
US62/461,722 2017-02-21
US15/891,205 US10622468B2 (en) 2017-02-21 2018-02-07 RF device integrated on an engineered substrate
US15/891,205 2018-02-07
PCT/US2018/017405 WO2018156357A1 (en) 2017-02-21 2018-02-08 Rf device integrated on an engineered substrate

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2022193852A Division JP2023051915A (ja) 2017-02-21 2022-12-03 加工基板に集積されているｒｆデバイス

Publications (2)

Publication Number Publication Date
JP2020508278A JP2020508278A (ja) 2020-03-19
JP7190244B2 true JP7190244B2 (ja) 2022-12-15

Family

ID=63167415

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2019545339A Active JP7190244B2 (ja) 2017-02-21 2018-02-08 加工基板に集積されているｒｆデバイス
JP2022193852A Pending JP2023051915A (ja) 2017-02-21 2022-12-03 加工基板に集積されているｒｆデバイス

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2022193852A Pending JP2023051915A (ja) 2017-02-21 2022-12-03 加工基板に集積されているｒｆデバイス

Country Status (8)

Country Link
US (3) US10622468B2 (ja)
EP (1) EP3586355A4 (ja)
JP (2) JP7190244B2 (ja)
KR (2) KR102559594B1 (ja)
CN (2) CN117613070A (ja)
SG (1) SG11201907481PA (ja)
TW (2) TWI749171B (ja)
WO (1) WO2018156357A1 (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10290674B2 (en) 2016-04-22 2019-05-14 QROMIS, Inc. Engineered substrate including light emitting diode and power circuitry
US10622468B2 (en) 2017-02-21 2020-04-14 QROMIS, Inc. RF device integrated on an engineered substrate
US10399905B2 (en) * 2017-08-31 2019-09-03 Corning Incorporated Ceramic housing with texture
US10734303B2 (en) 2017-11-06 2020-08-04 QROMIS, Inc. Power and RF devices implemented using an engineered substrate structure
US10686037B2 (en) * 2018-07-19 2020-06-16 Vanguard International Semiconductor Corporation Semiconductor structure with insulating substrate and fabricating method thereof
JP7070848B2 (ja) * 2018-07-26 2022-05-18 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
US11430873B2 (en) * 2018-09-29 2022-08-30 Intel Corporation Self aligned gate connected plates for group III-Nitride devices and methods of fabrication
CN111009530A (zh) * 2018-10-08 2020-04-14 世界先进积体电路股份有限公司 半导体结构以及制造方法
US10923585B2 (en) 2019-06-13 2021-02-16 Cree, Inc. High electron mobility transistors having improved contact spacing and/or improved contact vias
US10971612B2 (en) 2019-06-13 2021-04-06 Cree, Inc. High electron mobility transistors and power amplifiers including said transistors having improved performance and reliability
JP7429522B2 (ja) * 2019-11-22 2024-02-08 住友化学株式会社 Ｉｉｉ族窒化物積層基板および半導体素子
CN115698391A (zh) * 2020-06-09 2023-02-03 信越化学工业株式会社 Iii族氮化物系外延生长用基板及其制造方法
WO2023119916A1 (ja) * 2021-12-21 2023-06-29 信越半導体株式会社 窒化物半導体基板および窒化物半導体基板の製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008303137A (ja) 2007-06-06 2008-12-18 Soitec Silicon On Insulator Technologies エピタキシー用の複合構造の製造方法及び複合構造を含む多層構造
US20110147772A1 (en) 2009-12-16 2011-06-23 Micron Technology, Inc. Gallium nitride wafer substrate for solid state lighting devices, and associated systems and methods
JP2012256930A (ja) 2012-08-22 2012-12-27 Toshiba Corp 半導体装置
JP2013538019A (ja) 2010-09-10 2013-10-07 レイセオン カンパニー モノリシックマイクロ波集積回路
JP2014504013A (ja) 2010-12-15 2014-02-13 エフィシエント パワー コンヴァーション コーポレーション 背面アイソレーションを有する半導体デバイス
WO2015125722A1 (ja) 2014-02-21 2015-08-27 信越化学工業株式会社 複合基板

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE68906219T2 (de) * 1988-08-25 1993-08-05 Matsushita Electric Ind Co Ltd Duennfilmkapazitaet und verfahren zur herstellung einer integrierten hybridmikrowellenschaltung.
US6562127B1 (en) * 2002-01-16 2003-05-13 The United States Of America As Represented By The Secretary Of The Navy Method of making mosaic array of thin semiconductor material of large substrates
US7078743B2 (en) * 2003-05-15 2006-07-18 Matsushita Electric Industrial Co., Ltd. Field effect transistor semiconductor device
FR2857983B1 (fr) * 2003-07-24 2005-09-02 Soitec Silicon On Insulator Procede de fabrication d'une couche epitaxiee
TW200707799A (en) * 2005-04-21 2007-02-16 Aonex Technologies Inc Bonded intermediate substrate and method of making same
US7420226B2 (en) * 2005-06-17 2008-09-02 Northrop Grumman Corporation Method for integrating silicon CMOS and AlGaN/GaN wideband amplifiers on engineered substrates
CN101233394B (zh) 2005-07-27 2014-02-26 株式会社半导体能源研究所 半导体装置
JP2007142144A (ja) * 2005-11-18 2007-06-07 Matsushita Electric Ind Co Ltd 電界効果トランジスタ集積回路及びその製造方法
EP1969635B1 (en) * 2005-12-02 2017-07-19 Infineon Technologies Americas Corp. Gallium nitride material devices and associated methods
US7875532B2 (en) * 2007-06-15 2011-01-25 Semiconductor Energy Laboratory Co., Ltd. Substrate for manufacturing semiconductor device and manufacturing method thereof
US20090278233A1 (en) 2007-07-26 2009-11-12 Pinnington Thomas Henry Bonded intermediate substrate and method of making same
US20100117118A1 (en) * 2008-08-07 2010-05-13 Dabiran Amir M High electron mobility heterojunction device
CN102292812B (zh) 2009-02-03 2014-04-02 飞思卡尔半导体公司 半导体结构、包括半导体结构的集成电路及制造半导体结构的方法
JP5668339B2 (ja) * 2010-06-30 2015-02-12 住友電気工業株式会社 半導体装置の製造方法
US8809987B2 (en) * 2010-07-06 2014-08-19 The Hong Kong University Of Science And Technology Normally-off III-nitride metal-2DEG tunnel junction field-effect transistors
US8546165B2 (en) 2010-11-02 2013-10-01 Tsmc Solid State Lighting Ltd. Forming light-emitting diodes using seed particles
US8697541B1 (en) * 2010-12-24 2014-04-15 Ananda H. Kumar Methods and structures for preparing single crystal silicon wafers for use as substrates for epitaxial growth of crack-free gallium nitride films and devices
JP5620812B2 (ja) 2010-12-27 2014-11-05 ルネサスエレクトロニクス株式会社 高周波モジュールおよび無線通信システム
US8916483B2 (en) * 2012-03-09 2014-12-23 Soitec Methods of forming semiconductor structures including III-V semiconductor material using substrates comprising molybdenum
CN103390643A (zh) * 2012-05-11 2013-11-13 无锡派腾微纳米科技有限公司 一种氮化镓功率场效应晶体管
TWI588955B (zh) * 2012-09-24 2017-06-21 索泰克公司 使用多重底材形成iii-v族半導體結構之方法及應用此等方法所製作之半導體元件
US9082692B2 (en) * 2013-01-02 2015-07-14 Micron Technology, Inc. Engineered substrate assemblies with epitaxial templates and related systems, methods, and devices
US9023688B1 (en) * 2013-06-09 2015-05-05 Monolithic 3D Inc. Method of processing a semiconductor device
US9343562B2 (en) 2013-12-06 2016-05-17 Infineon Technologies Americas Corp. Dual-gated group III-V merged transistor
JP6534791B2 (ja) * 2013-12-16 2019-06-26 ルネサスエレクトロニクス株式会社 半導体装置
CN106033724A (zh) * 2015-03-09 2016-10-19 中国科学院苏州纳米技术与纳米仿生研究所 Iii族氮化物增强型hemt及其制备方法
US9997391B2 (en) * 2015-10-19 2018-06-12 QROMIS, Inc. Lift off process for chip scale package solid state devices on engineered substrate
US9960262B2 (en) * 2016-02-25 2018-05-01 Raytheon Company Group III—nitride double-heterojunction field effect transistor
US10755986B2 (en) * 2016-03-29 2020-08-25 QROMIS, Inc. Aluminum nitride based Silicon-on-Insulator substrate structure
US10290674B2 (en) * 2016-04-22 2019-05-14 QROMIS, Inc. Engineered substrate including light emitting diode and power circuitry
US10679852B2 (en) * 2016-06-13 2020-06-09 QROMIS, Inc. Multi-deposition process for high quality gallium nitride device manufacturing
EP3469119A4 (en) * 2016-06-14 2020-02-26 Qromis, Inc. MANIPULATED SUBSTRATE STRUCTURE FOR POWER AND HF APPLICATIONS
US10510582B2 (en) * 2016-06-14 2019-12-17 QROMIS, Inc. Engineered substrate structure
US10297445B2 (en) * 2016-06-14 2019-05-21 QROMIS, Inc. Engineered substrate structure for power and RF applications
CN109716508B (zh) * 2016-06-24 2023-08-15 克罗米斯有限公司 多晶陶瓷衬底及其制造方法
SG11201901373YA (en) * 2016-08-23 2019-03-28 Qromis Inc Electronic power devices integrated with an engineered substrate
US10438792B2 (en) 2016-10-20 2019-10-08 QROMIS, Inc. Methods for integration of elemental and compound semiconductors on a ceramic substrate
US10490636B2 (en) * 2016-12-06 2019-11-26 QROMIS, Inc. Lateral high electron mobility transistor with integrated clamp diode
US10204778B2 (en) * 2016-12-28 2019-02-12 QROMIS, Inc. Method and system for vertical power devices
US10622468B2 (en) 2017-02-21 2020-04-14 QROMIS, Inc. RF device integrated on an engineered substrate

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008303137A (ja) 2007-06-06 2008-12-18 Soitec Silicon On Insulator Technologies エピタキシー用の複合構造の製造方法及び複合構造を含む多層構造
US20110147772A1 (en) 2009-12-16 2011-06-23 Micron Technology, Inc. Gallium nitride wafer substrate for solid state lighting devices, and associated systems and methods
JP2013538019A (ja) 2010-09-10 2013-10-07 レイセオン カンパニー モノリシックマイクロ波集積回路
JP2014504013A (ja) 2010-12-15 2014-02-13 エフィシエント パワー コンヴァーション コーポレーション 背面アイソレーションを有する半導体デバイス
JP2012256930A (ja) 2012-08-22 2012-12-27 Toshiba Corp 半導体装置
WO2015125722A1 (ja) 2014-02-21 2015-08-27 信越化学工業株式会社 複合基板

Also Published As

Publication number Publication date
US20180240902A1 (en) 2018-08-23
US11121244B2 (en) 2021-09-14
TWI749171B (zh) 2021-12-11
US20200212213A1 (en) 2020-07-02
US20200212214A1 (en) 2020-07-02
CN110383420A (zh) 2019-10-25
EP3586355A1 (en) 2020-01-01
KR102559594B1 (ko) 2023-07-25
JP2020508278A (ja) 2020-03-19
TW201837990A (zh) 2018-10-16
TWI803054B (zh) 2023-05-21
KR20190118186A (ko) 2019-10-17
JP2023051915A (ja) 2023-04-11
US11271101B2 (en) 2022-03-08
EP3586355A4 (en) 2021-01-06
WO2018156357A1 (en) 2018-08-30
US10622468B2 (en) 2020-04-14
CN110383420B (zh) 2023-11-28
KR20230129170A (ko) 2023-09-06
CN117613070A (zh) 2024-02-27
TW202209437A (zh) 2022-03-01
SG11201907481PA (en) 2019-09-27

Similar Documents

Publication Publication Date Title
JP7190244B2 (ja) 加工基板に集積されているｒｆデバイス
US10755986B2 (en) Aluminum nitride based Silicon-on-Insulator substrate structure
TWI801447B (zh) 使用工程設計過的基板結構來實施的功率及rf設備
JP2022165964A (ja) パワーデバイス用の窒化ガリウムエピタキシャル構造
JP7195265B2 (ja) 集積化クランプダイオードを有する横型高電子移動度トランジスタ
US11335557B2 (en) Multi-deposition process for high quality gallium nitride device manufacturing
US11328927B2 (en) System for integration of elemental and compound semiconductors on a ceramic substrate
JP7118069B2 (ja) 縦型パワーデバイスのための方法およびシステム
US11121120B2 (en) Method and system for electronic devices with polycrystalline substrate structure interposer
US20220115340A1 (en) Methods and systems for fabrication of mmic and rf devices on engineered substrates

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210204

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220225

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220314

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220527

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220722

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221020

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20221104

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20221203

R150 Certificate of patent or registration of utility model

Ref document number: 7190244

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150