KR102559594B1 - 가공된 기판에 통합된 무선 주파수 디바이스 - Google Patents

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큐로미스, 인크
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Abstract

RF 디바이스용 기판은 다결정성 세라믹 코어 및 층간(interlayer) 구조를 포함한다. 층간 구조는 다결정성 세라믹 코어에 연결된 제1 실리콘 산화물 층, 제1 실리콘 산화물 층에 연결된 폴리실리콘 층, 폴리실리콘 층에 연결된 제2 실리콘 산화물 층, 제2 실리콘 산화물 층에 연결된 배리어 층, 배리어 층에 연결된 제3 실리콘 산화물 층, 및 제3 실리콘 산화물 층에 연결된 실질적으로 단결정성인 실리콘 층을 포함한다.

Description

가공된 기판에 통합된 무선 주파수 디바이스
본 출원은 2017년 2월 21일에 출원된 미국 임시특허출원 제62/461,722호 및 2018년 2월 7일에 출원된 미국 정규특허출원 제15/891,205호를 우선권 주장의 기초로 하고, 그 전체 내용은 참조에 의해 본 명세서에 편입된다.
본 발명은 일반적으로 가공된 기판 상에 제조될 수 있는 화합물 반도체를 포함하는 RF 디바이스에 관한 것이다. 보다 구체적으로, 본 발명은 다결정성 코어 상에 층간 구조를 포함하는 RF 기판 상에 공면(coplanar: 동일 평면) 도파관들과 통합된 RF 디바이스를 제조하기 위한 방법 및 시스템에 관한 것이다. 단지 예로서, 본 발명은 층간 구조 내에 매립된 금속층을 포함하는 RF 기판을 제공하고, RF 기판 상에 에피택셜 GaN 층을 형성하며, 매립된 금속층과 접촉하도록 에피택셜 GaN 층을 통해 하나 또는 그 이상의 비아(via)를 형성하는 방법 및 시스템에 적용되었다. 상기 방법 및 기술은 다양한 반도체 처리 작업에 적용될 수 있다.
고주파 트랜지스터 또는 고 전자 이동도 트랜지스터(high-electron-mobility transistor: HEMT)와 같은 고주파, 고성능 무선 주파수(RF) 통합 디바이스는 화합물 반도체를 사용하여 제조될 수 있다. 예를 들어, RF 디바이스를 제조하기 위해, 질화 갈륨(GaN)과 같은 에피택셜 층이 헤테로 에피택셜(epi) 성장 프로세스에 의해 형성될 수 있고, 이 헤테로 에피택셜 성장 프로세스는 GaN을 반도체 캐리어 기판 상에 디포짓하는 단계를 포함하며, 상기 반도체 캐리어 기판은 실리콘, 실리콘 카바이드(SiC), 사파이어 또는 다른 기판과 같이 디포짓된 GaN과 다른 격자 구조(또는 격자 상수)를 갖는다. GaN과 캐리어 기판 사이의 격자 부정합(mismatch)은 디바이스 수율 및 성능에 부정적인 영향을 미칠 수 있는 결함, 전위(dislocation) 및 변형(strain)을 생성할 수 있다. 또한, GaN 층과 캐리어 기판은 상이한 열팽창 계수(CTE)를 가질 수 있다. 열 처리(예를 들어, GaN 에피택셜 성장)는 GaN을 크랙을 발생시키거나 또는 박리하거나, 휘어지게 할 수 있고, 경우에 따라, 캐리어 기판을 파손시킬 수 있다. 상이한 CTE는 기판 웨이퍼 크기를 제한할 수 있고, 스케일을 제한하며, RF 디바이스 및 솔루션의 전체 제조 비용의 감소를 저해할 수 있다.
본 발명은 일반적으로 가공된 기판 상에 제조될 수 있는 화합물 반도체를 포함하는 RF 디바이스에 관한 것이다. 보다 구체적으로, 본 발명은 다결정성 코어 상에 층간 구조를 포함하는 RF 기판 상에 공면(coplanar: 동일 평면) 도파관들과 통합된 RF 디바이스를 제조하기 위한 방법 및 시스템에 관한 것이다. 단지 예로서, 본 발명은 층간 구조 내에 매립된 금속층을 포함하는 RF 기판을 제공하고, RF 기판 상에 에피택셜 GaN 층을 형성하며, 매립된 금속층과 접촉하도록 에피택셜 GaN 층을 통해 하나 또는 그 이상의 비아(via)를 형성하는 방법 및 시스템에 적용되었다. 상기 방법 및 기술은 다양한 반도체 처리 작업에 적용될 수 있다.
본 발명의 몇몇 실시예에 의하면, RF 디바이스용 기판은 다결정성 세라믹 코어 및 층간(interlayer) 구조를 포함할 수 있다. 층간 구조는 다결정성 세라믹 코어에 연결된 제1 실리콘 산화물 층, 제1 실리콘 산화물 층에 연결된 폴리실리콘 층, 폴리실리콘 층에 연결된 제2 실리콘 산화물 층, 제2 실리콘 산화물 층에 연결된 배리어 층, 배리어 층에 연결된 제3 실리콘 산화물 층, 및 제3 실리콘 산화물 층에 연결된 실질적으로 단결정성인 실리콘 층을 포함한다.
본 발명의 다른 실시예에 의하면, RF 디바이스는 다결정성 세라믹 코어 및 층간 구조를 포함할 수 있다. 층간 구조는 다결정성 세라믹 코어에 연결된 제1 실리콘 산화물 층, 제1 실리콘 산화물 층에 연결된 폴리실리콘 층, 폴리실리콘 층에 연결된 제2 실리콘 산화물 층, 제2 실리콘 산화물 층에 연결된 제1 실리콘 질화물 층, 제1 실리콘 질화물 층에 연결된 금속층, 금속층에 연결된 제2 실리콘 질화물 층, 제2 실리콘 질화물 층에 연결된 제3 실리콘 산화물 층, 및 제3 실리콘 산화물 층에 연결된 실질적으로 단결정성인 실리콘 층을 포함할 수 있다. RF 디바이스는 실질적으로 단결정성인 실리콘 층에 연결된 에피택셜 질화 갈륨(GaN) 층, 에피택셜 GaN 층에 연결된 2차원 전자 가스(two-dimensional electron gas: 2DEG) 유도 층, 및 전계 효과 트랜지스터(FET)를 더 포함할 수 있다. FET는 2DEG 유도 층의 제1 영역에 연결된 드레인, 2DEG 유도 층의 제2 영역에 연결된 소스, 2DEG 유도 층의 제3 영역에 연결된 게이트 유전체 층, 및 게이트 유전체 층에 연결된 데이트를 포함할 수 있다. RF 디바이스는 에피택셜 GaN 층 및 2DEG 유도 층을 통한 제1 비아를 더 포함할 수 있다. 제1 비아는 소스를 층간 구조의 금속층에 연결시키고, 여기서 금속층은 그라운드(ground)에 접속된다.
본 발명의 또 다른 실시예에 의하면, RF 디바이스를 제조하는 방법은 다결정성 세라믹 코어를 제공하는 단계, 및 다결정성 세라믹 코어에 연결된 층간 구조를 형성하는 단계를 포함할 수 있다. 층간 구조는 다결정성 세라믹 코어에 연결된 제1 실리콘 산화물 층, 제1 실리콘 산화물 층에 연결된 폴리실리콘 층, 폴리실리콘 층에 연결된 제2 실리콘 산화물 층, 제2 실리콘 산화물 층에 연결된 배리어 층, 배리어 층에 연결된 제3 실리콘 산화물 층, 및 제3 실리콘 산화물 층에 연결된 실질적으로 단결정성인 실리콘 층을 포함할 수 있다. 상기 방법은 실질적으로 단결정성인 실리콘 층에 연결된 에피택셜 GaN 층을 성장시키는 단계, 에피택셜 GaN 층에 연결된 2차원 전자 가스(2DEG) 유도 층을 성장시키는 단계, 및 전계 효과 트랜지스터(FET)를 형성하는 단계를 더 포함할 수 있다. FET는 2DEG 유도 층의 제1 영역에 연결된 드레인, 2DEG 유도 층의 제2 영역에 연결된 소스, 2DEG 유도 층의 제3 영역에 연결된 게이트 유전체 층, 및 게이트 유전체 층에 연결된 게이트를 포함할 수 있다.
본 발명에 의하면 종래 기술에 비해 다수의 이점이 달성된다. 예를 들어, 본 발명의 실시예들은 고주파수에서 동작할 수 있는 RF 기판 상의 공면 도파관들과 통합된 RF 디바이스를 제조하기 위한 시스템 및 방법을 제공한다. 또한, 본 발명의 실시예들은 RF 디바이스 내의 층들의 열 저항(thermal resistance)을 감소시키고 RF 디바이스의 단자로부터 접지로의 인덕턴스 및/또는 임피던스를 감소시킬 수 있는 RF 디바이스 구조를 제공하고, 이는 고주파수 동작을 가능하게 한다.
본 발명의 이들 및 다른 실시예들은 많은 장점 및 특징들과 함께 아래의 기재 및 첨부된 도면들과 관련하여 보다 상세하게 설명된다.
도 1은 본 발명의 일 실시예에 의한 가공된 기판 구조를 도시하는 단순화된 개념도이다.
도 2는 본 발명의 일 실시예에 의한 가공된 기판 상에 형성된 무선 주파수(RF) 집적 회로의 단면도이다.
도 3a는 본 발명의 다른 실시예에 의한 가공된 기판 상의 RF 집적 회로의 단면도이다.
도 3b는 본 발명의 몇몇 실시예에 의한 RF 기판의 단면도이다.
도 4는 본 발명의 일 실시예에 의한 후면 비아 및 후면 금속층을 갖는 가공된 기판 상에 형성된 RF 집적 회로의 단면도이다.
도 5는 본 발명의 몇몇 실시예에 의한 도 4에 도시된 RF 집적 회로의 평면도이다.
도 6은 본 발명의 일 실시예에 의한 후방 접지면을 갖는 가공된 기판 상에 형성된 RF 집적 회로의 단면도이다.
도 7은 본 발명의 몇몇 실시예에 의한 도 6에 도시된 RF 집적 회로의 평면도이다.
도 8은 본 발명의 다른 실시예에 의한 RF 집적 회로의 단면도이다.
도 9는 본 발명의 몇몇 실시예에 의한 RF 집적 회로를 형성하는 방법을 도시하는 단순화된 흐름도이다.
본 발명은 일반적으로 가공된 기판을 사용하여 화합물 반도체 기반 무선 주파수(RF) 집적 회로에 관한 것이다. 보다 구체적으로, 본 발명은 가공된 기판 및 복수의 군(group)의 에피택셜 층들을 사용하는, 질화 갈륨(GaN) 집적 회로와 같은 고성능, 고밀도, 저비용 RF 집적 회로에 관한 것이고, 여기서 가공된 기판의 열팽창 계수(CTE)는 에피택셜 층들의 CTE와 실질적으로 정합된다. 상기 방법 및 기술은 다양한 반도체 처리 작업에 적용될 수 있다. 후술되는 몇몇 실시예에서 GaN RF 집적 회로가 예로서 사용되지만, 본 명세서에 개시된 방법 및 기술들을 사용하여 다른 화합물 반도체 기반 RF 집적 회로들이 만들어질 수 있음에 유의한다.
도 1은 본 발명의 일 실시예에 의한 가공된 기판(100)을 도시한 단순화된 개념도이다. 도 1에 도시된 가공된 기판(100)은 다양한 전자 및 광학 애플리케이션에 적합하다. 가공된 기판(100)은, 가공된 기판(100) 상에 성장될 에피택셜 물질의 열팽창 계수(CTE)와 실질적으로 정합되는 열팽창 계수를 가질 수 있는 코어(110)를 포함한다. 에피택셜 물질(130)은 가공된 기판(100)의 구성요소로서 반드시 요구되는 것은 아니지만 일반적으로 가공된 기판(100) 상에 성장될 것이기 때문에, 선택적인 것으로 도시되어 있다.
질화 갈륨(GaN) 기반 물질(GaN 기반 층들을 포함하는 에피택셜 층들)의 성장을 포함하는 애플리케이션에 있어서, 코어(110)는 다결정성 세라믹 물질, 예를 들어, 다결정성 질화 알루미늄(polycrystalline aluminum nitride: AlN)일 수 있고, 산화 이트륨(yttrium oxide)과 같은 결합재(binding material)를 포함할 수 있다. 다결정성 질화 갈륨(GaN), 다결정성 질화 알루미늄 갈륨(AlGaN), 다결정성 실리콘 카바이드(silicon carbide: SiC), 다결정성 산화 아연(zinc oxide: ZnO), 다결정성 갈륨 트리옥사이드(gallium trioxide: Ga2O3) 등을 포함하는 다른 물질이 코어(110)에서 사용될 수 있다. 코어(110)의 두께는 대략 100 내지 1,500 ㎛, 예를 들어 750 ㎛ 정도일 수 있다.
코어(110)는 쉘 또는 캡슐화(encapsulating) 쉘로 불릴 수 있는 제1 부착층(112) 내에 캡슐화된다. 일 실시예에서, 제1 부착층(112)은 1,000 Å 정도의 두께의 테트라에틸 오소실리케이트(tetraethyl orthosilicate: TEOS) 산화물 층을 포함한다. 다른 실시예에서, 제1 부착층(112)의 두께는 예를 들어 100 Å 내지 2,000 Å으로 다양하다. 몇몇 실시예에서는 TEOS 산화물이 부착층에 이용되지만, 본 발명의 다른 실시예에 의하면 나중에 디포짓된 층들과 하부 층들 또는 물질들(예를 들어, 세라믹, 특히, 다결정성 세라믹) 간의 부착을 제공하는 다른 물질들이 이용될 수 있다. 예를 들어, SiO2 또는 다른 실리콘 산화물(SixOy)은 세라믹 물질에 잘 부착되고, 예를 들어, 전도성 물질의 후속 디포지션을 위한 적절한 표면을 제공할 수 있다. 제1 부착층(112)은 몇몇 실시예에서 코어(110)를 완전히 둘러 싸서 완전히 캡슐화된 코어를 형성하고, LPCVD 프로세스 또는 반도체 프로세싱 및 특히 다결정성 또는 복합(composite) 기판 및 층들과 양립할 수 있는 다른 적절한 디포지션 프로세스를 사용하여 형성될 수 있다. 몇몇 실시예에서는, 제1 부착층(112)이 코어(110)의 한 면에 형성될 수 있다. 제1 부착층(112)은 가공된 기판 구조체의 구성요소들을 형성하기 위해 이후의 층들이 부착되는 표면을 제공한다.
캡슐화 부착층을 형성하기 위한 LPCVD 프로세스, 스핀 온 글라스/유전체, 퍼니스(furnace) 기반 프로세스 등의 사용에 더하여, 본 발명의 실시예에 따라서는 CVD 프로세스 또는 유사한 디포지션 프로세스를 포함하는 다른 반도체 프로세스들이 이용될 수 있다. 일 예로서, 코어의 일부를 코팅하는 디포지션 프로세스가 이용될 수 있고, 코어가 뒤집힐 수 있으며, 코어의 추가적인 부분을 코팅하기 위해 디포지션 프로세스가 반복될 수 있다. 따라서, 몇몇 실시예에서는 완전히 캡슐화된 구조체를 제공하기 위해 LPCVD 기술이 이용되지만, 특정 애플리케이션에 따라서는 다른 막(film) 형성 기술이 이용될 수 있다.
전도층(114)은 제1 부착층(112) 상에 형성된다. 일 실시예에서, 전도층(114)은 제1 부착층(112)을 둘러싸도록 형성된 폴리실리콘(즉, 다결정성 실리콘)의 쉘이고, 이는 폴리실리콘이 세라믹 물질에 대한 열등한 부착성을 나타낼 수 있기 때문이다. 전도층(114)이 폴리실리콘인 실시예에서, 폴리실리콘 층의 두께는 500-5,000 Å 정도, 예를 들어 2500 Å일 수 있다. 몇몇 실시예에서, 폴리실리콘 층은 제1 부착층(112)(예를 들어, TEOS 산화물 층)을 완전히 둘러싸는 쉘로서 형성될 수 있고, 이에 의해 완전히 캡슐화된 부착층을 형성할 수 있으며, LPCVD 프로세스를 사용하여 형성될 수 있다. 다른 실시예에서는, 전도성 물질이 부착층의 일부, 예를 들어, 기판 구조체의 상부 절반 상에 형성될 수 있다. 몇몇 실시예에서, 전도성 물질은 완전 캡슐화 층으로서 형성될 수 있고, 다음으로 기판 구조체의 한 면에서 제거될 수 있다.
일 실시예에서, 전도층(114)은 고 전도성 물질을 제공하도록 도핑된 폴리실리콘 층일 수 있다. 예를 들어, 전도층(114)은 p-형 폴리실리콘 층을 제공하도록 붕소(boron)로 도핑될 수 있다. 몇몇 실시예에서, 붕소의 도핑은 높은 전도성을 제공하기 위해 1×1019 cm-3 내지 1×1020 cm-3의 레벨이다. 상이한 도펀트 농도의 다른 도펀트(예를 들어, 1×1016 cm-3 내지 5×1018 cm-3 범위의 도펀트 농도에서 인, 비소(arsenic), 또는 비스무트(bismuth) 등)가 이용되어 전도층에 사용하기 적합한 n-형 또는 p-형 반도체 물질 중 하나를 제공할 수 있다. 당업자는 많은 변형, 수정 및 대안을 인식할 수 있을 것이다.
전도층(114)의 존재는 가공된 기판을 반도체 처리 툴, 예를 들어, 정전 척(electrostatic chuck)(ESC 또는 e-척)을 갖는 툴에 정전 척하는 동안 유용하다. 전도층(114)은 반도체 프로세싱 툴에서 처리 후 신속한 디척킹(dechucking)을 가능하게 한다. 본 발명의 실시예들에서, 전도층은 결합(bonding)을 포함하는 미래의 처리 동안 척과의 전기적 접촉 또는 e-척으로의 용량성 커플링(capacitive coupling)을 가능하게 한다. 따라서, 본 발명의 실시예들은 종래의 실리콘 웨이퍼와 함께 사용되는 방식으로 처리될 수 있는 기판 구조체를 제공한다. 당업자는 많은 변형, 수정 및 대안을 인식할 수 있을 것이다. 또한, ESD 척킹과 조합하여 높은 열 전도성을 갖는 기판 구조체는 이후의 디바이스 제조 단계 뿐만 아니라 이후의 가공된 층들 및 에피택셜 층들의 형성을 위한 보다 양호한 디포지션 조건을 제공할 수 있다. 예를 들어, 이는 더 낮은 응력, 더 균일한 디포지션 두께, 및 후속 층 형성을 통한 더 양호한 화학양론적(stoichiometry) 제어를 초래할 수 있는 바람직한 열 프로파일을 제공할 수 있다.
전도층(114) 상에 제2 부착층(116)(예를 들어, 1,000 A 정도의 두께의 TEOS 산화물 층)이 형성된다. 제2 부착층(116)은 몇몇 실시예에서 전도층(114)을 완전히 둘러 싸서 완전히 캡슐화된 구조를 형성하고, LPCVD 프로세스, CVD 프로세스 또는 스핀-온 유전체의 디포지션을 포함하는 임의의 다른 적합한 디포지션 프로세스를 사용하여 형성될 수 있다.
배리어 층(118), 예를 들어, 실리콘 질화물 층이 제2 부착층(116) 상에 형성된다. 일 실시예에서, 배리어 층(118)은 두께가 4,000 Å 내지 5,000 Å 정도인 실리콘 질화물 층이다. 배리어 층(118)은 몇몇 실시예에서 제2 부착층을 완전히 둘러 싸서 완전히 캡슐화된 구조를 형성하고 LPCVD 프로세스를 사용하여 형성될 수 있다. 실리콘 질화물 층 이외에, SiCN, SiON, AlN, SiC 등을 포함하는 비정질 물질이 배리어 층으로서 사용될 수 있다. 몇몇 구현예에서, 배리어 층(118)은 배리어 층(118)을 형성하도록 구성된 다수의 서브(sub; 하위) 층들을 포함한다. 따라서, 배리어 층이라는 용어는 단일 층 또는 단일 물질을 의미하려는 것이 아니라 복합 방식으로 층을 이루는 하나 또는 그 이상의 물질을 포함하는 것이다. 당업자는 많은 변형, 수정 및 대안을 인식할 것이다.
몇몇 실시예에서, 배리어 층(118), 예를 들어, 실리콘 질화물 층은, 예를 들어, 고온(예를 들어, 1,000 ℃) 에피택셜 성장 프로세스 중에 가공된 기판이 존재할 수 있는 반도체 프로세싱 챔버의 환경으로, 코어에 존재하는 요소들, 예를 들어, 이트륨(yttrium)(원소), 산화 이트륨(즉, 이트리아(yttria)), 산소, 금속 불순물, 다른 미량 성분 등이 확산 및/또는 배출되는 것을 방지한다. 본 명세서에 설명된 캡슐화 층을 이용하면, 비 청정실 환경을 위해 설계된 다결정성 AlN을 포함하는 세라믹 물질들이 반도체 프로세스 공정 및 청정실 환경에서 이용될 수 있다.
몇몇 실시예에서, 코어를 형성하기 위해 이용되는 세라믹 물질은 1,800 ℃ 정도의 온도에서 소성(firing)된다. 이 프로세스는 세라믹 물질에 존재하는 상당량의 불순물을 제거할 것으로 예상된다. 이러한 불순물은 소결제(sintering agent)로서 이트리아를 사용함으로써 생기는 이트륨, 칼슘 및 기타 원소와 화합물을 포함할 수 있다. 다음으로, 800 ℃ 내지 1,100 ℃ 범위의 훨씬 더 낮은 온도에서 실행되는 에피택셜 성장 프로세스 중에는, 이러한 불순물의 후속 확산이 미미할 것으로 예상될 것이다. 그러나, 통상적인 예상과는 달리, 세라믹 물질의 소성(firing) 온도보다 훨씬 낮은 온도에서의 에피택셜 성장 프로세스 동안에도 가공된 기판의 층들을 통한 요소들의 상당한 확산이 존재할 수 있다. 따라서, 본 발명의 실시예들은 이러한 바람직하지 않은 확산을 방지하기 위해 배리어 층을 가공된 기판 구조체에 통합시킨다.
따라서, 본 발명의 실시예들은 가공된 층들 및 선택적인 GaN 층(130)과 같은 에피택셜 층들로 다결정성 세라믹 물질(예를 들어, AlN)로부터 백그라운드 요소의 확산을 방지하기 위해 실리콘 질화물 층을 통합한다. 하부 층들 및 물질을 캡슐화하는 실리콘 질화물 층(118)은 원하는 배리어 층 기능을 제공한다. 실리콘 질화물 층(118)을 가공된 기판 구조체로 통합함으로써, 실리콘 질화물 층이 존재하지 않을 때 발생하는 어닐링 프로세스 동안의 칼슘, 이트륨 및 알루미늄의 가공된 층으로의 확산을 방지한다. 따라서, 실리콘 질화물 층(118)의 사용은 이들 요소가 확산 배리어를 통해 확산되는 것을 방지하고, 이에 의해 가공된 기판을 둘러싸는 환경으로의 방출을 방지한다. 유사하게, 벌크 세라믹 물질 내에 함유된 임의의 다른 불순물이 배리어 층에 의해 봉쇄될 것이다.
결합층(120)(예를 들어, 실리콘 산화물 층)은 배리어 층(118)의 일부, 예를 들어, 배리어 층(118)의 상부 표면 상에 디포짓되고, 그 후 실질적으로 단결정인 층(125)(예를 들어, 박리된 실리콘 (111) 층과 같은 단결정 실리콘 층)의 결합 중에 사용된다. 결합층(120)은 몇몇 실시예에서 두께가 약 1.5 ㎛일 수 있다. 몇몇 실시예에서, 결합층(120)의 두께는 결합-유도된(bond-induced) 보이드(void) 완화를 위해 20 nm 또는 그 이상이다. 몇몇 실시예에서, 결합층(120)의 두께는 0.75-1.5 ㎛ 범위이다.
결합층(120)은 두꺼운(예를 들어, 2-5 ㎛ 두께) 산화물 층을 디포짓하고 두께가 약 1.5 ㎛ 이하가 되도록 상기 산화물을 얇게 하기 위해 화학 기계적 폴리싱(CMP) 프로세스를 수행함으로써 형성될 수 있다. 두꺼운 초기 산화물은 다결정성 코어의 제조 후에 남아있을 수 있고 도 1에 도시된 캡슐화 층들이 형성될 때 계속해서 존재할 수 있는 상기 지지 구조 상에 존재하는 표면 형상들을 평활화하는 역할을 한다. CMP 프로세스는 보이드(void)가 없는 실질적으로 평탄한 표면을 제공하며, 이러한 표면은 웨이퍼 이송 프로세스 중에 단결정 실리콘 층(122)을 결합층(120)에 결합하는데 사용될 수 있다.
실질적으로 단결정인 층(122)(예를 들어, 박리된 Si (111))은 에피택셜 물질의 형성을 위한 에피택셜 성장 프로세스 동안 성장 층으로서 사용하기에 적합하다. 몇몇 실시예에서, 상기 에피택셜 물질은 2㎛ 내지 10㎛ 두께의 GaN 층을 포함할 수 있으며, 이는 광전자, RF 및 전력 디바이스에서 이용되는 복수의 층들 중 하나로서 이용될 수 있다. 일 실시예에서, 실질적으로 단결정인 층(122)은 층 이송 프로세스를 사용하여 결합층에 부착되는 단결정 실리콘 층을 포함한다.
층 이송 프로세스는 실리콘 웨이퍼를 사용하여 수행될 수 있다. 실리콘 웨이퍼는 Si 내부에 손상 계면(damage interface)을 생성하기 위해 몇 가지 요소들로 주입될 수 있고, 이는 결합층(120)에 부착하기 위한 단결정 층(122)을 형성하는 것을 도울 수 있다. 예를 들어, 함께 부착된 결합층(120)과 실리콘 웨이퍼 상에 압력을 가하면 실리콘 웨이퍼를 결합층(120)에 원자적으로 결합시킬 수 있다.
결합 프로세스 후에, 박리 프로세스가 실리콘 웨이퍼 내부의 손상 계면을 활성화시키고 단결정 층(122) 내의 주입된 요소들을 팽창시킬 수 있고, 이로써 실리콘 웨이퍼의 상부를 가공된 층들을 갖는 세라믹 웨이퍼(110)로부터 분리시킨다. 결합층(120)에 결합된 잔류 단결정 층(122)은 약 5 마이크론 미만과 같이 비교적 얇을 수 있고, 따라서 가공된 기판(100)의 CTE에 크게 기여하지 않을 수 있다. 따라서 가공된 기판(100)의 CTE는 주로 세라믹 코어(110)의 CTE에 의해 결정된다.
실리콘 이외의 물질이 얇은 단결정 결합층을 생성하는데 사용될 수 있다. 이러한 단결정 물질은 SiC, GaN, AlGaN, AlN, ZnO, 사파이어 등을 포함할 수 있다.
GaN 에피텍셜 층(130)(에피택셜 층들이라고도 함)은 가공된 기판(110)의 상부에 에피택셜 구조를 형성하기 위해 다수의 층들 또는 서브 층들을 에피택셜 성장시킴으로써 형성될 수 있다. 본 명세서에 사용된 "층(layer)"이라는 용어는 동일하거나 상이한 물질의 다중 층들 또는 서브 층들을 포함하는 구조를 포함하는 것으로 이해되어야 한다. 몇몇 실시예에서, 버퍼층이 결합층(120) 상에 형성될 수 있고, GaN 에피택셜 층(130)(에피택셜 층들)이 버퍼층의 상부에 형성될 수 있다. 세라믹 웨이퍼(110)와 GaN 에피택셜 층(130)의 CTE는 넓은 온도 범위(예를 들어, 약 25℃ 내지 약 1200℃)에 걸쳐, 각각의 약 0.1 %, 0.5 %, 1 %, 2 %, 5 % 또는 10 % 내에서 실질적으로 정합될 수 있다. 이러한 CTE 정합은 균열 또는 휘어짐없이 더 큰 세라믹 웨이퍼(110) 상에 고품질 에피택셜 층의 형성을 가능하게 한다. 예를 들어, GaN 에피택셜 층(130)은 6 인치, 8 인치, 12 인치 또는 더 큰 가공된 기판(100) 상에 형성될 수 있다. 더 큰 웨이퍼를 사용하면 웨이퍼 당 디바이스 수를 증가시킬 수 있으며, 결과적으로 GaN 디바이스의 가격이 저렴해질 수 있다.
CTE 정합은 또한 가공된 기판(110) 위에 현저히 더 두꺼운 GaN 에피택셜 층(130)(예를 들어, 수십 또는 수백 마이크론)의 형성을 가능하게 할 수 있다. 결합된 에피택셜 층은 GaN 에피택셜 층(130)과 단결정 층(122) 사이의 격자 구조의 전체 전위 밀도를 감소시킬 수 있다. 또한, 더 많은 수의 에피택셜 층이 GaN 디바이스들의 더 넓은 어레이를 위한 더 복잡한 회로를 제조하는데 사용될 수 있다.
가공된 기판 구조체와 관련된 추가적인 설명은 2017년 6월 13일에 출원된 미국 특허출원 제15/621,335호 및 2017년 6월 13일에 출원된 미국 특허출원 제15/621,235호에 제공되며, 그 개시 내용의 전문은 여하한 목적을 위해 참조에 의해 본 명세서에 편입된다.
도 2는 본 발명의 일 실시예에 의한 RF 기판(215) 상에 형성된 RF 집적 회로(200)의 개념적인 단면도이다. RF 집적 회로(200)는 다결정성 질화 알루미늄(AIN)과 같은 다결정성 세라믹 물질을 갖는 다결정성 코어(210)를 포함한다. 몇몇 실시예에서, 다결정성 코어(210)는 다결정성 코어의 열 저항을 감소시키기 위해 박층화될 수 있다. 예를 들어, 다결정성 코어(210)는 약 100 ㎛ 미만, 약 50 ㎛ 미만, 약 25 ㎛ 미만, 또는 그 미만의 두께를 갖도록 박층화될 수 있다. 다결정성 코어(210) 상에 층간 구조(220)가 형성된다. 층간 구조(220)는 제1 부착층(예를 들어, TEOS 또는 실리콘 산화물 층과 같은 도 1의 제1 부착층(112)), 전도층(예를 들어, 폴리실리콘 층과 같은 전도층(114)), 제2 부착층(예를 들어, TEOS 또는 실리콘 산화물 층과 같은 제2 부착층(116)), 및 배리어 층(예를 들어, 실리콘 질화물 층과 같은 배리어 층(118))을 포함할 수 있다. 층간 구조(220)는 또한 결합층(예를 들어, 실리콘 산화물 층과 같은 결합층(120)) 및 실질적으로 단결정인 층(예를 들어, 단결정 실리콘 층과 같은 단결정 층(122))을 포함할 수도 있다. 다결정성 코어(210)와 층간 구조(220)의 조합은 본 명세서에서 RF 기판(215)으로 지칭될 수 있다. 도 1을 참조하여 논의된 바와 같이, 층간 구조(220) 내의 하나 또는 그 이상의 층(예를 들어, 제1 부착층, 전도층, 제2 부착층, 및 배리어 층)은 다결정성 코어(210)를 캡슐화할 수 있다.
RF 집적 회로(200)는 하나 또는 그 이상의 GaN 층과 같은 하나 또는 그 이상의 에피택셜 층(230) 및 2차원 전자 가스(2DEG) 유도 층(240)을 포함할 수 있다. 하나 이상의 에피택셜 GaN 층(230)은 이러한 구조의 표면에서 균일한 전기장을 갖는 고전압 차단 구조를 형성 할 수 있고, 이는 상기 구조가 디바이스의 이론적 한계에 가까운 전압을 차단할 수 있게 한다. 이 한계는 반도체 물질의 임계 필드와 그 사이에 높은 전압 전위를 갖는 두 개의 단자 사이의 분리 거리에 의해 정의될 수 있다. GaN 차단 구조는 또한 상기 구조 내부에 RF 에너지를 유지할 수 있다. 2DEG는 압전(piezoelectric) 효과(응력), 밴드 갭 차이, 및 분극 전하(polarization charge)의 조합에 의해 유도될 수 있다. 2DEG 유도 층(240)은 AlGaN, AIN 또는 다른 물질 중 하나 또는 그 이상을 포함할 수 있다. 몇몇 실시예에서, 2DEG 유도 층(240)은 전자를 직사각형 양자 우물에 구속하기 위해 2개의 밀접하게 이격된 이종 접합(heterojunction) 계면을 포함할 수 있다.
RF 집적 회로(200)는 또한 2DEG 유도 층(240) 상에 형성된 하나 이상의 트랜지스터를 포함 할 수 있다. 트랜지스터는 소스(250), 게이트(260) 및 드레인(270)을 포함하는 전계 효과 트랜지스터(FET)를 포함할 수 있다. 소스(250) 및 드레인 (270)은 2DEG 유도 층(240)에 연결될 수 있다. 게이트(260)는 게이트 유전체(280)에 의해 2DEG 유도 층(240)으로부터 격리된 다중 필드 플레이트 게이트일 수 있다. 트랜지스터는 층간 유전체(290)에 의해 캡슐화될 수 있다.
RF 집적 회로(200)는 또한 에피택셜 층(230) 상에 형성된 공면(coplanar) 도파관(도 2에 도시되지 않음)을 포함할 수 있다. 공면 도파관을 갖는 RF 집적 회로(200)는 고주파에서 동작할 수 있고 제조가 비교적 용이할 수 있다. 전술한 바와 같이, 기판과 에피택셜 층들 사이의 CTE 정합은 결함 밀도가 매우 낮은 디바이스 층, 유연성있는(compliant) 템플릿 물질 상에 더 넓은 범위의 두께를 성장시키는 능력, 및 개선된 열 성능을 가능하게 한다.
다양한 실시예에서, 층간 구조(220)의 하나 이상의 층이 박층화되어 RF 기판(215)의 열 저항을 감소시킬 수 있다. 몇몇 실시예에서, 배리어 층과 전도층 사이의 부착층 또는 결합층 중 적어도 하나는 완전히 제거될 수 있다(즉, 두께가 0임). 표 1은 다양한 실시예에 의한 RF 기판(215)의 다양한 층의 몇몇 예시적인 두께를 보여준다. 제1 컬럼은 상대적으로 두꺼운 실리콘 산화물 층을 갖는 RF 기판(215)의 다양한 층의 두께를 보여준다. 제2 컬럼은 상대적으로 얇은 실리콘 산화물 층을 갖는 RF 기판(215)의 다양한 층의 두께를 보여준다. 세 번째 컬럼은 실리콘 산화물 층이 없는(NO) RF 기판(215)의 다양한 층의 두께를 보여준다. 표 2는 표 1에 보여진 3가지 유형의 층간 구조(220)를 갖는 RF 기판(215)에 걸친 예시적인 온도 차이(ΔT)를 보여준다. 표 1 및 표 2에 보여진 바와 같이, SiO2 층을 박층화하면 RF 기판(215)의 열 저항을 현저히 감소시킬 수 있고, 따라서 RF 기판(215) 내의 온도 구배를 현저히 감소시킬 수 있다.
[표 1] RF 기판의 다양한 층들의 예시적인 두께
[표 2] RF 기판 내의 대략적인 ΔT(K)
몇몇 다른 실시예에 의하면, 실리콘 산화물 층들을 완전히 제거하는 것(표 1의 세 번째 컬럼에 표시된 것와 같이 NO)에 더하여, 전도층(예를 들어, Si)도 완전히 제거될 수 있다. 이러한 RF 기판(215)은 실리콘 산화물 층만 제거된 상태에서 RF 기판(215)에 의해 나타나는 것과 유사하거나 더 양호한 상태로 온도 프로파일을 유지하면서, 층간 구조(220)에서 RF 에너지의 흡수를 최소화할 수 있다.
HEMT와 같은 디바이스에서, 전계의 피크 값을 감소시키도록 전계 분포를 조작하기 위해 필드 플레이트가 사용될 수 있다. 그러나, 필드 플레이트는 단자들 사이에 기생 용량을 추가할 수 있다. 따라서, 대형 RF 디바이스에서, 게이트, 소스 및 드레인 전극과 같은 도체들 사이의 기생 용량을 감소시키기 위해 상부측 금속화에서 에어 브리지(air-bridge)가 사용될 수 있다. 에어 브리지는 전극 패드 영역으로부터 RF 디바이스의 다양한 컴포넌트로 연장될 수 있다. 에어 브리지는 금(Au) 도금과 같은 전기 증착 또는 전기 도금 기술에 의해 인가된 전도성 물질로 형성될 수 있다.
도 3a는 본 발명의 일 실시예에 의한, RF 기판(315) 상에 형성된 접지된 공면 도파관을 포함하는 RF 집적 회로(300)의 단면도이다. RF 집적 회로(200)와 유사하게, RF 집적 회로(300)는 다결정성 질화 알루미늄(AIN)과 같은 다결정성 세라믹 물질을 갖는 다결정성 코어(310)를 포함할 수 있다. 몇몇 실시예에서, 다결정성 코어(310)는 다결정성 코어(310)의 열 저항을 감소시키기 위해 박층화될 수 있다. 예를 들어, 다결정성 코어(310)는 약 100 ㎛ 미만, 약 50 ㎛ 미만, 약 25 ㎛ 미만, 또는 그 미만의 두께를 갖도록 박층화 될 수 있다. 다결정성 코어(310) 상에 층간 구조(320)가 형성될 수 있다. 층간 구조(320) 및 다결정성 코어(310)는 집합적으로 RF 기판(315)을 형성할 수 있다. 층간 구조(320)는 제1 부착층(예를 들어, TEOS 또는 실리콘 산화물 층), 전도층(예를 들어, 폴리 실리콘 층), 제2 부착층(예를 들어, TEOS 또는 실리콘 산화물 층), 및 배리어 층(예를 들어, 실리콘 질화물 층)을 포함할 수 있다. 층간 구조(320)는 또한 결합층(예를 들어, 실리콘 산화물 층) 및 실질적으로 단결정인 층(예를 들어, 단결정 실리콘 층)을 포함할 수 있다. 도 1을 참조하여 논의된 바와 같이, 층간 구조(320) 내의 하나 또는 그 이상의 층(예를 들어, 제1 부착층, 전도층, 제2 부착층, 및 배리어 층)은 다결정성 코어(310)를 캡슐화할 수 있다.
RF 집적 회로(200)와 유사하게, RF 집적 회로(300)는 하나 이상의 GaN 층과 같은 하나 이상의 에피택셜 층(330) 및 2차원 전자 가스(2DEG) 유도 층(340)을 포함할 수 있다. RF 집적 회로(300)는 또한 2DEG 유도 층(340) 상에 형성된 하나 또는 그 이상의 트랜지스터를 포함할 수 있다. 트랜지스터는 소스(350), 게이트(360) 및 드레인(370)을 포함하는 FET를 포함할 수 있다. 드레인(370)은 2DEG 유도 층(340)에 접속될 수 있다. 게이트(360)는 게이트 유전체(380)에 의해 2DEG 유도 층(340)으로부터 격리된 다중 필드 플레이트 게이트일 수 있다. 트랜지스터는 층간 유전체(390)에 의해 캡슐화될 수 있다. RF 집적 회로(300)는 또한 에피택셜 층(330) 상에 형성된 공면 도파관(도 3a에는 도시되지 않음)을 포함할 수 있다.
도 2에 도시된 RF 집적 회로(200)에서, FET는 그라운드에 대해 비교적 큰 인덕턴스를 가질 수 있다. 그라운드에 대한 인덕턴스를 감소시키기 위해, RF 집적 회로(300)의 층간 구조(320)는 층간 구조(320)의 배리어 층에 매립된 하나 또는 그 이상의 금속층을 포함할 수 있다. 하나 또는 그 이상의 홀(hole)이 2DEG 유도 층(340) 및 에피택셜 층(330)을 통해 층간 구조(320)까지 에칭될 수 있고, 하나 또는 그 이상의 큰 비아(352)를 형성하기 위해 금속과 같은 전도성 물질로 채워질 수 있다. FET의 소스(350)는 하나 이상의 큰 비아(352)를 통해 배리어 층에 매립된 하나 이상의 금속층에 연결될 수 있다. 몇몇 실시예에서, 금속 층의 저항이 매우 작을 수 있도록 두꺼운 금속 층(예를 들어, 약 0.1 ㎛ 내지 약 10 ㎛ 두께)이 배리어 층에 매립될 수 있다. 몇몇 실시예에서는, 복수의 더 얇은 금속 층이 배리어 층에 매립되어 금속 층의 저항을 감소시킬 수 있고, 여기서 복수의 금속 층의 각각은 얇은 SiN 층과 같은 배리어 서브 층에 의해 분리될 수 있다.
도 3b는 본 발명의 몇몇 실시예에 의한 RF 기판(315)을 도시하는 단순화된 개념적 단면도이다. RF 기판(315)은 코어(310) 및 금속층(들)이 매립된 중간층(320)을 포함한다. 중간층(320)은 제1 부착층(321)(예를 들어, SiO22), 전도층(322)(예를 들어, 폴리실리콘), 제2 부착층(323) (예를 들어, SiO2), 배리어 층, 결합층(328)(예를 들어, SiO2), 및 실질적으로 단결정성인 층(329)(예를 들어, Si)을 포함할 수 있다. 배리어 층은 제1 유전체 층(324)(예를 들어, 실리콘 질화물), 제2 유전체 층(325)(예를 들어, 실리콘 질화물), 제3 유전체 층(327)(예를 들어, 실리콘 질화물), 및 제2 유전체 층(325)과 제3 유전체 층(327) 사이에 샌드위치된 금속층(326)을 포함할 수 있다. 몇몇 실시예에서, 제2 유전체 층(325)과 금속층(326)의 조합은 N번 반복될 수 있다.
도 3a에 도시된 바와 같이, FET의 소스(350)는 하나 이상의 짧지만 큰 비아(352)를 통해 층간 구조(320)의 배리어 층에 매립된 하나 이상의 금속층(326)에 접속되기 때문에, 소스로부터 그라운드까지의 인덕턴스가 상당히 감소될 수 있다. 따라서, 접지된 공면 도파관을 갖는 RF 집적 회로(300)는 도 2에 도시된 RF 집적 회로(200)보다 더 높은 주파수에서 동작할 수 있다. 상기한 바와 같이, 기판과 에피택셜 층(들) 사이의 CTE 정합은 결함 밀도가 매우 낮은 디바이스 층, 유연성있는 템플릿 물질 상에서 더 넓은 범위의 두께를 성장시키는 능력, 및 개선된 열 성능을 가능하게 한다. 금속층(326)이 매립된 중간층(320) 위에 GaN 층(330)을 에피택셜 성장시킴으로써, 접지면이 공면 도파관에 평행하도록 GaN 층(330)의 두께가 균일하다는 것이 보장될 수 있다(예를 들어, 두께의 편차가 3% 이내 또는 1nm 이내로 제어될 수 있음). 이것은 공면 도파관의 낮은 임피던스를 달성하는데 중요할 수 있다.
도 4는 본 발명의 일 실시예에 의한 후면 비아 및 금속을 갖는 RF 기판(415) 상에 형성된 공면 도파관을 포함하는 RF 집적 회로(400)의 단면도이다. RF 집적 회로(400)는 도 3a에 도시된 RF 집적 회로(300)와 유사할 수 있고, 다결정성 질화 알루미늄(AlN)과 같은 다결정성 세라믹 물질을 갖는 다결정성 코어(410)를 포함할 수 있다. 몇몇 실시예에서, 다결정성 코어(410)는 약 100 ㎛ 미만, 약 50 ㎛ 미만, 약 25 ㎛ 미만, 또는 그 이하의 두께를 갖도록 박층화될 수 있다. 다결정성 코어(410) 상에는 층간 구조 220 또는 320과 유사한 층간 구조(420)가 형성될 수 있다. 도 1을 참조하여 논의된 바와 같이, 층간 구조(420) 내의 하나 이상의 층(예를 들어, 제1 부착층, 전도층, 제2 부착층, 및 배리어 층)은 다결정성 코어(410)를 캡슐화할 수 있다.
RF 집적 회로(400)는 또한 하나 이상의 GaN 층과 같은 하나 이상의 에피택셜 층(430) 및 2차원 전자 가스(2DEG) 유도 층(440)을 포함할 수 있다. RF 집적 회로(400)는 또한 2DEG 유도 층(440) 상에 형성된 하나 또는 그 이상의 트랜지스터를 포함할 수 있다. 트랜지스터는 소스(450), 게이트(460) 및 드레인(470)을 포함하는 FET를 포함할 수 있다. 드레인(470)은 2DEG 유도 층(440)에 접속될 수 있다. 게이트(460)는 게이트 유전체(480)에 의해 2DEG 유도 층(440)으로부터 격리된 다중 필드 플레이트 게이트일 수 있다. 트랜지스터는 층간 유전체(490)에 의해 캡슐화될 수 있다. 하나 또는 그 이상의 홀이 2DEG 유도 층(440) 및 에피택셜 층(430)을 통해 층간 구조(420)까지 에칭될 수 있고, 비아(452)를 형성하기 위해 금속과 같은 전도성 물질로 채워질 수 있다.
RF 집적 회로(400)에서, 다결정성 코어(410)는 또한 제1 부착층 반대편의 다결정성 세라믹 코어(410)의 표면(예를 들어, 바닥 표면) 상에 복수의 오목부(412)를 포함할 수 있다. 복수의 오목부(412)에 대응하는 위치에서 세라믹 코어(410)의 두께는 오목부로 인해 예를 들어 10㎛ 미만으로 감소될 수 있다. 몇몇 실시예에서, 오목부(412)는 프레싱(pressing) 중에 다결정성 코어(410) 내에 미리 형성될 수 있다. 몇몇 실시예에서, 오목부(412)는 습식 또는 건식 에칭을 통해 다결정성 코어(410)에 형성될 수 있다. 다결정성 코어(410) 및/또는 층간 구조(420)에는 복수의 오목부(412)에 대응하는 위치에 관통 홀(414)이 에칭될 수 있다. 오목부(412)로 인해 복수의 오목부(412)에 대응하는 위치에서의 다결정성 코어(410)의 두께가 감소되기 때문에, 관통 홀(414)은 비교적 에칭하기 쉽다.
RF 집적 회로(400)는 제1 부착층 반대편의 다결정성 코어(410)의 (바닥) 표면 상에 형성되고, 복수의 오목부(412) 및 복수의 오목부(412)에 대응하는 위치에서 다결정성 코어(410) 및/또는 층간 구조(420)에 에칭된 관통 홀(414)을 채우는 후면 금속층(416)을 포함할 수 있다. 금속으로 채워진 오목부(412)는 후면 비아(412)를 형성한다. 따라서, 소스(450)는 비아(452) 및 후면 비아(412)를 통해 후면 금속층(416)과 접촉할 수 있다. 후면 금속층(416) 및/또는 층간 구조(420) 내부의 배리어 층(선택적)에 매립된 하나 또는 그 이상의 금속층이 접지될 수 있다. 이와 같이, 소스(450)는 접지면에 대한 인덕턴스가 매우 낮을 수 있고, RF 집적 회로(400)는 도 3a에 도시된 RF 집적 회로(300)보다 훨씬 높은 주파수에서 동작할 수 있다. 또한, 후면 금속층(416)으로 인해, RF 집적 회로(400)에서는 에어 브리지가 필요하지 않을 수 있다.
도 5는 도 4에 도시된 후면 비아(412)를 갖는 RF 기판(415) 상에 형성된 공면 도파관을 포함하는 RF 집적 회로(400)의 평면도이다. 도 5는 후면 비아(412)가 소스 영역(450) 아래에 형성될 수 있음을 보여준다.
도 6은 본 발명의 일 실시예에 의한 후방 접지면을 갖는 RF 기판(615) 상에 형성된 공면 도파관을 포함하는 RF 집적 회로(600)의 단면도이다. RF 집적 회로(600)는 도 4에 도시된 RF 집적 회로(400)와 유사 할 수 있고, 다결정성 질화 알루미늄(AlN)과 같은 다결정성 세라믹 물질을 갖는 다결정성 코어(610)를 포함할 수 있다. 몇몇 실시예에서, 다결정성 코어(610)는 약 100 ㎛ 미만, 약 50 ㎛ 미만, 약 25 ㎛ 미만, 또는 그 미만의 두께를 갖도록 박층화될 수 있다. 다결정성 코어(610) 상에는 층간 구조 220, 320 또는 420과 유사한 층간 구조(620)가 형성될 수 있다. 도 1을 참조하여 논의된 바와 같이, 층간 구조(620) 내의 하나 이상의 층(예를 들어, 제1 부착층, 전도층, 제2 부착층, 및 배리어 층)은 다결정성 코어(610)를 캡슐화할 수 있다.
RF 집적 회로(600)는 또한 하나 이상의 GaN 층과 같은 하나 또는 그 이상의 에피택셜 층(630) 및 2 차원 전자 가스(2DEG) 유도 층(640)을 포함할 수 있다. RF 집적 회로(600)는 또한 2DEG 유도 층(640) 상에 형성된 하나 이상의 트랜지스터를 포함할 수 있다. 트랜지스터는 소스(650), 게이트(660) 및 드레인(670)을 포함하는 FET를 포함할 수 있다. 드레인(670)은 2DEG 유도 층(640)에 접속될 수 있다. 게이트(660)는 게이트 유전체(680)에 의해 2DEG 유도 층(640)으로부터 격리된 다중 필드 플레이트 게이트일 수 있다. 트랜지스터는 층간 유전체(690)에 의해 캡슐화 될 수 있다. 복수의 홀이 2DEG 유도 층(640) 및 에피택셜 층(630)을 통해 층간 구조(620)까지 에칭될 수 있고, 금속과 같은 전도성 물질로 채워져 소스(650)에 접속된 비아(652)를 형성할 수 있다.
RF 집적 회로(600)에서, 다결정성 코어(610)는 제1 부착층 반대편의 다결정성 코어(610)의 (바닥) 표면 상에 복수의 오목부(612)를 포함할 수 있다. 복수의 오목부(612)에 대응하는 위치에서 세라믹 코어(610)의 두께는 오목부(612)로 인해, 예를 들어 10㎛ 미만으로 감소될 수 있다. 몇몇 실시예에서, 오목부들(612)은 프레싱 중에 다결정성 코어(610)에 미리 형성될 수 있다. 몇몇 실시예에서, 오목부(612)는 습식 또는 건식 에칭을 통해 다결정성 코어(610)에 형성될 수 있다. 다결정성 코어(610) 및/또는 층간 구조(620)에는 복수의 오목부(612)에 대응하는 위치에 관통 홀(614)이 에칭될 수 있다. 오목부(612)로 인해 복수의 오목부(612)에 대응하는 위치에서의 다결정성 코어(610)의 두께가 감소되기 때문에, 관통 홀(614)은 비교적 에칭하기 쉽다. RF 집적 회로(600)의 복수의 오목부(612)는 FET의 수평 치수보다 훨씬 큰 수평 치수를 가질 수 있다. 예를 들어, RF 집적 회로(600)의 복수의 오목부(612)는 FET의 폭보다 더 큰 크기를 가질 수 있다. 이와 같이, 복수의 오목부(612)에 대응하는 위치에서 다결정성 코어(610) 및/또는 층간 구조(620)에 에칭된 관통 홀(614)은 FET의 면적보다 더 클 수 있다.
RF 집적 회로(600)는 제1 부착층 반대편의 다결정성 코어(610)의 (바닥) 표면 상에 형성되고, 후면 비아(612)를 형성하기 위해 복수의 오목부(612) 및 복수의 오목부(612)에 대응하는 위치에서 다결정성 코어(610) 및/또는 층간 구조(620)에 에칭된 관통 홀(614)을 채우는 후면 금속층(616)을 포함할 수 있고, 그리하여 소스(650)는 비아(652) 및 후면 비아(612)를 통해 후면 금속층(616)과 접촉할 수 있다. 후면 비아(612)의 면적이 FET의 면적보다 클 수 있기 때문에, FET 아래의 면적의 후면은 다결정성 코어가 남아 있지 않고 후면 금속으로 채워질 수 있다. 후면 금속층(616)은 접지될 수 있다. 이와 같이, 소스(650)는 도 4에 도시된 RF 집적 회로(400)의 소스(450)보다 접지면에 대해 훨씬 낮은 인덕턴스를 가질 수 있고, RF 집적 회로(600)는 RF 집적 회로(400)보다 훨씬 높은 주파수에서 동작할 수 있다. 또한, RF 집적 회로(400)에서와 같이, RF 집적 회로(600)에서 에어 브리지는 필요하지 않을 수 있다.
도 7은 도 6에 도시된 후방 접지면을 갖는 RF 기판(615) 상에 형성된 공면 도파관을 포함하는 RF 집적 회로(600)의 평면도이다. 도 7은 후면 비아(612)가 FET의 전체 영역 아래에 형성될 수 있음을 도시한다.
도 8은 본 발명의 일 실시예에 의한, RF 기판이 제거된 후 후면 금속층(816)을 갖는 RF 기판 상에 형성된 공면 도파관을 포함하는 RF 집적 회로 (800)의 단면도이다. 도 6에 도시된 RF 집적 회로(600)와 유사하게, 후면 금속층(816)은 하나 또는 그 이상의 비아(652)를 통해 소스(650)에 접속될 수 있고, 따라서 접지 플레이트로서 기능할 수 있다. 도 8에 도시된 바와 같이, 몇몇 실시예에서, RF 기판은 RF 집적 회로(800)로부터 완전히 제거될 수 있으며, 이는 RF 집적 회로(800)의 열 저항을 추가로 감소시킬 수 있고 패키징에도 유리할 수 있다(예를 들어, 후면 솔더 균일성을 향상시킴). 다결정성 코어(610)는 다양한 두께의 에피택셜 층을 갖는 RF 집적 회로(800)에서 제거될 수 있다. 두꺼운 에피택셜 층(630)을 갖는 RF 집적 회로(800)에서, 후면 금속층(816) 및 에피택셜 층(630)은 접지된 공면 도파관의 일부를 형성할 수 있다. 두꺼운 에피택셜 층(630)을 갖고 다결정성 코어(610)가 제거된 RF 집적 회로(800)에서, 기판 및 중간층들로부터의 열 저항이 제거될 수 있고 후면 금속층(816)은 그라운드에 대한 매우 낮은 인덕턴스 경로를 제공할 수 있다.
도 9는 본 발명의 몇몇 실시예에 의한 RF 집적 회로를 형성하는 방법(900)을 나타내는 단순화된 흐름도이다. 방법(900)은 다결정성 세라믹 코어를 제공하는 단계(902), 및 다결정성 세라믹 코어에 연결되는 층간 구조를 형성하는 단계(904)를 포함할 수 있다. 층간 구조는 다결정성 세라믹 코어에 연결된 제1 실리콘 산화물 층, 제1 실리콘 산화물 층에 연결된 폴리실리콘 층, 폴리실리콘 층에 연결된 제2 실리콘 산화물 층, 제2 실리콘 산화물 층에 연결된 배리어 층, 배리어 층에 연결된 제3 실리콘 산화물 층, 및 제3 실리콘 산화물 층에 연결된 실질적으로 단결정성인 실리콘 층을 포함할 수 있다.
상기 방법(900)은 실질적으로 단결정성인 실리콘 층에 연결되는 에피택셜 GaN 층을 성장시키는 단계(906), 및 에피택셜 GaN 층에 연결되는 2차원 전자 가스(2DEG) 유도 층을 성장시키는 단계(908)를 더 포함할 수 있다. 상기 방법(900)은 2DEG 유도 층의 제1 영역에 연결되는 드레인을 형성하는 단계(910), 2DEG 유도 층의 제2 영역에 연결되는 소스를 형성하는 단계(912), 2DEG 유도 층의 제3 영역에 연결되는 게이트 유전체 층을 형성하는 단계(914), 및 게이트 유전체 층에 연결되는 게이트를 형성하는 단계(916)를 더 포함할 수 있다.
도 18에 도시된 특정 단계들은 본 발명의 일 실시예에 의한 가공된 기판을 제조하는 특정 방법을 제공한다는 점에 유의한다. 대안적인 실시예들에 의하면 단계들의 다른 시퀀스들이 또한 수행될 수 있다. 예를 들어, 본 발명의 대안적인 실시예들은 상술한 단계들을 다른 순서로 수행할 수 있다. 더욱이, 도 18에 도시된 개별 단계들은 그 개별 단계에 적절한 다양한 시퀀스로 수행될 수 있는 다수의 서브 단계들을 포함할 수 있다. 또한, 특정 애플리케이션에 따라서는 추가 단계가 부가되거나 제거될 수 있다. 당업자는 많은 변형, 수정 및 대안을 인식할 수 있을 것이다.
몇몇 실시예들이 층(layer)과 관련하여 논의되었지만, 층이라는 용어는 층이 관심 층을 형성하도록 구축된 다수의 서브 층들을 포함할 수 있는 것으로 이해되어야한다. 따라서, 층이라는 용어는 단일 물질로 이루어진 단일 층만을 의미하고자 하는 것이 아니라, 원하는 구조를 형성하기 위해 복합 방식으로 적층된 하나 이상의 물질을 포함하고자 하는 것이다. 당업자는 많은 변형, 수정 및 대안을 인식할 수 있을 것이다.
본 명세서에 기술된 예 및 실시예는 단지 예시적인 목적이며, 그에 대한 다양한 수정 또는 변경이 당업자에게 제안될 것이고 이들은 본 출원의 범위 및 사상과 첨부된 특허청구범위 내에 포함되는 것으로 이해되어야 한다.

Claims (20)

  1. 무선 주파수(RF) 디바이스용 기판에 있어서,
    다결정성 세라믹 코어; 및
    층간 구조
    를 포함하되, 상기 층간 구조는,
    상기 다결정성 세라믹 코어에 연결된 제1 실리콘 산화물 층;
    상기 제1 실리콘 산화물 층에 연결된 폴리실리콘 층;
    상기 폴리실리콘 층에 연결된 제2 실리콘 산화물 층;
    상기 제2 실리콘 산화층에 연결된 배리어 층;
    상기 배리어 층에 연결된 제3 실리콘 산화물 층; 및
    상기 제3 실리콘 산화물 층에 연결된 실질적으로 단결정성인 실리콘 층
    을 포함하는, RF 디바이스용 기판.
  2. 제1항에 있어서,
    상기 다결정성 세라믹 코어는 질화 알루미늄을 포함하는, RF 디바이스용 기판.
  3. 제1항에 있어서,
    상기 제3 실리콘 산화물 층의 두께는 250nm 미만인 RF 디바이스용 기판.
  4. 제1항에 있어서,
    상기 다결정성 세라믹 코어는 25㎛와 같거나 그보다 작은 두께를 갖는, RF 디바이스용 기판.
  5. 제1항에 있어서,
    상기 실질적으로 단결정성인 실리콘 층에 연결된 에피택셜 질화 갈륨(GaN) 층; 및
    상기 에피택셜 GaN 층 위에 형성된 공면 도파관
    을 더 포함하는 RF 디바이스용 기판.
  6. 제5항에 있어서,
    상기 에피택셜 GaN 층에 연결된 2차원 전자 가스(2DEG) 유도 층; 및
    전계 효과 트랜지스터(FET)
    를 더 포함하고, 상기 전계 효과 트랜지스터는,
    상기 2DEG 유도 층의 제1 영역에 연결된 드레인;
    상기 2DEG 유도 층의 제2 영역에 연결된 소스;
    상기 2DEG 유도 층의 제3 영역에 연결된 게이트 유전체 층; 및
    상기 게이트 유전체 층에 연결된 게이트
    를 포함하는, RF 디바이스용 기판.
  7. 제6항에 있어서,
    상기 배리어 층은,
    상기 제2 실리콘 산화물 층에 연결된 제1 실리콘 질화물 층;
    상기 제1 실리콘 질화물 층에 연결된 금속층; 및
    상기 금속층에 연결된 제2 실리콘 질화물 층
    을 포함하는, RF 디바이스용 기판.
  8. 제7항에 있어서,
    상기 에피택셜 GaN 층 및 상기 2DEG 유도 층을 통한 제1 비아를 더 포함하고,
    상기 제1 비아는 상기 소스를 상기 금속층에 연결하며, 상기 금속층은 그라운드에 접속되는, RF 디바이스용 기판.
  9. 제8항에 있어서,
    상기 다결정성 세라믹 코어는 상기 제1 실리콘 산화물 층 반대편의 상기 다결정성 세라믹 코어의 표면 상의 오목부를 포함하고,
    상기 기판은,
    상기 오목부에 대응하는 위치에서 상기 다결정성 세라믹 코어를 통한 제2 비아; 및
    상기 다결정성 세라믹 코어의 표면에 연결되고 상기 제2 비아를 채우는 후면 금속층
    을 더 포함하고,
    상기 제2 비아는 상기 FET의 소스를 상기 후면 금속층에 접속시키고, 상기 후면 금속층은 그라운드에 접속되는, RF 디바이스용 기판.
  10. 제9항에 있어서,
    상기 오목부에 대응하는 위치에서 상기 다결정성 세라믹 코어의 두께는 10㎛ 미만인, RF 디바이스용 기판.
  11. 제9항에 있어서,
    상기 오목부의 폭은 상기 FET의 폭보다 큰, RF 디바이스용 기판.
  12. 무선 주파수(RF) 디바이스에 있어서,
    다결정성 세라믹 코어;
    층간 구조 - 상기 층간 구조는,
    상기 다결정성 세라믹 코어에 연결된 제1 실리콘 산화물 층;
    상기 제1 실리콘 산화물 층에 연결된 폴리실리콘 층;
    상기 폴리실리콘 층에 연결된 제2 실리콘 산화물 층;
    상기 제2 실리콘 산화물 층에 연결된 제1 실리콘 질화물 층;
    상기 제1 실리콘 질화물 층에 연결된 금속층;
    상기 금속층에 연결된 제2 실리콘 질화물 층;
    상기 제2 실리콘 질화물 층에 연결된 제3 실리콘 산화물 층; 및
    상기 제3 실리콘 산화물 층에 연결된 실질적으로 단결정성인 실리콘 층을 포함함 -;
    실질적으로 단결정성인 실리콘 층에 연결된 에피택셜 질화 갈륨(GaN) 층;
    에피택셜 GaN 층에 연결된 2차원 전자 가스(2DEG) 유도 층;
    전계 효과 트랜지스터(FET) - 상기 전계 효과 트랜지스터는,
    상기 2DEG 유도 층의 제1 영역에 연결된 드레인;
    상기 2DEG 유도 층의 제2 영역에 연결된 소스;
    상기 2DEG 유도 층의 제3 영역에 연결된 게이트 유전체 층; 및
    상기 게이트 유전체 층에 연결된 게이트를 포함함 -; 및
    상기 에피택셜 GaN 층 및 상기 2DEG 유도 층을 통한 제1 비아
    포함하되,
    상기 제1 비아는 상기 소스를 상기 층간 구조의 금속층에 연결하고, 상기 금속층은 그라운드에 접속되는, RF 디바이스.
  13. 제12항에 있어서,
    상기 에피택셜 GaN 층에 연결된 도파관
    을 더 포함하는 RF 디바이스.
  14. 제12항에 있어서,
    상기 제3 실리콘 산화물 층은 250nm와 같거나 그보다 작은 두께를 갖는, RF 디바이스.
  15. 제12항에 있어서,
    상기 다결정성 세라믹 코어는 25㎛와 같거나 그보다 작은 두께를 갖는, RF 디바이스.
  16. 제12항에 있어서,
    상기 다결정성 세라믹 코어는 상기 제1 실리콘 산화물 층 반대편의 상기 다결정성 세라믹 코어의 표면 상의 오목부를 포함하고,
    상기 RF 디바이스는,
    상기 오목부에 대응하는 위치의 상기 다결정성 세라믹 코어를 통한 제2 비아; 및
    상기 다결정성 세라믹 코어의 상기 표면에 연결되고 상기 제2 비아를 채우는 후면 금속층
    을 더 포함하고,
    상기 제2 비아는 상기 FET의 소스를 상기 후면 금속층에 접속하고, 상기 후면 금속층은 그라운드에 접속되는, RF 디바이스.
  17. 무선 주파수(RF) 디바이스를 제조하는 방법에 있어서,
    다결정성 세라믹 코어를 제공하는 단계;
    상기 다결정성 세라믹 코어에 연결되는 층간 구조를 형성하는 단계 - 상기 층간 구조는:
    상기 다결정성 세라믹 코어에 연결된 제1 실리콘 산화물 층;
    상기 제1 실리콘 산화물 층에 연결된 폴리실리콘 층;
    상기 폴리실리콘 층에 연결된 제2 실리콘 산화물 층;
    상기 제2 실리콘 산화층에 연결된 배리어 층;
    상기 배리어 층에 연결된 제3 실리콘 산화물 층; 및
    상기 제3 실리콘 산화물 층에 연결된 실질적으로 단결정성인 실리콘 층을 포함함 -;
    실질적으로 단결정성인 실리콘 층에 연결되는 에피택셜 GaN 층을 성장시키는 단계;
    상기 에피택셜 GaN 층에 연결되는 2차원 전자 가스(2DEG) 유도 층을 성장시키는 단계; 및
    전계 효과 트랜지스터(FET)를 형성하는 단계 - 상기 FET는:
    상기 2DEG 유도 층의 제1 영역에 연결된 드레인;
    상기 2DEG 유도 층의 제2 영역에 연결된 소스;
    상기 2DEG 유도 층의 제3 영역에 연결된 게이트 유전체 층; 및
    상기 게이트 유전체 층에 연결된 게이트를 포함함 -
    를 포함하는, RF 디바이스 제조 방법.
  18. 제17항에 있어서,
    상기 배리어 층을 형성하는 단계는,
    상기 제2 실리콘 산화물 층에 연결되는 제1 실리콘 질화물 층을 형성하는 단계;
    상기 제1 실리콘 질화물 층에 연결되는 금속층을 형성하는 단계; 및
    상기 금속층에 연결되는 제2 실리콘 질화물 층을 형성하는 단계
    를 포함하는, RF 디바이스 제조 방법.
  19. 제18항에 있어서,
    상기 2DEG 유도 층 및 상기 에피택셜 GaN 층을 통해 제1 비아를 형성하는 단계
    를 더 포함하고,
    상기 제1 비아는 상기 소스를 상기 금속층에 접속시키고, 상기 금속층은 그라운드에 접속되는, RF 디바이스 제조 방법.
  20. 제17항에 있어서,
    상기 다결정성 세라믹 코어는 상기 제1 실리콘 산화물 층 반대편의 상기 다결정성 세라믹 코어의 표면 상에 오목부를 포함하고,
    상기 RF 디바이스 제조 방법은,
    상기 오목부에 대응하는 위치에 상기 다결정성 세라믹 코어를 통해 제2 비아를 형성하는 단계; 및
    상기 다결정성 세라믹 코어의 표면에 연결되고 상기 제2 비아를 채우는 후면 금속층을 형성하는 단계
    를 더 포함하고,
    상기 제2 비아는 상기 FET의 소스를 상기 후면 금속층에 접속시키고, 상기 후면 금속층은 그라운드에 접속되는, RF 디바이스 제조 방법.
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