JP7429522B2 - Iii族窒化物積層基板および半導体素子 - Google Patents

Iii族窒化物積層基板および半導体素子 Download PDF

Info

Publication number
JP7429522B2
JP7429522B2 JP2019211370A JP2019211370A JP7429522B2 JP 7429522 B2 JP7429522 B2 JP 7429522B2 JP 2019211370 A JP2019211370 A JP 2019211370A JP 2019211370 A JP2019211370 A JP 2019211370A JP 7429522 B2 JP7429522 B2 JP 7429522B2
Authority
JP
Japan
Prior art keywords
layer
less
gan layer
group iii
thickness
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019211370A
Other languages
English (en)
Other versions
JP2021080144A (ja
Inventor
序章 藤倉
泰一郎 今野
健司 木村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Chemical Co Ltd
Original Assignee
Sumitomo Chemical Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Chemical Co Ltd filed Critical Sumitomo Chemical Co Ltd
Priority to JP2019211370A priority Critical patent/JP7429522B2/ja
Priority to US16/952,665 priority patent/US20210184080A1/en
Priority to CN202011302621.7A priority patent/CN112838148A/zh
Publication of JP2021080144A publication Critical patent/JP2021080144A/ja
Application granted granted Critical
Publication of JP7429522B2 publication Critical patent/JP7429522B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005Processes
    • H01L33/0062Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26Materials of the light emitting region
    • H01L33/30Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H01L33/32Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen
    • H01L33/325Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen characterised by the doping materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02439Materials
    • H01L21/02455Group 13/15 materials
    • H01L21/02458Nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/0242Crystalline insulating materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/02433Crystal orientation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02538Group 13/15 materials
    • H01L21/0254Nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02587Structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/0262Reduction or decomposition of gaseous compounds, e.g. CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/04Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction
    • H01L33/06Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction within the light emitting region, e.g. quantum confinement structure or tunnel barrier
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/14Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a carrier transport control structure, e.g. highly-doped semiconductor layer or current-blocking structure
    • H01L33/145Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a carrier transport control structure, e.g. highly-doped semiconductor layer or current-blocking structure with a current-blocking structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003Nitride compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/207Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds further characterised by the doping material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/778Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26Materials of the light emitting region
    • H01L33/30Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H01L33/32Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Chemical Vapour Deposition (AREA)
  • Led Devices (AREA)

Description

本発明は、III族窒化物積層基板および半導体素子に関する。
サファイア基板等の異種基板である下地基板上にGaN層を形成したIII族窒化物積層基板(以下、ウエハともいう)は、発光ダイオード(LED)等の半導体素子を製造するための材料として用いられている(例えば特許文献1参照)。ウエハの大径化および半導体素子の微細化の進展により、例えば、ウエハの反りに起因するリソグラフィー精度低下の影響が大きくなっている。
例えばウエハの反り低減のために、下地基板上に形成するGaN層を薄くすることが考えられる。しかし、GaN層を薄くすることに起因して、結晶性等のGaN層の品質が低下することが懸念される。薄くても高品質なGaN層を形成できる技術が望まれる。
特開2013-225648号公報
本発明の一目的は、下地基板上に形成されるGaN層の品質を高めることができる技術を提供することである。
本発明の一態様によれば、
下地基板と、
前記下地基板上に形成され、窒化アルミニウムで構成された第1層と、
前記第1層上に形成され、窒化ガリウムで構成された第2層と、
を有し、
前記第2層は、厚さが10μm以下であり、X線ロッキングカーブ測定による(0002)回折の半値幅が100秒以下であり、X線ロッキングカーブ測定による(10-12)回折の半値幅が200秒以下である、
III族窒化物積層基板
が提供される。
本発明の他の態様によれば、
上記の一態様によるIII族窒化物積層基板が有する前記第2層を、動作層の少なくとも一部として備える、半導体素子
が提供される。
本発明のさらに他の態様によれば、
下地基板と、
前記下地基板上に形成され、窒化アルミニウムで構成された第1層と、
を有し、
窒化ガリウムで構成され、厚さが10μm以下であり、X線ロッキングカーブ測定による(0002)回折の半値幅が100秒以下であり、X線ロッキングカーブ測定による(10-12)回折の半値幅が200秒以下である、第2層を、成長させる下地として用いられる表面を、前記第1層が有する、III族窒化物積層基板
が提供される。
下地基板上に形成されるGaN層の品質を高めることができる技術が提供される。
図1は、本発明の第1実施形態によるウエハの例示的な概略断面図である。 図2は、第1実施形態によるウエハの製造方法の一例を示すフローチャートである。 図3は、第2実施形態によるウエハの例示的な概略断面図である。 図4は、第2実施形態による半導体素子の第1例を示す概略断面図である。 図5は、第2実施形態による半導体素子の第2例を示す概略断面図である。 図6は、第2実施形態による半導体素子の製造方法の一例を示すフローチャートである。 図7は、実施例によるGaN層の結晶性を示すグラフである。 図8は、実施例によるGaN層の表面平坦性を示すグラフである。 図9は、実施例によるGaN層の厚さの面内ばらつきを示すグラフである。 図10は、実施例によるGaN層における不純物濃度の(キャリア濃度の)面内ばらつきを示すグラフである。 図11は、実施例によるGaN層を有するウエハの反りを示すグラフである。 図12は、比較例によるGaN層の結晶性を示すグラフである。 図13は、比較例によるGaN層の表面平坦性を示すグラフである。
<第1実施形態>
本発明の第1実施形態によるIII族窒化物積層基板100(以下、ウエハ100ともいう)について説明する。図1は、ウエハ100の例示的な概略断面図である。ウエハ100は、下地基板10と、窒化アルミニウム(AlN)で構成されたAlN層20と、窒化ガリウム(GaN)で構成されたGaN層30と、を有する。本実施形態によるウエハ100は、以下詳しく説明するように、AlN層20の直上に成長されたGaN層30が、薄くても高い品質を有することを1つの特徴とする。
本実施形態では、下地基板10として、好ましくはサファイア基板が例示される。サファイア基板としては、C面から0.1°以上0.6°以下の範囲でa軸あるいはm軸方向に傾斜した表面である主面11、を有するサファイア基板が、好ましく用いられる。なお、サファイア基板は、パターン化サファイア基板(PSS)ではない、主面11が平坦な平坦基板であってよい。
ウエハ100を用いて半導体素子を製造する際の生産性を向上させるために、下地基板10としては、面内に多数の半導体素子を形成可能な大面積のものが用いられることが好ましい。下地基板10として用いられるサファイア基板の直径は、2インチ(50.8mm)以上であることが好ましく、4インチ(100mm)以上であることがより好ましく、6インチ(150mm)以上であることがさらに好ましい。直径2インチのサファイア基板の厚さは、例えば、300μm以上500μm以下(典型的には430μm)であり、直径4インチのサファイア基板の厚さは、例えば、600μm以上1000μm以下(典型的には900μm)であり、直径6インチのサファイア基板の厚さは、例えば、1000μm以上1500μm以下(典型的には1300μm)である。
AlN層20は、下地基板10上に形成されており、より具体的には、下地基板10の主面11上に(主面11と接して、主面11の直上に、)ヘテロエピタキシャル成長されることで形成されている。AlN層20は、GaN層30を成長させるための核生成層として機能する。
AlN層20の厚さは、AlN層20の結晶性を高めるために、0.1μm以上であることが好ましい。また、AlN層20の厚さは、AlN層20に生じるクラックを抑制するために、10μm以下であることが好ましく、さらにウエハ100の反りを低減させるために、1μm以下であることがより好ましい。
AlN層20は、具体的には、以下のような高い結晶性を有することが好ましい。AlN層20の(0002)面のX線ロッキングカーブの半値幅は、100秒以下であることが好ましく、AlN層20の(10-12)面のX線ロッキングカーブの半値幅は、300秒以下であることが好ましい。AlN層20の表面21は、Al極性であることが好ましい。なお、本明細書において、「半値幅」とは、半値全幅(FWHM)を意味する。
GaN層30は、AlN層20上に形成されており、より具体的には、AlN層20の表面21上に(表面21と接して、表面21の直上に、)ヘテロエピタキシャル成長されることで形成されている。つまり、GaN層30は、AlN層20を介して、下地基板10上に形成されている。本実施形態によるGaN層30は、以下に説明するような高い品質を有する。
(GaN層の結晶性)
GaN層30は、高い結晶性を有する。具体的には、GaN層30は、厚さが10μm以下であり、X線ロッキングカーブ測定による(0002)面の半値幅が100秒以下であり、X線ロッキングカーブ測定による(10-12)面の半値幅が200秒以下である。
従来、サファイア基板上に、AlN層を介して、結晶性を向上させたGaN層を形成する場合、例えば10μm程度以上の厚いGaN層を成長させることが行われている。これは、GaN層を厚く成長させるほど、当該GaN層の結晶性を高めることができるためである。しかし、一般的な方法でGaN層を形成した場合、厚さ10μmの厚いGaN層を形成しても、当該GaN層の(0002)面のX線ロッキングカーブの半値幅は200秒程度までしか下がらず、また、当該GaN層の(10-12)面のX線ロッキングカーブの半値幅は300秒程度までしか下がらない(図12参照)。
これに対し、本実施形態によるGaN層30は、厚さが10μm以下であっても、(0002)面のX線ロッキングカーブの半値幅が100秒以下であり、(10-12)面のX線ロッキングカーブの半値幅が200秒以下であるという、高い結晶性を有する(図7参照)。
なお、GaN層30の結晶性は、GaN層30が薄くなるほど低下する傾向、つまり、GaN層30が厚くなるほど向上する傾向を有する。GaN層30の厚さを0.8μm以上とすることで、(0002)面の半値幅を100秒以下とし、(10-12)面の半値幅を200秒以下とすることができる(図7参照)。また、GaN層30の厚さを1μm以上とすることで、(0002)面の半値幅を80秒以下とし、(10-12)面の半値幅を180秒以下とすることができる。また、GaN層30の厚さを1.5μm以上とすることで、(0002)面の半値幅を70秒以下とし、(10-12)面の半値幅を170秒以下とすることができる。
(GaN層の表面平坦性)
GaN層30は、高い表面平坦性を有する。具体的には、GaN層30の表面31は、5μm角領域の原子間力顕微鏡(AFM)測定により求めた二乗平均平方根(rms)値として、好ましくは0.5nm以下の表面粗さを有し、より好ましくは0.4nm以下の表面粗さを有する(図8参照)。
なお、GaN層30の表面平坦性は、GaN層30が過度に薄いと急激に悪化する傾向を有する。GaN層30の厚さを0.8μm以上とすることで、上述のような高い表面平坦性を得ることができる(図8参照)。
(GaN層の膜厚の面内均一性)
GaN層30は、高い、膜厚の面内均一性を有する。具体的には、GaN層30の厚さが10μm以下において、GaN層30の厚さの面内ばらつきは、4%以下である(図9参照)。GaN層30の厚さの面内ばらつきは、以下のように規定される。測定対象となるウエハの表面上に一定間隔(好ましくは、1mm以上2mm以下の間隔)の正方格子を設定し、その格子点毎にGaN層30の膜厚を測定する。各点におけるGaN層30の膜厚の測定方法としては、電子顕微鏡等での断面観察による方法、分光エリプソメトリー法、等を用いることが好ましい。なお、ウエハの端面付近では、ウエハ端のベベリング形状の影響、光の乱反射の影響、等に起因して、測定結果が正しく得られない場合が多い。そのような場合には、ウエハ端から1~3mm程度以内に配置された測定点で得られる測定データは、以下の計算から除外することが好ましい。本明細書では、格子点間隔を1mmとし、ウエハ外周2mm以内の領域における測定データは除外した膜厚測定データについて、平均値と標準偏差とを求め、標準偏差を平均値で除した値(%)を、厚さの面内ばらつきとする。
(GaN層の不純物濃度の面内均一性)
GaN層30は、不純物が添加されている場合に、高い、不純物濃度の面内均一性を有する。具体的には、GaN層30の厚さが10μm以下において、GaN層30における不純物濃度の面内ばらつきは、4%以下である(図10参照)。これに対応し、GaN層30に、キャリア濃度を制御する、n型不純物等の不純物が添加されている場合は、キャリア濃度の面内ばらつきを、4%以下とすることができる(図10参照)。
GaN層30における不純物濃度の面内ばらつき、および、キャリア濃度の面内ばらつきは、それぞれ、以下のように規定される。不純物濃度の測定には、一般的に、2次イオン質量分析法(SIMS)が用いられる。また、キャリア濃度の測定には、一般的に、容量―電圧測定(CV測定)、ホール測定、等が用いられる。不純物濃度の測定、および、キャリア濃度の測定のそれぞれは、測定対象となるウエハの表面にウエハ中心を通る直交座標を設定し、この座標軸上で実施する。直交座標の一方の軸は、ウエハのオフ方向と一致させることが好ましい。本明細書では、この直交座標軸上において、1cm間隔で測定したSIMS測定データについて、平均値と標準偏差とを求め、標準偏差を平均値で除した値(%)を、不純物濃度の面内ばらつきとする。また、この直交座標軸上において、1cm間隔で測定したCV測定データあるいはホール測定データについて、平均値と標準偏差とを求め、標準偏差を平均値で除した値(%)を、キャリア濃度の面内ばらつきとする。不純物濃度およびキャリア濃度のそれぞれの測定においても、先の膜厚測定と同様に、測定点がウエハ外周2mm以内に配置される場合には、当該測定点で得られた測定データは、上記の計算から除外する。なお、不純物濃度およびキャリア濃度を、それぞれ直接的に測定することで、不純物濃度のばらつき、および、キャリア濃度のばらつきを、それぞれ求める方法を説明したが、キャリア濃度を制御する不純物(導電性の不純物)が添加されている場合について、不純物濃度のばらつきからキャリア濃度のばらつきを見積もってもよく、その逆に、キャリア濃度のばらつきから不純物濃度のばらつきを見積もってもよい。
以上のように、本実施形態によるGaN層30は、高い結晶性、高い表面平坦性、高い膜厚の面内均一性、および、高い不純物濃度(キャリア濃度)の面内均一性(のうちの少なくとも1つ、好ましくはこれらのうちの2つ以上、より好ましくはこれらのうちの3つ以上、さらに好ましくはこれらのうちの4つすべて)を備えた、高い品質を有する。
(ウエハの反り)
下地基板10(本例ではサファイア基板)と、下地基板10上に積層されたGaN層30等との熱膨張係数の差に起因して、ウエハ100には反りが生じる。GaN層30が厚いほど、ウエハ100の反りは大きくなる。ウエハ100に多数の半導体素子を製造する際に、当該反りに起因するリソグラフィー精度低下等の不良を抑制するために、当該反りは、過大とならないことが好ましい。
本実施形態によるウエハ100は、GaN層30の厚さが10μm以下であることにより、ウエハ100の反りを、例えば140μm以下とすることができる(図11参照)。このように反りが抑制されるように、下地基板10の直径および厚さは適宜選択されることが好ましい。下地基板10としてサファイア基板を用いる場合の直径および厚さとして、上述のような値が例示される。
ウエハ100の反りは、以下のように規定される。測定対象となるウエハを平坦な定盤またはステージ上に設置し、ウエハの表面の、定盤またはステージの表面からの距離(高さ)を測定する。ウエハの表面にウエハ中心を通る直交座標を設定し、この座標軸上で測定を実施する。直交座標の一方の軸は、ウエハのオフ方向と一致させることが好ましい。本明細書では、この直交座標軸上において、1mm間隔で上記の高さ測定を行う。先の膜厚測定と同様に、測定点がウエハ外周2mm以内に配置される場合には、当該測定点で得られた測定データは、下記の計算から除外する。それぞれの軸上の最外周の2点を通る直線を新たな基準線として、当該軸上の測定点であってこの基準線から最も遠い測定点と、基準線と、の距離を、この軸に対する反りと規定する。この測定を直交する2軸のそれぞれに対して行い、得られた2つの反りを平均したものを、ウエハの反りとする。
次に、ウエハ100の製造方法について説明する。第1実施形態では、最表面がGaN層30であるGaNテンプレートとしてウエハ100を製造し、さらに、ウエハ(GaNテンプレート)100を用いて半導体素子を製造する態様を例示する。
図2は、第1実施形態によるウエハ100の製造方法の一例を示すフローチャートである。本例の製造方法は、基板準備工程S10と、AlN層形成工程S20と、熱処理工程S30と、GaN層形成工程S40と、を有する。
まず、基板準備工程S10において、下地基板10を準備する。下地基板10として、好ましくは、サファイア基板が用いられる。次に、AlN層形成工程S20において、下地基板10の主面11上に、AlNを成長させることで、AlN層20を形成する。AlN層20の成長方法としては、例えばハイドライド気相成長(HVPE)が用いられる。アルミニウム(Al)原料ガスとしては、例えば一塩化アルミニウム(AlCl)ガスが用いられ、また例えば三塩化アルミニウム(AlCl)ガスが用いられる。窒素(N)原料ガスとしては、例えばアンモニア(NH)ガスが用いられる。これらの原料ガスを、水素ガス(Hガス)、窒素ガス(Nガス)、またはこれらの混合ガスを用いたキャリアガスと混合して供給してもよい。
AlN層20の成長条件としては、以下が例示される。なお、V/III比とは、III族(Al)原料ガスの供給量に対するV族(N)原料ガスの供給量の比である。
成長温度:900~1300℃
V/III比:0.2~200
成長速度:0.5~3000nm/分
HVPE装置の成長室内に各種ガスを導入するガス供給管のノズルへのAlNの付着を防止するために、塩化水素(HCl)ガスを流してもよい。HClガスの供給量としては、AlClガスまたはAlClガスに対して0.1~100の比率となるような量が例示される。
AlN層形成工程S20では、結晶成長条件の制御、アニール処理等により、上述のような高い結晶性を有するAlN層20を得ることができる。具体的には、例えば、AlN層20の成長時の成長条件(温度、成長速度、原料供給量等)を適切に調整することにより、AlN層20の結晶性を高めることができる。また例えば、AlN層20を成長させた後、Nガスを含む雰囲気において、1400℃以上1700℃以下の温度でアニール処理を行うことにより、AlN層20の結晶性を高めることができる。
なお、このようにして、AlN層20の結晶性を高めることができるが、形成されたAlN層20には、表面21に平行な方向(例えばa軸方向)に、下地基板10(本例ではサファイア基板)との格子定数差および熱膨張係数差に起因する圧縮歪みが導入される傾向がある。
次に、熱処理工程S30において、AlN層20に対する熱処理を行う。熱処理工程S30は、Hガスを含む雰囲気(これを以下、水素を含む雰囲気という)で行う。Hガスは、Nガス、アルゴンガス(Arガス)等の不活性ガスと混合して供給してもよい。当該熱処理は、HVPE装置の成長室内で行ってもよいし、別の熱処理装置内で行ってもよい。
水素を含む雰囲気での当該熱処理を行うことで、AlN層20の表面21に導入された圧縮歪みが緩和されるように、表面21を改質することができる。圧縮歪み緩和のメカニズムは現状明らかではないが、熱処理工程S30において、雰囲気内に水素ガスがあることで、AlN結晶中の点欠陥の発生が促進されるメカニズムが考えられる。AlN中の窒素原子が表面で水素と結合して、アンモニアとなって脱離することで、AlN中に多量の窒素空孔が形成され、これが原子サイズのボイドとして働くため、AlN層20上に成長させるGaN層30の歪みを緩和できるものと考えられる。
また、熱処理工程S30は、アンモニアを実質的に含まない雰囲気で開始する。具体的には、例えば、NHガスを供給せずに行う。アンモニアを含む雰囲気で熱処理を行った場合には、上述した点欠陥(窒素空孔)の形成が抑制されるため、GaN層30の歪みを緩和し難い。また、HVPE装置の成長室内で熱処理を行う場合には、AlN層形成工程S20にて導入したNHガスが成長室内に残留している可能性があるため、熱処理を行う前に成長室内の気体をすべて排出(または置換)することが好ましい。なお、本明細書において、アンモニアを実質的に含まないとは、例えば、成長室内のNHガス分圧が、全圧に対して1%未満であることを意味する。なお、上述したように熱処理工程S30では、AlN中の窒素原子が表面で水素と結合して、アンモニアとなって脱離するものと考えられるが、脱離によって生成するアンモニアはごく微量である。そのため、該アンモニアによって、成長室内のNHガス分圧が全圧の1%以上になることはない。このように、熱処理工程S30は、アンモニアを実質的に含まない雰囲気で行われる。
熱処理工程S30は、例えば、900℃以上1300℃以下の温度(以下、熱処理温度ともいう)で行うことが好ましい。熱処理温度が900℃未満では、表面21が改質され難い。これに対し、熱処理温度を900℃以上とすることで、表面21を改質しやすくすることができる。一方、熱処理温度が1300℃を超えると、表面21が分解されてしまう可能性がある。これに対し、熱処理温度を1300℃以下にすることで、表面21の分解を抑制することができる。
熱処理工程S30は、例えば、10分以上120分以下の時間(以下、熱処理時間ともいう)で行うことが好ましい。熱処理時間が10分未満では、表面21が改質され難い。これに対し、熱処理時間を10分以上とすることで、表面21を改質しやすくすることができる。一方、熱処理時間が120分を超えると、表面21の平坦性が低下してしまう可能性がある。これに対し、熱処理時間を120分以下にすることで、表面21の平坦性の低下を抑制することができる。より好ましい熱処理時間は、例えば、30分以上90分以下である。
次に、GaN層形成工程S40において、AlN層20の表面21上に、GaNを成長させることで、GaN層30を形成する。GaN層30の成長方法としては、例えば、HVPE法が用いられる。ガリウム(Ga)原料ガスとしては、例えば一塩化ガリウム(GaCl)ガスが用いられる。窒素(N)原料ガスとしては、例えばNHガスが用いられる。これらの原料ガスを、Hガス、Nガス、またはこれらの混合ガスを用いたキャリアガスと混合して供給してもよい。
GaN層30の成長条件としては、以下が例示される。
成長温度:900~1000℃
V/III比:1~1000
成長速度:100~2000nm/分
AlN層形成工程S20および熱処理工程S30により、上述の高い結晶性を有するとともに、表面21が上述のように改質されたAlN層20が得られる。GaN層形成工程S40において、このようなAlN層20上にGaN層30を形成することにより、上述の高い品質を有するGaN層30を得ることができる。
GaN層形成工程S40において、1000℃以下(好ましくは950℃以下)の低温でGaN層30を形成する。これにより、1000℃超の高温でGaN層30を形成する場合と比べて、GaN層30の成長時における面内方向の温度ばらつきを抑制することが容易になるため、GaN層30の膜厚の面内均一性を高めることができる。なお、本実施形態において、GaN層30の成長下地となるAlN層20の結晶性が高いため、GaN層30を1000℃以下の低温で成長させても、上述の高い結晶性を有するGaN層30を得ることができる。
GaN層30の成長時に、必要に応じて、不純物を添加してもよい。GaN層30の成長時における面内方向の温度ばらつきが抑制されることで、GaN層30における不純物濃度の面内均一性を高めることができる。GaN層30に、キャリア濃度を制御する、n型不純物等の不純物が添加される場合であれば、GaN層30におけるキャリア濃度の面内均一性を高めることができる。なお、必要に応じて、例えば、GaN層30のうちの下層側(下地基板側)部分をアンドープとし、GaN層30のうちの上層側部分に不純物を添加した積層構造を採用してもよい。
GaN層30の結晶性を高めるとともに、GaN層30の表面平坦性を高めるために、GaN層30の厚さは、0.8μm以上であることが好ましい。GaN層30の厚さの上限は、適宜選択されてよいが、例えば、ウエハ100の反りを過大としないために、10μm以下であることが好ましい。
以上のようにして、ウエハ(GaNテンプレート)100が製造される。その後、製造したい半導体素子の構造に応じて、GaN層30上に他のIII族窒化物層を形成する工程、電極を形成する工程等の各種工程を行うことで、半導体素子を製造する。またさらに、各半導体素子の分割が行われる。
<第2実施形態>
次に、第2実施形態による半導体素子200について説明する。第2実施形態では、最表面がAlN層20であるAlNテンプレートとしてIII族窒化物積層基板90(以下、ウエハ90ともいう)を製造し、ウエハ90を用いて半導体素子200を製造する態様を例示する。
図3は、ウエハ90の例示的な概略断面図である。ウエハ90は、下地基板10と、AlN層20と、を有する。ウエハ(AlNテンプレート)90は、第1実施形態で説明したウエハ(GaNテンプレート)100の、AlN層20までが積層された積層基板と捉えることもできる。
より具体的に説明すると、ウエハ90は、AlN層20が上述の高い結晶性を有するとともに、上述の熱処理が施されることでAlN層20の表面21が改質された積層基板である。これにより、ウエハ90は、AlN層20上に上述のような高い品質のGaN層30を形成することができる、AlNテンプレートとして構成されている。つまり、ウエハ90は、厚さが10μm以下であり、X線ロッキングカーブ測定による(0002)回折の半値幅が100秒以下であり、X線ロッキングカーブ測定による(10-12)回折の半値幅が200秒以下である、GaN層30を、成長させる下地として用いられる表面21を、AlN層20が有する、III族窒化物積層基板である。
図4および図5は、それぞれ、第2実施形態による半導体素子200の第1例および第2例を示す概略断面図である。半導体素子200の生産性を向上させるため、ウエハ100上に多数の半導体素子200が形成され、そして、各半導体素子200が分割される。図4および図5は、それぞれ、分割された1つ分の半導体素子200を例示する。
第1例の半導体素子200として、発光ダイオード(LED)を例示する。図4は、第1例の半導体素子200(以下、LED200ともいう)を示す概略断面図である。LED200は、下地基板10と、AlN層20と、n型不純物が添加されたn型層であるGaN層30と、III族窒化物で構成された発光層41と、III族窒化物で構成されp型不純物が添加されたp型層42と、GaN層30に電気的に接続されたn側電極51と、p型層42に電気的に接続されたp側電極52と、を有する。発光層41およびp型層42をまとめて、III族窒化物層40とも称する。また、n側電極51およびp側電極52をまとめて、電極50とも称する。
発光層41は、例えば、窒化インジウムガリウム(InGaN)井戸層とGaNバリア層とが交互に積層された多重量子井戸構造により構成される。p型層42は、例えば、p型窒化アルミニウムガリウム(AlGaN)クラッド層およびp型GaNコンタクト層の積層により構成される。
第2例の半導体素子200として、高電子移動度トランジスタ(HEMT)を例示する。図5は、第2例の半導体素子200(以下、HEMT200ともいう)を示す概略断面図である。HEMT200は、下地基板10と、AlN層20と、チャネル層であるGaN層30と、バリア層であるAlGaN層40と、AlGaN層40上に形成されたソース電極51、ゲート電極52およびドレイン電極53と、を有する。AlGaN層40を、III族窒化物層40とも称する。また、ソース電極51、ゲート電極52およびドレイン電極53をまとめて、電極50とも称する。
HEMT200が有するGaN層30のうちの下層部分には、耐圧向上のために、鉄、炭素等の高抵抗化不純物が添加されていてもよい。
第1例および第2例ともに、半導体素子200が有するGaN層30は、GaN層30が薄い(厚くても10μm以下)にも関わらず、高い品質を有する。これにより、例えば以下のような効果が得られる。
半導体素子200が有するGaN層30は、GaN層30が薄いにも関わらず、高い結晶性および高い表面平坦性を有する。これにより、GaN層30上に成長させたIII族窒化物層40の結晶性を高めることができるため、半導体素子200の性能を高めることができる。
第1例および第2例ともに、半導体素子200が有するGaN層30は、高い、膜厚の面内均一性を有する。これにより、ウエハ100に形成される多数の半導体素子200の間での性能のばらつきを抑制することができる。
半導体素子200が有するGaN層30は、不純物が添加されている場合、具体的には、例えば、第1例のLED200のGaN層30にn型不純物が添加されている場合、また例えば、第2例のHEMT200のGaN層30に高抵抗化不純物が添加されている場合、高い、不純物濃度の面内均一性を有する。これにより、ウエハ100に形成される多数の半導体素子200の間での性能のばらつきを抑制することができる。
半導体素子200が有するGaN層30は、高い品質を有するため、半導体素子200の、動作電流が流れる動作層の少なくとも一部として、具体的には、例えば、第1例のLED200のn型層として、また例えば、第2例のHEMT200のチャネル層として、用いることができる。GaN層30は、例えばn型不純物等の不純物が添加されていても、高い品質を有するため、半導体素子200の動作層として用いることができる。
第1例および第2例ともに、下地基板10、AlN層20、GaN層30、および、III族窒化物層40が積層されたIII族窒化物積層基板150(以下、ウエハ150ともいう)を用いて、半導体素子200が形成される。ウエハ150に多数の半導体素子200が形成される際、ウエハ150の反り(つまり、ウエハ100の反り)に起因するリソグラフィー精度低下等の不良を抑制するために、当該反りは、過大とならないことが好ましい。本実施形態の半導体素子200が有するGaN層30は、薄くても高い結晶性を有する。これにより、GaN層30を薄くすることでウエハ150の反りを抑制できるため、当該反りに起因するリソグラフィー精度低下等の不良を抑制することができる。つまり、ウエハ100に(ウエハ150に)形成される多数の半導体素子200の間での性能のばらつきを抑制することができる。
なお、第1例のLED200、および、第2例のHEMT200のそれぞれについて、GaN層30上に形成されるIII族窒化物層40の構造、および、電極50の構造は、必要に応じて、適宜変更されてよい。
なお、ウエハ90を用いて製造される(つまり、ウエハ100を用いて製造される、または、ウエハ150を用いて製造される)半導体素子200として、LEDおよびHEMTを例示したが、必要に応じ、他の種類の半導体素子を製造してもよい。
なお、ウエハ90を用いて製造される(つまり、ウエハ100を用いて製造される、または、ウエハ150を用いて製造される)半導体素子200として、LED等を製造する場合、最終的な素子構造が、GaN層30の上方側に支持基板(回路基板)を備え、下地基板10(およびAlN層20)が除去された構造となってもよい。このような場合でも、半導体素子200は、動作層の少なくとも一部として、GaN層30を備える。
次に、半導体素子200の製造方法について説明する。第2実施形態では、最表面がAlN層20であるAlNテンプレートとしてウエハ90を製造し、ウエハ(AlNテンプレート)90を用いて半導体素子を製造する態様を例示する。
図6は、第2実施形態による半導体素子200の製造方法の一例を示すフローチャートである。本例の製造方法は、基板準備工程S10と、AlN層形成工程S20と、熱処理工程S30と、GaN層形成工程S40と、III族窒化物層形成工程S50と、電極形成工程S60と、を有する。
第1実施形態では、AlN層形成工程S20におけるAlN層20の形成、および、熱処理工程S30における熱処理に引き続き、GaN層形成工程S40におけるGaN層30の形成までを、一連の結晶成長(例えば、HVPE法による結晶成長)として行うことで、GaNテンプレートであるウエハ100を製造する態様を例示した。
第2実施形態では、熱処理工程S30における熱処理までにより、AlNテンプレートであるウエハ90を製造した後、GaN層形成工程S40におけるGaN層30の形成、および、III族窒化物層形成工程S50におけるIII族窒化物層40の形成までを、一連の結晶成長(例えば、有機金属気相成長(MOVPE)法による結晶成長)として行うことで、半導体素子200を形成するためのウエハ150を製造する態様を例示する。なお、第1実施形態で、AlN層形成工程S20におけるAlN層20の形成を例えばHVPE法で行い、GaN層形成工程S40におけるGaN層30の形成を例えばMOVPE法で行うことで、ウエハ100を製造してもよい。
基板準備工程S10、AlN層形成工程S20、および、熱処理工程S30は、第1実施形態と同様である。熱処理工程S30までを実施することで、ウエハ(AlNテンプレート)90が製造される。
次に、GaN層形成工程S40において、ウエハ90のAlN層20上にGaNを成長させることで、GaN層30を形成する。GaN層30の成長方法としては、例えば、MOVPE法が用いられる。ガリウム(Ga)原料ガスとしては、例えばトリメチルガリウム(Ga(CH、TMG)ガスが用いられる。窒素(N)原料ガスとしては、例えばNHガスが用いられる。これらの原料ガスを、Hガス、Nガス、またはこれらの混合ガスを用いたキャリアガスと混合して供給してもよい。GaN層30の成長時に、製造したい半導体素子200の構造に応じて、不純物を添加してもよい。不純物は、必要に応じ、GaN層30の一部の厚さに添加されてもよい。第1実施形態と同様に、高い品質を有するGaN層30を得ることができる。第2実施形態では、GaN層形成工程S40まで行われた段階で、中間的な構造として、図1に示すような、ウエハ100が得られる。
GaN層30の成長条件としては、以下が例示される。
成長温度:900~1000℃
V/III比:500~8000
成長速度:10~100nm/分
次に、III族窒化物層形成工程S50において、GaN層30上にIII族窒化物を成長させることで、III族窒化物層40を形成する。このようにして、ウエハ150が形成される。高い品質のGaN層30上にIII族窒化物層40を形成することで、III族窒化物層40の品質を高めることができ、半導体素子200の性能を高めることができる。
III族窒化物層40の層構成は、製造したい半導体素子200の構造に応じて、適宜選択されてよい。より具体的に説明すると、III族窒化物層40は、III族窒化物で構成された1層または複数層で構成され、III族窒化物層40を構成する各層は、III族元素として、例えば、アルミニウム(Al)、ガリウム(Ga)およびインジウム(In)の少なくとも1つを含んでよい。当該各層の組成は、半導体素子200の構造に応じて、適宜選択されてよい。
III族窒化物層40の成長方法としては、例えば、MOVPE法が用いられる。Al原料ガスとしては、例えばトリメチルアルミニウム(Al(CH、TMA)ガスが用いられる。Ga原料ガスとしては、例えばトリメチルガリウム(Ga(CH、TMG)ガスが用いられる。In原料ガスとしては、例えばトリメチルインジウム(In(CH、TMG)ガスが用いられる。窒素(N)原料ガスとしては、例えばNHガスが用いられる。これらの原料ガスを、Hガス、Nガス、またはこれらの混合ガスを用いたキャリアガスと混合して供給してもよい。III族窒化物層40を構成する各層の組成に応じて、原料ガスの供給量が適宜調整される。III族窒化物層40の各層の成長時に、半導体素子200の構造に応じて、不純物を添加してもよい。
次に、電極形成工程S60において、半導体素子200の構造に応じて、1つまたは複数の電極50を形成する。なお、半導体素子200の構造に応じて、電極50の形成前に、ウエハ150に凹部等の構造を形成してもよい。以上のようにして、半導体素子200が製造される。その後、ウエハ150に形成された多数の半導体素子200を、各半導体素子200に分割する。
<実施例>
次に、本発明の実施例に係る実験の結果について説明する。第1実施形態で説明した方法により、下地基板10(以下単に、下地基板ともいう)、AlN層20(以下単に、AlN層ともいう)およびGaN層30(以下単に、GaN層ともいう)を有するウエハ100(以下単に、ウエハともいう)を作製した。GaN層の厚さを変化させることで、GaN層の結晶性、GaN層の表面平坦性、GaN層の膜厚の面内均一性、GaN層における不純物濃度の(キャリア濃度の)面内均一性、および、ウエハの反りが、それぞれ、どのように変化するか調べた。
下地基板としては、直径4インチで厚さ900μmのC面サファイア基板を用いた。AlN層の厚さは、0.35μmとした。GaN層には、(全厚さにわたり、)n型不純物として、シリコン(Si)を3×1018cm-3の濃度で添加した。GaN層の厚さは、0.4μm、0.6μm、0.8μm、1μm、1.2μm、1.5μm、2μm、3μm、5μm、7μm、9μm、および、10μmと変化させた。
また、比較例に係る実験も行った。比較例では、サファイア基板上に一般的な低温成長GaNバッファ層を形成する方法を採用した。具体的には、サファイア基板をMOVPE装置に導入し、装置内を窒素ガスに置換後、基板温度を1100℃として水素雰囲気中で10分間の表面クリーニングを実施する。次に、基板温度を550℃の低温とし、装置内にTMGとアンモニアを導入して、GaNバッファ層を30nm成長する。その後、アンモニアを流しつつ基板温度を1050℃とし、実施例と同様なGaN層30を成長した。比較例でのGaN層30の成長温度が実施例よりも高いのは、比較例の方法では、十分な品質のGaN層30を得難いためである。
(GaN層の結晶性)
図7は、実施例によるGaN層の結晶性を示すグラフであり、図12は、比較例によるGaN層の結晶性を示すグラフである。結晶性として、X線ロッキングカーブ測定による(0002)回折の半値幅、および、X線ロッキングカーブ測定による(10-12)回折の半値幅を測定した。図7および図12において、横軸がGaN層の厚さを示し、縦軸がX線回折の半値幅を示す。
実施例および比較例のどちらとも、GaN層が厚くなるほどX線回折の半値幅が小さくなる傾向を有すること、つまり、GaN層が厚くなるほど結晶性が良くなる傾向を有することは、同様である、しかし、比較例(図12)では、GaN層が10μmまで厚くなっても、(0002)面の半値幅が190秒と200秒程度までしか下がっておらず(10-12)面の半値幅が290秒と300秒程度までしか下がっていない。
これに対し、実施例(図7)では、GaN層の厚さが0.8μmと薄くても、(0002)面の半値幅が95秒と100秒以下となっており、(10-12)面の半値幅が190秒と200秒以下となっている。実施例では、GaN層の厚さを0.8μm以上とすることで、GaN層の厚さが10μm以下であっても、(0002)面の半値幅を100秒以下とし、(10-12)面の半値幅を200秒以下とすることができる。実施例では、さらに、GaN層が10μmまで厚くなると、(0002)面の半値幅が55秒と50秒程度まで下がっており、(10-12)面の半値幅が105秒と100秒程度まで下がっている。
なお、実施例によるGaN層の厚さが10μm以下の範囲内の測定値として、(0002)面の半値幅の最小値は、GaN層の厚さ9μmにおける53秒であり、(10-12)面の半値幅の最小値は、GaN層の厚さ10μmにおける105秒である。当該厚さ範囲内において、(0002)面の半値幅の最小値の水準の目安として、例えば50秒が挙げられる。また、(10-12)面の半値幅の最小値の水準の目安として、例えば100秒が挙げられる。
実施例によるGaN層の結晶性は、GaN層が1.5μm程度に厚くなるまでに大きく向上する傾向が見られる。GaN層の厚さが1μmにおいて、(0002)面の半値幅が76秒と80秒以下となっており、(10-12)面の半値幅が175秒と180秒以下となっている。GaN層の厚さを1μm以上とすることで、(0002)面の半値幅を80秒以下とし、(10-12)面の半値幅を180秒以下とすることができる。また、GaN層の厚さが1.5μmにおいて、(0002)面の半値幅が68秒と70秒以下となっており、(10-12)面の半値幅が160秒と170秒以下となっている。GaN層の厚さを1.5μm以上とすることで、(0002)面の半値幅を70秒以下とし、(10-12)面の半値幅を170秒以下とすることができる。
実施例によるGaN層は、不純物が添加されていても(不純物が、例えば全厚さにわたって、例えば1×1016cm-3以上、また例えば1×1017cm-3以上、また例えば1×1018cm-3以上の濃度で添加されていても)、上述のような高い結晶性を示す。このため、不純物が添加されていない場合は、これと同等かそれ以上の高い結晶性を示すものといえる。なお、結晶性の低下を抑制するために、GaN層に添加される不純物の濃度は、例えば1×1019cm-3以下とすることが好ましい。
(GaN層の表面平坦性)
図8は、実施例によるGaN層の表面平坦性を示すグラフであり、図13は、比較例によるGaN層の表面平坦性を示すグラフである。表面平坦性として、GaN層の表面の5μm角領域に対し、AFM測定により表面粗さのrms値(以下単に、rmsともいう)を求めた。図8および図13において、横軸がGaN層の厚さを示し、縦軸がrmsを示す。
実施例および比較例のどちらとも、GaN層がある程度の厚さになるまでに急激にrmsが減少し、それ以上の厚さではrmsがほぼ一定となる傾向が見られる。比較例(図13)では、GaN層の厚さが2μm以上ではrmsを0.5nm以下にできるものの、GaN層の厚さが1.5μmではrmsが3.1nmであり、GaN層の厚さが0.8μmではrmsが92nmである。
これに対し、実施例(図8)では、GaN層の厚さが0.8μmではrmsが0.33nmであり、GaN層の厚さを0.8μm以上とすることで、rmsを好ましくは0.5nm以下、より好ましくは0.4nm以下とすることができる。GaN層の厚さが0.6μmではrmsが3nmであり、GaN層の厚さが0.4μmではrmsが10nmである。
なお、実施例によるGaN層の厚さが10μm以下の範囲内の測定値として、rmsの最小値は、GaN層の厚さ1.2μmにおける0.21nmである。rmsの最小値の水準の目安として、例えば0.2nmが挙げられる。
以上のように、実施例によるGaN層は、比較例によるGaN層と比べて、高い結晶性および高い表面平坦性を有するため、III族窒化物層を成長させるための下地層として好ましく用いることができる。
(GaN層の膜厚の面内均一性)
図9は、実施例によるGaN層の厚さの面内ばらつきを示すグラフである。図9において、横軸がGaN層の厚さを示し、縦軸が厚さの面内ばらつきを示す。厚さの面内ばらつきは、GaN層が薄くなるほど小さくなる傾向を有する。GaN層の厚さを10μm以下とすることで、厚さの面内ばらつきを4%以下とすることができる。
なお、実施例によるGaN層の厚さが10μm以下の範囲内の測定値として、GaN層の厚さの面内ばらつきの最小値は、GaN層の厚さ1μmにおける0.5%である。GaN層の厚さの面内ばらつきの最小値の水準の目安として、例えば0.5%が挙げられ、また例えば0.4%が挙げられる。
(GaN層の不純物濃度の面内均一性)
図10は、実施例によるGaN層における不純物濃度の(キャリア濃度の)面内ばらつきを示すグラフである。本実施例では、GaN層に不純物としてn型不純物を添加しており、GaN層におけるn型キャリア濃度の面内ばらつきを測定している。GaN層におけるn型キャリア濃度の面内ばらつきは、GaN層におけるn型不純物濃度の面内ばらつきと解釈することもできる。図10において、横軸がGaN層の厚さを示し、縦軸がn型キャリア濃度のばらつき、つまり、n型不純物濃度の面内ばらつきを示す。不純物濃度の(キャリア濃度の)面内ばらつきは、GaN層が薄くなるほど小さくなる傾向を有する。GaN層の厚さを10μm以下とすることで、不純物濃度の(キャリア濃度の)面内ばらつきを4%以下とすることができる。
なお、実施例によるGaN層の厚さが10μm以下の範囲内の測定値として、不純物濃度の(キャリア濃度の)面内ばらつきの最小値は、GaN層の厚さ1.2μmにおける0.54%である。GaN層における不純物濃度の(キャリア濃度の)面内ばらつきの最小値の水準の目安として、例えば0.5%が挙げられ、また例えば0.4%が挙げられる。
(ウエハの反り)
図11は、実施例によるGaN層を有するウエハの反りを示すグラフである。図11において、横軸がGaN層の厚さを示し、縦軸がウエハの反りを示す。ウエハの反りは、GaN層が薄くなるほど小さくなる傾向を有する。GaN層の厚さを10μm以下とすることで、ウエハの反りを、好ましくは140μm以下、より好ましくは135μm以下とすることができる。
なお、実施例によるGaN層の厚さが10μm以下(および0.8μm以上)の範囲内の測定値として、ウエハの反りの最小値は、GaN層の厚さ0.8μmにおける12μmである。ウエハの反りの最小値の水準の目安として、例えば10μmが挙げられる。
実施例によるGaN層、および、当該GaN層を有するウエハは、さらに、以下のような特徴を有する。GaN層の結晶性は、GaN層が薄くなるほど低下する傾向があるが、一方で、GaN層の厚さの面内ばらつき、GaN層における不純物濃度の(キャリア濃度の)面内ばらつき、および、ウエハの反りは、それぞれ、GaN層を薄くするほど低下させることができる(図9~図11参照)。
例えば、GaN層の厚さを7μm以下とすることで、GaN層の厚さの面内ばらつきを、好ましくは3.5%以下、より好ましくは3%以下とすることができ、GaN層における不純物濃度の(キャリア濃度の)面内ばらつきを、好ましくは3.5%以下、より好ましくは3%以下とすることができ、ウエハの反りを、好ましくは110μm以下、より好ましくは105μm以下とすることができる。なお、実施例によるGaN層の厚さが7μm以下の範囲内の測定値として、(0002)面の半値幅の最小値は、GaN層の厚さ3μmにおける55秒であり、(10-12)面の半値幅の最小値は、GaN層の厚さ7μmにおける112秒である。当該厚さ範囲内において、(0002)面の半値幅の最小値の水準の目安として、例えば50秒が挙げられる。また、(10-12)面の半値幅の最小値の水準の目安として、例えば105秒が挙げられる。
また例えば、GaN層の厚さを5μm以下とすることで、GaN層の厚さの面内ばらつきを、好ましくは3%以下、より好ましくは2.5%以下とすることができ、GaN層における不純物濃度の(キャリア濃度の)面内ばらつきを、好ましくは3%以下、より好ましくは2.5%以下とすることができ、ウエハの反りを、好ましくは80μm以下、より好ましくは75μm以下とすることができる。なお、実施例によるGaN層の厚さが5μm以下の範囲内の測定値として、(0002)面の半値幅の最小値は、GaN層の厚さ3μmにおける55秒であり、(10-12)面の半値幅の最小値は、GaN層の厚さ5μmにおける123秒である。当該厚さ範囲内において、(0002)面の半値幅の最小値の水準の目安として、例えば50秒が挙げられる。また、(10-12)面の半値幅の最小値の水準の目安として、例えば115秒が挙げられる。
また例えば、GaN層の厚さを3μm以下とすることで、GaN層の厚さの面内ばらつきを、好ましくは2.5%以下、より好ましくは2%以下とすることができ、GaN層における不純物濃度の(キャリア濃度の)面内ばらつきを、好ましくは2.5%以下、より好ましくは2%以下とすることができ、ウエハの反りを、好ましくは50μm以下、より好ましくは45μm以下とすることができる。なお、実施例によるGaN層の厚さが3μm以下の範囲内の測定値として、(0002)面の半値幅の最小値は、GaN層の厚さ3μmにおける55秒であり、(10-12)面の半値幅の最小値は、GaN層の厚さ2μmにおける143秒である。当該厚さ範囲内において、(0002)面の半値幅の最小値の水準の目安として、例えば50秒が挙げられる。また、(10-12)面の半値幅の最小値の水準の目安として、例えば135秒が挙げられる。
また例えば、GaN層の厚さを2μm以下とすることで、GaN層の厚さの面内ばらつきを、好ましくは2%以下、より好ましくは1.5%以下とすることができ、GaN層における不純物濃度の(キャリア濃度の)面内ばらつきを、好ましくは2%以下、より好ましくは1.5%以下とすることができ、ウエハの反りを、好ましくは40μm以下、より好ましくは35μm以下とすることができる。なお、実施例によるGaN層の厚さが2μm以下の範囲内の測定値として、(0002)面の半値幅の最小値は、GaN層の厚さ2μmにおける62秒であり、(10-12)面の半値幅の最小値は、GaN層の厚さ2μmにおける143秒である。当該厚さ範囲内において、(0002)面の半値幅の最小値の水準の目安として、例えば55秒が挙げられる。また、(10-12)面の半値幅の最小値の水準の目安として、例えば135秒が挙げられる。
また例えば、GaN層の厚さを1.5μm以下とすることで、GaN層の厚さの面内ばらつきを、好ましくは1.5%以下、より好ましくは1%以下とすることができ、GaN層における不純物濃度の(キャリア濃度の)面内ばらつきを、好ましくは1.5%以下、より好ましくは1%以下とすることができ、ウエハの反りを、好ましくは35μm以下、より好ましくは30μm以下とすることができる。なお、実施例によるGaN層の厚さが1.5μm以下の範囲内の測定値として、(0002)面の半値幅の最小値は、GaN層の厚さ1.5μmにおける68秒であり、(10-12)面の半値幅の最小値は、GaN層の厚さ1.5μmにおける160秒である。当該厚さ範囲内において、(0002)面の半値幅の最小値の水準の目安として、例えば60秒が挙げられる。また、(10-12)面の半値幅の最小値の水準の目安として、例えば155秒が挙げられる。
また例えば、GaN層の厚さを1.2μm以下とすることで、GaN層の厚さの面内ばらつきを、好ましくは1%以下、より好ましくは0.8%以下とすることができ、GaN層における不純物濃度の(キャリア濃度の)面内ばらつきを、好ましくは1%以下、より好ましくは0.8%以下とすることができ、ウエハの反りを、好ましくは30μm以下、より好ましくは25μm以下とすることができる。なお、実施例によるGaN層の厚さが1.2μm以下の範囲内の測定値として、(0002)面の半値幅の最小値は、GaN層の厚さ1.2μmにおける70秒であり、(10-12)面の半値幅の最小値は、GaN層の厚さ1.2μmにおける166秒である。当該厚さ範囲内において、(0002)面の半値幅の最小値の水準の目安として、例えば65秒が挙げられる。また、(10-12)面の半値幅の最小値の水準の目安として、例えば160秒が挙げられる。
なお、上述の説明で例示した、(0002)面の半値幅の最小値の水準の目安、(10-12)面の半値幅の最小値の水準の目安、rmsの最小値の水準の目安、GaN層の厚さの面内ばらつきの最小値の水準の目安、GaN層における不純物濃度の(キャリア濃度の)面内ばらつきの最小値の水準の目安、および、ウエハの反りの最小値の水準の目安は、それぞれ、より小さくできる可能性はある。
<他の実施形態>
本発明は上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を行ってもよい。また、種々の実施形態は、適宜組み合わせてよい。
例えば、上述の実施形態では、下地基板10が好ましくはサファイア基板である態様を例示したが、下地基板10として、また例えば、炭化シリコン(SiC)基板を用いてもよい。SiC基板上に、核生成層として形成されるAlN層を介して、GaN層を形成する際、AlN層を上述のような高い結晶性で形成するとともに、AlN層に上述のような熱処理を施すことで、GaN層の品質を高めてもよい。
<本発明の好ましい態様>
以下、本発明の好ましい態様について付記する。
(付記1)
(直径2インチ以上の)下地基板と、
前記下地基板上に形成され、窒化アルミニウムで構成された第1層と、
前記第1層上に形成され、窒化ガリウムで構成された第2層と、
を有し、
前記第2層は、厚さが10μm以下であり、X線ロッキングカーブ測定による(0002)回折の半値幅が100秒以下であり、X線ロッキングカーブ測定による(10-12)回折の半値幅が200秒以下である、
III族窒化物積層基板。
(付記2)
前記第2層は、厚さが0.8μm以上である、付記1に記載のIII族窒化物積層基板。
(付記3)
前記第2層の表面は、5μm角領域の原子間力顕微鏡測定により求めた二乗平均平方根値として0.5nm以下(より好ましくは0.4nm以下)の表面粗さを有する、付記1または2に記載のIII族窒化物積層基板。
(付記4)
前記第2層の厚さの面内ばらつきが、4%以下である、付記1~3のいずれか1つに記載のIII族窒化物積層基板。
(付記5)
前記第2層に不純物が添加されており、前記第2層における不純物濃度の面内ばらつきが、4%以下である、付記1~4のいずれか1つに記載のIII族窒化物積層基板。
(付記6)
前記第2層にキャリア濃度を制御する不純物が(n型不純物が)添加されており、前記第2層におけるキャリア濃度の(n型キャリア濃度の)面内ばらつきが、4%以下である、付記1~5のいずれか1つに記載のIII族窒化物積層基板。
(付記7)
前記III族窒化物積層基板の反りが140μm以下(より好ましくは135μm以下)である、付記1~6のいずれか1つに記載のIII族窒化物積層基板。
(付記8)
前記第2層は、厚さが7μm以下である、付記1~7のいずれか1つに記載のIII族窒化物積層基板。
(付記9)
前記第2層の厚さの面内ばらつきが、3.5%以下(より好ましくは3%以下)である、付記8に記載のIII族窒化物積層基板。
(付記10)
前記第2層に不純物が(キャリア濃度を制御する不純物が)添加されており、前記第2層における不純物濃度の(キャリア濃度の)面内ばらつきが、3.5%以下(より好ましくは3%以下)である、付記8または9に記載のIII族窒化物積層基板。
(付記11)
前記III族窒化物積層基板の反りが110μm以下(より好ましくは105μm以下)である、付記8~10のいずれか1つに記載のIII族窒化物積層基板。
(付記12)
前記第2層は、厚さが5μm以下である、付記1~11のいずれか1つに記載のIII族窒化物積層基板。
(付記13)
前記第2層の厚さの面内ばらつきが、3%以下(より好ましくは2.5%以下)である、付記12に記載のIII族窒化物積層基板。
(付記14)
前記第2層に不純物が(キャリア濃度を制御する不純物が)添加されており、前記第2層における不純物濃度の(キャリア濃度の)面内ばらつきが、3%以下(より好ましくは2.5%以下)である、付記12または13に記載のIII族窒化物積層基板。
(付記15)
前記III族窒化物積層基板の反りが80μm以下(より好ましくは75μm以下)である、付記12~14のいずれか1つに記載のIII族窒化物積層基板。
(付記16)
前記第2層は、厚さが3μm以下である、付記1~15のいずれか1つに記載のIII族窒化物積層基板。
(付記17)
前記第2層の厚さの面内ばらつきが、2.5%以下(より好ましくは2%以下)である、付記16に記載のIII族窒化物積層基板。
(付記18)
前記第2層に不純物が(キャリア濃度を制御する不純物が)添加されており、前記第2層における不純物濃度の(キャリア濃度の)面内ばらつきが、2.5%以下(より好ましくは2%以下)である、付記16または17に記載のIII族窒化物積層基板。
(付記19)
前記III族窒化物積層基板の反りが50μm以下(より好ましくは45μm以下)である、付記16~18のいずれか1つに記載のIII族窒化物積層基板。
(付記20)
前記第2層は、厚さが2μm以下である、付記1~19のいずれか1つに記載のIII族窒化物積層基板。
(付記21)
前記第2層の厚さの面内ばらつきが、2%以下(より好ましくは1.5%以下)である、付記20に記載のIII族窒化物積層基板。
(付記22)
前記第2層に不純物が(キャリア濃度を制御する不純物が)添加されており、前記第2層における不純物濃度の(キャリア濃度の)面内ばらつきが、2%以下(より好ましくは1.5%以下)である、付記20または21に記載のIII族窒化物積層基板。
(付記23)
前記III族窒化物積層基板の反りが40μm以下(より好ましくは35μm以下)である、付記20~22のいずれか1つに記載のIII族窒化物積層基板。
(付記24)
前記第2層は、厚さが1.5μm以下である、付記1~23のいずれか1つに記載のIII族窒化物積層基板。
(付記25)
前記第2層の厚さの面内ばらつきが、1.5%以下(より好ましくは1%以下)である、付記24に記載のIII族窒化物積層基板。
(付記26)
前記第2層に不純物が(キャリア濃度を制御する不純物が)添加されており、前記第2層における不純物濃度の(キャリア濃度の)面内ばらつきが、1.5%以下(より好ましくは1%以下)である、付記24または25に記載のIII族窒化物積層基板。
(付記27)
前記III族窒化物積層基板の反りが35μm以下(より好ましくは30μm以下)である、付記24~26のいずれか1つに記載のIII族窒化物積層基板。
(付記28)
前記第2層は、厚さが1.2μm以下である、付記1~27のいずれか1つに記載のIII族窒化物積層基板。
(付記29)
前記第2層の厚さの面内ばらつきが、1%以下(より好ましくは0.8%以下)である、付記28に記載のIII族窒化物積層基板。
(付記30)
前記第2層に不純物が(キャリア濃度を制御する不純物が)添加されており、前記第2層における不純物濃度の(キャリア濃度の)面内ばらつきが、1%以下(より好ましくは0.8%以下)である、付記28または29に記載のIII族窒化物積層基板。
(付記31)
前記III族窒化物積層基板の反りが30μm以下(より好ましくは25μm以下)である、付記28~30のいずれか1つに記載のIII族窒化物積層基板。
(付記32)
前記第2層は、厚さが1μm以上であり、X線ロッキングカーブ測定による(0002)回折の半値幅が80秒以下であり、X線ロッキングカーブ測定による(10-12)回折の半値幅が180秒以下である、付記1~31のいずれか1つに記載のIII族窒化物積層基板。
(付記33)
前記第2層は、厚さが1.5μm以上であり、X線ロッキングカーブ測定による(0002)回折の半値幅が70秒以下であり、X線ロッキングカーブ測定による(10-12)回折の半値幅が170秒以下である、付記1~27のいずれか1つに記載のIII族窒化物積層基板。
(付記34)
前記下地基板は、サファイア基板である、付記1~33のいずれか1つに記載のIII族窒化物積層基板。サファイア基板は、好ましくは、例えば、直径が2インチで厚さが300μm以上500μm以下であり、また例えば、直径が4インチで厚さが600μm以上1000μm以下であり、また例えば、直径が6インチで厚さが1000μm以上1500μm以下である。
(付記35)
半導体素子の製造に用いられ、前記第2層が、前記半導体素子の動作層の少なくとも一部として用いられる、付記1~34のいずれか1つに記載のIII族窒化物積層基板。
(付記36)
付記1~35のいずれか1つに記載のIII族窒化物積層基板が有する前記第2層を、動作層の少なくとも一部として備える、半導体素子。
(付記37)
(直径2インチ以上の)下地基板と、
前記下地基板上に形成され、窒化アルミニウムで構成された第1層と、
を有し、
窒化ガリウムで構成され、厚さが10μm以下であり、X線ロッキングカーブ測定による(0002)回折の半値幅が100秒以下であり、X線ロッキングカーブ測定による(10-12)回折の半値幅が200秒以下である、第2層を、成長させる下地として用いられる表面を、前記第1層が有する、III族窒化物積層基板。好ましくは、付記2~33のいずれか1つに記載の第2層を成長させる下地として用いられる表面を、第1層が有する。
10…下地基板、11…(下地基板の)主面、20…AlN層、21…(AlN層の)表面、30…GaN層、31…(GaN層の)表面、40…III族窒化物層、41…発光層、42…p型層、50…電極、90…III族窒化物積層基板、100…III族窒化物積層基板、150…III族窒化物積層基板、200…半導体素子

Claims (13)

  1. 下地基板と、
    前記下地基板上に形成され、窒化アルミニウムで構成され、全域がアルミニウム極性を有する上面を備えた第1層と、
    前記第1層の前記上面上に形成され、窒化ガリウムで構成された第2層と、
    を有し、
    前記第2層は、厚さが10μm以下であり、X線ロッキングカーブ測定による(0002)回折の半値幅が100秒以下であり、X線ロッキングカーブ測定による(10-12)回折の半値幅が200秒以下である、
    III族窒化物積層基板。
  2. 前記第2層の表面は、5μm角領域の原子間力顕微鏡測定により求めた二乗平均平方根値として0.5nm以下の表面粗さを有する、請求項1に記載のIII族窒化物積層基板。
  3. 前記第2層の厚さの面内ばらつきが、4%以下である、請求項1または2に記載のIII族窒化物積層基板。
  4. 前記第2層に不純物が添加されており、前記第2層における不純物濃度の面内ばらつきが、4%以下である、請求項1~3のいずれか1項に記載のIII族窒化物積層基板。
  5. 前記第2層にキャリア濃度を制御する不純物が添加されており、前記第2層におけるキャリア濃度の面内ばらつきが、4%以下である、請求項1~4のいずれか1項に記載のIII族窒化物積層基板。
  6. 前記III族窒化物積層基板の反りが140μm以下である、請求項1~5のいずれか1項に記載のIII族窒化物積層基板。
  7. 前記第2層は、厚さが3μm以下である、請求項1~6のいずれか1項に記載のIII族窒化物積層基板。
  8. 前記第2層の厚さの面内ばらつきが、2.5%以下である、請求項7に記載のIII族窒化物積層基板。
  9. 前記第2層に不純物が添加されており、前記第2層における不純物濃度の面内ばらつきが、2.5%以下である、請求項7または8に記載のIII族窒化物積層基板。
  10. 前記III族窒化物積層基板の反りが50μm以下である、請求項7~9のいずれか1項に記載のIII族窒化物積層基板。
  11. 半導体素子の製造に用いられ、前記第2層が、前記半導体素子の動作層の少なくとも一部として用いられる、請求項1~10のいずれか1項に記載のIII族窒化物積層基板。
  12. 請求項1~11のいずれか1項に記載のIII族窒化物積層基板が有する前記第2層を、動作層の少なくとも一部として備える、半導体素子。
  13. 下地基板と、
    前記下地基板上に形成され、窒化アルミニウムで構成され、全域がアルミニウム極性を有する上面を備えた第1層と、
    を有し、
    窒化ガリウムで構成され、厚さが10μm以下であり、X線ロッキングカーブ測定による(0002)回折の半値幅が100秒以下であり、X線ロッキングカーブ測定による(10-12)回折の半値幅が200秒以下である、第2層を、成長させる下地として用いられる前記上面を、前記第1層が有する、III族窒化物積層基板。
JP2019211370A 2019-11-22 2019-11-22 Iii族窒化物積層基板および半導体素子 Active JP7429522B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2019211370A JP7429522B2 (ja) 2019-11-22 2019-11-22 Iii族窒化物積層基板および半導体素子
US16/952,665 US20210184080A1 (en) 2019-11-22 2020-11-19 Group-iii nitride laminated substrate and semiconductor element
CN202011302621.7A CN112838148A (zh) 2019-11-22 2020-11-19 Iii族氮化物层叠基板和半导体元件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019211370A JP7429522B2 (ja) 2019-11-22 2019-11-22 Iii族窒化物積層基板および半導体素子

Publications (2)

Publication Number Publication Date
JP2021080144A JP2021080144A (ja) 2021-05-27
JP7429522B2 true JP7429522B2 (ja) 2024-02-08

Family

ID=75923155

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019211370A Active JP7429522B2 (ja) 2019-11-22 2019-11-22 Iii族窒化物積層基板および半導体素子

Country Status (3)

Country Link
US (1) US20210184080A1 (ja)
JP (1) JP7429522B2 (ja)
CN (1) CN112838148A (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11631785B2 (en) * 2019-11-22 2023-04-18 Sumitomo Chemical Company, Limited Group-III nitride laminated substrate and semiconductor light-emitting element
CN116504827B (zh) * 2023-06-30 2023-09-08 江西兆驰半导体有限公司 Hemt外延片及其制备方法、hemt

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003243302A (ja) 2002-02-15 2003-08-29 Showa Denko Kk Iii族窒化物半導体結晶、その製造方法、iii族窒化物半導体エピタキシャルウェーハ
JP2005225693A (ja) 2004-02-12 2005-08-25 Hitachi Cable Ltd 窒化物半導体の製造方法
JP2013014450A (ja) 2011-07-01 2013-01-24 Hitachi Cable Ltd 窒化物半導体エピタキシャル基板及び窒化物半導体デバイス
JP2018093112A (ja) 2016-12-06 2018-06-14 株式会社サイオクス 窒化物半導体テンプレートの製造方法、窒化物半導体テンプレートおよび窒化物半導体デバイス
US20180240902A1 (en) 2017-02-21 2018-08-23 QROMIS, Inc. Rf device integrated on an engineered substrate

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8395165B2 (en) * 2011-07-08 2013-03-12 Bridelux, Inc. Laterally contacted blue LED with superlattice current spreading layer
US10700665B2 (en) * 2015-12-04 2020-06-30 Intel Corporation Film bulk acoustic resonator (FBAR) devices for high frequency RF filters

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003243302A (ja) 2002-02-15 2003-08-29 Showa Denko Kk Iii族窒化物半導体結晶、その製造方法、iii族窒化物半導体エピタキシャルウェーハ
JP2005225693A (ja) 2004-02-12 2005-08-25 Hitachi Cable Ltd 窒化物半導体の製造方法
JP2013014450A (ja) 2011-07-01 2013-01-24 Hitachi Cable Ltd 窒化物半導体エピタキシャル基板及び窒化物半導体デバイス
JP2018093112A (ja) 2016-12-06 2018-06-14 株式会社サイオクス 窒化物半導体テンプレートの製造方法、窒化物半導体テンプレートおよび窒化物半導体デバイス
US20180240902A1 (en) 2017-02-21 2018-08-23 QROMIS, Inc. Rf device integrated on an engineered substrate

Also Published As

Publication number Publication date
US20210184080A1 (en) 2021-06-17
CN112838148A (zh) 2021-05-25
JP2021080144A (ja) 2021-05-27

Similar Documents

Publication Publication Date Title
US8829489B2 (en) Nitride semiconductor template and light-emitting diode
JP4510934B2 (ja) 窒化物系半導体発光素子およびその製造方法
TWI431669B (zh) Crystallization Growth of Nitride Semiconductor and Nitride Semiconductor
JP5559814B2 (ja) 窒化物系半導体発光ダイオードおよびその製造方法
US8692287B2 (en) Nitride semiconductor device, nitride semiconductor wafer, and method for manufacturing nitride semiconductor layer
JP2013026321A (ja) 窒化物系半導体層を含むエピタキシャルウエハ
JP4891462B2 (ja) 窒化ガリウム系化合物半導体発光素子
TWI474512B (zh) A p-type AlGaN layer and a method for producing the same, and a group III nitride semiconductor light-emitting element
JP7429522B2 (ja) Iii族窒化物積層基板および半導体素子
JP2018065733A (ja) 半導体基板、半導体発光素子および灯具
US9556535B2 (en) Template for epitaxial growth, method for producing the same, and nitride semiconductor device
US20210210602A1 (en) Semiconductor wafer for heterojunction bipolar transistor and heterojunction bipolar transistor
JP2005536883A (ja) AlGaN単層またはAlGaN多層構造のMBE成長
US11522105B2 (en) Nitride semiconductor laminated structure, nitride semiconductor light emitting element, and method for manufacturing nitride semiconductor laminated structure
WO2011070760A1 (ja) 半導体素子の製造方法
JP6527667B2 (ja) 窒化物半導体基板の製造方法
US9536955B2 (en) Nitride semiconductor substrate
JP7491683B2 (ja) Iii族窒化物積層基板および半導体発光素子
JP4612403B2 (ja) Iii族窒化物半導体自立基板の製造方法
KR101697462B1 (ko) 수직형 자외선 발광소자, 이의 제조 방법, 수직형 자외선 발광소자용 AlN 템플릿 및 이의 제조 방법
US11631785B2 (en) Group-III nitride laminated substrate and semiconductor light-emitting element
JP2016082200A (ja) 結晶積層構造体及びその製造方法、並びに半導体素子
WO2010116424A1 (ja) 半導体素子の製造方法
Feng et al. Mechanisms of the sidewall facet evolution in lateral epitaxial overgrowth of GaN by MOCVD
KR20180005096A (ko) 수직형 자외선 발광소자 및 수직형 자외선 발광소자용 AlN 템플릿

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20210922

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220907

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230412

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230425

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230608

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230919

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240123

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240129

R150 Certificate of patent or registration of utility model

Ref document number: 7429522

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150