JP2013014450A - 窒化物半導体エピタキシャル基板及び窒化物半導体デバイス - Google Patents

窒化物半導体エピタキシャル基板及び窒化物半導体デバイス Download PDF

Info

Publication number
JP2013014450A
JP2013014450A JP2011146935A JP2011146935A JP2013014450A JP 2013014450 A JP2013014450 A JP 2013014450A JP 2011146935 A JP2011146935 A JP 2011146935A JP 2011146935 A JP2011146935 A JP 2011146935A JP 2013014450 A JP2013014450 A JP 2013014450A
Authority
JP
Japan
Prior art keywords
nitride semiconductor
layer
group iii
epitaxial substrate
buffer layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2011146935A
Other languages
English (en)
Inventor
Tsuneaki Fujikura
序章 藤倉
Taiichiro Konno
泰一郎 今野
Michiko Matsuda
三智子 松田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Cable Ltd
Original Assignee
Hitachi Cable Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Cable Ltd filed Critical Hitachi Cable Ltd
Priority to JP2011146935A priority Critical patent/JP2013014450A/ja
Priority to US13/524,300 priority patent/US9105755B2/en
Publication of JP2013014450A publication Critical patent/JP2013014450A/ja
Priority to US14/678,049 priority patent/US9397232B2/en
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861Diodes
    • H01L29/872Schottky diodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/0242Crystalline insulating materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/02433Crystal orientation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02439Materials
    • H01L21/02455Group 13/15 materials
    • H01L21/02458Nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02538Group 13/15 materials
    • H01L21/0254Nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/0262Reduction or decomposition of gaseous compounds, e.g. CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003Nitride compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/66196Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices with an active layer made of a group 13/15 material
    • H01L29/66204Diodes
    • H01L29/66212Schottky diodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005Processes
    • H01L33/0062Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/12Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a stress relaxation structure, e.g. buffer layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26Materials of the light emitting region
    • H01L33/30Materials of the light emitting region containing only elements of group III and group V of the periodic system
    • H01L33/32Materials of the light emitting region containing only elements of group III and group V of the periodic system containing nitrogen

Abstract

【課題】低転位であり、クラック発生を抑制できるIII族窒化物半導体層を有する窒化物
半導体エピタキシャル基板及び窒化物半導体デバイスを提供する。
【解決手段】基板上にAlを含むIII族窒化物半導体のバッファ層を介して成長した、C
面を表面とするIII族窒化物半導体層を有する窒化物半導体エピタキシャル基板であって
、前記バッファ層が、その表面にインバージョンドメインを有する。
【選択図】図1

Description

本発明は、Alを含むIII族窒化物半導体のバッファ層を有する窒化物半導体エピタキ
シャル基板及びこれを用いた窒化物半導体デバイスに関する。
サファイア基板、SiC基板などの異種基板上に、GaN等のIII族窒化物半導体層を
成長させた窒化物半導体エピタキシャル基板を作製する際に、異種基板とIII族窒化物半
導体層との間に、AlNやGaNの低温バッファ層あるいはAlNやAlGaNの高温バッファ層を設けて、III族窒化物半導体層の低転位化を図る技術が知られている。
高温バッファ層に関する提案として、特許得文献1には、AlNバッファ層(下地膜)の表面に凹凸形状を形成することにより、AlNバッファ層上に形成されるIII族窒化物
膜中の転位を低減することができると記載されている。
特開2002−222771号公報
しかしながら、上記従来のAlNなどの低温バッファ層や高温バッファ層を設ける方法では、III族窒化物半導体層中の転位を十分に低減することができず、III族窒化物半導体層にクラックが発生してしまうことが多かった。特に、GaN層等のIII族窒化物半導体
層の厚さが5μm以上となると、クラックが発生するエピタキシャル基板が急増し、歩留まりが大きく低下していた。
本発明の目的は、低転位であり、クラック発生を抑制できるIII族窒化物半導体層を有
する窒化物半導体エピタキシャル基板及び窒化物半導体デバイスを提供することにある。
本発明の第1の態様は、基板上にAlを含むIII族窒化物半導体のバッファ層を介して
成長した、C面を表面とするIII族窒化物半導体層を有する窒化物半導体エピタキシャル
基板であって、前記バッファ層は、その表面にインバージョンドメインを有する窒化物半導体エピタキシャル基板である。
本発明の第2の態様は、第1の態様の窒化物半導体エピタキシャル基板において、前記バッファ層の表面におけるインバージョンドメインの面密度は、1×10cm−2以上1×1011cm−2以下の範囲にある窒化物半導体エピタキシャル基板である。
本発明の第3の態様は、第1又は第2の態様の窒化物半導体エピタキシャル基板において、前記III族窒化物半導体層の表面には、インバージョンドメインが存在しない窒化物
半導体エピタキシャル基板である。
本発明の第4の態様は、第1〜第3の態様のいずれかの窒化物半導体エピタキシャル基板おいて、前記バッファ層は、Cl、S、Bのうち、いずれか1種または2種以上が1×1015cm−3以上の濃度で添加されている窒化物半導体エピタキシャル基板である。
本発明の第5の態様は、第1〜第4の態様のいずれかの窒化物半導体エピタキシャル基板において、前記III族窒化物半導体層の表面の転位密度は、5×10cm−2以下で
ある窒化物半導体エピタキシャル基板である。
本発明の第6の態様は、第1〜第5の態様のいずれかの窒化物半導体エピタキシャル基板において、前記III族窒化物半導体層のX線ロッキングカーブ測定における(0002
)面回折、(0004)面回折、及び(10−12)面回折の半値幅は、それぞれ300秒以下、300秒以下、500秒以下である窒化物半導体エピタキシャル基板である。
本発明の第7の態様は、第1〜第6の態様のいずれかの窒化物半導体エピタキシャル基板において、前記III族窒化物半導体層は、5μm以上の厚さであって、表面にクラック
がない窒化物半導体エピタキシャル基板である。
本発明の第8の態様は、第1〜第7の態様のいずれかの窒化物半導体エピタキシャル基板に、デバイス構造を形成した窒化物半導体デバイスである。
本発明によれば、低転位であり、クラック発生を抑制できるIII族窒化物半導体層を有
する窒化物半導体エピタキシャル基板及び窒化物半導体デバイスが得られる。
本発明の一実施形態に係る窒化物半導体エピタキシャル基板を製造する製造工程を示す断面図である。 本発明の一実施形態に係る窒化物半導体デバイスを示す断面図である。 本発明の実施例および比較例の窒化物半導体エピタキシャル基板における、AlNバッファ層のID面密度とGaN層のX線回折のロッキングカーブの半値幅との関係を示すグラフである。 本発明の実施例および比較例の窒化物半導体エピタキシャル基板における、AlNバッファ層のID面密度とGaN層表面の転位密度との関係を示すグラフである。 本発明の実施例および比較例の窒化物半導体エピタキシャル基板における、GaN層の厚さとクラック歩留との関係を示すグラフである。
以下に、本発明に係る窒化物半導体エピタキシャル基板および窒化物半導体デバイスの実施形態を説明する。
(窒化物半導体エピタキシャル基板)
図1は、本発明の一実施形態に係る窒化物半導体エピタキシャル基板を製造する製造工程を示す断面図である。この製造工程を示す図1を用いて、本実施形態の窒化物半導体エピタキシャル基板を説明する。
図1(c)に、製造される窒化物半導体エピタキシャル基板1を示す。窒化物半導体エピタキシャル基板1は、窒化物半導体成長用の基板2上に、Al(アルミニウム)を含むIII族窒化物半導体のバッファ層3を介して、GaN(窒化ガリウム)などのIII族窒化物半導体層4をエピタキシャル成長したものであり、バッファ層3は、その表面にインバージョンドメイン(ID:Inversion Domain)5を有する。ここで、インバージョンドメイン(ID)とは、周囲の結晶とは極性が反転した領域であって、III族窒化物半導体結晶
中(Ga極性、Al極性などのIII族極性中)に、極性が反転したN極性を有する領域な
いしN極性面が生じた領域をいう。
まず、図1(a)に示すように、III族窒化物半導体の成長用基板となる基板2を準備
する。基板2には、例えば、サファイア基板、ZnO基板、SiC基板、Si基板、GaAs基板、GaN基板、AlN基板、AlGaN基板など、III族窒化物半導体のエピタ
キシャル成長に適した各種の基板を用いることができる。
また、これらの基板の表面としては、III族窒化物半導体のC面のIII族面を表面とした成長に適した、各種基板の表面を用いて良い。例えば、極性のないサファイア基板ではC面、あるいはC面からA軸、M軸あるいはその中間の方向に0〜2°傾いた表面を用いて良い。また、ZnO基板ではC面のZn面、SiC基板ではC面のSi面、GaN基板、AlN基板、AlGaN基板ではC面のIII族面、およびこれらのC面からA軸、M軸あ
るいはその中間の方向に0〜2°傾いた表面を用いて良い。Si基板では(111)面、GaAs基板の場合は(111)A面または(111)B面、およびこれらの面から任意の方向に0〜2°傾いた表面を用いて良い。
次に、図1(b)に示すように、この基板2上に、気相成長法により、Alを含むIII
族窒化物半導体(AlN、AlGaNなど)のバッファ層3を形成する。気相成長法としては、HVPE法(ハイドライド気相成長法)、MOVPE法(有機金属気相成長法)などが用いられる。
基板2上にAlを多く含むバッファ層3を900℃以上の高温で成長した場合、AlN結晶のAl面がN面よりも極めて安定であるため、バッファ層3はIII族面を表面として
成長し、バッファ層3の表面にはN族極性領域(ID)は発生しない。
本実施形態では、AlN等のバッファ層3中に不純物を添加することで、AlN等のバッファ層3にIDを発生・導入させ、これがIII族極性層で埋め込まれることなく成長・
存続し、バッファ層3の表面に到達するIDが存在するようにしている。AlN等のバッファ層3中に添加する不純物濃度を高くすると、バッファ層3中の応力が増加し、応力を緩和するためにIDが導入され、また、その応力の存在によりIDが安定化しIDが消滅することなく存続するものと考えられる。
バッファ層3中の不純物として、Cl(塩素)、S(硫黄)、B(ホウ素)のうち、いずれか1種または2種以上を1×1015cm−3以上1×1019cm−3以下の濃度で含ませる。これにより、添加する不純物の種類などにもよるが、バッファ層3の表面におけるIDの面密度(個数密度)を、概ね1×10cm−2以上1×1011cm−2以下の範囲に調整することができる。
図1(b)に示すように、バッファ層3の表面にはID5が存在し、バッファ層3の表面は、III族極性面(AlNバッファ層の場合、Al極性面)3a中に所定の面密度でI
D5のN極性面3bが現れている。
バッファ層3の気相成長では、HVPE法の場合、一例として、圧力は500Torr(約66661Pa)〜760Torr(約101325Pa、常圧)、V/III比は1
0以下、成長温度は900℃〜1200℃とする。また、MOVPE法の場合、一例として、圧力は500Torr以下、V/III比は10以下、成長温度は900℃〜1200
℃とする。また、原料ガスとしては、HVPE法では、例えば、N原料にはNH、Al原料にはAlCl、Ga原料にはGaCl、In原料にはInClを用い、Cl、S、Bの不純物ガスとしては、それぞれHCl、HS、BClを用いる。また、MOVPE法の場合、原料ガスとしては、例えば、N原料にはNH、Al原料にはTMA(トリメチルアルミニウム)、Ga原料にはTMG(トリメチルガリウム)、In原料にはTMI(トリメチルインジウム)を用い、Cl、S、Bの不純物ガスとしては、それぞれHCl、HS、Bを用いる。また、キャリアガスには、HVPE法、MOVPE法のいずれの場合にも、HやNを用いる。
成長速度としては、HVPEの場合には、5〜100nm/分とし、また、MOVPE
の場合には、1〜30nm/分とする。
バッファ層3のAlを含むIII族窒化物半導体としては、AlGa1−xN(0.5≦x≦1)、より好ましくはAlGa1−xN(0.9≦x≦1)がよい。即ち、バッフ
ァ層3としては、AlN層、或いは高Al組成のAlGaN層が好ましい。
バッファ層3表面やIII族窒化物半導体層4表面のIDの面密度(個数密度)の測定は
、例えば、透過型電子顕微鏡(Transmission Electron Microscope:TEM)を用いた収束電子線回折(Convergent Beam Electron Diffraction:CBED)法を用いて極性を判定することにより行うことができる。
続いて、図1(c)に示すように、表面にID5を有するバッファ層3上に、GaNなどのIII族窒化物半導体層4をエピタキシャル成長する。表面にID5を有するバッファ
層3上に結晶成長を行なうと、たとえ、バッファ層3の表面が平坦であっても、結晶成長の初期段階では、図1(c)に示すように、ID5直上のIII族窒化物半導体層4の結晶
成長面f1にはピット(窪み)が発生する。これは、バッファ層3表面のN極性面3b(ID5)上に成長するIII族窒化物半導体層4のN極性(ID5)の成長速度が、III族極性(Ga極性など)の成長速度よりも遅いためである。
C面((0001)面)を表面とするGaN等のIII族窒化物半導体層の成長では、通
常、転位は表面に垂直にC軸方向に伝播するため、転位同士が会合・消滅するということはない(貫通転位となる)。しかしながら、本実施形態のように、バッファ層3表面にID5を有する場合、結晶成長面にはピットが発生するため、結晶中の転位がピットの斜面と出会うと、転位の伝播方向が変化し(斜め方向、あるいは表面に平行な方向に変化し)、転位同士が会合する確率が増加し、転位が減少する。このため、IDを含むAlN等のバッファ層3上にGaN等のIII族窒化物半導体層4を成長すると、IDを表面に含まな
いバッファ層の場合よりも、III族窒化物半導体層4の表面の転位密度が減少し、X線回
折のロッキングカーブの半値幅が小さい結晶性の良いIII族窒化物半導体層4が得られる

具体的には、III族窒化物半導体層4の表面の転位密度が5×10cm−2以下であ
り、またIII族窒化物半導体層4のX線回折のロッキングカーブ測定における(0002
)面、(0004)面、及び(10−12)面での半値幅は、それぞれ300秒以下、300秒以下、500秒以下である窒化物半導体エピタキシャル基板が得られる。なお、X線回折半値幅の測定条件は、X線源にCuKα1を用いて40kV、45mAでX線を発生させ、四結晶法によりX線ビームを平行にすると共に、X線ビームの照射面積は、ビームをスリットで30μm角まで絞り、測定した。
III族窒化物半導体層4の結晶成長の初期段階の結晶成長面f1にはピットが形成され
るが、III族極性(GaN層ではGa極性)の方がN極性よりも成長速度が速いので、III極性層によってN極性層(ID5)が埋め込まれ、図1(c)に示すように、更に成長するにつれて結晶成長面f2〜f5は平坦化し、III族窒化物半導体層4の表面にはIDが
出現しない。
本実施形態のIII族窒化物半導体層4は、デバイスに用いられるIII族極性(Ga極性など)のC面を表面とするIII族窒化物半導体層であり、III族窒化物半導体層4の表面にはID5は存在しない。III族窒化物半導体層4は、GaN、AlN、InN、AlGaN
、InGaNなど、AlGaInN(x+y+z=1)からなる。また、これらのIII族窒化物半導体層4は、アンドープ層、n型層、p型層のいずれでも良く、またこれ
らの積層体であっても良い。
なお、バッファ層の表面が凹凸であっても、バッファ層の表面にIDがない場合には、バッファ層上に成長するIII族窒化物半導体層の結晶成長面は、すぐに平坦となり、上述
したピットが形成されることによる転位の会合・消滅は起こらず、III族窒化物半導体層
4表面の低転位化、ロッキングカーブの半値幅の低減は図れない。
III族窒化物半導体層4の結晶成長において、結晶成長面にピットが発生する密度は、
バッファ層3の表面におけるID5の面密度に対応するものと考えられる。すなわち、ID5を有するバッファ層3上のIII族窒化物半導体層4には、概ねID5の個数に対応す
る数のピット(谷部)が発生すると共に、隣接するID5、5間には概ねID5の個数に対応する数の島状結晶(山部、一つまたは複数の成長核から成長)が発生すると考えられる。
先に述べたように、上記の島(ピット)の斜面の存在により転位は減少する。このため、ピット密度(すなわち、ID密度)が極端に低い場合(例えば、1×10cm−2未満の場合)には、成長途中のIII族窒化物半導体層4の表面はそのほとんどが平らなC面
で、まばらにしかピットが存在しない状態であるため、表面における斜面の割合が低く、本発明の転位低減の効果は得られない。また、ピット密度が極端に高い場合(例えば、1×1011cm−2より大きい場合)には、形成されるピットが小さいため、III族窒化
物半導体層4の成長厚が小さい段階で表面が平坦化されてしまう。この場合にも、ピットの存続期間が短いために本発明の転位低減の効果は得られない。
ピット密度が適切な場合(例えば、1×10cm−2以上1×1011cm−2以下の場合)には、成長途中のIII族窒化物半導体層4の表面に十分な割合で斜面が存在し、
しかも成長過程の比較的長い期間にわたって存続するため、従来よりも転位密度を低減できる。特に、ピット密度(ID密度)を1×10cm−2以上1×1010cm−2以下とするのが好ましく、更には1×10cm−2以上1×10cm−2以下とするのが転位低減のためには好ましい。
また、本実施形態の窒化物半導体エピタキシャル基板1は、バッファ層3及び基板2側のIII族窒化物半導体層4にID5が存在するため、III族窒化物半導体層4の応力が緩和される。
サファイア等からなる基板2とGaN等からなるIII族窒化物半導体層4との間には、
大きな熱膨張率差があるため、III族窒化物半導体層4を成長させた後に室温状態に戻す
と、窒化物半導体エピタキシャル基板1には熱膨張率差に起因する反りが発生し、III族
窒化物半導体層4に圧縮応力が加わる。このIII族窒化物半導体層4に発生する圧縮応力
により、GaN等のIII族窒化物半導体層4の表面にクラックが生じてしまう。従来のバ
ッファ層の表面にIDが存在しない場合、GaN等のIII族窒化物半導体層4の厚さが5
μm以上となると、クラック発生数が急激に増大してしまった。
ところが、本実施形態の窒化物半導体エピタキシャル基板1では、バッファ層3及び基板2側のIII族窒化物半導体層4にID5が存在するため、III族極性の結晶のみの場合と比較して、III族極性の結晶とN極性の結晶との間では、殊にIII族極性とN極性の境界部では、圧縮・引張時の伸縮変形等の挙動が変化する。このため、III族極性の結晶のみの
場合と比べ、圧縮応力によるバッファ層3及び基板2側のIII族窒化物半導体層4の縮み
方が減少し、特に問題となる基板2付近の応力の緩和がなされるものと推測される。バッファ層3及び基板2側のIII族窒化物半導体層4にID5が存在する本実施形態の窒化物
半導体エピタキシャル基板1では、GaN等のIII族窒化物半導体層4の厚さを5μm以
上とした場合にも、III族窒化物半導体層4の表面にクラックがない窒化物半導体エピタ
キシャル基板を歩留まり良く製造することができる。
(窒化物半導体デバイス)
本発明の一実施形態に係る窒化物半導体デバイスは、上記実施形態の窒化物半導体エピタキシャル基板1を用い、窒化物半導体エピタキシャル基板1にIII族窒化物半導体層や
電極などのデバイス構造を形成して作製される窒化物半導体デバイスである。この窒化物半導体デバイスは、上記実施形態の窒化物半導体エピタキシャル基板1のIII族窒化物半
導体層4の表面が低転位であり、X線ロッキングカーブの半値幅も小さいので、従来の窒化物半導体エピタキシャル基板を用いた場合よりも、特性の優れた窒化物半導体デバイスを作製できる。
窒化物半導体デバイスの一例として、上記実施形態の窒化物半導体エピタキシャル基板1を用いて作製した、図2に示す青色のLED(発光ダイオード)について説明する。
窒化物半導体エピタキシャル基板1は、サファイア基板である基板2上に、IDを有するAlN層であるバッファ層2を介して、III族窒化物半導体層4としてGaN層を形成
したものである。このエピタキシャル基板1をMOVPE装置に設置し、エピタキシャル基板1上に青色LED構造の積層半導体を成長する。青色LED構造の積層半導体は、GaNのIII族窒化物半導体層4上に順次積層して成長した、n型GaNクラッド層21と
、InGaN/GaN多重量子井戸構造の活性層22と、p型AlGaNクラッド層23と、p型GaNコンタクト層24とからなる。
上記の積層半導体を成長した後に、LED用基板をMOVPE装置より取出し、得られたLED用基板の積層半導体層をRIE(Reactive Ion Etching)により部分的にエッチング除去し、n型GaNクラッド層21の一部を露出する。露出したn型GaNクラッド層21上にn側電極25を形成すると共に、p型GaNコンタクト層24上にp側電極26を形成し、その後、チップ化等を行うことにより、図2に示す構造の青色LEDが作製される。結晶性のよいGaN層からなるIII族窒化物半導体層4上に、n型GaNクラッ
ド層21と、活性層22と、p型AlGaNクラッド層23を有する窒化物半導体エピタキシャル基板1を用いて作製したLEDは、光出力が大きく、駆動電圧が低かった。
窒化物半導体デバイスの他の例として、ショットキーバリアダイオード(SBD)について説明する。SBDに用いた窒化物半導体エピタキシャル基板は、上記LEDと同様に、サファイア基板上に、IDを有するAlN層のバッファ層を介して、GaN層を形成したものである。窒化物半導体エピタキシャル基板のGaN層上に、ショットキー電極と、ショットキー電極を囲むようにその外周にオーミック電極とを形成することにより、SBD作製したが、良好な特性のSBDが得られた。
次に、本発明の実施例に係る窒化物半導体エピタキシャル基板を説明する。
実施例の窒化物半導体エピタキシャル基板は、図1(c)に示す上記実施形態の窒化物半導体エピタキシャル基板1と同一の断面構造を有し、基板2としてのC面サファイア基板(4インチ径)上に、表面にIDを有するバッファ層3としてのAlNバッファ層を介して、III族窒化物半導体層4としてのGaN層を形成したものである。
AlNバッファ層は、厚さ50nmとし、AlNバッファ層中に不純物としてCl、SまたはBを、大体1×1015cm−3〜1×1020cm−3の濃度範囲で含ませ、表面のID面密度を異にする複数のAlNバッファ層を形成した。そして、これらのAlNバッファ層上に、アンドープGaN層(厚さ8μm)を形成した。AlNバッファ層及びGaN層は、HVPE法により形成した。GaN層の成長は1050℃で1μm/分の成長速度、V/III比20の条件で行った。キャリアガスとしては、水素と窒素の混合ガス
を用いた。
また、AlNバッファ層中に不純物を添加しない点を除き、上記実施例の窒化物半導体エピタキシャル基板と同様にして、比較例の窒化物半導体エピタキシャル基板を作製した。
実施例および比較例の窒化物半導体エピタキシャル基板におけるAlNバッファ層の表面のIDの面密度を、CBED法により測定した。実施例でAlNバッファ層中の不純物濃度が1×1019cm−3以下の場合には、AlNバッファ層の表面には、IDが1×10cm−2〜1×1011cm−2の範囲の面密度で存在していた。一方、AlNバッファ層中の不純物濃度が1×1019cm−3より大きい場合には、ID密度は1×1011cm−2より大きくなった。比較例の不純物を添加しなかったAlNバッファ層の表面には、IDは検出されなかった。また、実施例および比較例のエピタキシャル基板におけるGaN層の表面には、どちらもIDは検出されなかった。
実施例および比較例のエピタキシャル基板のGaN層に対してX線回折を行い、(0002)面、(0004)面、及び(10−12)面のロッキングカーブの半値幅を測定した。図3に、その結果を示す。
図3に示すように、比較例のGaN層(AlNバッファ層の表面にID無し)では、(0002)面および(0004)面のロッキングカーブの半値幅は、いずれも300秒を少し超え、また(10−12)面のロッキングカーブの半値幅は、500秒を少し超えていた。一方、実施例のGaN層では、AlNバッファ層表面のID面密度が1×10cm−2以上1×1011cm−2以下の範囲において、(0002)面および(0004)面のロッキングカーブの半値幅は、いずれも300秒以下であり、また(10−12)面のロッキングカーブの半値幅は、500秒以下であった。更に、AlNバッファ層表面のID面密度が1×10cm−2以上1×1010cm−2以下の範囲では、(0002)面および(0004)面のロッキングカーブの半値幅は、いずれも200秒以下、また(10−12)面のロッキングカーブの半値幅は、300秒以下と小さかった。
また、実施例および比較例のエピタキシャル基板におけるGaN層の表面の転位密度を測定した。図4に、転位密度の測定結果を示す。
図4に示すように、比較例のGaN層表面の転位密度は、5×10cm−2を超えていた。これに対し、実施例のGaN層では、AlNバッファ層表面のID面密度が1×10cm−2以上1×1011cm−2以下の範囲において、GaN層表面の転位密度は5×10cm−2以下であり、更に、AlNバッファ層表面のID面密度が1×10cm−2以上1×10cm−2以下の範囲において、GaN層表面の転位密度は1×10cm−2程度と低かった。
AlNバッファ層の厚さを10nm以上300nm以下の範囲で変えて上記と同様の実験を行ったところ、ほぼ同様の結果を得た。
また、GaN層の成長条件において、成長速度を0.1μm/分〜10μm/分、V/III比を1〜1000、成長温度を900℃〜1100℃、キャリアガス中のH/N比を0〜100の範囲で変えて上記と同様の実験を行ったところ、ほぼ同様の結果を得た。
次に、実施例の窒化物半導体エピタキシャル基板において、AlNバッファ層表面のID面密度が約1×10cm−2であり、GaN層の厚さを約1μm〜10μmの範囲で変更した種々のエピタキシャル基板を作製した。また、比較例の窒化物半導体エピタキシャル基板においても、GaN層の厚さを種々に変更したエピタキシャル基板を作製した。これらの実施例および比較例の窒化物半導体エピタキシャル基板において、GaN層表面のクラック発生の有無を調べた。図5に、GaN層の厚さとクラック歩留(GaN層にクラックが発生していない割合(%))との関係を示す。
図5に示すように、比較例のエピタキシャル基板も実施例のエピタキシャル基板もともに、GaN層の厚さが3μm程度までは、GaN層表面にクラックが発生することがなく、クラック歩留はほぼ100%であった。しかし、比較例のエピタキシャル基板では、GaN層の厚さが概ね5μm以上となると、急激にクラック歩留が低下した。一方、実施例のエピタキシャル基板では、GaN層の厚さが5μmを超えてもクラック歩留の低下は少
なく、GaN層の厚さが10μmの時にも、約60%のクラック歩留があった。
ID面密度が1×10cm−2〜1×1011cm−2の範囲にある種々のAlNバッファ層についても、同様の実験を行ったところ、ほぼ同様の結果を得た。
以上の結果から、AlNバッファ層中にCl等の不純物を大体1×1015cm−3〜1×1019cm−3の濃度で含ませ、AlNバッファ層表面のIDを1×10cm−2〜1×1011cm−2の面密度で存在させることで、GaN層のロッキングカーブの半値幅を小さくでき、GaN層の表面(最表面)の転位密度を低減できると共に、GaN層が5μm以上に厚い場合でもGaN層のクラック発生を抑制できることが分かった。
1 窒化物半導体エピタキシャル基板
2 基板
3 バッファ層
3a III族極性面
3b N極性面
4 III族窒化物半導体層
5 インバージョンドメイン(ID)
f1〜f5 結晶成長面

Claims (8)

  1. 基板上にAlを含むIII族窒化物半導体のバッファ層を介して成長した、C面を表面と
    するIII族窒化物半導体層を有する窒化物半導体エピタキシャル基板であって、
    前記バッファ層は、その表面にインバージョンドメインを有することを特徴とする窒化物半導体エピタキシャル基板。
  2. 前記バッファ層の表面におけるインバージョンドメインの面密度は、1×10cm−2以上1×1011cm−2以下の範囲にあることを特徴とする請求項1に記載の窒化物半導体エピタキシャル基板。
  3. 前記III族窒化物半導体層の表面には、インバージョンドメインが存在しないことを特
    徴とする請求項1または2に記載の窒化物半導体エピタキシャル基板。
  4. 前記バッファ層は、Cl、S、Bのうち、いずれか1種または2種以上が1×1015cm−3以上の濃度で添加されていることを特徴とする請求項1〜3のいずれかに記載の窒化物半導体エピタキシャル基板。
  5. 前記III族窒化物半導体層の表面の転位密度は、5×10cm−2以下であることを
    特徴とする請求項1〜4のいずれかに記載の窒化物半導体エピタキシャル基板。
  6. 前記III族窒化物半導体層のX線ロッキングカーブ測定における(0002)面回折、
    (0004)面回折、及び(10−12)面回折の半値幅は、それぞれ300秒以下、300秒以下、500秒以下であることを特徴とする請求項1〜5のいずれかに記載の窒化物半導体エピタキシャル基板。
  7. 前記III族窒化物半導体層は、5μm以上の厚さであって、表面にクラックがないこと
    を特徴とする請求項1〜6のいずれかに記載の窒化物半導体エピタキシャル基板。
  8. 請求項1〜7のいずれかに記載の窒化物半導体エピタキシャル基板に、デバイス構造を形成したことを特徴とする窒化物半導体デバイス。
JP2011146935A 2011-07-01 2011-07-01 窒化物半導体エピタキシャル基板及び窒化物半導体デバイス Pending JP2013014450A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2011146935A JP2013014450A (ja) 2011-07-01 2011-07-01 窒化物半導体エピタキシャル基板及び窒化物半導体デバイス
US13/524,300 US9105755B2 (en) 2011-07-01 2012-06-15 Method of manufacturing a nitride semiconductor epitaxial substrate
US14/678,049 US9397232B2 (en) 2011-07-01 2015-04-03 Nitride semiconductor epitaxial substrate and nitride semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011146935A JP2013014450A (ja) 2011-07-01 2011-07-01 窒化物半導体エピタキシャル基板及び窒化物半導体デバイス

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2015078431A Division JP6001124B2 (ja) 2015-04-07 2015-04-07 窒化物半導体エピタキシャル基板の製造方法、及び窒化物半導体デバイスの製造方法

Publications (1)

Publication Number Publication Date
JP2013014450A true JP2013014450A (ja) 2013-01-24

Family

ID=47389693

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011146935A Pending JP2013014450A (ja) 2011-07-01 2011-07-01 窒化物半導体エピタキシャル基板及び窒化物半導体デバイス

Country Status (2)

Country Link
US (2) US9105755B2 (ja)
JP (1) JP2013014450A (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015005534A (ja) * 2013-06-18 2015-01-08 学校法人立命館 縦型発光ダイオードおよび結晶成長方法
WO2016020990A1 (ja) * 2014-08-05 2016-02-11 株式会社サイオスク 窒化物半導体テンプレート及び発光素子
JP2016100363A (ja) * 2014-11-18 2016-05-30 日亜化学工業株式会社 窒化物半導体素子及びその製造方法
JP2016520992A (ja) * 2013-03-14 2016-07-14 ヘクサテック,インコーポレイテッド 窒化アルミニウム単結晶基板を組込んだパワー半導体デバイス
JPWO2015093335A1 (ja) * 2013-12-18 2017-03-16 日本碍子株式会社 発光素子用複合基板及びその製造方法
JP2021080144A (ja) * 2019-11-22 2021-05-27 株式会社サイオクス Iii族窒化物積層基板および半導体素子

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013014450A (ja) 2011-07-01 2013-01-24 Hitachi Cable Ltd 窒化物半導体エピタキシャル基板及び窒化物半導体デバイス
WO2013187171A1 (ja) * 2012-06-13 2013-12-19 シャープ株式会社 窒化物半導体発光素子及びその製造方法
JP2015023164A (ja) * 2013-07-19 2015-02-02 株式会社東芝 半導体発光素子、半導体ウェーハ及び半導体発光素子の製造方法
EP4345922A1 (en) * 2022-09-30 2024-04-03 ALLOS Semiconductors GmbH Gan-on-si epiwafer comprising a strain-decoupling sub-stack

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002222771A (ja) * 2000-11-21 2002-08-09 Ngk Insulators Ltd Iii族窒化物膜の製造方法、iii族窒化物膜の製造用下地膜、及びその下地膜の製造方法
US20060257626A1 (en) * 2005-05-11 2006-11-16 North Carolina State University Controlled polarity group iii-nitride films and methods of preparing such films
WO2008012877A1 (fr) * 2006-07-26 2008-01-31 Fujitsu Limited DISPOSITIF À SEMI-CONDUCTEURS COMPOSÉ EMPLOYANT UN SUBSTRAT DE SiC ET PROCÉDÉ POUR PRODUIRE CELUI-CI
JP2008195597A (ja) * 2007-01-16 2008-08-28 Sumitomo Electric Ind Ltd Iii族窒化物結晶の製造方法、iii族窒化物結晶基板およびiii族窒化物半導体デバイス
JP2009091163A (ja) * 2007-10-03 2009-04-30 Hitachi Cable Ltd GaN単結晶基板及びGaN単結晶基板の製造方法
JP2009137771A (ja) * 2007-12-03 2009-06-25 Sumitomo Electric Ind Ltd Iii族窒化物結晶の成長方法
JP2010064947A (ja) * 2008-09-15 2010-03-25 Toyoda Gosei Co Ltd Iii族窒化物半導体結晶の製造方法およびiii族窒化物半導体製造装置
WO2010079655A1 (ja) * 2009-01-07 2010-07-15 日本碍子株式会社 単結晶育成用の反応容器および単結晶の育成方法
JP2011049486A (ja) * 2009-08-28 2011-03-10 Sumitomo Electric Ind Ltd Iii族窒化物半導体積層ウェハ及びiii族窒化物半導体デバイス

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3801125B2 (ja) 2001-10-09 2006-07-26 住友電気工業株式会社 単結晶窒化ガリウム基板と単結晶窒化ガリウムの結晶成長方法および単結晶窒化ガリウム基板の製造方法
CN1748291B (zh) * 2002-12-20 2010-09-08 诺瓦勒克斯公司 半导体器件支撑结构的制造方法
JP4600641B2 (ja) * 2004-01-27 2010-12-15 日立電線株式会社 窒化物半導体自立基板及びそれを用いた窒化物半導体発光素子
JP5018247B2 (ja) 2007-06-01 2012-09-05 住友電気工業株式会社 GaN結晶の成長方法
JP2010042976A (ja) 2008-07-16 2010-02-25 Sumitomo Electric Ind Ltd GaN結晶の成長方法
JP2013014450A (ja) 2011-07-01 2013-01-24 Hitachi Cable Ltd 窒化物半導体エピタキシャル基板及び窒化物半導体デバイス

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002222771A (ja) * 2000-11-21 2002-08-09 Ngk Insulators Ltd Iii族窒化物膜の製造方法、iii族窒化物膜の製造用下地膜、及びその下地膜の製造方法
US20060257626A1 (en) * 2005-05-11 2006-11-16 North Carolina State University Controlled polarity group iii-nitride films and methods of preparing such films
WO2008012877A1 (fr) * 2006-07-26 2008-01-31 Fujitsu Limited DISPOSITIF À SEMI-CONDUCTEURS COMPOSÉ EMPLOYANT UN SUBSTRAT DE SiC ET PROCÉDÉ POUR PRODUIRE CELUI-CI
JP2008195597A (ja) * 2007-01-16 2008-08-28 Sumitomo Electric Ind Ltd Iii族窒化物結晶の製造方法、iii族窒化物結晶基板およびiii族窒化物半導体デバイス
JP2009091163A (ja) * 2007-10-03 2009-04-30 Hitachi Cable Ltd GaN単結晶基板及びGaN単結晶基板の製造方法
JP2009137771A (ja) * 2007-12-03 2009-06-25 Sumitomo Electric Ind Ltd Iii族窒化物結晶の成長方法
JP2010064947A (ja) * 2008-09-15 2010-03-25 Toyoda Gosei Co Ltd Iii族窒化物半導体結晶の製造方法およびiii族窒化物半導体製造装置
WO2010079655A1 (ja) * 2009-01-07 2010-07-15 日本碍子株式会社 単結晶育成用の反応容器および単結晶の育成方法
JP2011049486A (ja) * 2009-08-28 2011-03-10 Sumitomo Electric Ind Ltd Iii族窒化物半導体積層ウェハ及びiii族窒化物半導体デバイス

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JPN6015002423; G. K. Kishore 他: 'フラックス法によるAlxGa(1-x)N、InyGa(1-y)N単結晶の成長' 電子情報通信学会大会講演論文集 2001エレクトロニクス2, 20020307, p. 31, 電子情報通信学会 *

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016520992A (ja) * 2013-03-14 2016-07-14 ヘクサテック,インコーポレイテッド 窒化アルミニウム単結晶基板を組込んだパワー半導体デバイス
JP2015005534A (ja) * 2013-06-18 2015-01-08 学校法人立命館 縦型発光ダイオードおよび結晶成長方法
JPWO2015093335A1 (ja) * 2013-12-18 2017-03-16 日本碍子株式会社 発光素子用複合基板及びその製造方法
WO2016020990A1 (ja) * 2014-08-05 2016-02-11 株式会社サイオスク 窒化物半導体テンプレート及び発光素子
JPWO2016020990A1 (ja) * 2014-08-05 2017-06-08 住友化学株式会社 窒化物半導体テンプレート及び発光素子
US10084113B2 (en) 2014-08-05 2018-09-25 Sumitomo Chemical Company, Limited Nitride semiconductor template and light emitting element
JP2016100363A (ja) * 2014-11-18 2016-05-30 日亜化学工業株式会社 窒化物半導体素子及びその製造方法
US10164151B2 (en) 2014-11-18 2018-12-25 Nichia Corporation Nitride semiconductor device and method for producing the same
US10510927B2 (en) 2014-11-18 2019-12-17 Nichia Corporation Method for producing nitride semiconductor device
JP2021080144A (ja) * 2019-11-22 2021-05-27 株式会社サイオクス Iii族窒化物積層基板および半導体素子
JP7429522B2 (ja) 2019-11-22 2024-02-08 住友化学株式会社 Iii族窒化物積層基板および半導体素子

Also Published As

Publication number Publication date
US20150214308A1 (en) 2015-07-30
US20130001644A1 (en) 2013-01-03
US9105755B2 (en) 2015-08-11
US9397232B2 (en) 2016-07-19

Similar Documents

Publication Publication Date Title
US9397232B2 (en) Nitride semiconductor epitaxial substrate and nitride semiconductor device
JP5944294B2 (ja) 窒化物半導体素子および窒化物半導体素子の製造方法
JP3690326B2 (ja) Iii族窒化物系化合物半導体の製造方法
JP4332720B2 (ja) 半導体素子形成用板状基体の製造方法
JP5117609B1 (ja) 窒化物半導体ウェーハ、窒化物半導体装置及び窒化物半導体結晶の成長方法
US20120175589A1 (en) Nitride semiconductor device and method of producing the same
US8048702B2 (en) Method of fabricating nitride-based semiconductor optical device
JP5296255B1 (ja) 窒化物半導体素子、窒化物半導体ウェーハ及び窒化物半導体層の形成方法
JP2005019872A (ja) 窒化物半導体の製造方法及び半導体ウエハ並びに半導体デバイス
JP6242941B2 (ja) Iii族窒化物半導体及びその製造方法
JP6302254B2 (ja) 窒化物半導体素子、窒化物半導体ウェーハ、及び、窒化物半導体素子の製造方法
JP5060055B2 (ja) 窒化化合物半導体基板及び半導体デバイス
JP2013207257A (ja) Gaを含むIII族窒化物半導体の製造方法
JP4406999B2 (ja) Iii族窒化物系化合物半導体の製造方法及びiii族窒化物系化合物半導体素子
JP2010232364A (ja) Iii族窒化物積層体、その製造方法およびiii族窒化物半導体素子
KR20130120430A (ko) 질화물 반도체 소자, 질화물 반도체 웨이퍼 및 질화물 반도체층의 제조 방법
JP2010177552A (ja) 極性面を有する窒化物半導体成長基板
JP2015035535A (ja) Iii族窒化物半導体エピタキシャル基板およびその製造方法
JP6117010B2 (ja) 窒化物半導体素子、窒化物半導体ウェーハ及び窒化物半導体層の形成方法
JP6001124B2 (ja) 窒化物半導体エピタキシャル基板の製造方法、及び窒化物半導体デバイスの製造方法
JP3642001B2 (ja) 窒化物半導体素子、窒化物半導体結晶の作製方法および窒化物半導体基板
JP4016566B2 (ja) Iii族窒化物系化合物半導体の製造方法及びiii族窒化物系化合物半導体素子
JP6290321B2 (ja) 窒化物半導体エピタキシャル基板の製造方法、及び窒化物半導体デバイスの製造方法
KR101850537B1 (ko) 반도체 소자
JPWO2019035274A1 (ja) テンプレート基板、電子デバイス,発光デバイス,テンプレート基板の製造方法および電子デバイスの製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140228

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140812

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20140904

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140924

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20141111

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20150127