JP2012124221A - トランジスタ素子及びトランジスタ用エピタキシャルウェハの製造方法 - Google Patents

Abstract

【課題】ＧａＡｓ基板からＨＢＴ構造層に伝搬する転位を抑制したトランジスタ素子及びトランジスタ用エピタキシャルウェハの製造方法を提供する。
【解決手段】ＧａＡｓ基板２上に高電子移動度トランジスタ構造層３が形成され、高電子移動度トランジスタ構造層３上にヘテロバイポーラトランジスタ構造層４が形成されたトランジスタ素子において、ＧａＡｓ基板２の転位密度が１０，０００／ｃｍ²以上１００，０００／ｃｍ²以下であり、高電子移動度トランジスタ構造層３とヘテロバイポーラトランジスタ構造層４との間に、ＩｎＧａＰからなるエッチングストッパ層１２と、エッチングストッパ層１２上に設けられたＧａＡｓからなる安定化層２１と、を設けたものである。
【選択図】図１

Description

本発明は、ＧａＡｓ基板上に高電子移動度トランジスタ構造層が形成され、該高電子移動度トランジスタ構造層上にヘテロバイポーラトランジスタ構造層が形成されたトランジスタ素子及びトランジスタ用エピタキシャルウェハの製造方法に関するものである。

通信端末機器用のパワー増幅器等では、化合物半導体を用いて形成されるヘテロバイポーラトランジスタ（Hetero Bipolar Transistor；以下、ＨＢＴという）や高電子移動度トランジスタ（High Electron Mobility Transistor；以下、ＨＥＭＴという）が用いられている。

まず、ヘテロバイポーラトランジスタ（ＨＢＴ）について説明する。

ＨＢＴの動作は、基本的には通常のバイポーラトランジスタ（Bipolar Junction Transistor；以下、ＢＪＴという）と同様である。ｎｐｎ型ＢＪＴでは、エミッタからコレクタに向かって流れる電子量をベース電流（ホール電流）により制御することで、トランジスタとしての動作をさせている。すなわち、ホール電流を増やすことにより、コレクタ電流が増大する。しかし、ホール電流をさらに増やすと、ベースからエミッタに向かってホールが漏れだし、トランジスタの電流増幅率が低下する。

これに対し、エミッタにバンドギャップの大きな半導体材料を用いて構成されるｎｐｎ型ＨＢＴでは、ベース・エミッタ界面に障壁ができ、ホールがエミッタに漏れるのを抑えることができる。これによりＨＢＴでは、電流増幅率を低下させずにコレクタ電流を大きくできる利点を有する。

ＨＢＴの代表的な構造を図２に示す。図２に示すように、ＨＢＴ３１は、半絶縁性ＧａＡｓ基板３２上に、サブコレクタ層３３となるｎ型ＧａＡｓ層、コレクタ層３４となるｎ型ＧａＡｓ層、ベース層３５となるｐ型ＧａＡｓ層、エミッタ層３６となるｎ型Ｉｎ_xＧａ_1-xＰ層（ｘ＝０．４８）、エミッタコンタクト層３７となるｎ型ＧａＡｓ層、グレーデッド・ノンアロイ層３８となるｎ型Ｉｎ_xＧａ_1-xＡｓ層（ｘ＝０→０．５）、均一組成ノンアロイ層３９となるｎ型Ｉｎ_xＧａ_1-xＡｓ層（ｘ＝０．５）、を順に積層したものである。

次に、高電子移動度トランジスタ（ＨＥＭＴ）について説明する。

ＨＥＭＴは、ＩｎＧａＡｓ層をチャネル層とし、チャネル層の両側又は片側に電子供給層を有する。ヘテロ接合ＨＥＭＴは、電子が高速移動する利点を活かして高速動作が可能なだけでなく、マイクロ波帯等の超高周波帯における高出力かつ高効率動作が可能である。

ＨＥＭＴの代表的な構造を図３に示す。図３に示すように、ＨＥＭＴ４１は、半絶縁性ＧａＡｓ基板４２上に、バッファ層４３となるアンドープＧａＡｓ層、電子供給層４４となるｎ型Ａｌ_xＧａ_1-xＡｓ層、スペーサ層４５となるアンドープＡｌ_xＧａ_1-xＡｓ層、チャネル層４６となるアンドープＩｎ_xＧａ_1-xＡｓ層、スペーサ層４７となるアンドープＡｌ_xＧａ_1-xＡｓ層、電子供給層４８となるｎ型Ａｌ_xＧａ_1-xＡｓ層、キャップ層４９となるｎ型ＧａＡｓ層、を順に積層したものである。

なお、図２において、キャリア濃度を示す表記として、ｎ⁺、ｎ、ｎ^-が使用されているが、これらはキャリア濃度の一例を示すものであり、＋が付いたものは高キャリア濃度で１０¹⁸以上、無印が１０¹⁷台、−が付いたものは低キャリア濃度で１０¹⁴以上１０¹⁷未満を表す。また、図２，３におけるｎ−はｎ型、ｐ−はｐ型、ｕｎ−はアンドープであることを意味する。

これらトランジスタは、主に携帯端末の送受信用パワー増幅器に用いられてきたが、近年、音声やテキストデータだけでなく、動画像などの大容量かつ多様な情報を高速で送受信する必要がでてきた。このため、携帯端末の中で最も電力消費が大きい部品である送受信用パワー増幅器にも高性能化が求められ、低電圧で動作し、かつ消費電力を少なくすることが要求されている。これらの要求は、パワー増幅器の効率を上げることにより対応できるが、一般に、増幅器を高効率で動作させた場合には、出力信号の歪が大きくなるという問題がある。出力信号の歪が大きくなると、歪により隣接する通信チャネルへ電波が漏れ出して信号同士が干渉し、送信データが異なった値となってしまう問題が生じる。

そこで、電流駆動能力の高いＨＢＴと、低消費電力かつ高周波雑音特性のよいＨＥＭＴを１つのパワー増幅器モジュールに複数用いることで、出力信号の歪みを抑えると共に消費電力の低減を図り、高い振幅を持つ出力信号が得られるパワー増幅器モジュールとすることが行われている。例えば、図４に示すパワー増幅器モジュール５１では、入力信号を駆動用ＨＢＴ５２により増幅し、その増幅信号を後段の出力用ＨＥＭＴ５３でさらに増幅して、出力信号とするように構成されている。

しかしながら、図４のパワー増幅器モジュール５１のようにＨＢＴ５２とＨＥＭＴ５３とを配線で接続した場合、配線によるＲＣ遅延、素子の発熱が問題となってしまう。

そこで、この配線をなくし、基板上にエピタキシャル成長によりＨＥＭＴ構造層を設け、ＨＥＭＴ構造層の上にさらにＨＢＴ構造層を設けた２段トランジスタ構造（ＢＩ−ＦＥＴ構造）のトランジスタ素子が用いられるようになっている（例えば特許文献１，２参照）。

図５に示すように、ＢＩ−ＦＥＴ構造のトランジスタ素子６１は、ＧａＡｓ基板２上にエピタキシャル成長によりＨＥＭＴ構造層３を設け、ＨＥＭＴ構造層３の上にＨＢＴ構造層４を設けた構造となっている。すなわち、トランジスタ素子６１は、半絶縁性ＧａＡｓ基板２上に、バッファ層５となるアンドープＡｌ_xＧａ_1-xＡｓ層、電子供給層６となるｎ型Ａｌ_xＧａ_1-xＡｓ層、スペーサ層７となるアンドープＡｌ_xＧａ_1-xＡｓ層、チャネル層８となるアンドープＩｎ_xＧａ_1-xＡｓ層、スペーサ層９となるアンドープＡｌ_xＧａ_1-xＡｓ層、電子供給層１０となるｎ型Ａｌ_xＧａ_1-xＡｓ層、ショットキー層１１となるアンドープＧａＡｓ層、エッチングストッパ層１２となるｎ型Ｉｎ_xＧａ_1-xＰ層、サブコレクタ層１３となるｎ型ＧａＡｓ層、コレクタ層１４となるｎ型ＧａＡｓ層、ベース層１５となるｐ型ＧａＡｓ層、エミッタ層１６となるｎ型Ｉｎ_xＧａ_1-xＰ層、バラスト層１７となるｎ型ＧａＡｓ層、ノンアロイ層１８となるｎ型Ｉｎ_xＧａ_1-xＡｓ層、を順に積層したものである。ノンアロイ層１８は、グレーデッド・ノンアロイ層１９となるｎ型Ｉｎ_xＧａ_1-xＡｓ層と、均一組成ノンアロイ層２０となるｎ型Ｉｎ_xＧａ_1-xＡｓ層とからなる。

特開２００６−２２８７８４号公報 特開２００９−１９４３７９号公報

ところで、半絶縁性ＧａＡｓ基板２の製造方法として、液体封止引き上げ法（ＬＥＣ法）や、縦型融液法（垂直ブリッジマン法（ＶＢ法）、垂直温度勾配凝固法（ＶＧＦ法））が一般的に知られている。

本発明者は、ＬＥＣ法により製造したＧａＡｓ基板２（以下、ＬＥＣ基板という）と、ＶＧＦ法により製造したＧａＡｓ基板２（以下、ＶＧＦ基板という）を用いて、図５のトランジスタ素子６１をそれぞれ作製し、その特性を測定した。

具体的には、φ６インチ（約１５．２４ｃｍ）のＧａＡｓ基板（ＬＥＣ基板、ＶＧＦ基板）２上に、フェイスダウンＭＯＶＰＥ法（有機金属気相成長法）を用いたエピタキシャル結晶成長法により、バッファ層５となるアンドープＡｌ_xＧａ_1-xＡｓ層（ｘ＝０．２８）を５００ｎｍ、電子供給層６となるｎ型Ａｌ_xＧａ_1-xＡｓ層（ｘ＝０．３）を３０ｎｍ、スペーサ層７となるアンドープＡｌ_xＧａ_1-xＡｓ層（ｘ＝０．３）を１０ｎｍ、チャネル層８となるアンドープＩｎ_xＧａ_1-xＡｓ層（ｘ＝０．１８）を１５ｎｍ、スペーサ層９となるアンドープＡｌ_xＧａ_1-xＡｓ層（ｘ＝０．３）を１０ｎｍ、電子供給層１０となるｎ型Ａｌ_xＧａ_1-xＡｓ層（ｘ＝０．３）を３０ｎｍ、ショットキー層１１となるアンドープＧａＡｓ層を３０ｎｍ、エッチングストッパ層１２となるｎ型Ｉｎ_xＧａ_1-xＰ層（ｘ＝０．４８）を１０ｎｍ、サブコレクタ層１３となるｎ型ＧａＡｓ層を５００ｎｍ、コレクタ層１４となるｎ型ＧａＡｓ層を７００ｎｍ、ベース層１５となるｐ型ＧａＡｓ層を１２０ｎｍ、エミッタ層１６となるｎ型Ｉｎ_xＧａ_1-xＰ層（ｘ＝０．４８）を４０ｎｍ、バラスト層１７となるｎ型ＧａＡｓ層を１００ｎｍ、グレーデッド・ノンアロイ層１９となるｎ型Ｉｎ_xＧａ_1-xＡｓ層（ｘ＝０→０．５）を５０ｎｍ、均一組成ノンアロイ層２０となるｎ型Ｉｎ_xＧａ_1-xＡｓ層（ｘ＝０．５）を５０ｎｍ、を順に積層させてトランジスタ素子６１をそれぞれ作製した。作製した両トランジスタ素子６１の特性を表１に示す。

表１に示すように、ＬＥＣ基板を使用したトランジスタ素子６１は、ＶＧＦ基板を使用したトランジスタ素子６１に比べ、ベース抵抗がほぼ等しいのに対して、電流利得（電流密度１ｋＡ／ｃｍ²）が１０程度低くなっていることが分かる。

このように、ＬＥＣ基板を用いた場合には、ＶＧＦ基板を用いた場合と比較して、電流利得が低下してしまうという問題がある。これは、ＬＥＣ法では、急峻な温度勾配のもとで結晶成長が行われるために、ＬＥＣ基板の方がＶＧＦ基板よりも転位密度（ＥＰＤ：Etch Pit Density）が高くなり、ＧａＡｓ基板２の転位がＨＢＴ構造層４に伝搬したためだと考えられる。なお、転位密度とは、単位体積あたりに含まれる転位（線状の格子欠陥）の長さの総和、あるいは、ある任意の断面の単位面積と交わる転位の数である。

そこで、本発明の目的は、上記課題を解決し、ＧａＡｓ基板からＨＢＴ構造層に伝搬する転位を抑制したトランジスタ素子及びトランジスタ用エピタキシャルウェハの製造方法を提供することにある。

本発明は上記目的を達成するために創案されたものであり、ＧａＡｓ基板上に高電子移動度トランジスタ構造層が形成され、該高電子移動度トランジスタ構造層上にヘテロバイポーラトランジスタ構造層が形成されたトランジスタ素子において、前記ＧａＡｓ基板の転位密度が１０，０００／ｃｍ²以上１００，０００／ｃｍ²以下であり、前記高電子移動度トランジスタ構造層と前記ヘテロバイポーラトランジスタ構造層との間に、ＩｎＧａＰからなるエッチングストッパ層と、該エッチングストッパ層上に設けられたＧａＡｓからなる安定化層と、を設けたトランジスタ素子である。

前記ＧａＡｓ基板と前記高電子移動度トランジスタ構造層との間に、厚さ０．４μｍ以上０．８μｍ以下、かつ炭素濃度１．０×１０¹⁶ｃｍ^-3以上５．０×１０¹⁷ｃｍ^-3以下のバッファ層が設けられ、前記エッチングストッパ層は、５ｎｍ以上２０ｎｍ以下の厚さに形成され、前記安定化層は、１０ｎｍ以上３０ｎｍ以下の厚さに形成されてもよい。

また、本発明は、ＧａＡｓ基板上に高電子移動度トランジスタ構造層を形成し、該高電子移動度トランジスタ構造層上にヘテロバイポーラトランジスタ構造層を形成するトランジスタ用エピタキシャルウェハの製造方法において、液体封止引き上げ法により製造した転位密度が１０，０００／ｃｍ²以上１００，０００／ｃｍ²以下の前記ＧａＡｓ基板を用い、該ＧａＡｓ基板上に、順次、前記高電子移動度トランジスタ構造層、ＩｎＧａＰからなるエッチングストッパ層、ＧａＡｓからなる安定化層、前記ヘテロバイポーラトランジスタ構造層を気相成長法により形成する工程を有し、前記安定化層を、４００℃以上６００℃以下の成長温度で形成するトランジスタ用エピタキシャルウェハの製造方法である。

前記高電子移動度トランジスタ構造層を、成長温度６００℃以上７５０℃以下、Ｖ／III比１５０以下の条件で成長し、前記エッチングストッパ層と前記バイポーラトランジスタ構造層を、成長温度４００℃以上６００℃以下、Ｖ／III比７５以下の条件で成長するとよい。

本発明によれば、ＧａＡｓ基板からＨＢＴ構造層に伝搬する転位を抑制したトランジスタ素子及びトランジスタ用エピタキシャルウェハの製造方法を提供できる。

本発明の一実施の形態に係るトランジスタ素子の積層構造図である。 ＨＢＴの積層構造図である。 ＨＥＭＴの積層構造図である。 従来のパワー増幅器モジュールの回路図である。 従来のトランジスタ素子の積層構造図である。

以下、本発明の実施の形態を添付図面にしたがって説明する。

図１は、本実施の形態に係るトランジスタ素子の積層構造図である。

図１に示すように、トランジスタ素子１は、ＧａＡｓ基板２上に高電子移動度トランジスタ構造層（以下、ＨＥＭＴ構造層という）３が形成され、ＨＥＭＴ構造層３上にヘテロバイポーラトランジスタ構造層（以下、ＨＢＴ構造層という）４が形成された構造（ＢＩ−ＦＥＴ構造）となっている。

ＧａＡｓ基板２としては、ＬＥＣ法により製造した転位密度が１０，０００／ｃｍ²以上１００，０００／ｃｍ²以下のもの（ＬＥＣ基板）を用いる。転位密度が１００，０００／ｃｍ²を超えると、ＧａＡｓ基板２からＨＢＴ構造層４に伝搬する転位を抑制することが困難となる。また、転位密度が１０，０００／ｃｍ²より小さければ、そもそもＧａＡｓ基板２からＨＢＴ構造層４へ転位が殆ど伝搬しないので、本発明のような対策を行う必要はない。

ＧａＡｓ基板２とＨＥＭＴ構造層３との間には、バッファ層５となるアンドープＡｌ_xＧａ_1-xＡｓ層（ｘ＝０．２８）が設けられる。バッファ層５は、厚さが０．４μｍ以上０．８μｍ以下、炭素濃度が１．０×１０¹⁶ｃｍ^-3以上５．０×１０¹⁷ｃｍ^-3以下とされる。本実施の形態では、バッファ層５の厚さを０．５μｍ（５００ｎｍ）とした。ＧａＡｓ基板２とバッファ層５との間に、図示しない下部バッファ層（Ａｌ_xＧａ_1-xＡｓ（ｘ＝０→０．２８））を設けてもよい。

バッファ層５上には、電子供給層６となるｎ型Ａｌ_xＧａ_1-xＡｓ層（ｘ＝０．３）を３０ｎｍ、スペーサ層７となるアンドープＡｌ_xＧａ_1-xＡｓ層（ｘ＝０．３）を１０ｎｍ、チャネル層８となるＩｎ_xＧａ_1-xＡｓ層（ｘ＝０．１８）を１５ｎｍ、スペーサ層９となるアンドープＡｌ_xＧａ_1-xＡｓ層（ｘ＝０．３）を１０ｎｍ、電子供給層１０となるｎ型Ａｌ_xＧａ_1-xＡｓ層（ｘ＝０．３）を３０ｎｍ、ショットキー層１１となるアンドープＧａＡｓ層を３０ｎｍ、順に積層することにより、ＨＥＭＴ構造層３が形成される。

ＨＥＭＴ構造層３の電子供給層６，１０は、Ｓｉのδドープ層としてもよい。δドープ層とは局所的にドーパント（ここではＳｉ）が高濃度に含まれた領域であり、図１に示すような縮尺の層としては存在しない。なお、図１では、便宜上各層の縮尺を変更し、トランジスタ素子１の構造を概略的に示している。

本実施の形態に係るトランジスタ素子１では、ＨＥＭＴ構造層３上（ＨＥＭＴ構造層３とＨＢＴ構造層４との間）には、エピタキシャル成長により、ＩｎＧａＰからなるエッチングストッパ層１２と、エッチングストッパ層１２上に設けられたＧａＡｓからなる安定化層２１とが設けられる。

エッチングストッパ層１２は、５ｎｍ以上２０ｎｍ以下の厚さに形成され、安定化層２１は、１０ｎｍ以上３０ｎｍ以下の厚さに形成される。本実施の形態では、ＨＥＭＴ構造層３上に、エッチングストッパ層１２となるｎ型Ｉｎ_xＧａ_1-xＰ層（ｘ＝０．４８）を１０ｎｍ、安定化層２１となるｎ型ＧａＡｓ層を１０ｎｍ順に積層する。

安定化層２１上には、エピタキシャル成長により、サブコレクタ層１３となるｎ型ＧａＡｓ層を５００ｎｍ、コレクタ層１４となるｎ型ＧａＡｓ層を７００ｎｍ、ベース層１５となるｐ型ＧａＡｓ層を１２０ｎｍ、エミッタ層１６となるｎ型Ｉｎ_xＧａ_1-xＰ層（ｘ＝０．４８）を４０ｎｍ、バラスト層１７となるｎ型ＧａＡｓ層を１００ｎｍ、を順に積層し、さらにバラスト層１７上に、ノンアロイ層１８としてグレーデッド・ノンアロイ層１９となるｎ型Ｉｎ_xＧａ_1-xＡｓ層（ｘ＝０→０．５）を５０ｎｍ、均一組成ノンアロイ層２０となるｎ型Ｉｎ_xＧａ_1-xＡｓ層（ｘ＝０．５）を５０ｎｍ順に積層して、ＨＢＴ構造層４を形成する。なお、グレーデッド・ノンアロイ層１９は、成長方向でＩｎ組成を変化させた層であり、ここでは、バラスト層１７から離れるにしたがってＩｎ組成が０から０．５に徐々に変化するようにした。

次に、本実施の形態に係るトランジスタ用エピタキシャルウェハの製造方法を説明する。

本実施の形態に係るトランジスタ用エピタキシャルウェハの製造方法では、エピタキシャル層の成長面を鉛直方向下方に向けてエピタキシャル成長を行うフェイスダウンＭＯＶＰＥ法により、ＧａＡｓ基板２上に各エピタキシャル層を成長させる。

まず、ＧａＡｓ基板２上にバッファ層５、ＨＥＭＴ構造層３を順に積層する。本実施の形態では、バッファ層５とＨＥＭＴ構造層３を、成長温度６００℃以上７５０℃以下、Ｖ／III比１５０以下の条件で成長する。なお、本明細書において、成長温度とは、成長時のＧａＡｓ基板２の基板温度を意味する。

その後、ＨＥＭＴ構造層３上に、成長温度４００℃以上６００℃以下の条件で、エッチングストッパ層１２と安定化層２１を順に積層する。エッチングストッパ層１２を積層する際のＶ／III比は７５以下とする。

その後、安定化層２１上にＨＢＴ構造層４を積層する。本実施の形態では、ＨＢＴ構造層４を、成長温度４００℃以上６００℃以下、Ｖ／III比７５以下の条件で成長する。

以上により、トランジスタ用エピタキシャルウェハが得られる。得られたトランジスタ用エピタキシャルウェハを素子化することにより、図１のトランジスタ素子１が得られる。

以上説明したように、本実施の形態に係るトランジスタ素子１では、ＬＥＣ法により製造した転位密度が１０，０００／ｃｍ²以上１００，０００／ｃｍ²以下のＧａＡｓ基板２を用い、ＨＥＭＴ構造層３とＨＢＴ構造層４との間に、ＩｎＧａＰからなるエッチングストッパ層１２と、エッチングストッパ層１２上に設けられたＧａＡｓからなる安定化層２１と、を設けている。

ＨＥＭＴ構造層３とＨＢＴ構造層４の間に、エッチングストッパ層１２及び安定化層２１を基板温度（成長温度）４００〜６００℃で成長することにより、ＧａＡｓ基板２からＨＢＴ構造層４に伝搬する転位を抑制することが可能となる。その結果、１０，０００／ｃｍ²〜１００，０００／ｃｍ²と比較的転位密度の大きい基板（例えばＬＥＣ基板）を用いた場合でも、１０，０００／ｃｍ²未満と転位の少ない基板（例えばＶＢ法やＶＧＦ法により製造したＧａＡｓ基板）を用いた場合と同等の良好な特性のトランジスタ素子１を実現できる。具体的には、本実施の形態では、ベース抵抗２７０．７Ω／ｓｑで電流利得１２９．９（電流密度１ｋＡ／ｃｍ²）と増幅するトランジスタ素子１が実現できた。

安定化層２１を形成しない従来のトランジスタ素子（図５参照）のベース抵抗と電流利得の特性と、本発明のトランジスタ素子１のベース抵抗と電流利得の特性を併せて表２に示す。表２における従来例１は、ＶＧＦ法により製造したＧａＡｓ基板（ＶＧＦ基板）を用い、従来例２は、本発明のトランジスタ素子１と同様のＬＥＣ法により製造したＧａＡｓ基板（ＬＥＣ基板）を用いたものである。なお、これら従来例１，２のトランジスタ素子は、表１で説明したものと同じものである。

表２に示すように、本発明によれば、ＬＥＣ基板を用いた従来例２よりも電流利得が高くなっており、ＶＧＦ基板を用いた従来例１と同等のベース抵抗と電流利得の特性が得られることが分かる。

本発明は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々の変更を加え得ることは勿論である。

例えば、上記実施の形態では、ＭＯＶＰＥ法により各エピタキシャル層を成長する場合を説明したが、これに限らず、ＭＢＥ法（分子線エピタキシャル成長法）により各エピタキシャル層を成長するようにしてもよい。

また、上記実施の形態では、ＧａＡｓ基板２としてＬＥＣ法により製造したものを用いる場合を説明したが、これに限らず、本発明は、転位密度が１０，０００／ｃｍ²以上１００，０００／ｃｍ²以下のＧａＡｓ基板２であれば、ＧａＡｓ基板２の製造方法によらず好適に適用可能である。

１ トランジスタ素子
２ ＧａＡｓ基板
３ ＨＥＭＴ構造層（高電子移動度トランジスタ構造層）
４ ＨＢＴ構造層（ヘテロバイポーラトランジスタ構造層）
５ バッファ層
６，１０ 電子供給層
７，９ スペーサ層
８ チャネル層
１１ ショットキー層
１２ エッチングストッパ層
１３ サブコレクタ層
１４ コレクタ層
１５ ベース層
１６ エミッタ層
１７ バラスト層
１８ ノンアロイ層
１９ グレーデッド・ノンアロイ層
２０ 均一組成ノンアロイ層
２１ 安定化層

Claims (4)

1. ＧａＡｓ基板上に高電子移動度トランジスタ構造層が形成され、該高電子移動度トランジスタ構造層上にヘテロバイポーラトランジスタ構造層が形成されたトランジスタ素子において、
   前記ＧａＡｓ基板の転位密度が１０，０００／ｃｍ²以上１００，０００／ｃｍ²以下であり、
   前記高電子移動度トランジスタ構造層と前記ヘテロバイポーラトランジスタ構造層との間に、ＩｎＧａＰからなるエッチングストッパ層と、該エッチングストッパ層上に設けられたＧａＡｓからなる安定化層と、を設けた
   ことを特徴とするトランジスタ素子。
2. 前記ＧａＡｓ基板と前記高電子移動度トランジスタ構造層との間に、厚さ０．４μｍ以上０．８μｍ以下、かつ炭素濃度１．０×１０¹⁶ｃｍ^-3以上５．０×１０¹⁷ｃｍ^-3以下のバッファ層が設けられ、
   前記エッチングストッパ層は、５ｎｍ以上２０ｎｍ以下の厚さに形成され、
   前記安定化層は、１０ｎｍ以上３０ｎｍ以下の厚さに形成される
   請求項１記載のトランジスタ素子。
3. ＧａＡｓ基板上に高電子移動度トランジスタ構造層を形成し、該高電子移動度トランジスタ構造層上にヘテロバイポーラトランジスタ構造層を形成するトランジスタ用エピタキシャルウェハの製造方法において、
   液体封止引き上げ法により製造した転位密度が１０，０００／ｃｍ²以上１００，０００／ｃｍ²以下の前記ＧａＡｓ基板を用い、
   該ＧａＡｓ基板上に、順次、前記高電子移動度トランジスタ構造層、ＩｎＧａＰからなるエッチングストッパ層、ＧａＡｓからなる安定化層、前記ヘテロバイポーラトランジスタ構造層を気相成長法により形成する工程を有し、
   前記安定化層を、４００℃以上６００℃以下の成長温度で形成する
   ことを特徴とするトランジスタ用エピタキシャルウェハの製造方法。
4. 前記高電子移動度トランジスタ構造層を、成長温度６００℃以上７５０℃以下、Ｖ／III比１５０以下の条件で成長し、
   前記エッチングストッパ層と前記バイポーラトランジスタ構造層を、成長温度４００℃以上６００℃以下、Ｖ／III比７５以下の条件で成長する
   請求項３記載のトランジスタ用エピタキシャルウェハの製造方法。

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