JP3945233B2 - 接合型電界効果トランジスタおよびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、接合型電界効果トランジスタ(JFET:Junction Field Effect Transistor)およびその製造方法に関し、より具体的には、チャネル領域の形成が容易なＪＦＥＴおよびその製造方法に関するものである。
【０００２】
【従来の技術】
図６は、従来のＳｉＣを用いて形成したＪＦＥＴを示す断面図である。図６において、ＳｉＣ基板１０１の上にｐ導電型ＳｉＣ膜１０２が成膜され、その上にチャネル領域１０５を含むｎ導電型ＳｉＣ膜１０３が形成されている。チャネル領域１０５の両側には、平面的に見てそのチャネル領域を挟むように溝１０９によって隔てられてソース、ドレイン領域１０６が配置されている。ソース、ドレイン領域のそれぞれにソース電極Ｓとドレイン電極Ｄが設けられている。また、ゲート電極ＧはＳｉＣ基板１０１の上に設けられている。しかし、ｐ導電型ＳｉＣ膜２を、平面的に見てソース、ドレインの両側に延長して、そのｐ導電型ＳｉＣ膜の上にゲート電極を配置してもよい。
【０００３】
上記のＪＦＥＴを用いることにより、耐圧性能に優れた高速作動のＪＦＥＴを得ることができる。
【０００４】
【発明が解決しようとする課題】
図６の従来のＪＦＥＴでは、ｎ導電型ＳｉＣ層１０３およびｎ+導電型ＳｉＣ層１０６をＲＩＥ(Reactive Ion Etching)法によりエッチングして溝１０９を設ける。この溝１０９の底面とｐ導電型ＳｉＣ膜１０２との間の厚さｔが、チャネル領域の厚さとなる。このチャネル厚さは高精度を要し、精度よくＲＩＥを行うことは容易ではない。ＲＩＥエッチングのばらつきが大きい場合には、チャネル厚さのばらつきは設計の許容範囲を超える場合がある。このため、オン抵抗に大きなばらつきを生じたり、チャネル領域の厚さを非常に薄くするノーマリーオフ型のＪＦＥＴを製造できない場合を生じる。この結果、製造歩留りが低下して、製造コストが上昇してしまう。
【０００５】
本発明は、ＲＩＥエッチングを行い溝深さ寸法にばらつきを生じても、オン抵抗に大きな変動を生じず、また、ノーマリーオフ型のＪＦＥＴの製造が容易なＪＦＥＴおよびその製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明のＪＦＥＴは、平面的に見てソース、ドレイン領域の間に位置する溝を有し、その溝の底部に接して位置する第１導電型のチャネル領域と、その下に接して位置する第２導電型半導体層を備えるＪＦＥＴである。このＪＦＥＴでは、チャネル領域が、下側の層のチャネル下部層と、チャネル下部層の上に接して位置し、チャネル下部層の第１導電型不純物濃度よりも低濃度の第１導電型不純物を含むチャネル上部層とを備え、溝はその底部がチャネル上部層内に位置するように設けられている。
【０００７】
この構成によれば、溝は不純物濃度が低いチャネル上部層内にとどまる。チャネル領域は、高不純物濃度のチャネル下部層と低不純物濃度のチャネル上部層とで構成される。高不純物濃度のチャネル下部層の電気抵抗Ｒ1は小さく、低不純物濃度のチャネル上部層の電気抵抗Ｒ2は大きい。これらチャネル上部層およびチャネル下部層は、電気的に並列に配置されているとみることができる。
【０００８】
この並列回路の合成抵抗Ｒとするとき、Ｒ＝（Ｒ1・Ｒ2）／（Ｒ1+Ｒ2）とできる。今、Ｒ2≫Ｒ1であるから、分母の（Ｒ1+Ｒ2）≒Ｒ2とすることができる。
これを合成抵抗の式に代入すると、合成抵抗Ｒ≒Ｒ1と求めることができる。すなわち、合成抵抗は、高抵抗値（低濃度不純物層の抵抗）の値に依存しない。これは、合成抵抗は、溝底部がチャネル上部層内にとどまる限りまたはチャネル上部層を貫通してもチャネル下部層内に入らない限り、その溝底部の位置によらずほぼ一定の抵抗値を示すことを意味する。換言すれば、オン電流は低抵抗の部分、すなわちチャネル下部層のみを主に流れる。この結果、加工精度に依存することなく、一定のオン抵抗を得ることが可能となる。上記の近似計算は非常に粗い近似であるが、チャネル時のオン抵抗の評価として適切なものである。
【０００９】
この結果、たとえばＲＩＥ(Reactive Ion Etching)によりチャネル形成の溝を形成する場合、溝底部がチャネル上部層にとどまるかぎり（チャネル上部層を貫通してチャネル下部層に入らない場合も含む）溝深さにばらつきがあっても、チャネル抵抗（オン抵抗）をほとんど同一に揃えることができる。この効果は、従来の構成ではチャネル厚さを微小に管理する必要があるノーマリーオフ型のＪＦＥＴを形成する場合にとくに有効である。すなわち、低不純物濃度のチャネル上部層では不純物濃度に逆比例して空乏層が成長しやすいので、多少のチャネル厚さのばらつきがあっても、ノーマリーオフ型ＪＦＥＴを容易に実現することが可能となる。
【００１０】
また、空乏層が低不純物濃度のチャネル上部層内で容易に成長するので、上記の溝深さのばらつきがあっても、オフ電圧をほぼ一定にすることができる。
【００１１】
なお、「溝の底部がチャネル上部層内に位置する」とは、溝がチャネル上部層を貫通して、チャネル下部層に入らない場合を含むことを意味する。以後の説明においても同様である。
【００１２】
本発明の第２の局面のＪＦＥＴは、ＳｉＣ基板の上に形成された第２導電型ＳｉＣ層と、第２導電型ＳｉＣ層の上に形成された第１導電型ＳｉＣ層（チャネル下部層）と、第１導電型ＳｉＣ層の上に形成され、第１導電型ＳｉＣ層の濃度よりも低濃度の第１導電型不純物を含む低濃度第１導電型ＳｉＣ層（チャネル上部層）とを備える。このＪＦＥＴは、さらに、低濃度第１導電型ＳｉＣ層（チャネル上部層）の上に形成され、低濃度第１導電型ＳｉＣ層の濃度より高濃度の第１導電型不純物を含む高濃度第１導電型ＳｉＣ層と、高濃度第１導電型ＳｉＣ層の上に形成され、低濃度第１導電型ＳｉＣ層より高濃度の第１導電型不純物を含み、その上にソース電極またはドレイン電極が配置されるソース・ドレイン領域とを備え、低濃度第１導電型ＳｉＣ層中に届く溝が、高濃度第１導電型ＳｉＣ層およびソース・ドレイン領域を貫通して設けられている（請求項１）。
【００１３】
この構成によれば、溝を挟んでソース、ドレイン領域が形成され、溝の下にチャネル領域が形成される。このＪＦＥＴでは、たとえばＲＩＥによる溝のエッチングにおける加工精度の許容範囲を拡大することができる。この結果、製造歩留りや製造能率を向上させることができる。また、チャネル厚さのばらつき許容範囲が拡大するので、ノーマリーオフ型ＪＦＥＴを製造しやすくなる。さらに、オン抵抗をほぼ揃えることができる。なお、低濃度第１導電型ＳｉＣ層（チャネル上部層）中に届く溝とは、チャネル上部層内にその底面を有する溝をいい、最も深くてもチャネル上部層を貫通しチャネル下部層には入らない。
【００１４】
さらに、この構成によれば、ソース領域からチャネル領域を経てドレイン領域にいたる経路をｎ-導電型の低濃度領域で構成せず、それより高濃度の領域を含むようにできる。
この結果、オン抵抗を減らすことができる。なお、上記の高濃度第１導電型ＳｉＣ層は、たとえばソース、ドレイン領域の下に配置することができる。
【００１５】
上記第２の局面のＪＦＥＴでは、高濃度第１導電型ＳｉＣ層の第１導電型不純物濃度が、第１導電型ＳｉＣ層の第１導電型不純物濃度よりも高いようにできる（請求項２）。
【００１６】
この構成によれば、ソース領域からチャネル領域を経てドレイン領域にいたる経路をｎ-導電型の低濃度領域のみで構成せずに、それより高濃度の領域も含むようにできる。この結果、オン抵抗を低下させることが可能になる。さらに、チャネル溝端面の電界を緩和することができるので、ＪＦＥＴの耐圧性能を向上させることができる。
【００１７】
上記ＪＦＥＴでは、溝の底部と第２導電型ＳｉＣ層の上面との厚さを、第１導電型ＳｉＣ層および低濃度第１導電型ＳｉＣ層の第１導電型不純物濃度、第２導電型ＳｉＣ層の第２導電型不純物濃度、および第１導電型ＳｉＣ層と第２導電型ＳｉＣ層との接合部の拡散電位で決まる空乏層の厚さよりも薄くできる（請求項３）。
【００１８】
この構成によれば、チャネル領域の主要部分は低濃度不純物層で構成される。
このため、ノーマリーオフ型ＪＦＥＴをオン抵抗を揃えて安定して容易に形成することができる。
【００２０】
半導体を実質的にＳｉＣとする構成により、大電力のスイッチング素子に適した高耐圧で、高速作動のＪＦＥＴを得ることができる。
【００２１】
本発明のＪＦＥＴの製造方法は、平面的に見てソース、ドレイン領域の間に位置する溝を有し、その溝の底部に接して位置する第１導電型のチャネル領域と、その下に接して位置する第２導電型ＳｉＣ層を備えるＪＦＥＴの製造方法である。この製造方法は、ＳｉＣ基板の上またはＳｉＣ基板表層に第２導電型ＳｉＣ層を形成する工程と、第２導電型ＳｉＣ層の上にチャネル領域の下部層となる第１導電型ＳｉＣ層を形成する工程と、第１導電型ＳｉＣ層の上に、第１導電型ＳｉＣ層の濃度よりも低濃度の第１導電型不純物を含み、チャネル領域の上部層となる低濃度第１導電型ＳｉＣ層を形成する工程と、低濃度第１導電型ＳｉＣ層の上に、低濃度第１導電型ＳｉＣ層の濃度より高濃度の第１導電型不純物を含む高濃度第１導電型ＳｉＣ層を配置する工程と、高濃度第１導電型ＳｉＣ層の上に、低濃度第１導電型ＳｉＣ層の濃度より高濃度の第１導電型不純物を含み、その上にソース電極またはドレイン電極が配置されるソース・ドレイン領域を形成する工程と、高濃度第１導電型ＳｉＣ層およびソース・ドレイン領域を貫通して、低濃度第１導電型ＳｉＣ層中に届く溝を設ける工程とを備える（請求項４）。
【００２２】
上記製造方法により、ＲＩＥなどのエッチングにより上記溝を設ける際に、少々溝深さがばらついても、溝底部がチャネル領域の下部層に入らない限り、チャネル抵抗およびオフ電圧をほぼ一定に保つことができる。
【００２３】
【発明の実施の形態】
次に図面を用いて本発明の実施の形態について説明する。
【００２４】
（実施の形態１）
図１は、本発明の実施の形態１におけるＪＦＥＴを示す断面図である。図１において、ＳｉＣ基板１の上にｐ+導電型ＳｉＣ膜が設けられ、その上にゲート電極Ｇが設けられている。２つのゲート電極に挟まれるように、ｎ導電型ＳｉＣ層（チャネル下部層）３ａが形成され、その上に溝９の底部がとどまっている低濃度のｎ導電型不純物を含むチャネル上部層３ｂが形成されている。チャネル領域５は、チャネル上部層３ｂとチャネル下部層３ａに含まれる。チャネル上部層３ｂの上にはそれらより高濃度のｎ導電型不純物を含むソース、ドレイン領域４が設けられ、その上にソース電極Ｓおよびドレイン電極Ｄが配置される。本実施の形態では、オン抵抗を低下させる高濃度ｎ導電型層をソース、ドレイン領域の下に配置していない。しかし、オン抵抗低減のために、ソース、ドレイン領域４と、チャネル上部層３ｂとの間に、チャネル上部層のｎ導電型不純物濃度よりも高濃度の不純物を含む高濃度ｎ導電型層を配置してもよい。
【００２５】
このＪＦＥＴでは、ｐ+導電型ＳｉＣ層２はＳｉＣにイオン注入法によってＳｉＣ基板に形成したものであってもよい。また、ＳｉＣ基板上に形成されたｎ導電型半導体層にｐ導電型不純物をイオン注入法によって不純物を導入してｐ+導電型半導体層としてもよい。また、上記ｐ+導電型ＳｉＣ層２は、ＳｉＣ基板にエピタキシャルＳｉＣ膜を成長させながらｐ導電型不純物を導入することにより形成してもよい。
【００２６】
図１のＪＦＥＴの製造は、まず、ｐ+導電型ＳｉＣ層２をＳｉＣ基板上に形成する。次いで、順次、ｎ導電型ＳｉＣ３ａとｎ-導電型ＳｉＣ層３ｂを形成する。その上に、溝を作製する部分を挟むようにｎ+導電型ソース、ドレイン層を形成する。次いで、ソース、ドレイン電極を作製する前に、ソース、ドレイン領域を分けるように溝９を形成し、その底部を低濃度不純物のチャネル上部層にとどめるようにする。
【００２７】
上記の構成によれば、溝エッチングの際に溝深さにばらつきがあっても、ほぼ一定のオン抵抗を得ることができる。また、ノーマリーオフ型ＪＦＥＴを容易に得ることが可能になる。
【００２８】
図２は、本発明の実施の形態１におけるＪＦＥＴの変形例を示す断面図である。図２においては、ゲート電極ＧはＳｉＣ基板の上に設けられている。ＳｉＣ基板１の導電型によっては、ＳｉＣ基板１とｐ+導電型ＳｉＣ層との間に空乏層を生じ、所定電圧をｐ+導電型ＳｉＣ層２とチャネル下部層３ａとの接合部に印加するのに、より大きい電圧をゲート電極に印加する場合もあるが、良好な制御性のゲート電極を得ることができる。
【００２９】
また、図３は、本発明の実施の形態１におけるＪＦＥＴのさらに別の変形例を示す断面図である。このＪＦＥＴでは、バックゲート電極を用いている。このバックゲート電極を用いると、ＳｉＣ基板１とｐ+導電型ＳｉＣ層との間に空乏層を生じ、所定電圧をｐ+導電型ＳｉＣ層２とチャネル下部層３ａとの接合部に印加するのに、より大きい電圧をゲート電極に印加する必要がある場合もある。しかし、２次元的に小型化するのに有効である。
【００３０】
また、上記図１〜図３のいずれの場合でも、溝底部と第２導電型半導体層の上面との間の厚さを、第１導電型半導体層と第２導電型半導体層との接合部の拡散電位で決まる空乏層の厚さよりも薄くすることによりノーマリオフ型のＪＦＥＴを構成することができる。第１導電型半導体層の第１導電型不純物濃度が、第２導電型半導体層の第２導電型不純物濃度よりも低いほど空乏層は第１導電型半導体層の側に延びる。本実施の形態におけるチャネル領域の主要部分は低濃度不純物層で構成されるので、チャネル領域の厚さをそれほど薄くしなくても拡散電位による空乏層でその厚さを遮断することができる。この結果、ノーマリーオフ型ＪＦＥＴをオン抵抗を揃えて安定して容易に形成することができる。
【００３１】
（実施の形態２）
図４は、本発明の実施の形態２におけるＪＦＥＴを示す断面図である。このＪＦＥＴでは、低不純物濃度のチャネル上部層３ｂの上に、それより高濃度のｎ導電型不純物を含む高濃度ｎ導電型層７が配置されている。チャネル上部層３ｂ内には、溝９の底面がとどまり、上述の理由によりＲＩＥにおけるエッチング精度の許容度を拡大することができる。また、高濃度ｎ導電型層７では、上述のように、チャネル上部層３ｂの不純物濃度より高濃度の不純物を含むが、チャネル下部層３ａの不純物濃度と同程度かまたはそれより高濃度の不純物を含んでもよい。
【００３２】
このため、ソース領域４からチャネル領域５を経て、ドレイン領域にいたる経路の電気抵抗を低下させることができる。この結果、オン抵抗を低下することができる。
【００３３】
（実施例）
図５（ｂ）に示す本発明例のＪＦＥＴと、図５（ａ）に示す従来のＪＦＥＴの比較例とについて、チャネル抵抗（オン抵抗）とオフ電圧を測定した。設計通りにエッチングした場合、本発明例では溝の底はチャネル上部層３ｂの下まで伸びている。すなわち、チャネル上部層３ｂを貫通し、チャネル下部層３ａに到達している。また、＋２０％厚では、溝底部は、０．３μｍの２０％、すなわち０．０６μｍだけチャネル上部層３ｂの側に位置する。本発明例および比較例ともに、チャネル長さは１０μｍであり、奥行きは５００μｍである。結果は、次に示す通りである。
【００３４】
【表１】
【００３５】
【表２】
【００３６】
上記の結果は、チャネル抵抗およびオフ電圧ともに、本発明例のＪＦＥＴでは、エッチング深さが２０％程度ばらついても、ほぼ一定に維持できることが分かる。
【００３７】
上記において、本発明の実施の形態について説明を行ったが、上記に開示された本発明の実施の形態は、あくまで例示であって、本発明の範囲はこれら発明の実施の形態に限定されない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものである。
【００３８】
【発明の効果】
本発明のＪＦＥＴを用いることにより、たとえばＲＩＥエッチングを行ってチャネル領域の上の溝の形成に際して溝深さ寸法にばらつきを生じても、オン抵抗に大きな変動を生じず、また、ノーマリーオフ型のＪＦＥＴの製造が容易なＪＦＥＴを得ることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１におけるＪＦＥＴの断面図である。
【図２】 本発明の実施の形態１におけるＪＦＥＴの変形例の断面図である。
【図３】 本発明の実施の形態１におけるＪＦＥＴのさらに別の変形例の断面図である。
【図４】 本発明の実施の形態２におけるＪＦＥＴの断面図である。
【図５】 本発明の実施例および比較例のＪＦＥＴの部分図である。（ａ）は比較例を、また（ｂ）は本発明例を示す。
【図６】 従来のＪＦＥＴを示す断面図である。
【符号の説明】
１ ＳｉＣ基板、２ ｐ+導電型ＳｉＣ層、３ａ チャネル下部層（ｎ導電型ＳｉＣ層）、３ｂ チャネル上部層（ｎ-導電型ＳｉＣ層）、７ 高濃度ｎ導電型層（ｎ導電型ＳｉＣ層）、４ ソース、ドレイン領域、５ チャネル領域（溝下部）、９ 溝、Ｓ ソース電極、Ｄ ドレイン電極、Ｇ ゲート電極。
【発明の属する技術分野】
本発明は、接合型電界効果トランジスタ(JFET:Junction Field Effect Transistor)およびその製造方法に関し、より具体的には、チャネル領域の形成が容易なＪＦＥＴおよびその製造方法に関するものである。
【０００２】
【従来の技術】
図６は、従来のＳｉＣを用いて形成したＪＦＥＴを示す断面図である。図６において、ＳｉＣ基板１０１の上にｐ導電型ＳｉＣ膜１０２が成膜され、その上にチャネル領域１０５を含むｎ導電型ＳｉＣ膜１０３が形成されている。チャネル領域１０５の両側には、平面的に見てそのチャネル領域を挟むように溝１０９によって隔てられてソース、ドレイン領域１０６が配置されている。ソース、ドレイン領域のそれぞれにソース電極Ｓとドレイン電極Ｄが設けられている。また、ゲート電極ＧはＳｉＣ基板１０１の上に設けられている。しかし、ｐ導電型ＳｉＣ膜２を、平面的に見てソース、ドレインの両側に延長して、そのｐ導電型ＳｉＣ膜の上にゲート電極を配置してもよい。
【０００３】
上記のＪＦＥＴを用いることにより、耐圧性能に優れた高速作動のＪＦＥＴを得ることができる。
【０００４】
【発明が解決しようとする課題】
図６の従来のＪＦＥＴでは、ｎ導電型ＳｉＣ層１０３およびｎ+導電型ＳｉＣ層１０６をＲＩＥ(Reactive Ion Etching)法によりエッチングして溝１０９を設ける。この溝１０９の底面とｐ導電型ＳｉＣ膜１０２との間の厚さｔが、チャネル領域の厚さとなる。このチャネル厚さは高精度を要し、精度よくＲＩＥを行うことは容易ではない。ＲＩＥエッチングのばらつきが大きい場合には、チャネル厚さのばらつきは設計の許容範囲を超える場合がある。このため、オン抵抗に大きなばらつきを生じたり、チャネル領域の厚さを非常に薄くするノーマリーオフ型のＪＦＥＴを製造できない場合を生じる。この結果、製造歩留りが低下して、製造コストが上昇してしまう。
【０００５】
本発明は、ＲＩＥエッチングを行い溝深さ寸法にばらつきを生じても、オン抵抗に大きな変動を生じず、また、ノーマリーオフ型のＪＦＥＴの製造が容易なＪＦＥＴおよびその製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明のＪＦＥＴは、平面的に見てソース、ドレイン領域の間に位置する溝を有し、その溝の底部に接して位置する第１導電型のチャネル領域と、その下に接して位置する第２導電型半導体層を備えるＪＦＥＴである。このＪＦＥＴでは、チャネル領域が、下側の層のチャネル下部層と、チャネル下部層の上に接して位置し、チャネル下部層の第１導電型不純物濃度よりも低濃度の第１導電型不純物を含むチャネル上部層とを備え、溝はその底部がチャネル上部層内に位置するように設けられている。
【０００７】
この構成によれば、溝は不純物濃度が低いチャネル上部層内にとどまる。チャネル領域は、高不純物濃度のチャネル下部層と低不純物濃度のチャネル上部層とで構成される。高不純物濃度のチャネル下部層の電気抵抗Ｒ1は小さく、低不純物濃度のチャネル上部層の電気抵抗Ｒ2は大きい。これらチャネル上部層およびチャネル下部層は、電気的に並列に配置されているとみることができる。
【０００８】
この並列回路の合成抵抗Ｒとするとき、Ｒ＝（Ｒ1・Ｒ2）／（Ｒ1+Ｒ2）とできる。今、Ｒ2≫Ｒ1であるから、分母の（Ｒ1+Ｒ2）≒Ｒ2とすることができる。
これを合成抵抗の式に代入すると、合成抵抗Ｒ≒Ｒ1と求めることができる。すなわち、合成抵抗は、高抵抗値（低濃度不純物層の抵抗）の値に依存しない。これは、合成抵抗は、溝底部がチャネル上部層内にとどまる限りまたはチャネル上部層を貫通してもチャネル下部層内に入らない限り、その溝底部の位置によらずほぼ一定の抵抗値を示すことを意味する。換言すれば、オン電流は低抵抗の部分、すなわちチャネル下部層のみを主に流れる。この結果、加工精度に依存することなく、一定のオン抵抗を得ることが可能となる。上記の近似計算は非常に粗い近似であるが、チャネル時のオン抵抗の評価として適切なものである。
【０００９】
この結果、たとえばＲＩＥ(Reactive Ion Etching)によりチャネル形成の溝を形成する場合、溝底部がチャネル上部層にとどまるかぎり（チャネル上部層を貫通してチャネル下部層に入らない場合も含む）溝深さにばらつきがあっても、チャネル抵抗（オン抵抗）をほとんど同一に揃えることができる。この効果は、従来の構成ではチャネル厚さを微小に管理する必要があるノーマリーオフ型のＪＦＥＴを形成する場合にとくに有効である。すなわち、低不純物濃度のチャネル上部層では不純物濃度に逆比例して空乏層が成長しやすいので、多少のチャネル厚さのばらつきがあっても、ノーマリーオフ型ＪＦＥＴを容易に実現することが可能となる。
【００１０】
また、空乏層が低不純物濃度のチャネル上部層内で容易に成長するので、上記の溝深さのばらつきがあっても、オフ電圧をほぼ一定にすることができる。
【００１１】
なお、「溝の底部がチャネル上部層内に位置する」とは、溝がチャネル上部層を貫通して、チャネル下部層に入らない場合を含むことを意味する。以後の説明においても同様である。
【００１２】
本発明の第２の局面のＪＦＥＴは、ＳｉＣ基板の上に形成された第２導電型ＳｉＣ層と、第２導電型ＳｉＣ層の上に形成された第１導電型ＳｉＣ層（チャネル下部層）と、第１導電型ＳｉＣ層の上に形成され、第１導電型ＳｉＣ層の濃度よりも低濃度の第１導電型不純物を含む低濃度第１導電型ＳｉＣ層（チャネル上部層）とを備える。このＪＦＥＴは、さらに、低濃度第１導電型ＳｉＣ層（チャネル上部層）の上に形成され、低濃度第１導電型ＳｉＣ層の濃度より高濃度の第１導電型不純物を含む高濃度第１導電型ＳｉＣ層と、高濃度第１導電型ＳｉＣ層の上に形成され、低濃度第１導電型ＳｉＣ層より高濃度の第１導電型不純物を含み、その上にソース電極またはドレイン電極が配置されるソース・ドレイン領域とを備え、低濃度第１導電型ＳｉＣ層中に届く溝が、高濃度第１導電型ＳｉＣ層およびソース・ドレイン領域を貫通して設けられている（請求項１）。
【００１３】
この構成によれば、溝を挟んでソース、ドレイン領域が形成され、溝の下にチャネル領域が形成される。このＪＦＥＴでは、たとえばＲＩＥによる溝のエッチングにおける加工精度の許容範囲を拡大することができる。この結果、製造歩留りや製造能率を向上させることができる。また、チャネル厚さのばらつき許容範囲が拡大するので、ノーマリーオフ型ＪＦＥＴを製造しやすくなる。さらに、オン抵抗をほぼ揃えることができる。なお、低濃度第１導電型ＳｉＣ層（チャネル上部層）中に届く溝とは、チャネル上部層内にその底面を有する溝をいい、最も深くてもチャネル上部層を貫通しチャネル下部層には入らない。
【００１４】
さらに、この構成によれば、ソース領域からチャネル領域を経てドレイン領域にいたる経路をｎ-導電型の低濃度領域で構成せず、それより高濃度の領域を含むようにできる。
この結果、オン抵抗を減らすことができる。なお、上記の高濃度第１導電型ＳｉＣ層は、たとえばソース、ドレイン領域の下に配置することができる。
【００１５】
上記第２の局面のＪＦＥＴでは、高濃度第１導電型ＳｉＣ層の第１導電型不純物濃度が、第１導電型ＳｉＣ層の第１導電型不純物濃度よりも高いようにできる（請求項２）。
【００１６】
この構成によれば、ソース領域からチャネル領域を経てドレイン領域にいたる経路をｎ-導電型の低濃度領域のみで構成せずに、それより高濃度の領域も含むようにできる。この結果、オン抵抗を低下させることが可能になる。さらに、チャネル溝端面の電界を緩和することができるので、ＪＦＥＴの耐圧性能を向上させることができる。
【００１７】
上記ＪＦＥＴでは、溝の底部と第２導電型ＳｉＣ層の上面との厚さを、第１導電型ＳｉＣ層および低濃度第１導電型ＳｉＣ層の第１導電型不純物濃度、第２導電型ＳｉＣ層の第２導電型不純物濃度、および第１導電型ＳｉＣ層と第２導電型ＳｉＣ層との接合部の拡散電位で決まる空乏層の厚さよりも薄くできる（請求項３）。
【００１８】
この構成によれば、チャネル領域の主要部分は低濃度不純物層で構成される。
このため、ノーマリーオフ型ＪＦＥＴをオン抵抗を揃えて安定して容易に形成することができる。
【００２０】
半導体を実質的にＳｉＣとする構成により、大電力のスイッチング素子に適した高耐圧で、高速作動のＪＦＥＴを得ることができる。
【００２１】
本発明のＪＦＥＴの製造方法は、平面的に見てソース、ドレイン領域の間に位置する溝を有し、その溝の底部に接して位置する第１導電型のチャネル領域と、その下に接して位置する第２導電型ＳｉＣ層を備えるＪＦＥＴの製造方法である。この製造方法は、ＳｉＣ基板の上またはＳｉＣ基板表層に第２導電型ＳｉＣ層を形成する工程と、第２導電型ＳｉＣ層の上にチャネル領域の下部層となる第１導電型ＳｉＣ層を形成する工程と、第１導電型ＳｉＣ層の上に、第１導電型ＳｉＣ層の濃度よりも低濃度の第１導電型不純物を含み、チャネル領域の上部層となる低濃度第１導電型ＳｉＣ層を形成する工程と、低濃度第１導電型ＳｉＣ層の上に、低濃度第１導電型ＳｉＣ層の濃度より高濃度の第１導電型不純物を含む高濃度第１導電型ＳｉＣ層を配置する工程と、高濃度第１導電型ＳｉＣ層の上に、低濃度第１導電型ＳｉＣ層の濃度より高濃度の第１導電型不純物を含み、その上にソース電極またはドレイン電極が配置されるソース・ドレイン領域を形成する工程と、高濃度第１導電型ＳｉＣ層およびソース・ドレイン領域を貫通して、低濃度第１導電型ＳｉＣ層中に届く溝を設ける工程とを備える（請求項４）。
【００２２】
上記製造方法により、ＲＩＥなどのエッチングにより上記溝を設ける際に、少々溝深さがばらついても、溝底部がチャネル領域の下部層に入らない限り、チャネル抵抗およびオフ電圧をほぼ一定に保つことができる。
【００２３】
【発明の実施の形態】
次に図面を用いて本発明の実施の形態について説明する。
【００２４】
（実施の形態１）
図１は、本発明の実施の形態１におけるＪＦＥＴを示す断面図である。図１において、ＳｉＣ基板１の上にｐ+導電型ＳｉＣ膜が設けられ、その上にゲート電極Ｇが設けられている。２つのゲート電極に挟まれるように、ｎ導電型ＳｉＣ層（チャネル下部層）３ａが形成され、その上に溝９の底部がとどまっている低濃度のｎ導電型不純物を含むチャネル上部層３ｂが形成されている。チャネル領域５は、チャネル上部層３ｂとチャネル下部層３ａに含まれる。チャネル上部層３ｂの上にはそれらより高濃度のｎ導電型不純物を含むソース、ドレイン領域４が設けられ、その上にソース電極Ｓおよびドレイン電極Ｄが配置される。本実施の形態では、オン抵抗を低下させる高濃度ｎ導電型層をソース、ドレイン領域の下に配置していない。しかし、オン抵抗低減のために、ソース、ドレイン領域４と、チャネル上部層３ｂとの間に、チャネル上部層のｎ導電型不純物濃度よりも高濃度の不純物を含む高濃度ｎ導電型層を配置してもよい。
【００２５】
このＪＦＥＴでは、ｐ+導電型ＳｉＣ層２はＳｉＣにイオン注入法によってＳｉＣ基板に形成したものであってもよい。また、ＳｉＣ基板上に形成されたｎ導電型半導体層にｐ導電型不純物をイオン注入法によって不純物を導入してｐ+導電型半導体層としてもよい。また、上記ｐ+導電型ＳｉＣ層２は、ＳｉＣ基板にエピタキシャルＳｉＣ膜を成長させながらｐ導電型不純物を導入することにより形成してもよい。
【００２６】
図１のＪＦＥＴの製造は、まず、ｐ+導電型ＳｉＣ層２をＳｉＣ基板上に形成する。次いで、順次、ｎ導電型ＳｉＣ３ａとｎ-導電型ＳｉＣ層３ｂを形成する。その上に、溝を作製する部分を挟むようにｎ+導電型ソース、ドレイン層を形成する。次いで、ソース、ドレイン電極を作製する前に、ソース、ドレイン領域を分けるように溝９を形成し、その底部を低濃度不純物のチャネル上部層にとどめるようにする。
【００２７】
上記の構成によれば、溝エッチングの際に溝深さにばらつきがあっても、ほぼ一定のオン抵抗を得ることができる。また、ノーマリーオフ型ＪＦＥＴを容易に得ることが可能になる。
【００２８】
図２は、本発明の実施の形態１におけるＪＦＥＴの変形例を示す断面図である。図２においては、ゲート電極ＧはＳｉＣ基板の上に設けられている。ＳｉＣ基板１の導電型によっては、ＳｉＣ基板１とｐ+導電型ＳｉＣ層との間に空乏層を生じ、所定電圧をｐ+導電型ＳｉＣ層２とチャネル下部層３ａとの接合部に印加するのに、より大きい電圧をゲート電極に印加する場合もあるが、良好な制御性のゲート電極を得ることができる。
【００２９】
また、図３は、本発明の実施の形態１におけるＪＦＥＴのさらに別の変形例を示す断面図である。このＪＦＥＴでは、バックゲート電極を用いている。このバックゲート電極を用いると、ＳｉＣ基板１とｐ+導電型ＳｉＣ層との間に空乏層を生じ、所定電圧をｐ+導電型ＳｉＣ層２とチャネル下部層３ａとの接合部に印加するのに、より大きい電圧をゲート電極に印加する必要がある場合もある。しかし、２次元的に小型化するのに有効である。
【００３０】
また、上記図１〜図３のいずれの場合でも、溝底部と第２導電型半導体層の上面との間の厚さを、第１導電型半導体層と第２導電型半導体層との接合部の拡散電位で決まる空乏層の厚さよりも薄くすることによりノーマリオフ型のＪＦＥＴを構成することができる。第１導電型半導体層の第１導電型不純物濃度が、第２導電型半導体層の第２導電型不純物濃度よりも低いほど空乏層は第１導電型半導体層の側に延びる。本実施の形態におけるチャネル領域の主要部分は低濃度不純物層で構成されるので、チャネル領域の厚さをそれほど薄くしなくても拡散電位による空乏層でその厚さを遮断することができる。この結果、ノーマリーオフ型ＪＦＥＴをオン抵抗を揃えて安定して容易に形成することができる。
【００３１】
（実施の形態２）
図４は、本発明の実施の形態２におけるＪＦＥＴを示す断面図である。このＪＦＥＴでは、低不純物濃度のチャネル上部層３ｂの上に、それより高濃度のｎ導電型不純物を含む高濃度ｎ導電型層７が配置されている。チャネル上部層３ｂ内には、溝９の底面がとどまり、上述の理由によりＲＩＥにおけるエッチング精度の許容度を拡大することができる。また、高濃度ｎ導電型層７では、上述のように、チャネル上部層３ｂの不純物濃度より高濃度の不純物を含むが、チャネル下部層３ａの不純物濃度と同程度かまたはそれより高濃度の不純物を含んでもよい。
【００３２】
このため、ソース領域４からチャネル領域５を経て、ドレイン領域にいたる経路の電気抵抗を低下させることができる。この結果、オン抵抗を低下することができる。
【００３３】
（実施例）
図５（ｂ）に示す本発明例のＪＦＥＴと、図５（ａ）に示す従来のＪＦＥＴの比較例とについて、チャネル抵抗（オン抵抗）とオフ電圧を測定した。設計通りにエッチングした場合、本発明例では溝の底はチャネル上部層３ｂの下まで伸びている。すなわち、チャネル上部層３ｂを貫通し、チャネル下部層３ａに到達している。また、＋２０％厚では、溝底部は、０．３μｍの２０％、すなわち０．０６μｍだけチャネル上部層３ｂの側に位置する。本発明例および比較例ともに、チャネル長さは１０μｍであり、奥行きは５００μｍである。結果は、次に示す通りである。
【００３４】
【表１】
【表２】
上記の結果は、チャネル抵抗およびオフ電圧ともに、本発明例のＪＦＥＴでは、エッチング深さが２０％程度ばらついても、ほぼ一定に維持できることが分かる。
【００３７】
上記において、本発明の実施の形態について説明を行ったが、上記に開示された本発明の実施の形態は、あくまで例示であって、本発明の範囲はこれら発明の実施の形態に限定されない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものである。
【００３８】
【発明の効果】
本発明のＪＦＥＴを用いることにより、たとえばＲＩＥエッチングを行ってチャネル領域の上の溝の形成に際して溝深さ寸法にばらつきを生じても、オン抵抗に大きな変動を生じず、また、ノーマリーオフ型のＪＦＥＴの製造が容易なＪＦＥＴを得ることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１におけるＪＦＥＴの断面図である。
【図２】 本発明の実施の形態１におけるＪＦＥＴの変形例の断面図である。
【図３】 本発明の実施の形態１におけるＪＦＥＴのさらに別の変形例の断面図である。
【図４】 本発明の実施の形態２におけるＪＦＥＴの断面図である。
【図５】 本発明の実施例および比較例のＪＦＥＴの部分図である。（ａ）は比較例を、また（ｂ）は本発明例を示す。
【図６】 従来のＪＦＥＴを示す断面図である。
【符号の説明】
１ ＳｉＣ基板、２ ｐ+導電型ＳｉＣ層、３ａ チャネル下部層（ｎ導電型ＳｉＣ層）、３ｂ チャネル上部層（ｎ-導電型ＳｉＣ層）、７ 高濃度ｎ導電型層（ｎ導電型ＳｉＣ層）、４ ソース、ドレイン領域、５ チャネル領域（溝下部）、９ 溝、Ｓ ソース電極、Ｄ ドレイン電極、Ｇ ゲート電極。
Claims (4)
- ＳｉＣ基板の上に形成された第２導電型ＳｉＣ層と、
前記第２導電型ＳｉＣ層の上に形成された第１導電型ＳｉＣ層と、
前記第１導電型ＳｉＣ層の上に形成され、前記第１導電型ＳｉＣ層の濃度よりも低濃度の第１導電型不純物を含む低濃度第１導電型ＳｉＣ層と、
前記低濃度第１導電型ＳｉＣ層の上に形成され、前記低濃度第１導電型ＳｉＣ層の濃度より高濃度の第１導電型不純物を含む高濃度第１導電型ＳｉＣ層と、
前記高濃度第１導電型ＳｉＣ層の上に形成され、前記低濃度第１導電型ＳｉＣ層より高濃度の第１導電型不純物を含み、その上にソース電極またはドレイン電極が配置されるソース・ドレイン領域とを備え、
前記低濃度第１導電型ＳｉＣ層中に届く溝が、前記高濃度第１導電型ＳｉＣ層および前記ソース・ドレイン領域を貫通して設けられている、接合型電界効果トランジスタ。 - 前記高濃度第１導電型ＳｉＣ層の第１導電型不純物濃度が、前記第１導電型ＳｉＣ層の第１導電型不純物濃度よりも高い、請求項１に記載の接合型電界効果トランジスタ。
- 前記溝の底部と前記第２導電型ＳｉＣ層の上面との厚さが、前記第１導電型ＳｉＣ層および前記低濃度第１導電型ＳｉＣ層の第１導電型不純物濃度、前記第２導電型ＳｉＣ層の第２導電型不純物濃度、および前記第１導電型ＳｉＣ層と前記第２導電型ＳｉＣ層との接合部の拡散電位で決まる空乏層の厚さよりも薄い、請求項１または２に記載の接合型電界効果トランジスタ。
- 平面的に見てソース、ドレイン領域の間に位置する溝を有し、その溝の底部に接して位置する第１導電型のチャネル領域と、その下に接して位置する第２導電型ＳｉＣ層を備える接合型電界効果トランジスタの製造方法であって、
ＳｉＣ基板の上またはＳｉＣ基板表層に第２導電型ＳｉＣ層を形成する工程と、
前記第２導電型ＳｉＣ層の上に前記チャネル領域の下部層となる第１導電型ＳｉＣ層を形成する工程と、
前記第１導電型ＳｉＣ層の上に、前記第１導電型ＳｉＣ層の濃度よりも低濃度の第１導電型不純物を含み、前記チャネル領域の上部層となる低濃度第１導電型ＳｉＣ層を形成する工程と、
前記低濃度第１導電型ＳｉＣ層の上に、前記低濃度第１導電型ＳｉＣ層の濃度よりも高濃度の第１導電型不純物を含む高濃度第１導電型ＳｉＣ層を配置する工程と、
前記高濃度第１導電型ＳｉＣ層の上に、前記低濃度第１導電型ＳｉＣ層の濃度より高濃度の第１導電型不純物を含み、その上にソース電極またはドレイン電極が配置されるソース・ドレイン領域を形成する工程と、
前記高濃度第１導電型ＳｉＣ層および前記ソース・ドレイン領域を貫通して、前記低濃度第１導電型ＳｉＣ層中に届く溝を設ける工程とを備える、接合型電界効果トランジスタの製造方法。
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