CN110828572A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明提供半导体装置及其制造方法。需要抑制漂移区域、JFET区域、以及主体区域这3个区域相接的部分中的绝缘破坏的技术。半导体装置具备半导体层、设置于半导体层的一方的主面上的源电极、设置于半导体层的另一方的主面上的漏电极、以及绝缘栅部，半导体层具有：第1导电类型的漂移区域；第1导电类型的JFET区域，设置于漂移区域上；第2导电类型的主体区域，设置于漂移区域上且与JFET区域邻接；以及第1导电类型的源区域，通过主体区域从JFET区域隔开，绝缘栅部和隔开JFET区域与源区域的部分的主体区域相向，在半导体层内形成有空隙，漂移区域、JFET区域、以及主体区域在空隙露出。

Description

半导体装置及其制造方法
技术领域
本说明书公开的技术涉及半导体装置及其制造方法。
背景技术
在非专利文献1中，公开了具备半导体层、设置于半导体层的一方的主面上的源电极、以及设置于半导体层的另一方的主面上的漏电极的纵型的半导体装置。半导体层具有n型的漂移区域、设置于该漂移区域上的n型的JFET区域、以及设置于该漂移区域上并且与JFET区域邻接的p型的主体(body)区域。
现有技术文献
专利文献1：国际公开第2016/143099号
非专利文献
非专利文献1：「ホモエピGaN上ノーマリオフ型MOSFETの開発」(《同质外延GaN上常关型MOSFET的开发》)应用物理第86卷第5号p.376(2017)
发明内容
如在专利文献1中指出的那样，已知在这样的半导体装置中，电场在主体区域的角部即漂移区域、JFET区域、以及主体区域这3个区域相接的部分集中。在该种半导体装置中，需要抑制该电场集中的部分的绝缘破坏的技术。
本说明书公开的半导体装置能够具备：半导体层；源电极，设置于所述半导体层的一方的主面上；漏电极，设置于所述半导体层的另一方的主面上；以及绝缘栅部。所述半导体层能够具有：第1导电类型的漂移区域；第1导电类型的JFET区域，设置于所述漂移区域上；第2导电类型的主体区域，设置于所述漂移区域上且与所述JFET区域邻接；以及第1导电类型的源区域，通过所述主体区域从所述JFET区域隔开。所述绝缘栅部和隔开所述JFET区域与所述源区域的部分的所述主体区域相向。在所述半导体层内形成有空隙，所述漂移区域、所述JFET区域、以及所述主体区域在所述空隙露出。在该半导体装置中，与电场集中的部分对应地形成有空隙。空隙由于绝缘破坏电场强度高，所以该电场集中的部分中的绝缘破坏被抑制。
本说明书公开的半导体装置的制造方法能够具备：准备第1半导体层的工序，在该第1半导体层的一方的主面侧邻接地设置有第1导电类型的JFET区域和第2导电类型的主体区域；从所述第1半导体层的另一方的主面侧去除所述第1半导体层直至所述JFET区域和所述主体区域露出的工序；在去除所述第1半导体层而出现的面形成所述JFET区域和所述主体区域露出的槽的工序；以及通过以覆盖所述空隙的方式形成第1导电类型的漂移区域，形成所述漂移区域、所述JFET区域、及所述主体区域露出的空隙的工序。根据该半导体装置的制造方法，能够与电场集中的部分对应地形成真空的空隙。
附图说明
图1示意地示出半导体装置的一个实施方式的主要部分剖面图。
图2A示意地示出图1的半导体装置的一个制造过程中的主要部分剖面图。
图2B示意地示出图1的半导体装置的一个制造过程中的主要部分剖面图。
图2C示意地示出图1的半导体装置的一个制造过程中的主要部分剖面图。
图2D示意地示出图1的半导体装置的一个制造过程中的主要部分剖面图。
图2E示意地示出图1的半导体装置的一个制造过程中的主要部分剖面图。
图2F示意地示出图1的半导体装置的一个制造过程中的主要部分剖面图。
图2G示意地示出图1的半导体装置的一个制造过程中的主要部分剖面图。
图2H示意地示出图1的半导体装置的一个制造过程中的主要部分剖面图。
图2I示意地示出图1的半导体装置的一个制造过程中的主要部分剖面图。
图2J示意地示出图1的半导体装置的一个制造过程中的主要部分剖面图。
图2K示意地示出图1的半导体装置的一个制造过程中的主要部分剖面图。
图3示意地示出半导体装置的另一个实施方式的主要部分剖面图。
图4示意地示出半导体装置的另一个实施方式的主要部分剖面图。
图5示意地示出半导体装置的另一个实施方式的主要部分剖面图。
图6A示意地示出图5的半导体装置的一个制造过程中的主要部分剖面图。
图6B示意地示出图5的半导体装置的一个制造过程中的主要部分剖面图。
图6C示意地示出图5的半导体装置的一个制造过程中的主要部分剖面图。
图6D示意地示出图5的半导体装置的一个制造过程中的主要部分剖面图。
图6E示意地示出图5的半导体装置的一个制造过程中的主要部分剖面图。
图6F示意地示出图5的半导体装置的一个制造过程中的主要部分剖面图。
图6G示意地示出图5的半导体装置的一个制造过程中的主要部分剖面图。
图6H示意地示出图5的半导体装置的一个制造过程中的主要部分剖面图。
图6I示意地示出图5的半导体装置的一个制造过程中的主要部分剖面图。
图6J示意地示出图5的半导体装置的一个制造过程中的主要部分剖面图。
图6K示意地示出图5的半导体装置的一个制造过程中的主要部分剖面图。
图6L示意地示出图5的半导体装置的一个制造过程中的主要部分剖面图。
图7示意地示出半导体装置的另一个实施方式的主要部分剖面图。
图8A示意地示出图7的半导体装置的一个制造过程中的主要部分剖面图。
图8B示意地示出图7的半导体装置的一个制造过程中的主要部分剖面图。
图8C示意地示出图7的半导体装置的一个制造过程中的主要部分剖面图。
图8D示意地示出图7的半导体装置的一个制造过程中的主要部分剖面图。
图8E示意地示出图7的半导体装置的一个制造过程中的主要部分剖面图。
图8F示意地示出图7的半导体装置的一个制造过程中的主要部分剖面图。
图8G示意地示出图7的半导体装置的一个制造过程中的主要部分剖面图。
图8H示意地示出图7的半导体装置的一个制造过程中的主要部分剖面图。
图8I示意地示出图7的半导体装置的一个制造过程中的主要部分剖面图。
图8J示意地示出图7的半导体装置的一个制造过程中的主要部分剖面图。
(符号说明)
1、2、3、4、5：半导体装置；20：氮化物半导体层；21：漏区域；22：漂移区域；23：JFET区域；24：主体区域；24a：高浓度主体区域；24b：低浓度主体区域；25：源区域；26：主体接触区域；32：漏电极；34：源电极；36：绝缘栅部；36a：栅绝缘膜；36b：栅电极；42、43、44、46、47：空隙。
具体实施方式
以下，参照附图，说明适用本说明书公开的技术的半导体装置及其制造方法。在以下的说明中，有时对实质上共同的构成要素附加共同的符号，省略其说明。
(第1实施方式的半导体装置)
图1示出第1实施方式的半导体装置1的主要部分剖面图。半导体装置1具备氮化物半导体层20、覆盖氮化物半导体层20的背面的漏电极32、覆盖氮化物半导体层20的表面的源电极34、以及设置于氮化物半导体层20的表面上的一部分的绝缘栅部36。氮化物半导体层20具有n+型的漏区域21、n型的漂移区域22、n型的JFET区域23、p型的主体区域24、n+型的源区域25、以及p+型的主体接触区域26。
漏区域21位于氮化物半导体层20的背面，与漏电极32进行欧姆接触。漏区域21以包含n型杂质的氮化镓(GaN)为材料。
漂移区域22设置于漏区域21上，配置于漏区域21与JFET区域23之间并且漏区域21与主体区域24之间。如后所述，漂移区域22利用接合技术与JFET区域23以及主体区域24的背面接合。漂移区域22以包含n型杂质的氮化镓(GaN)为材料。
JFET区域23设置于漂移区域22上，从漂移区域22的表面至氮化物半导体层20的表面在厚度方向延伸，具有从漂移区域22的表面突出的样式。换言之，JFET区域23从氮化物半导体层20的表面贯通主体区域24延伸至漂移区域22。JFET区域23以包含n型杂质的氮化镓(GaN)为材料。在该例子中，JFET区域23的杂质浓度等于漂移区域22的杂质浓度。
主体区域24设置于漂移区域22上，与JFET区域23的侧面邻接。主体区域24具有高浓度主体区域24a以及低浓度主体区域24b。主体区域24以包含p型杂质的氮化镓(GaN)为材料。
高浓度主体区域24a配置于漂移区域22与低浓度主体区域24b之间，并且与JFET区域23的下侧的侧面相接。高浓度主体区域24a比低浓度主体区域24b更高浓度地包含p型杂质，被设置成为了抑制在断开时低浓度主体区域24b穿通。
低浓度主体区域24b设置于高浓度主体区域24a上，位于氮化物半导体层20的表面，与JFET区域23的上侧的侧面相接。低浓度主体区域24b的杂质浓度以成为期望的栅阈值电压的方式被调整。
源区域25设置于低浓度主体区域24b上，位于氮化物半导体层20的表面，通过低浓度主体区域24b从JFET区域23隔开。源区域25以包含n型杂质的氮化镓(GaN)为材料。源区域25与源电极34进行欧姆接触。
主体接触区域26配置于低浓度主体区域24b上，位于氮化物半导体层20的表面。主体接触区域26以包含p型杂质的氮化镓(GaN)为材料。主体接触区域26与源电极34进行欧姆接触。
绝缘栅部36设置于氮化物半导体层20的表面上的一部分，具有氧化硅的栅绝缘膜36a以及多晶硅的栅电极36b。栅电极36b隔着栅绝缘膜36a和隔开JFET区域23与源区域25的部分的低浓度主体区域24b以及JFET区域23相向。
在半导体装置1中，在氮化物半导体层20内形成有真空的空隙42。空隙42的真空度是例如约10Pa以下或者是约8Pa以下。但是，空隙42的真空度是在半导体工艺(特别是接合技术)中作为结果形成的真空度即可。在该例子中，空隙42在从与氮化物半导体层20的表面正交的方向观察时，位于主体区域24的存在范围内的一部分。空隙42与漂移区域22和JFET区域23的接合面、漂移区域22和高浓度主体区域24a的接合面、以及JFET区域23和高浓度主体区域24a的接合面交叉的部分对应地设置，其内壁面由漂移区域22、JFET区域23、以及高浓度主体区域24a划定。详细而言，空隙42是去除高浓度主体区域24a中的漂移区域22侧且JFET区域23侧的一部分而形成的。这样，漂移区域22、JFET区域23、以及高浓度主体区域24a在空隙42露出。
接下来，说明半导体装置1的动作。在使用时，对漏电极32施加正电压，源电极34接地。在对栅电极36b施加比栅阈值电压高的正电压时，在隔开JFET区域23与源区域25的部分的低浓度主体区域24b中形成反转层，半导体装置1接通。此时，电子经由反转层从源区域25流入到JFET区域23。流入到JFET区域23的电子在该JFET区域23在纵向流过而朝向漏电极32。由此，漏电极32和源电极34导通。
在栅电极36b接地时，反转层消失，半导体装置1关断。此时，在JFET区域23内，耗尽层从高浓度主体区域24a以及低浓度主体区域24b延伸而来。关于JFET区域23，从两侧延伸来的耗尽层连接而成为夹断的状态。通过JFET区域23夹断，施加到绝缘栅部36的栅绝缘膜36a的电场被缓和，栅绝缘膜36a的绝缘破坏被抑制。
另外，在半导体装置1中，其特征在于，在氮化物半导体层20内形成有空隙42。在未形成这样的空隙42的情况下，如在背景技术中也说明的那样，电场在高浓度主体区域24a的角部即漂移区域22、JFET区域23、以及高浓度主体区域24a这3个区域相接的部分集中。在半导体装置1中，与这样的电场集中的部分对应地形成有真空的空隙42。真空由于绝缘破坏电场强度高，所以该电场集中的部分中的绝缘破坏被抑制。
如上所述，在半导体装置1中，通过空隙42抑制高浓度主体区域24a的角部中的绝缘破坏。因此，即使通过将漂移区域22的杂质浓度调整得较浓而降低漂移电阻，也能够确保期望的耐压。这样，半导体装置1能够改善耐压与导通电阻之间的折中关系。
另外，空隙42在从与氮化物半导体层20的表面正交的方向观察时，位于主体区域24的存在范围内的一部分。换言之，空隙42形成于不阻碍JFET区域23的电流路径的位置。因此，在半导体装置1中，即使设置空隙42，仍抑制导通电阻的增加。
此外，还考虑代替真空的空隙42，而在对应的区域中配置绝缘体。然而，在配置绝缘体时，存在热积存这样的问题。另一方面，真空的空隙42能够通过高的绝热效果避免这样的问题。在该点中，形成真空的空隙42的技术也有用。
(第1实施方式的半导体装置的制造方法)
接下来，说明半导体装置1的制造方法。首先，如图2A所示，利用外延生长技术，从氮化物半导体基板12的表面，依次层叠n型GaN的n型氮化物半导体层14、p型GaN的高浓度主体区域24a以及p型GaN的低浓度主体区域24b，准备第1氮化物半导体层120。接下来，为了使p型杂质活性化，实施退火处理(约850℃、约5分)。氮化物半导体基板12的厚度是约400μm，杂质浓度是约1×1018cm-3。n型氮化物半导体层14的厚度是约5.0μm，杂质浓度是约2×1016cm-3。高浓度主体区域24a的厚度是约0.5μm，杂质浓度是约2×1019cm-3。低浓度主体区域24b的厚度是约1.5μm，杂质浓度是约1×1018cm-3。也可以根据需要，在氮化物半导体基板12与n型氮化物半导体层14之间，形成厚度是约0.2μm且杂质浓度是约3×1018cm-3的n型GaN的缓冲层。
接下来，如图2B所示，利用干蚀刻技术，形成从第1氮化物半导体层120的表面贯通低浓度主体区域24b和高浓度主体区域24a到达n型氮化物半导体层14的沟槽TR1。在沟槽TR1的底面，n型氮化物半导体层14的表面露出。
接下来，如图2C所示，利用外延生长技术，以填充沟槽TR1的方式形成n型GaN的JFET区域23。JFET区域23的杂质浓度是约2×1016cm-3
接下来，如图2D所示，在利用CMP(Chemical Mechanical Polishing，化学机械抛光)技术，去除在低浓度主体区域24b的表面上成膜的JFET区域23而使JFET区域23以及低浓度主体区域24b的表面平坦化之后，在第1氮化物半导体层120的表面隔着硅氧化膜52粘贴硅支撑基板54。
接下来，如图2E所示，利用CMP技术，从第1氮化物半导体层120的背面研磨氮化物半导体基板12以及n型氮化物半导体层14，使JFET区域23以及高浓度主体区域24a露出。
接下来，如图2F所示，利用光刻技术，在露出的JFET区域23以及高浓度主体区域24a的背面将掩模56进行构图。从掩模56的开口，位于JFET区域23和高浓度主体区域24a的接合面附近的高浓度主体区域24a的一部分露出。
接下来，如图2G所示，利用干蚀刻技术，蚀刻从掩模56的开口露出的高浓度主体区域24a的一部分，形成槽62。槽62的内壁面由JFET区域23和高浓度主体区域24a划定。换言之，JFET区域23和高浓度主体区域24a在槽62露出。
接下来，如图2H所示，准备漏区域21和漂移区域22层叠的第2氮化物半导体层122。在此，漏区域21的厚度是约400μm，杂质浓度是约1×1018cm-3。漂移区域22的厚度是约5.0μm，杂质浓度是约2×1016cm-3。将漏区域21准备为氮化物半导体基板，从其表面外延生长漂移区域22而形成第2氮化物半导体层122。也可以根据需要，在漏区域21与漂移区域22之间，形成厚度是约0.2μm、且杂质浓度是约3×1018cm-3的n型GaN的缓冲层。接下来，在将槽62维持为真空的同时(在维持高真空状态的同时)，使第2氮化物半导体层122的表面(漂移区域22侧的面)接合到第1氮化物半导体层120的背面。作为接合技术，能够使用直接接合法或者表面活性化接合法。由此，能够形成漂移区域22、JFET区域23、以及高浓度主体区域24a露出的空隙42。
接下来，如图2I所示，使用缓冲氢氟酸使硅氧化膜52溶解，剥离硅支撑基板54。
接下来，如图2J所示，利用离子注入技术以及退火技术，在低浓度主体区域24b的表面的一部分中形成源区域25。硅用作掺杂剂，剂量是约3×1015cm-2。退火条件是约1000℃、约20分。接下来，利用蒸镀技术，在第1氮化物半导体层120的表面使栅绝缘膜36a成膜之后，在该栅绝缘膜36a的表面上使栅电极36b成膜。
接下来，如图2K所示，在加工栅绝缘膜36a以及栅电极36b之后，在低浓度主体区域24b的表面的一部分形成主体接触区域26。此后，利用已知的制造技术，形成漏电极以及源电极，从而能够制造图1所示的半导体装置1。
(第2实施方式的半导体装置)
图3示出第2实施方式的半导体装置2的主要部分剖面图。在该半导体装置2中，空隙43在从与氮化物半导体层20的表面正交的方向观察时，位于JFET区域23的存在范围内的一部分。空隙43与漂移区域22和JFET区域23的接合面、漂移区域22和高浓度主体区域24a的接合面、以及JFET区域23和高浓度主体区域24a的接合面交叉的部分对应地设置，其内壁面由漂移区域22、JFET区域23、以及高浓度主体区域24a划定。详细而言，空隙43去除JFET区域23中的漂移区域22侧且高浓度主体区域24a侧的一部分而形成。这样，漂移区域22、JFET区域23、以及高浓度主体区域24a在空隙43露出。在半导体装置2中，也与电场集中的部分对应地形成有真空的空隙43，所以该电场集中的部分中的绝缘破坏被抑制。
(第3实施方式的半导体装置)
图4示出第3实施方式的半导体装置3的主要部分剖面图。在该半导体装置3中，空隙44在从与氮化物半导体层20的表面正交的方向观察时，以跨越JFET区域23的存在范围内的一部分和高浓度主体区域24a的存在范围内的一部分的方式定位。空隙44与漂移区域22和JFET区域23的接合面、漂移区域22和高浓度主体区域24a的接合面、以及JFET区域23和高浓度主体区域24a的接合面交叉的部分对应地设置，其内壁面由漂移区域22、JFET区域23、以及高浓度主体区域24a划定。详细而言，空隙43去除JFET区域23中的漂移区域22侧且高浓度主体区域24a侧的一部分以及高浓度主体区域24a中的漂移区域22侧且JFET区域23侧的一部分而形成。这样，漂移区域22、JFET区域23、以及高浓度主体区域24a在空隙44露出。在半导体装置3中，也与电场集中的部分对应地形成有真空的空隙44，所以该电场集中的部分中的绝缘破坏被抑制。
(第4实施方式的半导体装置)
图5示出第4实施方式的半导体装置4的主要部分剖面图。在该半导体装置4中，空隙46在从与氮化物半导体层20的表面正交的方向观察时，位于高浓度主体区域24a的存在范围内的一部分。空隙46与漂移区域22和JFET区域23的接合面、漂移区域22和高浓度主体区域24a的接合面、以及JFET区域23和高浓度主体区域24a的接合面交叉的部分对应地设置，其内壁面由漂移区域22、JFET区域23、以及高浓度主体区域24a划定。详细而言，空隙46去除高浓度主体区域24a中的漂移区域22侧且JFET区域23侧的一部分而形成。这样，漂移区域22、JFET区域23、以及高浓度主体区域24a在空隙46露出。
进而，空隙46的内壁面具有弯曲的曲面。在该例子中，由高浓度主体区域24a划定的空隙46的内壁面，换言之在空隙46露出的高浓度主体区域24a的面是朝向空隙46变凸的曲面。这样，高浓度主体区域24a的角部由曲面形成，所以该电场集中的部分中的电场被缓和。由此，在半导体装置4中，该电场集中的部分中的绝缘破坏被进一步抑制。
(第4实施方式的半导体装置的制造方法)
接下来，说明半导体装置4的制造方法。首先，如图6A所示，利用外延生长技术，从氮化物半导体基板112的表面，使n型GaN的n型氮化物半导体层114成膜，准备第1氮化物半导体层220。氮化物半导体基板112的厚度是约400μm，杂质浓度是约1×1018cm-3。n型氮化物半导体层114的厚度是约7.0μm，杂质浓度是约2×1016cm-3。也可以根据需要，在氮化物半导体基板112与n型氮化物半导体层114之间，形成厚度是约0.2μm且杂质浓度是约3×1018cm-3的n型GaN的缓冲层。
接下来，如图6B所示，利用干蚀刻技术，从第1氮化物半导体层220的表面去除n型氮化物半导体层114的一部分而形成沟槽TR2。在相邻的沟槽TR2之间残存的n型氮化物半导体层114的一部分成为JFET区域23。
接下来，如图6C所示，利用蒸镀技术，在沟槽TR2的内壁面使硅氧化膜72成膜。此外，硅氧化膜72是牺牲膜的一个例子。
接下来，如图6D所示，使用缓冲氢氟酸，去除硅氧化膜72。此时，在沟槽TR2的侧面与底面之间构成的角部使硅氧化膜72的一部分选择性地残存。由于使用湿蚀刻技术，所以残存的硅氧化膜72的表面凹状地弯曲。此时，硅氧化膜72未残存的部分即n型氮化物半导体层114以及JFET区域23的表面可靠地露出。
接下来，如图6E所示，利用外延生长技术，以填充沟槽TR2的方式，依次层叠p型GaN的高浓度主体区域24a以及低浓度主体区域24b。接下来，为了使p型杂质活性化，实施退火处理(约850℃、约5分)。高浓度主体区域24a的厚度是约0.5μm，杂质浓度是约2×1019cm-3。低浓度主体区域24b的厚度是约4μm，杂质浓度是约1×1018cm-3。
接下来，如图6F所示，在利用CMP技术去除在JFET区域23的表面上成膜的低浓度主体区域24b而使JFET区域23以及低浓度主体区域24b的表面平坦化之后，在第1氮化物半导体层220的表面隔着硅氧化膜52粘贴硅支撑基板54。
接下来，如图6G所示，利用CMP技术，从第1氮化物半导体层220的背面研磨氮化物半导体基板112以及n型氮化物半导体层114，使JFET区域23、高浓度主体区域24a以及残存的硅氧化膜72露出。
接下来，如图6H所示，使用缓冲氢氟酸，去除残存的硅氧化膜72，形成槽64。槽64的内壁面由JFET区域23和高浓度主体区域24a划定。换言之，JFET区域23和高浓度主体区域24a在槽64露出。另外，在槽64露出的高浓度主体区域24a的面是朝向槽64变凸的曲面。
接下来，如图6I所示，准备漏区域21和漂移区域22层叠的第2氮化物半导体层222。在此，漏区域21的厚度是约400μm，杂质浓度是约1×1018cm-3。漂移区域22的厚度是约5.0μm，杂质浓度是约2×1016cm-3。将漏区域21准备为氮化物半导体基板，从其表面外延生长漂移区域22而形成第2氮化物半导体层222。也可以根据需要，在漏区域21与漂移区域22之间，形成厚度是约0.2μm且杂质浓度是约3×1018cm-3的n型GaN的缓冲层。接下来，在将槽64维持为真空的同时(在维持高真空状态的同时)，使第2氮化物半导体层222的表面(漂移区域22侧的面)接合到第1氮化物半导体层220的背面。作为接合技术，能够使用直接接合法或者表面活性化接合法。由此，能够形成漂移区域22、JFET区域23、以及高浓度主体区域24a露出的空隙46。
接下来，如图6J所示，使用缓冲氢氟酸使硅氧化膜52溶解，剥离硅支撑基板54。
接下来，如图6K所示，利用离子注入技术以及退火技术，在低浓度主体区域24b的表面的一部分形成源区域25。硅用作掺杂剂，剂量是约3×1015cm-2。退火条件是约1000℃、约20分。接下来，利用蒸镀技术，在第1氮化物半导体层220的表面使栅绝缘膜36a成膜之后，在该栅绝缘膜36a的表面上使栅电极36b成膜。
接下来，如图6L所示，在加工栅绝缘膜36a以及栅电极36b之后，在低浓度主体区域24b的表面的一部分形成主体接触区域26。此后，利用已知的制造技术，形成漏电极以及源电极，从而能够制造图5所示的半导体装置4。
(第5实施方式的半导体装置)
图7示出第5实施方式的半导体装置5的主要部分剖面图。在该半导体装置5中，空隙47在从与氮化物半导体层20的表面正交的方向观察时，位于JFET区域23的存在范围内的一部分。空隙47与漂移区域22和JFET区域23的接合面、漂移区域22和高浓度主体区域24a的接合面、以及JFET区域23和高浓度主体区域24a的接合面交叉的部分对应地设置，其内壁面由漂移区域22、JFET区域23、以及高浓度主体区域24a划定。详细而言，空隙47去除JFET区域23中的漂移区域22侧且高浓度主体区域24a侧的一部分而形成。这样，漂移区域22、JFET区域23、以及高浓度主体区域24a在空隙47露出。
进而，空隙47的内壁面具有弯曲的曲面。在该例子中，由JFET区域23划定的空隙47的内壁面，换言之在空隙47露出的JFET区域23的面是朝向空隙47变凸的曲面。这样，JFET区域23的角部由曲面形成，所以该电场集中的部分中的电场被缓和。由此，在半导体装置5中，该电场集中的部分中的绝缘破坏被进一步抑制。
(第5实施方式的半导体装置的制造方法)
接下来，说明半导体装置5的制造方法。首先，如图8A所示，直至在第1氮化物半导体层320中形成沟槽TR1的工序与图2A以及图2B相同。接下来，利用蒸镀技术，在沟槽TR1的内壁面使硅氧化膜74成膜。此外，硅氧化膜74是牺牲膜的一个例子。
接下来，如图8B所示，使用缓冲氢氟酸，去除硅氧化膜74。此时，在沟槽TR1的侧面与底面之间构成的角部使硅氧化膜74的一部分选择性地残存。由于使用湿蚀刻技术，所以残存的硅氧化膜74的表面凹状地弯曲。此时，硅氧化膜74未残存的部分即n型氮化物半导体层14、高浓度主体区域24a以及低浓度主体区域24b的表面可靠地露出。
接下来，如图8C所示，利用外延生长技术，以填充沟槽TR1的方式形成n型GaN的JFET区域23。JFET区域23的杂质浓度是约2×1016cm-3。
接下来，如图8D所示，在利用CMP技术，去除在低浓度主体区域24b的表面上成膜的JFET区域23而使JFET区域23以及低浓度主体区域24b的表面平坦化之后，在第1氮化物半导体层320的表面隔着硅氧化膜52粘贴硅支撑基板54。
接下来，如图8E所示，利用CMP技术，从第1氮化物半导体层320的背面研磨氮化物半导体基板12以及n型氮化物半导体层14，使JFET区域23、高浓度主体区域24a以及残存的硅氧化膜74露出。
接下来，如图8F所示，使用缓冲氢氟酸，去除残存的硅氧化膜74，形成槽66。槽66的内壁面由JFET区域23和高浓度主体区域24a划定。换言之，JFET区域23和高浓度主体区域24a在槽66露出。另外，在槽66露出的JFET区域23的面是朝向槽66变凸的曲面。
接下来，如图8G所示，准备漏区域21和漂移区域22层叠的第2氮化物半导体层322。在此，漏区域21的厚度是约400μm，杂质浓度是约1×1018cm-3。漂移区域22的厚度是约5.0μm，杂质浓度是约2×1016cm-3。将漏区域21准备为氮化物半导体基板，从其表面外延生长漂移区域22而形成第2氮化物半导体层322。也可以根据需要，在漏区域21与漂移区域22之间，形成厚度是约0.2μm且杂质浓度是约3×1018cm-3的n型GaN的缓冲层。接下来，在将槽66维持为真空的同时(在维持高真空状态的同时)，使第2氮化物半导体层322的表面(漂移区域22侧的面)接合到第1氮化物半导体层320的背面。作为接合技术，能够使用直接接合法或者表面活性化接合法。由此，能够形成漂移区域22、JFET区域23、以及高浓度主体区域24a露出的空隙47。
接下来，如图8H所示，使用缓冲氢氟酸使硅氧化膜52溶解，剥离硅支撑基板54。
接下来，如图8I所示，利用离子注入技术以及退火技术，在低浓度主体区域24b的表面的一部分形成源区域25。硅用作掺杂剂，剂量是约3×1015cm-2。退火条件是约1000℃、约20分。接下来，利用蒸镀技术，在第1氮化物半导体层320的表面使栅绝缘膜36a成膜之后，在该栅绝缘膜36a的表面上使栅电极36b成膜。
接下来，如图8J所示，在加工栅绝缘膜36a以及栅电极36b之后，在低浓度主体区域24b的表面的一部分形成主体接触区域26。此后，利用已知的制造技术，形成漏电极以及源电极，从而能够制造图7所示的半导体装置5。
以下，整理在本说明书中公开的技术的特征。此外，以下记载的技术要素是分别独立的技术要素，单独或者通过各种组合发挥技术上的有用性，不限定于申请时权利要求记载的组合。
本说明书公开的半导体装置能够具备：半导体层；源电极，设置于所述半导体层的一方的主面上；漏电极，设置于所述半导体层的另一方的主面上；以及绝缘栅部。所述半导体层的材料没有特别限定。在一个例子中，所述半导体层的材料也可以是氮化物半导体。所述半导体层能够具有：第1导电类型的漂移区域；第1导电类型的JFET区域，设置于所述漂移区域上；第2导电类型的主体区域，设置于所述漂移区域上且与所述JFET区域邻接；以及第1导电类型的源区域，通过所述主体区域从所述JFET区域隔开。所述绝缘栅部和隔开所述JFET区域与所述源区域的部分的所述主体区域相向。在所述半导体层内形成有空隙。所述漂移区域、所述JFET区域、以及所述主体区域在所述空隙露出。
所述空隙也可以在从与所述半导体层的所述一方的主面正交的方向观察时，位于所述主体区域的存在范围内。在该情况下，在所述空隙露出的所述主体区域的面也可以是如朝向所述空隙变凸那样的曲面。
所述空隙也可以在从与所述半导体层的所述一方主面正交的方向观察时，位于所述JFET区域的存在范围内。在该情况下，在所述空隙露出的所述JFET区域的面也可以是如朝向所述空隙变凸那样的曲面。
本说明书公开的半导体装置的制造方法能够具备：准备第1半导体层的工序，在该第1半导体层的一方的主面侧邻接地设置有第1导电类型的JFET区域和第2导电类型的主体区域；从所述第1半导体层的另一方的主面侧去除所述第1半导体层直至所述JFET区域和所述主体区域露出的工序；在去除所述第1半导体层而出现的面形成所述JFET区域和所述主体区域露出的槽的工序；以及通过以覆盖所述槽的方式形成第1导电类型的漂移区域，形成所述漂移区域、所述JFET区域、及所述主体区域露出的空隙的工序。所述第1半导体层的材料没有特别限定。在一个例子中，所述第1半导体层的材料也可以是氮化物半导体。
准备所述第1半导体层的工序也可以具有：形成从所述第1半导体层的所述一方的主面贯通所述JFET区域的一部分的沟槽的工序；以覆盖所述沟槽的内壁面的方式形成牺牲膜的工序；以在所述沟槽的侧面与底面之间构成的角部使所述牺牲膜的一部分残存的方式去除所述牺牲膜的工序；以及在所述牺牲膜的一部分残存的状态下，以填充所述沟槽的方式形成所述主体区域的工序。在该情况下，形成所述槽的工序也可以具有去除残存的所述牺牲膜的一部分的工序。
准备所述第1半导体层的工序也可以具有：形成从所述第1半导体层的所述一方的主面贯通所述主体区域的一部分的沟槽的工序；以覆盖所述沟槽的内壁面的方式形成牺牲膜的工序；以在所述沟槽的侧面与底面之间构成的角部使所述牺牲膜的一部分残存的方式去除所述牺牲膜的工序；以及在所述牺牲膜的一部分残存的状态下，以填充所述沟槽的方式形成所述JFET区域的工序。在该情况下，形成所述槽的工序也可以具有去除残存的所述牺牲膜的一部分的工序。
形成所述空隙的工序也可以具有将设置有所述漂移区域的第2半导体层接合到所述第1半导体层的工序。所述第2半导体层的材料没有特别限定。在一个例子中，所述第2半导体层的材料也可以是氮化物半导体。
以上，详细说明了本发明的具体例，但这些仅为例示，不限定权利要求书。在权利要求书记载的技术中，包括使以上例示的具体例各种各样地变形、变更的技术。另外，在本说明书或者附图中说明的技术要素单独或者通过各种组合发挥技术上的有用性，不限定于申请时权利要求记载的组合。另外，在本说明书或者附图中例示的技术能够同时达成多个目的，达成其中的一个目的本身具有技术上的有用性。

Claims (12)

1.一种半导体装置，具有：
半导体层；
源电极，设置于所述半导体层的一方的主面上；
漏电极，设置于所述半导体层的另一方的主面上；以及
绝缘栅部，
所述半导体层具有：
第1导电类型的漂移区域；
第1导电类型的JFET区域，设置于所述漂移区域上；
第2导电类型的主体区域，设置于所述漂移区域上且与所述JFET区域邻接；以及
第1导电类型的源区域，通过所述主体区域从所述JFET区域隔开，
所述绝缘栅部和隔开所述JFET区域与所述源区域的部分的所述主体区域相向，
在所述半导体层内形成有空隙，所述漂移区域、所述JFET区域、以及所述主体区域在所述空隙露出。
2.根据权利要求1所述的半导体装置，其中，
所述空隙在从与所述半导体层的所述一方的主面正交的方向观察时，位于所述主体区域的存在范围内。
3.根据权利要求2所述的半导体装置，其中，
在所述空隙露出的所述主体区域的面是如朝向所述空隙变凸那样的曲面。
4.根据权利要求1所述的半导体装置，其中，
所述空隙在从与所述半导体层的所述一方的主面正交的方向观察时，位于所述JFET区域的存在范围内。
5.根据权利要求4所述的半导体装置，其中，
在所述空隙露出的所述JFET区域的面是如朝向所述空隙变凸那样的曲面。
6.根据权利要求1～5中的任意一项所述的半导体装置，其中，
所述半导体层的材料是氮化物半导体。
7.一种半导体装置的制造方法，具备：
准备第1半导体层的工序，在该第1半导体层的一方的主面侧邻接地设置有第1导电类型的JFET区域和第2导电类型的主体区域；
从所述第1半导体层的另一方的主面侧去除所述第1半导体层直至所述JFET区域和所述主体区域露出的工序；
在去除所述第1半导体层而出现的面形成所述JFET区域和所述主体区域露出的槽的工序；以及
通过以覆盖所述槽的方式形成第1导电类型的漂移区域，形成所述漂移区域、所述JFET区域、及所述主体区域露出的空隙的工序。
8.根据权利要求7所述的半导体装置的制造方法，其中，
准备所述第1半导体层的工序具有：
形成从所述第1半导体层的所述一方的主面贯通所述JFET区域的一部分的沟槽的工序；
以覆盖所述沟槽的内壁面的方式形成牺牲膜的工序；
以在所述沟槽的侧面与底面之间构成的角部使所述牺牲膜的一部分残存的方式去除所述牺牲膜的工序；以及
在所述牺牲膜的一部分残存的状态下，以填充所述沟槽的方式形成所述主体区域的工序，
形成所述槽的工序具有去除残存的所述牺牲膜的一部分的工序。
9.根据权利要求7所述的半导体装置的制造方法，其中，
准备所述第1半导体层的工序具有：
形成从所述第1半导体层的所述一方的主面贯通所述主体区域的一部分的沟槽的工序；
以覆盖所述沟槽的内壁面的方式形成牺牲膜的工序；
以在所述沟槽的侧面与底面之间构成的角部使所述牺牲膜的一部分残存的方式去除所述牺牲膜的工序；以及
在所述牺牲膜的一部分残存的状态下，以填充所述沟槽的方式形成所述JFET区域的工序，
形成所述槽的工序具有去除残存的所述牺牲膜的一部分的工序。
10.根据权利要求7～9中的任意一项所述的半导体装置的制造方法，其中，
所述第1半导体层的材料是氮化物半导体。
11.根据权利要求7～10中的任意一项所述的半导体装置的制造方法，其中，
形成所述空隙的工序具有将设置有所述漂移区域的第2半导体层接合到所述第1半导体层的工序。
12.根据权利要求11所述的半导体装置的制造方法，其中，
所述第2半导体层的材料是氮化物半导体。
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