CN111162116A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明提供半导体装置及其制造方法，抑制绝缘保护膜的表面处的电场集中并抑制由绝缘保护膜捕获的电荷的影响。在半导体装置中，半导体基板具有元件区域和周边耐压区域。绝缘保护膜配置在所述周边耐压区域的上部。所述周边耐压区域具有与所述绝缘保护膜相接的多个p型的护圈区域和将所述多个p型的护圈区域相互分离的n型的漂移区。各所述护圈区域具有：与所述绝缘保护膜相接的护圈低浓度区域；及具有所述护圈低浓度区域的p型杂质浓度的10倍以上的p型杂质浓度的护圈高浓度区域。所述护圈高浓度区域配置在所述护圈低浓度区域的下侧，通过所述护圈低浓度区域而与所述绝缘保护膜分离。

Description

半导体装置及其制造方法
技术领域
本说明书公开的技术涉及半导体装置及其制造方法。
背景技术
专利文献1公开了具有p型的多个护圈区域(FLR区域)的半导体装置。多个护圈区域配置在半导体基板的周边耐压区域内。多个护圈区域通过n型的漂移区而相互分离。通过多个护圈区域，耗尽层在周边耐压区域中容易延伸，能够缓和周边耐压区域中的电场。在专利文献1的半导体装置中，各护圈区域具有p型杂质浓度高的高浓度区域和p型杂质浓度低的低浓度区域。低浓度区域配置在高浓度区域的周围。周边耐压区域的上表面由绝缘保护膜覆盖。专利文献1公开了高浓度区域与绝缘保护膜相接的类型的半导体装置和护圈区域从绝缘保护膜分离的类型的半导体装置。
【在先技术文献】
【专利文献】
【专利文献1】日本特开2013-168549号公报
在护圈区域的高浓度区域与绝缘保护膜相接的半导体装置中，电场容易集中于绝缘保护膜的表面。当电场集中于绝缘保护膜的表面时，顺着绝缘保护膜的表面而在上部电极与下部电极之间容易产生沿面放电。
另外，在护圈区域与绝缘保护膜分离的半导体装置中，在护圈区域的上部，漂移区与绝缘保护膜接触。在该结构中，能够抑制绝缘保护膜的表面处的电场集中。然而，在该结构中，由于被绝缘保护膜捕获的电荷而漂移区中的电场容易紊乱。
发明内容
因此，在本说明书中，提出一种能够抑制绝缘保护膜的表面处的电场集中并抑制由绝缘保护膜捕获的电荷的影响的半导体装置。
本说明书公开的半导体装置具有半导体基板、绝缘保护膜、上部电极及下部电极。所述半导体基板具有元件区域和配置在所述元件区域的周围的周边耐压区域。所述上部电极配置在所述元件区域的上部。所述绝缘保护膜配置在所述周边耐压区域的上部。所述下部电极配置在所述半导体基板的下部。所述元件区域具有能够使电流在所述上部电极与所述下部电极之间流动的元件。所述周边耐压区域具有多个p型的护圈区域和将所述多个p型的护圈区域相互分离的n型的漂移区。各所述护圈区域具有护圈低浓度区域和护圈高浓度区域。所述护圈低浓度区域与所述绝缘保护膜相接。所述护圈高浓度区域具有所述护圈低浓度区域的p型杂质浓度的10倍以上的p型杂质浓度，配置在所述护圈低浓度区域的下侧，通过所述护圈低浓度区域而与所述绝缘保护膜分离。
在该半导体装置中，护圈高浓度区域配置在护圈低浓度区域的下侧，通过护圈低浓度区域而与绝缘保护膜分离。即，护圈高浓度区域配置在与绝缘保护膜分离的位置，护圈低浓度区域在护圈高浓度区域的上部与绝缘保护膜相接。p型杂质浓度低的护圈低浓度区域容易耗尽化。因此，在护圈低浓度区域内，等电位线容易分散，难以产生高电场。这样高电场难以产生且护圈低浓度区域与绝缘保护膜相接，因此电场难以集中于绝缘保护膜的表面。因此，在该半导体装置中，沿面放电难以产生。而且，在该半导体装置中，护圈低浓度区域与绝缘保护膜相接，因此从由绝缘保护膜捕获的电荷产生的电场难以向漂移区施加。因此，漂移区内的电场难以紊乱。这样，根据该半导体装置，能够抑制绝缘保护膜的表面处的电场集中，并能够抑制由绝缘保护膜捕获的电荷的影响。
附图说明
图1是表示实施方式的半导体装置的从上方观察时的元件区域、周边耐压区域及护圈区域的配置的俯视图。
图2是图1的II-II线处的剖视图。
图3是表示MOSFET断开时的图2的剖面处的电位分布的图。
图4是表示比较例的半导体装置的电位分布的图。
图5是实施方式的半导体装置的制造方法的说明图。
图6是实施方式的半导体装置的制造方法的说明图。
图7是实施方式的半导体装置的制造方法的说明图。
附图标记说明
10：半导体装置
12：半导体基板
20：元件区域
22：源区
24：体区
24a：低浓度区域
24b：高浓度区域
30：栅电极
34：源接点电极
36：体接点电极
38：主电极
40：周边耐压区域
42～46：护圈区域
42a～46a：低浓度区域
42b～46b：高浓度区域
48：漂移区
50：漏区
52：绝缘氧化膜
54：表面绝缘膜
具体实施方式
图1、2所示的实施方式的半导体装置10具有半导体基板12。如图1所示，在俯视观察半导体基板12的上表面时，在半导体基板12的中央部配置有元件区域20。在元件区域20与半导体基板12的外周端12c之间配置有周边耐压区域40。周边耐压区域40将元件区域20的周围包围。在元件区域20形成有MOSFET。在周边耐压区域40形成有用于缓和电场的构造。
如图2所示，半导体基板12具有漏区50、漂移区48、体区24、源区22及护圈区域42、44、46。
漏区50是n型区域。漏区50从元件区域20跨周边耐压区域40分布。漏区50配置在面对半导体基板12的下表面12b的范围。
漂移区48是n型杂质浓度比漏区50低的n型区域。例如，漂移区48的n型杂质浓度为1×1015～1×1017cm-3。漂移区48从元件区域20跨周边耐压区域40分布。漂移区48配置在漏区50上。
体区24是p型区域。体区24配置在元件区域20内。体区24配置在漂移区48上。需要说明的是，虽然未图示，但是在元件区域20内设有多个体区24及多个源区22。体区24配置在面对半导体基板12的上表面12a的范围。在元件区域20内，在体区24不存在的位置，漂移区48延伸至半导体基板12的上表面12a。体区24具有低浓度区域24a和高浓度区域24b。低浓度区域24a的p型杂质浓度比漂移区48的n型杂质浓度高。例如，低浓度区域24a的p型杂质浓度为1×1016～1×1018cm-3。高浓度区域24b具有低浓度区域24a的p型杂质浓度的10倍以上的p型杂质浓度。例如，高浓度区域24b的p型杂质浓度为1×1019～1×1020cm-3。高浓度区域24b配置在漂移区48上。低浓度区域24a配置在高浓度区域24b上。低浓度区域24a配置在面对半导体基板12的上表面12a的范围。
源区22为n型区域。源区22配置在由体区24的低浓度区域24a包围的范围。源区22配置在面对半导体基板12的上表面12a的范围。源区22通过体区24而与漂移区48分离。
护圈区域42、44、46为p型区域。护圈区域42、44、46配置在周边耐压区域40内。护圈区域42、44、46配置在漂移区48上。护圈区域42、44、46配置在面对半导体基板12的上表面12a的范围。在护圈区域42、44、46之间的间隔配置有漂移区48。通过漂移区48而护圈区域42、44、46相互分离。如图1所示，护圈区域42、44、46分别具有在俯视观察半导体基板12的上表面12a时在元件区域20的周围巡回一周的圈形状。如图2所示，从接近元件区域20的一侧，按照护圈区域42、护圈区域44、护圈区域46的顺序排列护圈区域42、44、46。护圈区域44具有比护圈区域46宽的宽度，护圈区域42具有比护圈区域44宽的宽度。护圈区域42、44、46通过漂移区48而与体区24分离。
护圈区域42、44、46具有低浓度区域42a、44a、46a和高浓度区域42b、44b、46b。低浓度区域42a、44a、46a的p型杂质浓度比漂移区48的n型杂质浓度高。例如，低浓度区域42a、44a、46a的p型杂质浓度为1×1016～1×1018cm-3。高浓度区域42b、44b、46b具有低浓度区域42a、44a、46a的p型杂质浓度的10倍以上的p型杂质浓度。例如，高浓度区域42b、44b、46b的p型杂质浓度为1×1019～1×1020cm-3。高浓度区域42b、44b、46b配置在漂移区48上。低浓度区域42a、44a、46a配置在高浓度区域42b、44b、46b上。低浓度区域42a、44a、46a配置在面对半导体基板12的上表面12a的范围。
护圈区域的低浓度区域42a、44a、46a的厚度T1与体区24的低浓度区域24a的厚度T2大致相等。更详细而言，低浓度区域42a、44a、46a的厚度T1为低浓度区域24a的厚度T2的-10％～+10％的范围内。例如，厚度T1、T2为0.1～1.0μm。而且，护圈区域的高浓度区域42b、44b、46b的厚度T3与体区24的高浓度区域24b的厚度T4大致相等。更详细而言，高浓度区域42b、44b、46b的厚度T3为体区24的高浓度区域24b的厚度T4的-10％～+10％的范围内。
在半导体基板12的上部配置有绝缘氧化膜52、表面绝缘膜54、栅电极30、层间绝缘膜32、源接点电极34、体接点电极36及主电极38。
绝缘氧化膜52在从元件区域20跨周边耐压区域40的范围内将半导体基板12的上表面12a覆盖。绝缘氧化膜52由氧化硅构成。在周边耐压区域40中，绝缘氧化膜52将漂移区48和护圈区域42、44、46的整个表面覆盖。绝缘氧化膜52与护圈区域42、44、46的低浓度区域42a、44a、46a相接。高浓度区域42b、44b、46b通过低浓度区域42a、44a、46a而与绝缘氧化膜52分离。在元件区域20中，绝缘氧化膜52将漂移区48、体区24及源区22的表面的大部分覆盖。在源区22的上部的绝缘氧化膜52设有接触孔，在该接触孔内设置有源接点电极34。源接点电极34与源区22进行欧姆接触。在体区24的高浓度区域24b的上部设有贯通绝缘氧化膜52和低浓度区域24a的接触孔。在该接触孔内设置有体接点电极36。体接点电极36与高浓度区域24b进行欧姆接触。而且，体接点电极36与低浓度区域24a相接。
栅电极30配置在绝缘氧化膜52上，配置在位于源区22与漂移区48之间的部分的低浓度区域24a的上部。栅电极30隔着绝缘氧化膜52而与将源区22和漂移区48分离的部分的低浓度区域24a相对。栅电极30通过绝缘氧化膜52而与半导体基板12绝缘。
层间绝缘膜32将栅电极30和源接点电极34覆盖。
主电极38将层间绝缘膜32覆盖。主电极38通过层间绝缘膜32而与栅电极30绝缘。主电极38与体接点电极36相接。而且，在未图示的剖面处，主电极38与源接点电极34相接。
表面绝缘膜54在周边耐压区域40中，将绝缘氧化膜52覆盖。表面绝缘膜54将周边耐压区域40内的绝缘氧化膜52的整个表面覆盖。
在半导体基板12的下部配置有下部电极28。下部电极28与半导体基板12的下表面12b相接。下部电极28与漏区50进行欧姆接触。
接下来，说明半导体装置10的动作。在半导体基板12的元件区域20，通过源区22、体区24、漂移区48、漏区50及栅电极30等形成MOSFET(metal-oxide-semiconductor fieldeffect transistor：金属-氧化物半导体场效应晶体管)。在半导体装置10的使用时，向下部电极28施加比主电极38高的电位。如果使栅电极30的电位(以下，称为栅极电位)上升至栅极阈值以上，则在栅电极30的下部的体区24的表层部(绝缘氧化膜52附近的部分)形成沟槽，经由沟槽将源区22连接于漂移区48。因此，电子从源接点电极34经由源区22、沟槽、漂移区48及漏区50向下部电极28流动。即，MOSFET接通。
如果使栅极电位下降成小于栅极阈值，则沟槽消失，MOSFET断开。当MOSFET断开时，向体区24与漂移区48的界面的pn结施加反电压，因此耗尽层从pn结向其周围扩展。体区24的下部由高浓度区域24b构成，因此耗尽层几乎不会向体区24内扩展。由此，防止穿通(耗尽层到达源区22)。由于耗尽层几乎未向体区24扩展，因此耗尽层从体区24向漂移区48扩展。元件区域20内的漂移区48由于从体区24扩展的耗尽层而被耗尽化。通过耗尽化的漂移区48能保持体区24与漏区50之间的电压。
另外，耗尽层从体区24也向周边耐压区域40内的漂移区48扩展。即，耗尽层从体区24朝向半导体基板12的外周端12c延伸。当耗尽层到达护圈区域42时，耗尽层从护圈区域42朝向护圈区域44延伸。当耗尽层到达护圈区域44时，耗尽层从护圈区域44朝向护圈区域46延伸。当耗尽层到达护圈区域46时，耗尽层从护圈区域46朝向外周端12c延伸。这样，护圈区域42、44、46促进耗尽层向外周端12c侧的進展。因此，耗尽层在漂移区48内进展至外周端12c附近。当MOSFET断开时，半导体基板12的外周端12c成为与下部电极28大致相同的电位。因此，在体区24与外周端12c之间产生电位差。通过被耗尽化的周边耐压区域40内的漂移区48来保持体区24与外周端12c之间的电位差。
另外，当耗尽层到达护圈区域42、44、46时，p型杂质浓度低的低浓度区域42a、44a、46a的大致整体被耗尽化。另一方面，p型杂质浓度高的高浓度区域42b、44b、46b几乎未被耗尽化。因此，在MOSFET断开时，在高浓度区域42b、44b、46b各自的内部几乎不会产生电位差。
图3示出MOSFET断开时的半导体装置10内的电位分布。图3中的剖面中的虚线是等电位线。如上所述，当MOSFET断开时，通过被耗尽化的元件区域20内的漂移区48来保持体区24与漏区50之间的电压。因此，在元件区域20内的漂移区48内，等电位线沿横向延伸(沿纵向产生电位差)。而且，如上所述，当MOSFET断开时，通过被耗尽化的周边耐压区域40内的漂移区48，来保持体区24与外周端12c之间的电位差。因此，在周边耐压区域40内的漂移区48的表层部，等电位线沿纵向延伸(沿横向产生电位差)。周边耐压区域40内的等电位线进行弯曲而与元件区域20内的等电位线相连。如上所述，各护圈区域42、44、46的高浓度区域42b、44b、46b几乎未被耗尽化，在高浓度区域42b、44b、46b内几乎未产生电位差。因此，如图3所示，等电位线几乎不会进入高浓度区域42b、44b、46b内。等电位线以避开高浓度区域42b、44b、46b的方式分布。另一方面，低浓度区域42a、44a、46a耗尽化，因此等电位线以通过低浓度区域42a、44a、46a内的方式分布。在高浓度区域42b、44b、46b的上部配置有低浓度区域42a、44a、46a，因此等电位线在高浓度区域42b、44b、46b的上部以通过低浓度区域42a、44a、46a内的方式分散。因此，在半导体基板12的上表面12a附近，等电位线的间隔变宽，电场被缓和。等电位线的间隔在半导体基板12的上表面12a附近变宽，从而等电位线的间隔在绝缘氧化膜52及表面绝缘膜54的内部也变宽。因此，表面绝缘膜54的表面的电场被缓和。这样，通过在表面绝缘膜54的表面缓和电场，能抑制顺着表面绝缘膜54的表面而在主电极38与下部电极28之间产生沿面放电的情况。
图4示出在面对半导体基板12的上表面12a的范围形成高浓度区域42b、44b、46b的半导体装置的内部的电位分布(MOSFET断开时的电位分布)作为比较例。在该半导体装置中，高浓度区域42b、44b、46b配置在面对上表面12a的范围，因此在上表面12a中，等电位线通过高浓度区域42b、44b、46b之间的间隔(漂移区48面向上表面12a的范围)。因此，在图4中，与图3相比，上表面12a处的等电位线的间隔窄。因此，等电位线的间隔在绝缘氧化膜52及表面绝缘膜54的内部也窄，在表面绝缘膜54的表面产生高的电场。而且，在图4的结构中，当由于制造误差等而高浓度区域42b、44b、46b相对于低浓度区域42a、44a、46a沿横向偏离形成时，产生更高的电场。当在表面绝缘膜54的表面产生高的电场时，顺着表面绝缘膜54的表面而在主电极38与下部电极28之间容易产生沿面放电。相对于此，如图3所示，根据本实施方式的半导体装置10，能够缓和表面绝缘膜54的表面的电场，能够抑制沿面放电。
另外，存在电荷由绝缘氧化膜52及表面绝缘膜54捕获而绝缘氧化膜52及表面绝缘膜54带电的情况。当电荷被绝缘氧化膜52及表面绝缘膜54捕获时，由于通过捕获的电荷而产生的电场，漂移区48内的电位分布紊乱。在此，当护圈区域42、44、46与绝缘氧化膜52不相接时，在周边耐压区域40内的上表面12a整体，漂移区48与绝缘氧化膜52相接，由于通过捕获的电荷而产生的电场，漂移区48内的电场较大地紊乱。因此，电场容易集中于漂移区48内。相对于此，如本实施方式那样护圈区域42、44、46与绝缘氧化膜52相接时，通过护圈区域42、44、46能够屏蔽由捕获的电荷产生的电场，因此能够抑制捕获的电荷对漂移区48的影响。因此，能够抑制漂移区48内的电场的紊乱。这样，在本实施方式中，通过护圈区域42、44、46与绝缘氧化膜52相接，能抑制漂移区48内的电场的紊乱，半导体装置10的耐压提高。
接下来，说明半导体装置10的制造方法。需要说明的是，该制造方法在护圈区域42、44、46及体区24的形成步骤方面具有特征，因此主要说明这些形成步骤。
首先，如图5所示，在整体具有与漂移区48相同的n型杂质浓度的半导体基板12(加工前的半导体基板12)的上表面12a上形成具有开口部60a的掩模60。开口部60a分别配置在应形成护圈区域42、44、46及体区24的范围的上部。接下来，如图6所示，经由掩模60向半导体基板12的上表面12a注入p型杂质。由此，在开口部60a的下部形成高浓度区域24b、42b、44b、46b。接下来，如图7所示，以比图6低的注入能量，经由掩模60向半导体基板12的上表面12a注入p型杂质。由此，在高浓度区域24b、42b、44b、46b的上部形成低浓度区域24a、42a、44a、46a。通过以上的步骤，能够形成体区24、护圈区域42、44、46。然后，通过形成源区22、漏区50、电极、绝缘膜等而得到图1、2所示的半导体装置10。
根据上述的制造方法，利用通用的离子注入步骤，能够同时形成体区24的高浓度区域24b和护圈区域42、44、46的高浓度区域42b、44b、46b。因此，能够有效地制造半导体装置10。需要说明的是，根据该方法，如图2所示，高浓度区域24b的厚度T4与高浓度区域42b、44b、46b的厚度T3大致相等。
另外，根据上述的制造方法，利用通用的离子注入步骤，能够同时形成体区24的低浓度区域24a和护圈区域42、44、46的低浓度区域42a、44a、46a。因此，能够有效地制造半导体装置10。需要说明的是，根据该方法，如图2所示，低浓度区域24a的厚度T2与低浓度区域42a、44a、46a的厚度T1大致相等。
另外，根据上述的制造方法，使用通用的掩模60，能够形成高浓度区域24b、42b、44b、46b和低浓度区域24a、42a、44a、46a。因此，能够有效地制造半导体装置10。
需要说明的是，即使不进行对于低浓度区域42a、44a、46a的离子注入，在高浓度区域42b、44b、46b的周围通过从高浓度区域42b、44b、46b扩散的p型杂质也能形成低浓度区域。然而，通过如上述的制造方法那样与对于高浓度区域42b、44b、46b的离子注入另行地进行对于低浓度区域42a、44a、46a的离子注入，能够增厚低浓度区域42a、44a、46a的厚度T1。通过增厚低浓度区域42a、44a、46a的厚度T1，等电位线在高浓度区域42b、44b、46b的上部更容易分散，能够进一步降低表面绝缘膜54的表面的电场。因此，能够更有效地抑制沿面放电。
需要说明的是，形成低浓度区域24a、42a、44a、46a的步骤可以比形成高浓度区域24b、42b、44b、46b的步骤先进行。
另外，在上述的制造方法中，通过离子注入形成了高浓度区域24b、42b、44b、46b和低浓度区域24a、42a、44a、46a，但是它们也可以通过外延生长形成。例如，在漂移区48上外延生长出高浓度p层，在该高浓度p层上外延生长出低浓度p层，以将高浓度p层和低浓度p层分割成多个的方式进行蚀刻，由此能够形成高浓度区域24b、42b、44b、46b和低浓度区域24a、42a、44a、46a。在蚀刻的区域生长出漂移区48。根据该方法，利用通用的外延生长步骤能够形成高浓度区域24b、42b、44b、46b，利用通用的外延生长步骤能够形成低浓度区域24a、42a、44a、46a。
关于实施方式的构成要素与技术方案的构成要素的关系，以下进行说明。实施方式的源接点电极34、体接点电极36及主电极38是技术方案的上部电极的一例。实施方式的绝缘氧化膜52与表面绝缘膜54的层叠部分是技术方案的绝缘保护膜的一例。实施方式的MOSFET是技术方案的元件的一例。实施方式的体区24是技术方案的元件p型区域的一例。
以下列举本说明书公开的技术要素。需要说明的是，以下的各技术要素是分别独立而有用的要素。
在本说明书公开的一例的半导体装置中，元件区域可以具有与上部电极相接的元件p型区域。漂移区可以分布至元件区域内，在元件区域内从下侧与元件p型区域相接。元件p型区域可以具有元件低浓度区域和元件高浓度区域。元件低浓度区域可以与上部电极相接。元件高浓度区域可以配置在元件低浓度区域与漂移区之间，具有元件低浓度区域的p型杂质浓度的10倍以上的p型杂质浓度。
在本说明书公开的一例的半导体装置中，元件低浓度区域的厚度可以与护圈低浓度区域的厚度大致相等。
需要说明的是，元件低浓度区域的厚度与护圈低浓度区域的厚度大致相等是指元件低浓度区域的厚度为护圈低浓度区域的厚度的-10％～+10％的范围内。
根据该结构，利用通用的p型杂质注入步骤或外延生长步骤能够形成元件低浓度区域和护圈低浓度区域。
在本说明书公开的一例的半导体装置中，元件高浓度区域的厚度可以与护圈高浓度区域的厚度大致相等。
需要说明的是，元件高浓度区域的厚度与护圈高浓度区域的厚度大致相等是指元件高浓度区域的厚度为护圈高浓度区域的厚度的-10％～+10％的范围内。
根据该结构，利用通用的p型杂质注入步骤或外延生长步骤能够形成元件高浓度区域和护圈高浓度区域。
另外，本说明书公开的半导体装置的制造方法可以包括以下步骤：通过p型杂质注入或外延生长而形成护圈高浓度区域；及通过p型杂质注入或外延生长而形成护圈低浓度区域。
需要说明的是，形成护圈高浓度区域的步骤和形成护圈低浓度区域的步骤哪个先进行均可。
根据该结构，能够形成具有充分的厚度的护圈低浓度区域，能够有效地缓和绝缘保护膜的表面的电场。
另外，本说明书公开的一例的半导体装置的制造方法可以包括以下步骤：通过p型杂质注入或外延生长来形成护圈高浓度区域和元件高浓度区域；及通过p型杂质注入或外延生长来形成护圈低浓度区域和元件低浓度区域。
根据该结构，利用通用的p型杂质注入步骤或外延生长步骤能够形成元件低浓度区域和护圈低浓度区域。而且，利用通用的p型杂质注入步骤或外延生长步骤能够形成元件高浓度区域和护圈高浓度区域。
以上，详细地说明了实施方式，但是它们只不过是例示，没有对权利要求书进行限定。权利要求书记载的技术包括对以上例示的具体例进行了各种变形、变更的技术。本说明书或附图说明的技术要素单独或通过各种组合而发挥技术有用性，没有限定为申请时权利要求记载的组合。而且，本说明书或附图例示的技术是同时实现多个目的的技术，实现其中的一个目的的情况自身具有技术有用性。

Claims (6)

1.一种半导体装置，具有半导体基板、绝缘保护膜、上部电极及下部电极，
所述半导体基板具有元件区域和配置在所述元件区域的周围的周边耐压区域，
所述上部电极配置在所述元件区域的上部，
所述绝缘保护膜配置在所述周边耐压区域的上部，
所述下部电极配置在所述半导体基板的下部，
所述元件区域具有能够使电流在所述上部电极与所述下部电极之间流动的元件，
所述周边耐压区域具有多个p型的护圈区域和将所述多个p型的护圈区域相互分离的n型的漂移区，
各所述护圈区域具有：与所述绝缘保护膜相接的护圈低浓度区域；及护圈高浓度区域，
所述护圈高浓度区域具有所述护圈低浓度区域的p型杂质浓度的10倍以上的p型杂质浓度，配置在所述护圈低浓度区域的下侧，通过所述护圈低浓度区域而与所述绝缘保护膜分离。
2.根据权利要求1所述的半导体装置，其中，
所述元件区域具有与所述上部电极相接的元件p型区域，
所述漂移区分布至所述元件区域内，在所述元件区域内从下侧与所述元件p型区域相接，
所述元件p型区域具有：元件低浓度区域，与所述上部电极相接；及元件高浓度区域，配置在所述元件低浓度区域与所述漂移区之间，并具有所述元件低浓度区域的p型杂质浓度的10倍以上的p型杂质浓度。
3.根据权利要求2所述的半导体装置，其中，
所述元件低浓度区域的厚度与所述护圈低浓度区域的厚度大致相等。
4.根据权利要求2或3所述的半导体装置，其中，
所述元件高浓度区域的厚度与所述护圈高浓度区域的厚度大致相等。
5.一种制造方法，是权利要求1～4中任一项所述的半导体装置的制造方法，所述制造方法包括以下步骤：
通过p型杂质注入或外延生长来形成所述护圈高浓度区域；及
通过p型杂质注入或外延生长来形成所述护圈低浓度区域。
6.一种制造方法，是权利要求2～4中任一项所述的半导体装置的制造方法，所述制造方法包括以下步骤：
通过p型杂质注入或外延生长来形成所述护圈高浓度区域和所述元件高浓度区域；及
通过p型杂质注入或外延生长来形成所述护圈低浓度区域和所述元件低浓度区域。
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