JP2020065025A - 半導体装置とその製造方法 - Google Patents

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Abstract

【課題】 絶縁保護膜の表面での電界集中を抑制するとともに、絶縁保護膜にトラップされた電荷の影響を抑制する。【解決手段】 半導体装置であって、半導体基板が、素子領域と周辺耐圧領域を有している。絶縁保護膜が、前記周辺耐圧領域の上部に配置されている。前記周辺耐圧領域が、前記絶縁保護膜に接している複数のｐ型のガードリング領域と、前記複数のガードリング領域を互いから分離しているｎ型のドリフト領域を有している。前記各ガードリング領域が、前記絶縁保護膜に接しているガードリング低濃度領域と、前記ガードリング低濃度領域のｐ型不純物濃度の１０倍以上のｐ型不純物濃度を有するガードリング高濃度領域を有している。前記ガードリング高濃度領域が、前記ガードリング低濃度領域の下側に配置されており、前記ガードリング低濃度領域によって前記絶縁保護膜から分離されている。【選択図】図２

Description

本明細書に開示の技術は、半導体装置とその製造方法に関する。
特許文献１には、ｐ型の複数のガードリング領域（ＦＬＲ領域）を有する半導体装置が開示されている。複数のガードリング領域は、半導体基板の周辺耐圧領域内に配置されている。複数のガードリング領域は、ｎ型のドリフト領域によって互いから分離されている。複数のガードリング領域によって、周辺耐圧領域中に空乏層が伸びやすくなり、周辺耐圧領域中での電界を緩和することができる。特許文献１の半導体装置では、各ガードリング領域が、ｐ型不純物濃度が高い高濃度領域と、ｐ型不純物濃度が低い低濃度領域を有している。低濃度領域は、高濃度領域の周囲に配置されている。周辺耐圧領域の上面は、絶縁保護膜によって覆われている。特許文献１には、高濃度領域が絶縁保護膜に接しているタイプの半導体装置と、ガードリング領域が絶縁保護膜から離れているタイプの半導体装置が開示されている。
特開２０１３−１６８５４９号公報
ガードリング領域の高濃度領域が絶縁保護膜に接している半導体装置では、絶縁保護膜の表面で電界が集中し易い。絶縁保護膜の表面で電界が集中すると、絶縁保護膜の表面を伝って上部電極と下部電極の間で延面放電が生じ易い。
また、ガードリング領域が絶縁保護膜から離れている半導体装置では、ガードリング領域の上部で絶縁保護膜にドリフト領域が接触している。この構成では、絶縁保護膜の表面での電界集中を抑制することが可能である。しかしながら、この構成では、絶縁保護膜にトラップされた電荷によって、ドリフト領域中の電界が乱され易い。
したがって、本明細書では、絶縁保護膜の表面での電界集中を抑制するとともに、絶縁保護膜にトラップされた電荷の影響を抑制することが可能な半導体装置を提案する。
本明細書が開示する半導体装置は、半導体基板と、絶縁保護膜と、上部電極と、下部電極を有している。前記半導体基板が、素子領域と、前記素子領域の周囲に配置されている周辺耐圧領域を有している。前記上部電極が、前記素子領域の上部に配置されている。前記絶縁保護膜が、前記周辺耐圧領域の上部に配置されている。前記下部電極が、前記半導体基板の下部に配置されている。前記素子領域が、前記上部電極と前記下部電極の間に電流を流すことが可能な素子を有している。前記周辺耐圧領域が、複数のｐ型のガードリング領域と、前記複数のガードリング領域を互いから分離しているｎ型のドリフト領域を有している。前記各ガードリング領域が、ガードリング低濃度領域とガードリング高濃度領域を有している。前記ガードリング低濃度領域は、前記絶縁保護膜に接している。前記ガードリング高濃度領域は、前記ガードリング低濃度領域のｐ型不純物濃度の１０倍以上のｐ型不純物濃度を有し、前記ガードリング低濃度領域の下側に配置されており、前記ガードリング低濃度領域によって前記絶縁保護膜から分離されている。
この半導体装置では、ガードリング高濃度領域が、ガードリング低濃度領域の下側に配置されており、ガードリング低濃度領域によって絶縁保護膜から分離されている。すなわち、ガードリング高濃度領域が絶縁保護膜から離れた位置に配置されており、ガードリング高濃度領域の上部でガードリング低濃度領域が絶縁保護膜に接している。ｐ型不純物濃度が低いガードリング低濃度領域は空乏化され易い。したがって、ガードリング低濃度領域内では、等電位線が分散し易く、高い電界が生じ難い。このように高い電界が生じ難いガードリング低濃度領域が絶縁保護膜に接しているので、絶縁保護膜の表面に電界が集中し難い。したがって、この半導体装置では、延面放電が生じ難い。また、この半導体装置では、ガードリング低濃度領域が絶縁保護膜に接しているので、絶縁保護膜にトラップされた電荷から生じる電界が、ドリフト領域に印加され難い。したがって、ドリフト領域内の電界が乱され難い。このように、この半導体装置によれば、絶縁保護膜の表面での電界集中を抑制できるとともに、絶縁保護膜にトラップされた電荷の影響を抑制することできる。
実施形態の半導体装置を上から見たときの素子領域、周辺耐圧領域、及び、ガードリング領域の配置を示す平面図。 図１のＩＩ−ＩＩ線における断面図。 ＭＯＳＦＥＴがオフしているときの図２の断面における電位分布を示す図。 比較例の半導体装置の電位分布を示す図。 実施形態の半導体装置の製造方法の説明図。 実施形態の半導体装置の製造方法の説明図。 実施形態の半導体装置の製造方法の説明図。
図１、２に示す実施形態の半導体装置１０は、半導体基板１２を有している。図１に示すように、半導体基板１２の上面を平面視したときに、半導体基板１２の中央部に素子領域２０が配置されている。素子領域２０と半導体基板１２の外周端１２ｃの間に、周辺耐圧領域４０が配置されている。周辺耐圧領域４０は、素子領域２０の周囲を囲んでいる。素子領域２０には、ＭＯＳＦＥＴが形成されている。周辺耐圧領域４０には、電界を緩和するための構造が形成されている。
図２に示すように、半導体基板１２は、ドレイン領域５０、ドリフト領域４８、ボディ領域２４、ソース領域２２、及び、ガードリング領域４２、４４、４６を有している。
ドレイン領域５０は、ｎ型領域である。ドレイン領域５０は、素子領域２０から周辺耐圧領域４０に跨って分布している。ドレイン領域５０は、半導体基板１２の下面１２ｂに臨む範囲に配置されている。
ドリフト領域４８は、ドレイン領域５０よりもｎ型不純物濃度が低いｎ型領域である。例えば、ドリフト領域４８のｎ型不純物濃度は、１×１０１５〜１×１０１７ｃｍ−３である。ドリフト領域４８は、素子領域２０から周辺耐圧領域４０に跨って分布している。ドリフト領域４８は、ドレイン領域５０上に配置されている。
ボディ領域２４は、ｐ型領域である。ボディ領域２４は、素子領域２０内に配置されている。ボディ領域２４は、ドリフト領域４８上に配置されている。なお、図示していないが、素子領域２０内には、複数のボディ領域２４及び複数のソース領域２２が設けられている。ボディ領域２４は、半導体基板１２の上面１２ａに臨む範囲に配置されている。素子領域２０内において、ボディ領域２４が存在しない位置では、ドリフト領域４８が半導体基板１２の上面１２ａまで伸びている。ボディ領域２４は、低濃度領域２４ａと高濃度領域２４ｂを有している。低濃度領域２４ａのｐ型不純物濃度は、ドリフト領域４８のｎ型不純物濃度よりも高い。例えば、低濃度領域２４ａのｐ型不純物濃度は、１×１０１６〜１×１０１８ｃｍ−３である。高濃度領域２４ｂは、低濃度領域２４ａのｐ型不純物濃度の１０倍以上のｐ型不純物濃度を有している。例えば、高濃度領域２４ｂのｐ型不純物濃度は、１×１０１９〜１×１０２０ｃｍ−３である。高濃度領域２４ｂは、ドリフト領域４８上に配置されている。低濃度領域２４ａは、高濃度領域２４ｂ上に配置されている。低濃度領域２４ａは、半導体基板１２の上面１２ａに臨む範囲に配置されている。
ソース領域２２は、ｎ型領域である。ソース領域２２は、ボディ領域２４の低濃度領域２４ａに囲まれた範囲に配置されている。ソース領域２２は、半導体基板１２の上面１２ａに臨む範囲に配置されている。ソース領域２２は、ボディ領域２４によってドリフト領域４８から分離されている。
ガードリング領域４２、４４、４６は、ｐ型領域である。ガードリング領域４２、４４、４６は、周辺耐圧領域４０内に配置されている。ガードリング領域４２、４４、４６は、ドリフト領域４８上に配置されている。ガードリング領域４２、４４、４６は、半導体基板１２の上面１２ａに臨む範囲に配置されている。ガードリング領域４２、４４、４６の間の間隔には、ドリフト領域４８が配置されている。ドリフト領域４８によって、ガードリング領域４２、４４、４６が互いから分離されている。図１に示すように、ガードリング領域４２、４４、４６のそれぞれは、半導体基板１２の上面１２ａを平面視したときに、素子領域２０の周囲を一巡するリング形状を有している。図２に示すように、素子領域２０に近い側から、ガードリング領域４２、ガードリング領域４４、ガードリング領域４６の順でガードリング領域４２、４４、４６が配列されている。ガードリング領域４４はガードリング領域４６よりも広い幅を有しており、ガードリング領域４２はガードリング領域４４よりも広い幅を有している。ガードリング領域４２、４４、４６は、ドリフト領域４８によってボディ領域２４から分離されている。
ガードリング領域４２、４４、４６は、低濃度領域４２ａ、４４ａ、４６ａと高濃度領域４２ｂ、４４ｂ、４６ｂを有している。低濃度領域４２ａ、４４ａ、４６ａのｐ型不純物濃度は、ドリフト領域４８のｎ型不純物濃度よりも高い。例えば、低濃度領域４２ａ、４４ａ、４６ａのｐ型不純物濃度は、１×１０１６〜１×１０１８ｃｍ−３である。高濃度領域４２ｂ、４４ｂ、４６ｂは、低濃度領域４２ａ、４４ａ、４６ａのｐ型不純物濃度の１０倍以上のｐ型不純物濃度を有している。例えば、高濃度領域４２ｂ、４４ｂ、４６ｂのｐ型不純物濃度は、１×１０１９〜１×１０２０ｃｍ−３である。高濃度領域４２ｂ、４４ｂ、４６ｂは、ドリフト領域４８上に配置されている。低濃度領域４２ａ、４４ａ、４６ａは、高濃度領域４２ｂ、４４ｂ、４６ｂ上に配置されている。低濃度領域４２ａ、４４ａ、４６ａは、半導体基板１２の上面１２ａに臨む範囲に配置されている。
ガードリング領域の低濃度領域４２ａ、４４ａ、４６ａの厚みＴ１は、ボディ領域２４の低濃度領域２４ａの厚みＴ２と略等しい。より詳細には、低濃度領域４２ａ、４４ａ、４６ａの厚みＴ１は、低濃度領域２４ａの厚みＴ２の−１０％〜＋１０％の範囲内である。例えば、厚みＴ１、Ｔ２は、０．１〜１．０μｍである。また、ガードリング領域の高濃度領域４２ｂ、４４ｂ、４６ｂの厚みＴ３は、ボディ領域２４の高濃度領域２４ｂの厚みＴ４と略等しい。より詳細には、高濃度領域４２ｂ、４４ｂ、４６ｂの厚みＴ３は、ボディ領域２４の高濃度領域２４ｂの厚みＴ４の−１０％〜＋１０％の範囲内である。
半導体基板１２の上部には、絶縁酸化膜５２、表面絶縁膜５４、ゲート電極３０、層間絶縁膜３２、ソースコンタクト電極３４、ボディコンタクト電極３６、及び、主電極３８が配置されている。
絶縁酸化膜５２は、素子領域２０から周辺耐圧領域４０に跨る範囲において半導体基板１２の上面１２ａを覆っている。絶縁酸化膜５２は、酸化シリコンにより構成されている。周辺耐圧領域４０においては、絶縁酸化膜５２は、ドリフト領域４８とガードリング領域４２、４４、４６の表面全体を覆っている。絶縁酸化膜５２は、ガードリング領域４２、４４、４６の低濃度領域４２ａ、４４ａ、４６ａに接している。高濃度領域４２ｂ、４４ｂ、４６ｂは、低濃度領域４２ａ、４４ａ、４６ａによって絶縁酸化膜５２から分離されている。素子領域２０においては、絶縁酸化膜５２は、ドリフト領域４８、ボディ領域２４、及び、ソース領域２２の表面の大部分を覆っている。ソース領域２２の上部の絶縁酸化膜５２にはコンタクトホールが設けられており、そのコンタクトホール内にソースコンタクト電極３４が設けられている。ソースコンタクト電極３４は、ソース領域２２にオーミック接触している。ボディ領域２４の高濃度領域２４ｂの上部には、絶縁酸化膜５２と低濃度領域２４ａを貫通するコンタクトホールが設けられている。そのコンタクトホール内に、ボディコンタクト電極３６が設けられている。ボディコンタクト電極３６は、高濃度領域２４ｂにオーミック接触している。また、ボディコンタクト電極３６は、低濃度領域２４ａに接している。
ゲート電極３０は、絶縁酸化膜５２上に配置されており、ソース領域２２とドリフト領域４８の間に位置する部分の低濃度領域２４ａの上部に配置されている。ゲート電極３０は、ソース領域２２とドリフト領域４８を分離している部分の低濃度領域２４ａに対して絶縁酸化膜５２を介して対向している。ゲート電極３０は、絶縁酸化膜５２によって半導体基板１２から絶縁されている。
層間絶縁膜３２は、ゲート電極３０とソースコンタクト電極３４を覆っている。
主電極３８は、層間絶縁膜３２を覆っている。主電極３８は、層間絶縁膜３２によってゲート電極３０から絶縁されている。主電極３８は、ボディコンタクト電極３６に接している。また、図示しない断面で、主電極３８はソースコンタクト電極３４に接している。
表面絶縁膜５４は、周辺耐圧領域４０において、絶縁酸化膜５２を覆っている。表面絶縁膜５４は、周辺耐圧領域４０内の絶縁酸化膜５２の表面全体を覆っている。
半導体基板１２の下部には、下部電極２８が配置されている。下部電極２８は、半導体基板１２の下面１２ｂに接している。下部電極２８は、ドレイン領域５０にオーミック接触している。
次に、半導体装置１０の動作について説明する。半導体基板１２の素子領域２０には、ソース領域２２、ボディ領域２４、ドリフト領域４８、ドレイン領域５０、及び、ゲート電極３０等によって、ＭＯＳＦＥＴ（metal-oxide-semiconductor field effect transistor）が形成されている。半導体装置１０の使用時には、下部電極２８に主電極３８よりも高い電位が印加される。ゲート電極３０の電位（以下、ゲート電位という）をゲート閾値以上まで上昇させると、ゲート電極３０の下部のボディ領域２４の表層部（絶縁酸化膜５２近傍の部分）にチャネルが形成され、チャネルを介してソース領域２２がドリフト領域４８に接続される。このため、ソースコンタクト電極３４から、ソース領域２２、チャネル、ドリフト領域４８、及び、ドレイン領域５０を介して下部電極２８へ電子が流れる。すなわち、ＭＯＳＦＥＴがオンする。
ゲート電位をゲート閾値未満に低下させると、チャネルが消失し、ＭＯＳＦＥＴがオフする。ＭＯＳＦＥＴがオフすると、ボディ領域２４とドリフト領域４８の界面のｐｎ接合に逆電圧が印加されるので、ｐｎ接合からその周囲に空乏層が広がる。ボディ領域２４の下部が高濃度領域２４ｂによって構成されているので、ボディ領域２４内にはほとんど空乏層が広がらない。これによって、パンチスルー（空乏層がソース領域２２に達すること）が防止される。ボディ領域２４に空乏層がほとんど広がらないので、空乏層はボディ領域２４からドリフト領域４８へ広がる。素子領域２０内のドリフト領域４８は、ボディ領域２４から広がる空乏層によって空乏化される。空乏化されたドリフト領域４８によって、ボディ領域２４とドレイン領域５０の間の電圧が保持される。
また、ボディ領域２４から周辺耐圧領域４０内のドリフト領域４８へも空乏層が広がる。すなわち、ボディ領域２４から半導体基板１２の外周端１２ｃに向かって空乏層が伸びる。空乏層がガードリング領域４２に到達すると、ガードリング領域４２からガードリング領域４４に向かって空乏層が伸びる。空乏層がガードリング領域４４に到達すると、ガードリング領域４４からガードリング領域４６に向かって空乏層が伸びる。空乏層がガードリング領域４６に到達すると、ガードリング領域４６から外周端１２ｃに向かって空乏層が伸びる。このように、ガードリング領域４２、４４、４６は、空乏層の外周端１２ｃ側への進展を促進する。このため、空乏層は、ドリフト領域４８内を外周端１２ｃ近傍まで進展する。ＭＯＳＦＥＴがオフすると、半導体基板１２の外周端１２ｃは、下部電極２８と略同電位となる。このため、ボディ領域２４と外周端１２ｃの間に電位差が生じる。空乏化された周辺耐圧領域４０内のドリフト領域４８によって、ボディ領域２４と外周端１２ｃの間の電位差が保持される。
また、空乏層がガードリング領域４２、４４、４６に到達すると、ｐ型不純物濃度が低い低濃度領域４２ａ、４４ａ、４６ａの略全体が空乏化される。他方、ｐ型不純物濃度が高い高濃度領域４２ｂ、４４ｂ、４６ｂは、ほとんど空乏化されない。したがって、ＭＯＳＦＥＴがオフしているときに、高濃度領域４２ｂ、４４ｂ、４６ｂのそれぞれの内部では電位差がほとんど生じない。
図３は、ＭＯＳＦＥＴがオフしているときの半導体装置１０内の電位分布を示している。図３中の断面中の破線は、等電位線である。上述したように、ＭＯＳＦＥＴがオフすると、空乏化された素子領域２０内のドリフト領域４８によって、ボディ領域２４とドレイン領域５０の間の電圧が保持される。このため、素子領域２０内のドリフト領域４８内では、横方向に等電位線が伸びている（縦方向に電位差が生じている）。また、上述したように、ＭＯＳＦＥＴがオフすると、空乏化された周辺耐圧領域４０内のドリフト領域４８によって、ボディ領域２４と外周端１２ｃの間の電位差が保持される。したがって、周辺耐圧領域４０内のドリフト領域４８の表層部では、等電位線が縦方向に伸びている（横方向に電位差が生じている）。周辺耐圧領域４０内の等電位線は、カーブして素子領域２０内の等電位線と繋がっている。上述したように、各ガードリング領域４２、４４、４６の高濃度領域４２ｂ、４４ｂ、４６ｂはほとんど空乏化せず、高濃度領域４２ｂ、４４ｂ、４６ｂ内で電位差はほとんど生じない。したがって、図３に示すように、等電位線は高濃度領域４２ｂ、４４ｂ、４６ｂ内にほとんど進入しない。等電位線は、高濃度領域４２ｂ、４４ｂ、４６ｂを避けるように分布する。他方、低濃度領域４２ａ、４４ａ、４６ａは空乏化するので、等電位線は低濃度領域４２ａ、４４ａ、４６ａ内を通過するように分布する。高濃度領域４２ｂ、４４ｂ、４６ｂの上部に低濃度領域４２ａ、４４ａ、４６ａが配置されているので、高濃度領域４２ｂ、４４ｂ、４６ｂの上部で低濃度領域４２ａ、４４ａ、４６ａ内を通過するように等電位線が分散する。このため、半導体基板１２の上面１２ａ近傍において、等電位線の間隔が広がり、電界が緩和される。半導体基板１２の上面１２ａ近傍において等電位線の間隔が広がることで、絶縁酸化膜５２及び表面絶縁膜５４の内部でも等電位線の間隔が広くなる。したがって、表面絶縁膜５４の表面における電界が緩和される。このように、表面絶縁膜５４の表面で電界が緩和されることで、表面絶縁膜５４の表面を伝わって主電極３８と下部電極２８の間で延面放電が生じることが抑制される。
図４は、比較例として、半導体基板１２の上面１２ａに臨む範囲に高濃度領域４２ｂ、４４ｂ、４６ｂが形成されている半導体装置の内部の電位分布（ＭＯＳＦＥＴがオフしているときの電位分布）を示している。この半導体装置では、高濃度領域４２ｂ、４４ｂ、４６ｂが上面１２ａに臨む範囲に配置されているので、上面１２ａにおいて等電位線が高濃度領域４２ｂ、４４ｂ、４６ｂの間の間隔（ドリフト領域４８が上面１２ａに面している範囲）を通過する。このため、図４では、図３よりも、上面１２ａにおける等電位線の間隔が狭い。したがって、絶縁酸化膜５２及び表面絶縁膜５４の内部でも等電位線の間隔が狭く、表面絶縁膜５４の表面において高い電界が生じる。また、図４の構成では、製造誤差等によって高濃度領域４２ｂ、４４ｂ、４６ｂが低濃度領域４２ａ、４４ａ、４６ａに対して横方向にずれて形成されると、さらに高い電界が発生する。表面絶縁膜５４の表面で高い電界が生じると、表面絶縁膜５４の表面を伝わって主電極３８と下部電極２８の間で延面放電が生じ易い。これに対し、図３に示すように、本実施形態の半導体装置１０によれば、表面絶縁膜５４の表面における電界を緩和することができ、延面放電を抑制することができる。
また、絶縁酸化膜５２及び表面絶縁膜５４に電荷がトラップされ、絶縁酸化膜５２及び表面絶縁膜５４が帯電する場合がある。絶縁酸化膜５２及び表面絶縁膜５４に電荷がトラップされると、トラップされた電荷から生じる電界によって、ドリフト領域４８内の電位分布が乱される。ここで、ガードリング領域４２、４４、４６が絶縁酸化膜５２に接していないと、周辺耐圧領域４０内の上面１２ａ全体でドリフト領域４８が絶縁酸化膜５２に接することとなり、トラップされた電荷から生じる電界によってドリフト領域４８内の電界が大きく乱される。このため、ドリフト領域４８内で電界が集中し易くなる。これに対し、本実施形態のようにガードリング領域４２、４４、４６が絶縁酸化膜５２に接していると、トラップされた電荷から生じる電界をガードリング領域４２、４４、４６によってシールドすることできるので、トラップされた電荷によるドリフト領域４８への影響を抑制することができる。このため、ドリフト領域４８内の電界の乱れを抑制することができる。このように、本実施形態では、絶縁酸化膜５２にガードリング領域４２、４４、４６が接していることで、ドリフト領域４８内の電界の乱れが抑制され、半導体装置１０の耐圧が向上する。
次に、半導体装置１０の製造方法について説明する。なお、この製造方法は、ガードリング領域４２、４４、４６及びボディ領域２４の形成工程に特徴を有するので、これらの形成工程について主に説明する。
まず、図５に示すように、全体がドリフト領域４８と同じｎ型不純物濃度を有する半導体基板１２（加工前の半導体基板１２）の上面１２ａ上に、開口部６０ａを有するマスク６０を形成する。開口部６０ａは、ガードリング領域４２、４４、４６及びボディ領域２４を形成すべき範囲の上部にそれぞれ配置する。次に、図６に示すように、マスク６０を介して半導体基板１２の上面１２ａにｐ型不純物を注入する。これによって、開口部６０ａの下部に、高濃度領域２４ｂ、４２ｂ、４４ｂ、４６ｂを形成する。次に、図７に示すように、図６よりも低い注入エネルギーで、マスク６０を介して半導体基板１２の上面１２ａにｐ型不純物を注入する。これによって、高濃度領域２４ｂ、４２ｂ、４４ｂ、４６ｂの上部に、低濃度領域２４ａ、４２ａ、４４ａ、４６ａを形成する。以上の工程によって、ボディ領域２４、ガードリング領域４２、４４、４６を形成することができる。その後、ソース領域２２、ドレイン領域５０、電極、絶縁膜等を形成することで、図１、２に示す半導体装置１０が得られる。
上記の製造方法によれば、共通のイオン注入工程で、ボディ領域２４の高濃度領域２４ｂと、ガードリング領域４２、４４、４６の高濃度領域４２ｂ、４４ｂ、４６ｂを同時に形成することができる。したがって、半導体装置１０を効率的に製造することができる。なお、この方法によると、図２に示すように、高濃度領域２４ｂの厚さＴ４が、高濃度領域４２ｂ、４４ｂ、４６ｂの厚さＴ３と略等しくなる。
また、上記の製造方法によれば、共通のイオン注入工程で、ボディ領域２４の低濃度領域２４ａと、ガードリング領域４２、４４、４６の低濃度領域４２ａ、４４ａ、４６ａを同時に形成することができる。したがって、半導体装置１０を効率的に製造することができる。なお、この方法によると、図２に示すように、低濃度領域２４ａの厚さＴ２が、低濃度領域４２ａ、４４ａ、４６ａの厚さＴ１と略等しくなる。
また、上記の製造方法によれば、共通のマスク６０を用いて、高濃度領域２４ｂ、４２ｂ、４４ｂ、４６ｂと低濃度領域２４ａ、４２ａ、４４ａ、４６ａを形成することができる。したがって、半導体装置１０を効率的に製造することができる。
なお、低濃度領域４２ａ、４４ａ、４６ａに対するイオン注入を行わなくても、高濃度領域４２ｂ、４４ｂ、４６ｂの周囲には、高濃度領域４２ｂ、４４ｂ、４６ｂから拡散したｐ型不純物によって低濃度領域が形成される。しかしながら、上記の製造方法のように、高濃度領域４２ｂ、４４ｂ、４６ｂに対するイオン注入とは別に低濃度領域４２ａ、４４ａ、４６ａに対するイオン注入を行うことで、低濃度領域４２ａ、４４ａ、４６ａの厚みＴ１を厚くすることができる。低濃度領域４２ａ、４４ａ、４６ａの厚みＴ１を厚くすることで、高濃度領域４２ｂ、４４ｂ、４６ｂの上部で等電位線がより分散し易くなり、表面絶縁膜５４の表面における電界をより低減することができる。したがって、延面放電をより効果的に抑制することができる。
なお、低濃度領域２４ａ、４２ａ、４４ａ、４６ａを形成する工程を、高濃度領域２４ｂ、４２ｂ、４４ｂ、４６ｂを形成する工程よりも先に行ってもよい。
また、上記の製造方法では、イオン注入によって高濃度領域２４ｂ、４２ｂ、４４ｂ、４６ｂと低濃度領域２４ａ、４２ａ、４４ａ、４６ａを形成したが、これらをエピタキシャル成長によって形成してもよい。例えば、ドリフト領域４８上に高濃度ｐ層をエピタキシャル成長し、その高濃度ｐ層上に低濃度ｐ層をエピタキシャル成長し、高濃度ｐ層と低濃度ｐ層を複数に分割するようにエッチングを行うことで、高濃度領域２４ｂ、４２ｂ、４４ｂ、４６ｂと低濃度領域２４ａ、４２ａ、４４ａ、４６ａを形成することができる。エッチングした領域には、ドリフト領域４８を成長させる。この方法によれば、高濃度領域２４ｂ、４２ｂ、４４ｂ、４６ｂを共通のエピタキシャル成長工程で形成することができ、低濃度領域２４ａ、４２ａ、４４ａ、４６ａ共通のエピタキシャル成長工程で形成することができる。
実施形態の構成要素と請求項の構成要素との関係について、以下に説明する。実施形態のソースコンタクト電極３４、ボディコンタクト電極３６、及び、主電極３８は、請求項の上部電極の一例である。実施形態の絶縁酸化膜５２と表面絶縁膜５４の積層部分は、請求項の絶縁保護膜の一例である。実施形態のＭＯＳＦＥＴは、請求項の素子の一例である。実施形態のボディ領域２４は、請求項の素子ｐ型領域の一例である。
本明細書が開示する技術要素について、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。
本明細書が開示する一例の半導体装置では、素子領域が、上部電極に接する素子ｐ型領域を有していてもよい。ドリフト領域が、素子領域内まで分布しており、素子領域内において素子ｐ型領域に対して下側から接していてもよい。素子ｐ型領域が、素子低濃度領域と素子高濃度領域を有していてもよい。素子低濃度領域が、上部電極に接していてもよい。素子高濃度領域が、素子低濃度領域とドリフト領域の間に配置されており、素子低濃度領域のｐ型不純物濃度の１０倍以上のｐ型不純物濃度を有していてもよい。
本明細書が開示する一例の半導体装置では、素子低濃度領域の厚みが、ガードリング低濃度領域の厚みと略等しくてもよい。
なお、素子低濃度領域の厚みがガードリング低濃度領域の厚みと略等しいことは、素子低濃度領域の厚みがガードリング低濃度領域の厚みの−１０％〜＋１０％の範囲内であることを意味する。
この構成によれば、素子低濃度領域とガードリング低濃度領域を、共通のｐ型不純物注入工程またはエピタキシャル成長工程によって形成することができる。
本明細書が開示する一例の半導体装置では、素子高濃度領域の厚みがガードリング高濃度領域の厚みと略等しくてもよい。
なお、素子高濃度領域の厚みがガードリング高濃度領域の厚みと略等しいことは、素子高濃度領域の厚みが、ガードリング高濃度領域の厚みの−１０％〜＋１０％の範囲内であることを意味する。
この構成によれば、素子高濃度領域とガードリング高濃度領域を、共通のｐ型不純物注入工程またはエピタキシャル成長工程によって形成することができる。
また、本明細書が開示する半導体装置の製造方法は、ｐ型不純物注入またはエピタキシャル成長によってガードリング高濃度領域を形成する工程と、ｐ型不純物注入またはエピタキシャル成長によってガードリング低濃度領域を形成する工程を有していてもよい。
なお、ガードリング高濃度領域を形成する工程とガードリング低濃度領域を形成する工程のいずれを先に行ってもよい。
この構成によれば、十分な厚みを有するガードリング低濃度領域を形成することができ、絶縁保護膜の表面の電界を効果的に緩和することができる。
また、本明細書が開示する一例の半導体装置の製造方法は、ｐ型不純物注入またはエピタキシャル成長によってガードリング高濃度領域と素子高濃度領域を形成する工程と、ｐ型不純物注入またはエピタキシャル成長によってガードリング低濃度領域と素子低濃度領域を形成する工程を有していてもよい。
この構成によれば、素子低濃度領域とガードリング低濃度領域を共通のｐ型不純物注入工程またはエピタキシャル成長工程で形成することができる。また、素子高濃度領域とガードリング高濃度領域を共通のｐ型不純物注入工程またはエピタキシャル成長工程で形成することができる。
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
１０ ：半導体装置
１２ ：半導体基板
２０ ：素子領域
２２ ：ソース領域
２４ ：ボディ領域
２４ａ ：低濃度領域
２４ｂ ：高濃度領域
３０ ：ゲート電極
３４ ：ソースコンタクト電極
３６ ：ボディコンタクト電極
３８ ：主電極
４０ ：周辺耐圧領域
４２〜４６ ：ガードリング領域
４２ａ〜４６ａ ：低濃度領域
４２ｂ〜４６ｂ ：高濃度領域
４８ ：ドリフト領域
５０ ：ドレイン領域
５２ ：絶縁酸化膜
５４ ：表面絶縁膜

Claims (6)

  1. 半導体装置であって、半導体基板と、絶縁保護膜と、上部電極と、下部電極を有しており、
    前記半導体基板が、素子領域と、前記素子領域の周囲に配置されている周辺耐圧領域を有しており、
    前記上部電極が、前記素子領域の上部に配置されており、
    前記絶縁保護膜が、前記周辺耐圧領域の上部に配置されており、
    前記下部電極が、前記半導体基板の下部に配置されており、
    前記素子領域が、前記上部電極と前記下部電極の間に電流を流すことが可能な素子を有しており、
    前記周辺耐圧領域が、複数のｐ型のガードリング領域と、前記複数のガードリング領域を互いから分離しているｎ型のドリフト領域を有しており、
    前記各ガードリング領域が、前記絶縁保護膜に接しているガードリング低濃度領域と、ガードリング高濃度領域を有しており、
    前記ガードリング高濃度領域が、前記ガードリング低濃度領域のｐ型不純物濃度の１０倍以上のｐ型不純物濃度を有し、前記ガードリング低濃度領域の下側に配置されており、前記ガードリング低濃度領域によって前記絶縁保護膜から分離されている、
    半導体装置。
  2. 前記素子領域が、前記上部電極に接する素子ｐ型領域を有し、
    前記ドリフト領域が、前記素子領域内まで分布しており、前記素子領域内において前記素子ｐ型領域に対して下側から接しており、
    前記素子ｐ型領域が、前記上部電極に接する素子低濃度領域と、前記素子低濃度領域と前記ドリフト領域の間に配置されているとともに前記素子低濃度領域のｐ型不純物濃度の１０倍以上のｐ型不純物濃度を有する素子高濃度領域を有している、
    請求項１の半導体装置。
  3. 前記素子低濃度領域の厚みが、前記ガードリング低濃度領域の厚みと略等しい、請求項２の半導体装置。
  4. 前記素子高濃度領域の厚みが、前記ガードリング高濃度領域の厚みと略等しい、請求項２または３の半導体装置。
  5. 請求項１〜４のいずれか一項の半導体装置の製造方法であって、
    ｐ型不純物注入またはエピタキシャル成長によって前記ガードリング高濃度領域を形成する工程と、
    ｐ型不純物注入またはエピタキシャル成長によって前記ガードリング低濃度領域を形成する工程、
    を有する製造方法。
  6. 請求項２〜４のいずれか一項の半導体装置の製造方法であって、
    ｐ型不純物注入またはエピタキシャル成長によって前記ガードリング高濃度領域と前記素子高濃度領域を形成する工程と、
    ｐ型不純物注入またはエピタキシャル成長によって前記ガードリング低濃度領域と前記素子低濃度領域を形成する工程、
    を有する製造方法。
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