JP2020087956A - スイッチング素子 - Google Patents

Abstract

【課題】 電界緩和層を有するスイッチング素子においてオン抵抗を低減する。【解決手段】 スイッチング素子であって、トレンチが設けられた半導体基板と、前記トレンチ内に配置されたゲート絶縁膜及びゲート電極を有する。前記半導体基板が、ｎ型のソース層と、ｐ型のボディ層と、前記ボディ層の下側で前記ゲート絶縁膜に接するｎ型のバイパス層と、前記バイパス層に接する位置から前記トレンチの底面よりも下側まで伸びているｐ型の電界緩和層と、前記バイパス層に対して下側から接しているとともに前記トレンチの側面及び底面で前記ゲート絶縁膜に接するｎ型の底部層と、前記電界緩和層を介して前記底部層の反対側に配置されているとともに前記バイパス層に対して下側から接するｎ型の接続層と、前記底部層、前記接続層、及び、前記電界緩和層に対して下側から接するｎ型のドリフト層を有する。【選択図】図１

Description

本明細書に開示の技術は、スイッチング素子に関する。

特許文献１には、トレンチゲート型のスイッチング素子が開示されている。このスイッチング素子は、ボディ層から下側（ドリフト層側）に向かって突出するｐ型の電界緩和層を有している。電界緩和層は、トレンチの底面よりも下側まで伸びている。電界緩和層とトレンチの間には、ｎ型の半導体層（以下、底部層という）が設けられている。底部層は、トレンチの側面と底面でゲート絶縁膜に接している。このスイッチング素子がオフすると、電界緩和層から底部層に空乏層が広がり、トレンチ内のゲート絶縁膜に加わる電界が緩和される。したがって、スイッチング素子の耐圧を向上させることができる。

特開２０１５−１３８９５８号公報

上述したように、スイッチング素子がオフしている状態では、電界緩和層から底部層に空乏層が広がる。他方、スイッチング素子がオンしている状態でも、電界緩和層から底部層に僅かに空乏層が広がっている。また、スイッチング素子がオンしている状態では、ボディ層にチャネルが形成され、チャネルを介してソース層から底部層へ電子が流れる。すなわち、スイッチング素子がオンしている状態では、電流の経路である底部層に空乏層が広がっており、底部層内の電流経路が狭い。このため、底部層の抵抗が高く、スイッチング素子のオン抵抗が高い。本明細書では、電界緩和層を有するスイッチング素子において、オン抵抗を低減する技術を提案する。

本明細書が開示するスイッチング素子は、上面にトレンチが設けられた半導体基板と、前記トレンチの内面を覆うゲート絶縁膜と、前記トレンチ内に配置されているとともに前記ゲート絶縁膜によって前記半導体基板から絶縁されたゲート電極を有している。前記半導体基板が、ソース層と、ボディ層と、バイパス層と、電界緩和層と、底部層と、接続層と、ドリフト層を有している。前記ソース層は、前記ゲート絶縁膜に接するｎ型層である。前記ボディ層は、前記ソース層の下側で前記ゲート絶縁膜に接するｐ型層である。前記バイパス層は、前記ボディ層の下側で前記ゲート絶縁膜に接するｎ型層である。前記電界緩和層は、前記バイパス層に接する位置から前記トレンチの底面よりも下側まで伸びているｐ型層である。前記底部層は、一部が前記電界緩和層と前記トレンチの間に配置されており、前記バイパス層に対して下側から接しており、前記トレンチの側面及び底面で前記ゲート絶縁膜に接するｎ型層である。前記接続層は、前記電界緩和層を介して前記底部層の反対側に配置されており、前記バイパス層に対して下側から接するｎ型層である。前記ドリフト層は、前記底部層、前記接続層、及び、前記電界緩和層に対して下側から接するｎ型層である。

このスイッチング素子がオフしている状態では、電界緩和層から底部層に空乏層が広がるので、ゲート絶縁膜に印加される電界が緩和される。このスイッチング素子がオンすると、ボディ層にチャネルが形成され、チャネルによってソース層とバイパス層が接続される。このため、ソース層からチャネルを通ってバイパス層へ電子が流れる。バイパス層へ流れた電子の一部は、底部層を通ってドリフト層へ流れる。また、バイパス層へ流れた電子の他部は、接続層を通ってドリフト層へ流れる。このように、電子が流れる経路が、底部層を経由する経路に加えて、接続層を経由する経路を有する。電子が流れる経路が複数に分岐することで、経路全体の抵抗が低くなる。したがって、この構造によれば、スイッチング素子のオン抵抗を低減することができる。

実施例１のスイッチング素子の断面図。 実施例１のスイッチング素子の断面図。 実施例１のスイッチング素子の製造方法の説明図。 実施例１のスイッチング素子の製造方法の説明図。 実施例１のスイッチング素子の製造方法の説明図。 実施例１のスイッチング素子の製造方法の説明図。 実施例１のスイッチング素子の製造方法の説明図。 実施例１のスイッチング素子の製造方法の説明図。 実施例１のスイッチング素子の製造方法の説明図。 実施例２のスイッチング素子の断面図。 実施例２のスイッチング素子の製造方法の説明図。 実施例２のスイッチング素子の製造方法の説明図。 実施例２のスイッチング素子の製造方法の説明図。

図１に示す実施例１のスイッチング素子１０は、ＭＯＳＦＥＴ（metal-oxide-semiconductor field effect transistor）である。スイッチング素子１０は、ＧａＮにより構成された半導体基板１２を有している。半導体基板１２の表面（上面）１２ａには、トレンチ２０が形成されている。トレンチ２０内に、ゲート絶縁膜２２とゲート電極２４が配置されている。ゲート絶縁膜２２は、トレンチ２０の内面を覆っている。ゲート電極２４は、ゲート絶縁膜２２によって半導体基板１２から絶縁されている。ゲート電極２４の表面は、層間絶縁膜２６によって覆われている。半導体基板１２の表面１２ａに、ソース電極３０が配置されている。ソース電極３０は、層間絶縁膜２６によってゲート電極２４から絶縁されている。半導体基板１２の裏面（下面）１２ｂに、ドレイン電極３２が配置されている。

半導体基板１２は、ソース層４０、ボディ層４２、バイパス層４３、電界緩和層４４、底部層４６、接続層５０、ドリフト層５４、及び、ドレイン層５６を有している。

ソース層４０は、ｎ型層であり、ソース電極３０に接している。ソース層４０は、トレンチ２０の上端でゲート絶縁膜２２に接している。ソース層４０は、高いｎ型不純物濃度を有している。

ボディ層４２は、ｐ型層であり、ボディコンタクト層４２ａとメインボディ層４２ｂを有している。ボディコンタクト層４２ａは、メインボディ層４２ｂよりもｐ型不純物濃度が高いｐ型層である。ボディコンタクト層４２ａは、ソース層４０の隣でソース電極３０に接している。メインボディ層４２ｂは、ｐ型層であり、ソース層４０とボディコンタクト層４２ａに対して下側から接している。メインボディ層４２ｂは、ソース層４０の下側でゲート絶縁膜２２に接している。ボディ層４２によって、ソース層４０は、バイパス層４３から分離されている。

バイパス層４３は、メインボディ層４２ｂに対して下側から接している。バイパス層４３は、メインボディ層４２ｂの下側でゲート絶縁膜２２に接している。バイパス層４３は、比較的高いｎ型不純物濃度を有している。バイパス層４３のｎ型不純物濃度は、ソース層４０及びドレイン層５６のｎ型不純物濃度よりも低い一方で、底部層４６、接続層５０、及び、ドリフト層５４のｎ型不純物濃度よりも高い。

電界緩和層４４は、ｐ型層であり、第１電界緩和層４４ａと第２電界緩和層４４ｂを有している。第１電界緩和層４４ａと第２電界緩和層４４ｂのそれぞれは、バイパス層４３に対して下側から接している。第１電界緩和層４４ａと第２電界緩和層４４ｂのそれぞれは、バイパス層４３に接する位置からトレンチ２０の底面よりも下側まで伸びている。第１電界緩和層４４ａは、第２電界緩和層４４ｂよりもトレンチ２０に近い位置に配置されている。第１電界緩和層４４ａとトレンチ２０（すなわち、ゲート絶縁膜２２）の間には間隔が設けられている。

底部層４６は、ｎ型層であり、２つの第１電界緩和層４４ａの間に配置されている。底部層４６の一部は、第１電界緩和層４４ａとトレンチ２０の間に配置されている。底部層４６によって、第１電界緩和層４４ａはゲート絶縁膜２２から分離されている。底部層４６は、バイパス層４３に対して下側から接している。底部層４６は、バイパス層４３の下側でゲート絶縁膜２２に接している。底部層４６は、トレンチ２０の側面及び底面でゲート絶縁膜２２に接している。

接続層５０は、ｎ型層であり、第１電界緩和層４４ａと第２電界緩和層４４ｂの間に配置されている。言い換えると、接続層５０は、第１電界緩和層４４ａを挟んで底部層４６の反対側に配置されている。したがって、接続層５０と底部層４６の間に第１電界緩和層４４ａが存在する。接続層５０は、バイパス層４３に対して下側から接している。接続層５０のｎ型不純物濃度は、底部層４６のｎ型不純物濃度と略等しい。

ドリフト層５４は、ｎ型層であり、底部層４６、接続層５０、第１電界緩和層４４ａ、及び、第２電界緩和層４４ｂに対して下側から接している。ドリフト層５４は、高濃度層５４ａ、高濃度層５４ｂ、及び、低濃度層５４ｃを有している。高濃度層５４ａは、底部層４６の直下に配置されており、底部層４６に対して下側から接している。高濃度層５４ａのｎ型不純物濃度は、底部層４６、接続層５０、及び、低濃度層５４ｃのｎ型不純物濃度よりも高く、バイパス層４３のｎ型不純物濃度よりも低い。高濃度層５４ｂは、接続層５０の直下に配置されており、接続層５０に対して下側から接している。高濃度層５４ｂのｎ型不純物濃度は、底部層４６、接続層５０、及び、低濃度層５４ｃのｎ型不純物濃度よりも高く、バイパス層４３のｎ型不純物濃度よりも低い。低濃度層５４ｃは、高濃度層５４ａ、高濃度層５４ｂ、第１電界緩和層４４ａ、及び、第２電界緩和層４４ｂに対して下側から接している。低濃度層５４ｃのｎ型不純物濃度は、底部層４６、及び、接続層５０のｎ型不純物濃度よりも低い。

ドレイン層５６は、ｎ型層であり、ドリフト層５４に対して下側から接している。ドレイン層５６は、バイパス層４３よりも高いｎ型不純物濃度を有している。ドレイン層５６は、ドレイン電極３２に接している。

スイッチング素子１０の使用時には、ドレイン電極３２にソース電極３０よりも高い電位が印加される。ゲート電極２４の電位をゲート閾値以上まで上昇させると、スイッチング素子１０がオンする。すなわち、ゲート電極２４の電位をゲート閾値以上まで上昇させると、ゲート絶縁膜２２近傍のメインボディ層４２ｂにチャネルが形成され、チャネルによってソース層４０がバイパス層４３に接続される。すると、図２の矢印９０に示すように、ソース層４０からチャネルを介してバイパス層４３へ電子が流れる。チャネルからバイパス層４３へ流入した電子の一部は、図２の矢印９２に示すようにトレンチ２０の側面に沿って底部層４６に流入する。底部層４６に流入した電子は、高濃度層５４ａと低濃度層５４ｃを経由してドレイン層５６へ流れる。また、チャネルからバイパス層４３へ流入した電子の他部は、図２の矢印９４に示すようにバイパス層４３に沿って横方向に流れ、接続層５０に流入する。接続層５０に流入した電子は、高濃度層５４ｂと低濃度層５４ｃを経由してドレイン層５６へ流れる。このように、実施例１のスイッチング素子１０では、チャネルを通過した電子が、矢印９２の経路と矢印９４の経路に分岐して流れる。このように、電子が流れる経路が分岐することで、電子が流れる経路の抵抗が低くなる。したがって、このスイッチング素子は、オン抵抗が低い。すなわち、第１電界緩和層４４ａから底部層４６に広がる空乏層の影響によって底部層４６の抵抗が高くなっても、接続層５０を経由して電子が流れることでスイッチング素子１０のオン抵抗を低減することができる。

なお、スイッチング素子１０がオンしている状態において、ｐｎ接合の近傍には微小幅の空乏層が存在している。バイパス層４３内においては、バイパス層４３とメインボディ層４２ｂの界面のｐｎ接合近傍と、バイパス層４３と電界緩和層４４ａ、４４ｂとの界面のｐｎ接合近傍に空乏層が存在している。バイパス層４３の厚みとｎ型不純物濃度は、スイッチング素子１０がオンしている状態において、バイパス層４３がその厚み方向全体に空乏化されず、その厚みの一部に非空乏化領域が存在するように調整されている。したがって、スイッチング素子１０がオンしている状態において、電子が、図２の矢印９４のようにバイパス層４３に沿って低抵抗で流れることができる。このように、バイパス層４３の厚みとｎ型不純物濃度は、バイパス層４３が高抵抗とならないように調整されている。

また、底部層４６の下部にｎ型不純物濃度が高い高濃度層５４ａが設けられていることで、矢印９２に示す経路の抵抗の低減が図られている。また、接続層５０の下部にｎ型不純物濃度が高い高濃度層５４ｂが設けられていることで、矢印９４に示す経路の抵抗の低減が図られている。これによって、スイッチング素子１０のオン抵抗がより低減されている。

ゲート電極２４の電位をゲート閾値未満まで低下させると、チャネルが消失し、スイッチング素子１０がオフする。スイッチング素子１０がオフすると、電界緩和層４４から底部層４６、接続層５０、及び、ドリフト層５４へ空乏層が広がる。底部層４６、接続層５０、及び、ドリフト層５４に広がった空乏層によって、ボディ層４２とドレイン層５６の間の電位差が保持される。このスイッチング素子１０では、第１電界緩和層４４ａが、トレンチ２０の底面よりも上側の位置からトレンチ２０の底面よりも下側の位置まで伸びている。すなわち、第１電界緩和層４４ａがトレンチ２０の底面の側方に配置されている。このため、スイッチング素子１０がオフすると、第１電界緩和層４４ａから底部層４６へ空乏層が広がり、短時間でトレンチ２０の底面近傍の底部層４６が空乏化される。これによって、トレンチ２０の底面近傍のゲート絶縁膜２２に電界が集中することが抑制される。すなわち、第１電界緩和層４４ａによって、トレンチ２０の底面近傍に生じる電界が緩和される。このため、このスイッチング素子１０は、高い耐圧を有している。

次に、スイッチング素子１０の製造方法について説明する。スイッチング素子１０は、ＧａＮにより構成されたドレイン層５６を有する半導体ウエハから製造される。まず、図３に示すように、ドレイン層５６上にＧａＮにより構成されたｎ型のドリフト層５４をエピタキシャル成長させる。次に、ドリフト層５４上に、ＧａＮにより構成されたｐ型の中間半導体層７０をエピタキシャル成長させる。

次に、図４に示すように、中間半導体層７０の表面にマスク６０を形成し、マスク６０に開口部６０ａ、６０ｂを形成する。そして、開口部６０ａ、６０ｂ内の中間半導体層７０の表面に、ｎ型不純物（例えば、Ｓｉ（シリコン））をイオン注入する。ここでは、ｎ型不純物の注入エネルギーを調整することによって、図４の範囲６２ａ、６２ｂに示すように、中間半導体層７０の表面からドリフト層５４に跨る深さ範囲にｎ型不純物が分布するようにｎ型不純物を注入する。次に、注入したｎ型不純物を活性化させる。これによって、範囲６２ａ、６２ｂ内の中間半導体層７０をｎ型化する。その結果、図５に示すように、範囲６２ａ内の中間半導体層７０にｎ型の底部層４６が形成される。また、範囲６２ｂ内の中間半導体層７０にｎ型の接続層５０が形成される。また、底部層４６の下側には、ｎ型のドリフト層５４にｎ型不純物が注入されることによって、ｎ型不純物濃度が高い高濃度層５４ａが形成される。さらに、接続層５０の下側には、ｎ型のドリフト層５４にｎ型不純物が注入されることによって、ｎ型不純物濃度が高い高濃度層５４ｂが形成される。また、中間半導体層７０のうちのｎ型化しなかった領域は、第１電界緩和層４４ａ、第２電界緩和層４４ｂとなる。

次に、図６に示すように、中間半導体層７０上（すなわち、底部層４６、接続層５０、第１電界緩和層４４ａ、及び、第２電界緩和層４４ｂの表面上）に、ＧａＮにより構成されたｎ型のバイパス層４３をエピタキシャル成長させる。さらに、図７に示すように、バイパス層４３上に、ＧａＮにより構成されたｐ型のメインボディ層４２ｂをエピタキシャル成長させる。

次に、図８に示すように、メインボディ層４２ｂの表面に、メインボディ層４２ｂとバイパス層４３を貫通して底部層４６に達するトレンチ２０を形成する。トレンチ２０は、その底面が底部層４６内に位置するように形成される。また、トレンチ２０は、第１電界緩和層４４ａから離れた位置に形成される。したがって、トレンチ２０と第１電界緩和層４４ａの間に間隔が設けられ、その間隔に底部層４６が存在する。

次に、図９に示すように、トレンチ２０の内部に、ゲート絶縁膜２２とゲート電極２４を形成する。次に、メインボディ層４２ｂにｎ型不純物とｐ型不純物を選択的に注入することによって、図１に示すように、ソース層４０とボディコンタクト層４２ａを形成する。次に、ゲート電極２４の表面に層間絶縁膜２６を形成する。さらに、層間絶縁膜２６、ソース層４０、及び、ボディコンタクト層４２ａの表面を覆うようにソース電極３０を形成する。また、ドレイン層５６の裏面にドレイン電極３２を形成する。以上の工程を実施することで、図１に示すスイッチング素子１０が完成する。

上記の製造方法によれば、エピタキシャル成長とｎ型不純物注入によって、スイッチング素子１０の各半導体層を形成することができる。ＧａＮ系半導体においては、ｐ型不純物のイオン注入によってｐ型層を形成することは困難である。上記の製造方法によれば、ｐ型不純物のイオン注入を行うことなく、スイッチング素子１０を製造することができる。したがって、ＧａＮ系半導体を有するスイッチング素子１０を好適に製造することができる。

また、この製造方法によれば、底部層４６の下部にｎ型不純物濃度が高い高濃度層５４ａを形成され、接続層５０の下部にｎ型不純物濃度が高い高濃度層５４ｂが形成される。電子が流れる経路に高濃度層５４ａ、５４ｂが形成されるので、スイッチング素子１０のオン抵抗を低減することができる。また、高濃度層５４ａがトレンチ２０に接しない位置に形成されるので、第１電界緩和層４４ａから伸びる空乏層がトレンチ２０の底部周辺まで広がり易く、トレンチ２０の底部における電界集中を効果的に緩和することができる。

図１０は、実施例２のスイッチング素子１００を示している。なお、図１０では、図１の各部と共通の機能を有する部分に、図１と同じ参照符号を付している。

図１０に示すように、実施例２のスイッチング素子１００は、実施例１のスイッチング素子１０の電界緩和層４４、底部層４６、及び、接続層５０よりも厚い電界緩和層１４４、底部層１４６、及び、接続層１５０を有している。実施例２のスイッチング素子１００では、電界緩和層１４４の厚みが厚い（すなわち、電界緩和層１４４がトレンチ２０の底面よりも下側に突出する長さが長い）ので、トレンチ２０の底部近傍のゲート絶縁膜２２に印加される電界がより緩和される。したがって、実施例２のスイッチング素子１００は、実施例１のスイッチング素子１０よりもさらに高い耐圧を有している。

また、実施例２のスイッチング素子１００では、底部層１４６の内部に、高濃度層１４６ｂが設けられている。高濃度層１４６ｂは、高濃度層１４６ｂの外部の底部層１４６（すなわち、底部層１４６ａ、４６）及びドリフト層５４よりも高いｎ型不純物濃度を有している。このように、電流経路となる底部層１４６内に高濃度層１４６ｂが存在することで、スイッチング素子１００のオン抵抗が低減される。また、高濃度層１４６ｂをトレンチ２０（ゲート絶縁膜２２）に接触させないことで、トレンチ２０の底面近傍に空乏層が伸びやすくなり、トレンチ２０の底部における電界集中を効果的に緩和することができる。

また、実施例２のスイッチング素子１００では、接続層１５０の内部に、高濃度層１５０ｂが設けられている。高濃度層１５０ｂは、高濃度層１５０ｂの外部の接続層１５０（すなわち、接続層１５０ａ、５０）及びドリフト層５４よりも高いｎ型不純物濃度を有している。このように、電流経路となる接続層１５０内に高濃度層１５０ｂが存在することで、スイッチング素子１００のオン抵抗が低減される。

次に、実施例２のスイッチング素子１００の製造方法について説明する。実施例２の製造方法では、図５に示す段階まで、実施例１と同様にして各工程を行う。次に、図１１に示すように、中間半導体層７０上に、ＧａＮにより構成されたｐ型の中間半導体層７２をエピタキシャル成長させる。中間半導体層７２は、電界緩和層４４ａ、４４ｂと略同じｐ型不純物濃度を有している。

次に、図１２に示すように、中間半導体層７２の表面にマスク６４を形成し、マスク６４に開口部６４ａ、６４ｂを形成する。開口部６４ａは、中間半導体層７０内の底部層４６の上部に形成される。開口部６４ｂは、中間半導体層７０内の接続層５０の上部に形成される。そして、開口部６４ａ、６４ｂ内の中間半導体層７２の表面に、ｎ型不純物をイオン注入する。ここでは、ｎ型不純物の注入エネルギーを調整することによって、範囲６６ａに示すように中間半導体層７２の表面から底部層４６に跨る深さ範囲にｎ型不純物が分布し、範囲６６ｂに示すように中間半導体層７２の表面から接続層５０に跨る深さ範囲にｎ型不純物が分布するようにｎ型不純物を注入する。次に、注入したｎ型不純物を活性化させる。これによって、図１３に示すように、範囲６６ａ内の中間半導体層７２をｎ型化して底部層１４６ａを形成するとともに、範囲６６ｂ内の中間半導体層７２をｎ型化して接続層１５０ａを形成する。また、底部層１４６ａの直下には、ｎ型の底部層４６にさらにｎ型不純物が注入されることによって高濃度層１４６ｂが形成される。底部層１４６ａ、高濃度層１４６ｂ、及び、底部層４６によって、底部層１４６が形成される。また、接続層１５０ａの直下には、ｎ型の接続層５０にさらにｎ型不純物が注入されることによって高濃度層１５０ｂが形成される。接続層１５０ａ、高濃度層１５０ｂ、及び、接続層５０によって、接続層１５０が形成される。また、中間半導体層７２のうちのｎ型化しなかった領域は、電界緩和層４５ａ、４５ｂとなる。中間半導体層７２内の電界緩和層４５ａと中間半導体層７０内の電界緩和層４４ａとが一体化して電界緩和層１４４ａとなる。中間半導体層７２内の電界緩和層４５ｂと中間半導体層７０内の電界緩和層４４ｂとが一体化して電界緩和層１４４ｂとなる。

その後、実施例１の製造方法と同様にして、メインボディ層４２ｂ、トレンチ２０、ゲート絶縁膜２２、ゲート電極２４、ソース層４０、ボディコンタクト層４２ａ、層間絶縁膜２６、ソース電極３０、及び、ドレイン電極３２を形成することで、図１０に示す実施例２のスイッチング素子１００が得られる。

以上に説明したように、中間半導体層のエピタキシャル成長と中間半導体層へのｎ型不純物の注入を繰り返すことで、厚みが厚い電界緩和層１４４を形成することができる。これによって、スイッチング素子１００の耐圧をより向上させることができる。なお、中間半導体層のエピタキシャル成長と中間半導体層へのｎ型不純物の注入を３回以上繰り返してもよい。

本明細書が開示する技術要素について、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。

本明細書が開示する一例の製造方法においては、スイッチング素子がオンしているときにバイパス層の厚み方向においてバイパス層の一部に非空乏化領域が存在する。

この構成によれば、バイパス層に電子が流れ易くなり、スイッチング素子のオン抵抗をより低減することができる。

本明細書が開示する一例の製造方法においては、前記ドリフト層が、低濃度層と、前記低濃度層及び前記底部層よりも高いｎ型不純物濃度を有する高濃度層を有している。前記高濃度層が、前記底部層に対して下側から接している。前記低濃度層が、前記高濃度層、及び、前記電界緩和層に対して下側から接している。

この構成によれば、スイッチング素子のオン抵抗をより低減することができる。

以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。

１０ ：スイッチング素子
１２ ：半導体基板
２０ ：トレンチ
２２ ：ゲート絶縁膜
２４ ：ゲート電極
２６ ：層間絶縁膜
３０ ：ソース電極
３２ ：ドレイン電極
４０ ：ソース層
４２ ：ボディ層
４２ａ ：ボディコンタクト層
４２ｂ ：メインボディ層
４３ ：バイパス層
４４ ：電界緩和層
４６ ：底部層
５０ ：接続層
５４ ：ドリフト層
５６ ：ドレイン層

Claims (3)

1. スイッチング素子であって、
   上面にトレンチが設けられた半導体基板と、
   前記トレンチの内面を覆うゲート絶縁膜と、
   前記トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されたゲート電極、
   を有し、
   前記半導体基板が、
   前記ゲート絶縁膜に接するｎ型のソース層と、
   前記ソース層の下側で前記ゲート絶縁膜に接するｐ型のボディ層と、
   前記ボディ層の下側で前記ゲート絶縁膜に接するｎ型のバイパス層と、
   前記バイパス層に接する位置から前記トレンチの底面よりも下側まで伸びているｐ型の電界緩和層と、
   一部が前記電界緩和層と前記トレンチの間に配置されており、前記バイパス層に対して下側から接しており、前記トレンチの側面及び底面で前記ゲート絶縁膜に接するｎ型の底部層と、
   前記電界緩和層を介して前記底部層の反対側に配置されており、前記バイパス層に対して下側から接するｎ型の接続層と、
   前記底部層、前記接続層、及び、前記電界緩和層に対して下側から接するｎ型のドリフト層、
   を有するスイッチング素子。
2. 前記スイッチング素子がオンしているときに前記バイパス層の厚み方向において前記バイパス層の一部に非空乏化領域が存在する、請求項１のスイッチング素子。
3. 前記ドリフト層が、低濃度層と、前記低濃度層及び前記底部層よりも高いｎ型不純物濃度を有する高濃度層を有しており、
   前記高濃度層が、前記底部層に対して下側から接しており、
   前記低濃度層が、前記高濃度層、及び、前記電界緩和層に対して下側から接している、
   請求項１のスイッチング素子。

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