JP2007005657A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Abstract

【課題】ベース領域およびドリフト領域にかかる電圧が所定値未満である場合には、オン抵抗を低くすることができ、所定値以上である場合には、オン抵抗を大きくして、熱破壊を防止することができる半導体装置およびこの半導体装置の製造方法を提供する。
【解決手段】半導体装置１００のＮ型ドリフト領域２内部に、ベース領域５に対し離間配置されるＰ型の拡散層７を形成する。拡散層７は、ドリフト領域２およびベース領域５のベース領域部５Ａの境界線Ｂと溝１５の側面との交点から、ベース領域５のベース領域部５Ａの直下のドリフト領域２の底面に向かって延びる直線Ｌと、境界線Ｂとで区画される領域内に形成されている。直線Ｌと、境界線Ｂとがなす角度θ２は５０°である。

【選択図】 図４

Description

本発明は、半導体装置及び半導体装置の製造方法に関する。
従来、負荷駆動用の２重拡散型電界効果トランジスタが知られている。この２重拡散型電界効果トランジスタとしては、例えば、図１３に示すような半導体装置が採用されている（特許文献１参照）。図１３は、半導体装置５００の断面図であり、半導体装置５００は、Ｎ型の半導体基板１と、この半導体基板１上に配置されたＮ型のドリフト領域２と、このドリフト領域２上に配置されたＰ型のベース領域５と、ゲート電極４と、ソース電極９と、ドレイン電極１０と、層間絶縁膜８とを備える。
ゲート電極４は、前記ベース領域５を貫通するとともに、前記ドリフト領域２まで達する溝１５内に配置されている。
また、２重拡散型電界効果トランジスタとして、特許文献２に示すような半導体装置も知られている。図１４は、特許文献２に示すような半導体装置の断面図であり、この半導体装置６００は、半導体基板１上のドリフト領域に該当するＮ−型領域６０３と、ベース領域５の下方のＮ型領域６０２とに挟まれるＰ型領域６０１を有する。
なお、図１３，１４には、２セル分しか示されていないが、実際の半導体装置では、数千セル以上形成されている。
特開２００３−１７４１６６号公報 特開２００４−９５９５４号公報
しかしながら、上記特許文献１記載の従来技術は、以下の点で改善の余地を有している。
半導体装置５００では、ベース領域５を貫通し、ドリフト領域２まで達する溝１５内にゲート電極４を配置するトレンチゲート構造を採用しているので、単位面積当りのオン抵抗が低くなる。単位面積当りのオン抵抗の低い半導体装置では、単位面積当りに流せる電流量が大きいため、負荷がショートした場合等の異常時において、単位面積当りの発熱量が大きくなってしまう。そのため、半導体装置が熱破壊しやすい。
一方で、特許文献２に示すような半導体装置６００には、ゲート電極４が配置された溝１５の周囲を空乏化させて、溝１５周囲の寄生容量を低下させる目的を達成するために、Ｐ型領域６０１が設けられている。そのため、このＰ型領域６０１は、溝１５の底部の下方を覆うような構造となっており、Ｐ型領域６０１により、Ｎ−型領域６０３から、ベース領域５に向かう電流経路の幅が大幅に狭められる。このような半導体装置６００では、負荷がショートした場合等の異常時に限らず、通常時にまで、電流経路が大幅に狭められるため、常にオン抵抗が大きくなってしまう。
なお、特許文献２では、矢印Ｙに示すような、チャネル電流のパスが確保されるため、Ｐ型領域６０１によるオン抵抗の増大を防ぐことができるとしているが、半導体装置５００に比べると、半導体装置６００のオン抵抗は、大幅に上昇しているといえる。
本発明によれば、第一導電型のドリフト領域と、前記ドリフト領域の表面に形成された第二導電型のベース領域と、前記ベース領域の表面に沿って延在するとともに、前記ベース領域を貫通し、前記ドリフト領域まで達した溝内に配置されたゲート電極と、前記ベース領域に形成された第一導電型のソース領域と、を備えた半導体装置であって、前記ベース領域は、前記溝により区画されたベース領域部を含み、前記ドリフト領域には、前記ベース領域に対し離間配置された第二導電型の拡散層が形成されており、前記溝の前記延在方向に直交する一方向の断面において、前記ベース領域部は、前記溝により挟まれており、前記ドリフト領域および前記ベース領域部の境界線と前記ベース領域部を挟む前記溝の側面との各交点から、前記ベース領域部の直下の前記ドリフト領域の底面に向かって延びるとともに、前記境界線となす角度がそれぞれ５０°である一対の直線と、前記境界線と、で区画される領域内に前記拡散層が形成されていることを特徴とする半導体装置が提供される。
この発明によれば、拡散層は、ドリフト領域およびベース領域部の境界線とベース領域部を挟む溝の側面との各交点から、ベース領域部の直下の前記ドリフト領域の底面に向かって延びるとともに、前記境界線となす角度がそれぞれ５０°である一対の直線と、前記境界線とで区画される領域内に形成されている。
すなわち、本発明では、ドリフト領域から前記ベース領域に向かって流れる電流がほとんど通らないと考えられる不通領域内部に拡散層が形成されている。そのため、拡散層により電流経路が狭められてしまうことがない。これに加え、ベース領域およびドリフト領域間にかかる電圧が所定値未満の通常時においては、拡散層とドリフト領域とで形成される空乏層の厚みは薄いので、この空乏層が、不通領域からはみ出して、電流経路を狭めることはないと考えられる。従って、本発明では、通常時において、ドリフト領域からベース領域に向かう電流経路の幅を広く確保することが可能となり、オン抵抗を低くすることができる。
一方、ベース領域およびドリフト領域間にかかる電圧が所定値以上となった異常時では、ベース領域及び前記ドリフト領域により形成される空乏層が、拡散層およびドリフト領域により形成される空乏層に達する。そして、電圧の上昇に伴って拡散層およびドリフト領域により形成される空乏層が拡大し、電流不通領域外部（すなわち、前述した直線と前述した境界線とで区画される領域外部）に広がることとなる。この拡大する空乏層により、電流経路の幅を狭めることができる。そのため、オン抵抗が大きくなり、半導体装置の熱破壊を防止することができる。
また、本発明によれば、第一導電型の半導体層を形成する工程と、前記半導体層に溝を形成し、この溝内にゲート電極を形成する工程と、前記半導体層の上層部に不純物を注入して、第二導電型のベース領域を形成するとともに、前記半導体層のうち、前記ベース領域の下方部分をドリフト領域とする工程と、前記ベース領域に第一導電型のソース領域を形成する工程とを含み、ベース領域を形成する前記工程よりも後段で、注入エネルギーを５００ｋｅＶ以上とし、イオン注入法により前記ドリフト領域内に第二導電型の拡散層を形成することを特徴とする半導体装置の製造方法が提供される。
本発明では、ベース領域を形成する工程よりも後段で、拡散層を形成しているので、ベース領域を形成する際に行われる熱処理の影響が拡散層に及んでしまうことを防止できる。
さらに、イオン注入法により拡散層を形成する際の注入エネルギーを５００ｋｅＶ以上としているので、ドリフト領域内部にベース領域から離間した拡散層を確実に形成することができる。注入エネルギーを５００ｋｅＶ未満とした場合には、ドリフト領域の表面に拡散層が形成されてしまい、拡散層がベース領域に当接してしまう可能性がある。ここで、注入エネルギーは、１０００ｋｅＶ以上とすることがより好ましい。
また、本発明では、ベース領域及びソース領域を形成した後に、拡散層を形成してもよく、ベース領域を形成する工程と、ソース領域を形成する工程との間で拡散層を形成してもよい。なかでも、ベース領域及びソース領域を形成した後に、拡散層を形成することが好ましい。ベース領域及びソース領域を形成した後に、拡散層を形成すれば、ベース領域を形成する際に行われる熱処理の影響のみならず、ソース領域を形成する際に行われる熱処理の影響が拡散層におよぶのを防止することができる。
本発明によれば、ベース領域およびドリフト領域間にかかる電圧が所定値未満である場合には、電流経路を狭めずにオン抵抗を低くすることができ、ベース領域およびドリフト領域間にかかる電圧が所定値以上である場合には、電流経路を狭めてオン抵抗を大きくし、半導体装置の熱破壊を防止することができる半導体装置、およびこの半導体装置の製造方法が提供される。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
本発明の実施の形態について図１〜図１１を参照して詳細に説明する。
図１は、本発明の第一実施形態の半導体装置の平面図である。
図２は、前記半導体装置を示す断面図であり、図１のI-I方向の断面図である。
なお、図１では、後述するソース電極９、層間絶縁膜８は省略されている。
本実施形態の半導体装置１００は、ゲート埋め込み構造の電界効果トランジスタである。
この半導体装置１００は、図１及び図２に示すように、半導体基板１と、この半導体基板１上に形成されたドリフト領域２と、該ドリフト領域２上に形成されたベース領域５と、該ベース領域５表面にそって延在するとともにベース領域５を貫通し、該ドリフト領域２にまで延びた溝１５の側部及び底部に形成されたゲート酸化膜３と、溝１５内に埋め込まれたゲート電極４と、該ベース領域５の上層部に形成されたソース領域６と、ドリフト領域２内部に形成された拡散層７と、ゲート電極４上に形成された層間絶縁膜８と、ソース領域６を覆うように形成されたソース電極９と、半導体基板１の裏面（ドリフト領域２が形成されていない面）に形成されたドレイン電極１０と、を備えている。
ここで、半導体基板１が、例えばＮ＋型（第一導電型）であるとすると、ドリフト領域２はＮ型（第一導電型）、ソース領域６はＮ＋型（第一導電型）、ベース領域５及び拡散層７はＰ型（第二導電型）である。
図１に示すように、溝１５は、縦溝１５１と、横溝１５２とが直交しており、格子状となっている。
この溝１５は、ベース領域５を貫通しており、この溝１５により、ベース領域５が、複数のベース領域部５Ａに区画されている。すなわち、ベース領域５は、複数のベース領域部５Ａから構成されている。各ベース領域部５Ａは、一対の縦溝１５１に挟まれるとともに、一対の横溝１５２にも挟まれている。ベース領域部５Ａは平面矩形形状であり、各ベース領域部５Ａの大きさ形状は等しくなっている。
拡散層７は、図１及び図２に示すように、ドリフト領域２内部に複数形成されており、ベース領域５に対して離間配置されるとともに、縦溝１５１、横溝１５２に隣接して配置されている。
また、複数の拡散層７は、ベース領域５の複数のベース領域部５Ａの直下の領域にそれぞれ配置されており、ベース領域部５Ａの直下の領域からはみ出さないように配置されている。
図２に示すように、図１のＩ−Ｉ方向の断面（縦溝１５１の延在方向に直交する一方向の断面）において、ベース領域部５Ａは、縦溝１５１に挟まれて配置されており、拡散層７の幅寸法Ｗ２１は、ベース領域部５Ａを挟む縦溝１５１間の幅寸法Ｗ１１よりも小さくなっている。
なお、ここでは図示しないが、Ｉ−Ｉ方向と直交する断面（横溝１５２の延在方向に直交する他方向の断面）においても、ベース領域部５Ａは横溝１５２により挟まれており、拡散層７の幅寸法Ｗ２２は、ベース領域部５Ａを挟む横溝１５２間の幅寸法Ｗ１２よりも小さい（図１参照）。
また、ベース領域５の各ベース領域部５Ａの直下の領域には、ドリフト領域２からベース領域５に向かって流れる電流がほとんど通らない不通領域Ｔが形成されている（図４参照）。この領域Ｔ内に拡散層７が配置される。
ここで、図４は、図１のＩ−Ｉ方向の断面図であり、不通領域Ｔは、ドリフト領域２およびベース領域５のベース領域部５Ａの境界線Ｂと溝１５の側面との交点から、ベース領域５のベース領域部５Ａの直下のドリフト領域２の底面に向かって延びる直線Ｌと、境界線Ｂとで区画される領域である。
ここで、ドリフト領域２の底面とは、半導体基板１側の面のことである。また、ベース領域部５Ａの直下とは、ベース領域部５Ａを挟む溝１５の対向する側面をドリフト領域２の底面に向かって鉛直方向下方に延出した一対の延出面を想定した場合、この延出面で挟まれる領域をいう。
直線Ｌと、境界線Ｂとがなす角度θ２は５０°であればよいが、直線Ｌと、境界線Ｂとがなす角度θ２は、好ましくは、θ２＝４５°〜５０°であり、より好ましくは、θ２＝４５°である。
θ２＝４５°とし、直線Ｌと境界線Ｂとで区画される領域内に拡散層７を形成すれば、通常時に拡散層７および空乏層１２（後述）が電流経路１３（後述）に接することをより確実に防止することができる。
なお、ここでは図示しないが、Ｉ−Ｉ方向と直交する断面（横溝１５２の延在方向に直交する他方向の断面）においても、拡散層７は、ドリフト領域２およびベース領域部５Ａの境界線と横溝１５２の側面との交点から、ベース領域５のベース領域部５Ａの直下のドリフト領域２の底面に向かって延びる直線と、前記境界線とで区画された領域内に
配置されている。この場合も、直線と境界線とがなす角度は５０°であればよいが、好ましくは４５°である。
ソース領域６は、溝１５の縁部に隣接して配置されており、一対のソース領域６により、溝１５が挟まれるようになっている。
また、ソース電極９は、ソース領域６の表面、一対のソース領域６間から露出するベース領域５表面、層間絶縁膜８の表面を覆うように設けられている。
次に、図３を参照して、半導体装置１００の等価回路について、説明する。
図３上のダイオードDi_1は、図２上のＰ型のベース領域５およびＮ型のドリフト領域２間のＰＮ接合である。
図３上のダイオードDi_2は、図２上のＰ型の拡散層７およびN型のドリフト領域２間のＰＮ接合である。
図３上の接合形電界効果トランジスタJ-FETのゲートは、図２上のＰ型の拡散層７であり、接合形電界効果トランジスタJ-FETのドレインとソースは、図２上のN型ドリフト領域２である。すなわち、図２において、一対の拡散層７に挟まれた部分がチャネル領域となる。
図３上の電界効果トランジスタMOSFETのゲートは、図２上のゲート電極４であり、ドレインはドリフト領域２であり、ソースはソース電極９である。
次に、半導体装置１００の動作について説明する。
図４と図５は、半導体装置１００が動作している時の説明図である。
図４に示すように、ゲート電極４とソース電極９間に電圧を印加して、半導体装置１００をオンさせる。ドレイン電極１０とソース電極９間に印加した電圧（ドレイン電圧）が小さい場合、Ｐ型のベース領域５およびN型のドリフト領域２間のＰＮ接合による空乏層１１は、Ｐ型の拡散層７およびＮ型のドリフト領域２間のＰＮ接合による空乏層１２まで達していない。
このとき、拡散層７の電位は、ドレイン電極１０の電位とほぼ等しく、Ｐ型の拡散層７およびＮ型のドリフト領域２間のＰＮ接合による空乏層１２は、内臓電位Vbiに相当する幅となる。
また、このときに流れる電流（ドレイン電流）の経路は、電流経路１３のようになる（図４の点線部分を電流が流れる。すなわち、図４の点線部分が電流経路１３である）。
本実施形態では、ドリフト領域２とベース領域５との境界線Ｂに対する電流経路１３の角度θ１は、約４０°であり、拡散層７およびドリフト領域２間のＰＮ接合による空乏層１２は、電流経路１３に接していない。拡散層７およびドリフト領域２間のＰＮ接合による空乏層１２は電流の流れを阻害していないので、拡散層７が形成されていない従来の半導体装置５００と同じ量の電流が流れる。
すなわち、従来の半導体装置５００におけるオン抵抗［（ドレイン電圧）/（ドレイン電流）］と、本実施形態の半導体装置１００におけるオン抵抗とは変わらない。
ドレイン電極１０およびソース電極９間に印加する電圧（ドレイン電圧）を上げていくと、図５に示すように、Ｐ型のベース領域５及びＮ型のドリフト領域２間のＰＮ接合により広がる空乏層１１は、空乏層１２までに達し、空乏層１１と空乏層１２とが合体する。
空乏層１１と空乏層１２とが合体した時のドレイン電極１０の電圧をＶＰとすると、ドレイン電極１０に印加する電圧（ドレイン電圧）をさらに上げても、拡散層７の電位はＶＰに固定され、Ｐ型の拡散層７およびＮ型のドリフト領域２間のＰＮ接合が逆バイアスされることになる。これにより、空乏層１２がドレイン電極１０に印加する電圧の上昇にともなって広がっていくこととなる。
この広がった空乏層１２が電流経路１３を狭めて、電流（ドレイン電流）の量を抑えることになる（図５では点線部分が電流が流れる電流経路となる）。
換言すると、図３に示した接合形電界効果トランジスタJ-FETが動作して、電流を抑えることとなる。
図６は、電圧（ドレイン電圧）−電流（ドレイン電流）特性を示す図である。ドレイン電圧がＶＰに達するまで（通常時）は、拡散層７が無い従来の半導体装置５００のドレイン電流量と本実施形態の半導体装置１００のドレイン電流量とに差は無い。
一方、ドレイン電圧がＶＰ以上（異常時）となると、本実施形態の半導体装置１００のドレイン電流量が、従来の半導体装置５００のドレイン電流量よりも少なくなる。
なお、従来の半導体装置６００のドレイン電流量は、ドレイン電圧がＶＰ未満の通常時において、非常に少なく、電流経路が大幅に狭められていることがわかる。
ここで、負荷を駆動した時の半導体装置にかかる電圧は、通常１Ｖ以下なので、ＶＰの電圧を１Ｖに設定する事が望ましい。そうすると、負荷が正常な場合の半導体装置１００の消費電力は従来の半導体装置５００と変わらず、負荷が短絡した等の異常時の場合、半導体装置１００の消費電力（図６のドレイン電圧が高い状態での電圧と電流の積）は従来の半導体装置５００より小さくなり、発熱を抑えることができる。
なお、前記電圧ＶＰの設定は、ベース領域５と拡散層７との間隔で調整することができ、ベース領域５と拡散層７との間隔が狭いほどＶＰが小さくなる。
また、ドレイン電極１０およびソース電極９間に印加する電圧（ドレイン電圧）がＶＰ以上になった場合に、Ｐ型の拡散層７およびＮ型のドリフト領域２間のＰＮ接合が逆バイアスされて、空乏層１２が広がることになるが、この空乏層１２は拡散層７内にも広がる。同じ逆バイアス条件でも拡散層７の不純物濃度勾配によって、空乏層１２のうち、ドリフト領域２に形成される部分の幅が異なる。拡散層７の不純物濃度勾配が高い程、空乏層１２のうち、ドリフト領域２に形成される部分の幅が大きく、電流（ドレイン電流）を抑える効果が高くなる。
なお、拡散層７の不純物濃度勾配を高める為には、拡散層７が熱処理される回数を少なくすることが好ましい。
以下に、半導体装置１００の製造方法について、図７乃至図１１の工程図を参照して説明する。
まず、図７に示すように、不純物濃度が高濃度のN型の半導体基板１上に、Ｎ型の半導体層１６をエピタキシャル成長により形成する。この半導体層１６は、N型のドリフト領域２と、このドリフト領域２上に形成されるベース領域５となるものである。
次に、フォトリソグラフィ技術により選択的に半導体層１６をエッチングして溝１５を形成する。その後、熱酸化により溝１５の側部及び底部にゲート酸化膜３を形成する。
さらに、ＣＶＤ（chemical vapor deposition）法により、溝１５内および半導体層１６表面にポリシリコン層を形成する。その後、フォトリソグラフィ技術により、溝１５内にのみポリシリコン層を残し、その他の領域のポリシリコン層をエッチバックして選択的に除去する。溝１５内に残されたポリシリコン層はゲート電極４となる。
次に、図８に示すように、ゲート電極４をマスクとしてセルフアラインでボロンをイオン注入して熱処理を行い、半導体層１６の上層部にベース領域５を形成する。このベース領域５の下部がドリフト領域２となる
さらに、図９に示すように、フォトリソグラフィ技術を用い、フォトレジストをマスクとして、砒素をイオン注入する。その後、熱処理を行い、ソース領域６を形成する。
次に、図１０に示すように、フォトリソグラフィ技術を用い、フォトレジストをマスクとし、比較的高いエネルギーでボロンをイオン注入する。その後、熱処理を行って、拡散層７を形成する。
ここで、イオン注入の際のエネルギーは、５００ｋｅＶ以上であることが好ましい。
さらに、図１１に示すように、硼素燐珪酸ガラス（ＢＰＳＧ）をＣＶＤ法で成長させ、フォトリソグラフィ技術で選択的にエッチングすることにより、層間絶縁膜８を形成する。
その後、図２に示すようなアルミニウム膜をスパッタ形成してソース電極９を形成する。また、半導体基板１の裏面に銀を蒸着してドレイン電極１０を形成する。
以上の工程により、半導体装置１００を得ることができる。
ドリフト領域２の不純物濃度が６×１０１５cm−３、ベース領域５の接合深さ０．９μｍの場合、拡散層７を形成するイオン注入条件をドーズ量２×１０１２cm−２、注入エネルギー１０００ｋeＶ、拡散層７を形成する熱処理を８５０℃、１０分とし、前述したような製造工程に基づいて半導体装置１００を製造すると、ベース領域５と拡散層７との間隔が０．６μｍ、電圧ＶＰは約１Ｖとなる。ドレイン電圧が電圧ＶＰ以上の場合のドレイン電流を、従来の半導体装置５００のドレイン電流に比べて４０％削減することができる。
このような本実施形態によれば、以下の効果を奏することができる。
本実施形態では、拡散層７がドリフト領域２からベース領域５に向かって流れる電流がほとんど通らない不通領域Ｔ内に形成されている。従って、通常時において、拡散層７により、電流経路１３が狭められてしまうことがない。これに加え、ベース領域５およびドリフト領域２間にかかる電圧が所定値未満の通常時では、拡散層７とドリフト領域２とで形成される空乏層１２の厚みが薄いので、この空乏層１２により、電流経路１３が狭められてしまうことがないと考えられる。従って、通常時においては、本実施形態の半導体装置１００のオン抵抗の値は、拡散層７が形成されていない従来の半導体装置５００のオン抵抗の値に比べ劣ることがなく、従来の半導体装置５００と同程度の低い値のオン抵抗を実現することができる。
一方、ベース領域５およびドリフト領域２間にかかる電圧が所定値以上となった異常時では、ベース領域５及び前記ドリフト領域２により形成される空乏層１１が、拡散層７およびドリフト領域２により形成される空乏層１２に達し、電圧の上昇に伴って、空乏層１２が拡大することとなる。この拡大する空乏層１２により、電流経路１３の幅を狭めることができる。そのため、単位面積当りのオン抵抗が大きくなり、単位面積当りに流せる電流量が少なくなり、半導体装置１００の熱破壊を防止することができる。
さらに、本実施形態では、拡散層７の幅寸法Ｗ２１を、ベース領域部５Ａを挟む縦溝１５１間の幅寸法Ｗ１１より小さくするとともに、拡散層７の幅寸法Ｗ２２を、ベース領域部５Ａを挟む横溝１５２間の幅寸法Ｗ１２より小さくしているので、溝１５の側面と拡散層７との間に、ドリフト領域２を確保することができ、電流経路を確実に形成することができる。これにより、確実に電流を流すことができる。
また、従来の半導体装置５００に保護回路を設け、異常時に流れる電流量を制御することも可能であるが、この場合には、保護回路が駆動するまでの間に、半導体装置５００に多くの電流が流れてしまう。半導体装置５００に多くの電流が流れる前に、保護回路を駆動して、完全に半導体装置５００を保護しようとした場合には、保護回路の駆動制御が複雑化してしまう。
これに対し、本実施形態の半導体装置１００では、異常時に流れる電流を制御することができるので、保護回路を設けた場合であっても、保護回路の駆動制御の複雑化を防止することができる。
異常時において、ドリフト領域２と拡散層７とにより形成される空乏層１２のうち、ドリフト領域２内に形成される部分の幅を広くして、電流の流れを抑えるためには、拡散層７の不純物濃度勾配を高めることが好ましい。不純物濃度勾配を高めるためには、拡散層７が熱処理される回数を少なくする必要がある。
本実施形態では、ベース領域５、ソース領域６を形成した後に、拡散層７を形成しているので、ベース領域５およびソース領域６を形成する際に行われる熱処理の影響を排除することができる。
さらに、イオン注入法により、拡散層７を形成する際の注入エネルギーを５００ｋｅＶ以上としているので、ドリフト領域２内部に拡散層７を確実に形成することができる。
なお、注入エネルギーは、１０００ｋｅＶ以上とすることがより好ましい。
（第二実施形態）
以下、図１２を参照して、本発明の第二実施形態について説明する。
前記実施形態では、ベース領域５のベース領域部５Ａの直下に一つの拡散層７が配置されていたが、本実施形態の半導体装置２００では、図１２に示すように、ベース領域部５Ａの直下に複数の拡散層が配置されている。本実施形態では、各ベース領域部５Ａの直下に２つの拡散層１４ａ，１４ｂが配置されている。他の点は、前記第一実施形態と同じである。
なお、図１２は、縦溝１５１の長手方向に直交する断面図である。
拡散層１４ａ，１４ｂの大きさ形状は互いに等しく、不純物濃度も等しい。
拡散層１４ａ，１４ｂの幅寸法Ｗ３１は、前記実施形態の拡散層７の幅寸法Ｗ２１よりも小さく、拡散層１４ａ，１４ｂは所定の間隔をあけて配置されている。本実施形態の拡散層１４ａ，１４ｂは、前記実施形態の拡散層７の中心部分を削除したような形状となっている。
前記実施形態と同様、拡散層１４ａ，１４ｂは、不通領域Ｔ（図１２では図示せず）内に形成されている。
このような半導体装置２００では、前記実施形態の半導体装置１００と同様、ドレイン電極１０およびソース電極９間に印加する電圧（ドレイン電圧）を上げていくと、Ｐ型のベース領域５及びＮ型のドリフト領域２間のＰＮ接合により広がる空乏層が、拡散層１４ａ，１４ｂとドリフト領域２とにより形成される空乏層までに達する。この時のドレイン電圧ＶＰは、１Ｖである。さらに、ドレイン電圧の上昇にともなって、拡散層１４ａ，１４ｂとドリフト領域２とにより形成される空乏層が広がっていく。
なお、半導体装置２００の製造手順は、前記実施形態の半導体装置１００の製造手順と同様であるため、説明を省略する。
このような本実施形態によれば、第一実施形態と同様の効果を奏することができるうえ、以下の効果を奏することができる。
半導体装置２００により、Ｈブリッジ回路を有するモータを駆動させる場合には、瞬間的にドレイン・ソース間にかかる電圧が逆転し、半導体装置２００の寄生ダイオード（図１２のＰ型のベース領域５とＮ型のドリフト領域２で形成されるＰＮ接合）に電流が流れる。この電流は、ベース領域部５Ａから、このベース領域部５Ａの下方のドリフト領域２に向かって流れる。
前記実施形態では、拡散層７により、ベース領域５からドリフト領域２に向かう前記電流の流れが阻害されてしまい、電圧降下が大きくなってしまうが、本実施形態では、拡散層１４ａ，１４ｂが離間配置されており、さらに、拡散層１４ａ，１４ｂの幅寸法Ｗ３１も小さいので、ベース領域５からドリフト領域２に向かう前記電流の流れが阻害されにくく、拡散層が形成されていない従来の半導体装置５００と遜色ないレベルまで、電圧降下を低減させることができる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
たとえば、前記各実施形態では、ベース領域５およびソース領域６を形成した後に、拡散層７，１４ａ，１４ｂを形成していたが、ベース領域５を形成した直後に、拡散層を形成してもよい。
さらに、前記各実施形態では、ＶＰの電圧を１Ｖに設定したが、これに限らず、ＶＰの電圧値は適宜設定することが可能である。
また、前記各実施形態では、全てのベース領域部５Ａの直下に、拡散層７，１４ａ，１４ｂが形成されていたが、全てのベース領域部５Ａの直下に拡散層が形成されている必要はない。直下に拡散層が形成されていないベース領域部があってもよい。
また、前記各実施形態では、半導体装置１００，２００の溝１５が縦溝１５１と、横溝１５２とを有するとしたが、これに限らず、縦溝のみであってもよい。縦溝のみの場合には、縦溝と、ベース領域部が交互に配置される。換言すると、ベース領域部がストライプ状に配置されることとなる。
さらに、溝に区画されたベース領域部の平面形状は、平面矩形形状であったが、これに限らず、平面六角形形状であってもよい。
本発明の第一実施形態にかかる半導体装置を示す平面図である。 第一実施形態にかかる半導体装置を示す断面図である。 第一実施形態にかかる半導体装置の等価回路を示す図である。 第一実施形態にかかる半導体装置の駆動状態を説明する断面図である。 第一実施形態にかかる半導体装置の駆動状態を説明する断面図である。 第一実施形態にかかる半導体装置のドレイン電圧-ドレイン電流特性を示す図である。 第一実施形態にかかる半導体装置の製造工程を示す断面図である。 第一実施形態にかかる半導体装置の製造工程を示す断面図である。 第一実施形態にかかる半導体装置の製造工程を示す断面図である。 第一実施形態にかかる半導体装置の製造工程を示す断面図である。 第一実施形態にかかる半導体装置の製造工程を示す断面図である。 本発明の第二実施形態にかかる半導体装置を示す断面図である。 従来の半導体装置を示す断面図である。 従来の半導体装置を示す断面図である。
符号の説明
１ 半導体基板
２ ドリフト領域
３ ゲート酸化膜
４ ゲート電極
５ ベース領域
５Ａ ベース領域部
６ ソース領域
７ 拡散層
８ 層間絶縁膜
９ ソース電極
１０ ドレイン電極
１１ 空乏層
１２ 空乏層
１３ 電流経路
１４ａ，１４ｂ 拡散層
１５ 溝
１６ 半導体層
３７ 拡散層
１００ 半導体装置
１５１ 縦溝
１５２ 横溝
２００ 半導体装置
３００ 半導体装置
５００ 半導体装置
６００ 半導体装置
６０１ Ｐ型領域
６０２ Ｎ型領域
６０３ Ｎ−型領域
７００ 半導体装置
Ｂ 境界線
Ｌ 直線
Ｔ 不通領域
Ｗ１１ 幅寸法
Ｗ１２ 幅寸法
Ｗ２１ 幅寸法
Ｗ２２ 幅寸法
Ｗ３１ 幅寸法
θ１ 角度
θ２ 角度

Claims (3)

  1. 第一導電型のドリフト領域と、
    前記ドリフト領域の表面に形成された第二導電型のベース領域と、
    前記ベース領域の表面に沿って延在するとともに、前記ベース領域を貫通し、前記ドリフト領域まで達した溝内に配置されたゲート電極と、
    前記ベース領域に形成された第一導電型のソース領域と、
    を備えた半導体装置であって、
    前記ベース領域は、前記溝により区画されたベース領域部を含み、
    前記ドリフト領域には、前記ベース領域に対し離間配置された第二導電型の拡散層が形成されており、
    前記溝の前記延在方向に直交する一方向の断面において、
    前記ベース領域部は、前記溝により挟まれており、
    前記ドリフト領域および前記ベース領域部の境界線と前記ベース領域部を挟む前記溝の側面との各交点から、前記ベース領域部の直下の前記ドリフト領域の底面に向かって延びるとともに、前記境界線となす角度がそれぞれ５０°である一対の直線と、
    前記境界線と、
    で区画される領域内に前記拡散層が形成されていることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記ベース領域および前記ドリフト領域間に１Ｖ以上の電圧を印加した場合に、前記ベース領域および前記ドリフト領域により形成される空乏層が、前記拡散層および前記ドリフト領域により形成される空乏層に達することを特徴とする半導体装置。
  3. 第一導電型の半導体層を形成する工程と、
    前記半導体層に溝を形成し、この溝内にゲート電極を形成する工程と、
    前記半導体層の上層部に不純物を注入して、第二導電型のベース領域を形成するとともに、前記半導体層のうち、前記ベース領域の下方部分をドリフト領域とする工程と、
    前記ベース領域に第一導電型のソース領域を形成する工程とを含み、
    ベース領域を形成する前記工程よりも後段で、注入エネルギーを５００ｋｅＶ以上とし、イオン注入法により前記ドリフト領域内に第二導電型の拡散層を形成することを特徴とする半導体装置の製造方法。
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