JP4171268B2 - 半導体装置およびその製造方法 - Google Patents

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    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に係り、特に実動作領域最外周のトレンチ底部での電界集中を緩和し、耐圧劣化を抑制する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
図１２に従来の半導体装置を、トレンチ構造のＮチャネル型のパワーＭＯＳＦＥＴを例に示す。
【０００３】
Ｎ＋型のシリコン半導体基板２１の上にＮ−型のエピタキシャル層からなるドレイン領域２２を設け、その表面にＰ型のチャネル層２４を設ける。チャネル層２４は、実動作領域全面にわたり同じ形成深さであり、実動作領域外のチャネル層２４周端部には、耐圧を確保するためのＰ＋型領域２４ａが設けられる。
【０００４】
チャネル層２４を貫通し、ドレイン領域２２まで到達するトレンチ２７を設け、トレンチ２７の内壁をゲート酸化膜３１で被膜し、トレンチ２７に充填されたポリシリコンよりなるゲート電極３３を設ける。トレンチ２７に隣接したチャネル層２４表面にはＮ＋型のソース領域３５が形成され、隣り合う２つのセルのソース領域３５間のチャネル層２４表面にはＰ＋型のボディコンタクト領域３４を設ける。さらにチャネル層２４にはソース領域３５からトレンチ２７に沿ってチャネル領域（図示せず）が形成される。ゲート電極３３上は層間絶縁膜３６で覆い、ソース領域３５およびボディコンタクト領域３４にコンタクトするソース電極３７を設ける。
【０００５】
図１３から図１８を参照して、従来の半導体装置の製造方法を、トレンチ構造のＮチャネル型パワーＭＯＳＦＥＴを例に示す。
【０００６】
図１３では、Ｎ＋型シリコン半導体基板２１にＮ−型のエピタキシャル層を積層してドレイン領域２２を形成する。実動作領域外の予定のチャネル層２４周端部に高濃度のＰ型不純物を注入・拡散して、Ｐ＋型領域２４ａを形成する。更に、全面にドーズ量１０１３オーダーでボロン等の不純物を注入した後、拡散してＰ型のチャネル層２４を形成する。
【０００７】
図１４から図１５にトレンチを形成する工程を示す。
【０００８】
図１４では、全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）のＣＶＤ酸化膜２５を厚さ数千Åに生成し、レジスト膜によるマスクをトレンチ開口部２６となる部分を除いてかけて、ＣＶＤ酸化膜２５をドライエッチングして部分的に除去し、チャネル領域２４が露出したトレンチ開口部２６を形成する。
【０００９】
図１５では、ＣＶＤ酸化膜２５をマスクとしてトレンチ開口部２６のシリコン半導体基板をＣＦ系およびＨＢｒ系ガスによりドライエッチングし、チャネル層２４を貫通してドレイン領域２２まで達する深さのトレンチ２７を形成する。
【００１０】
図１６ではダミー酸化をしてトレンチ２７内壁とチャネル層２４表面に酸化膜（図示せず）を形成してドライエッチングの際のエッチングダメージを除去し、その後、この酸化膜とＣＶＤ酸化膜２５をエッチングにより除去する。その後、ゲート酸化膜３１を形成する。すなわち、全面を熱酸化してゲート酸化膜３１を例えば厚み約数百Åに形成する。
【００１１】
図１７では、トレンチ２７に埋設されるゲート電極３３を形成する。すなわち、全面にノンドープのポリシリコン層３２を付着し、リンを高濃度に注入・拡散して高導電率化を図り、ゲート電極３３を形成する。その後全面に付着したポリシリコン層３２をマスクなしでドライエッチして、トレンチ２７に埋設したゲート電極３３を残す。
【００１２】
図１８ではレジスト膜によるマスクにより選択的にボロンをドーズ量１０１５オーダーでイオン注入し、Ｐ＋型のボディコンタクト領域３４を形成した後、レジスト膜ＰＲを除去する。
【００１３】
その後、新たなレジスト膜ＰＲで予定のソース領域３５およびゲート電極３３を露出する様にマスクして、砒素をドーズ量１０１５オーダーでイオン注入し、Ｎ＋型のソース領域３５をトレンチ２７に隣接するチャネル層２４表面に形成した後、レジスト膜を除去する。
【００１４】
更に、全面にＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）層をＣＶＤ法により付着して、層間絶縁膜３６を形成する。その後、レジスト膜をマスクにして少なくともゲート電極３３上に層間絶縁膜３６を残す。その後アルミニウムをスパッタ装置で全面に付着して、ソース領域３５およびボディコンタクト領域３４にコンタクトするソース電極３７を形成する。
【００１５】
このように、従来のトレンチ構造のＭＯＳＦＥＴでは、実動作領域に設けられるトレンチの深さは全て均一である（例えば、特許文献１参照。）。
【００１６】
かかるトレンチ構造の高耐圧ＭＯＳＦＥＴにおいて、ソース電極とドレイン電極の間に、ドレイン電極を正電圧とした電源電圧を印加した状態でゲート電極に閾値電圧以上の駆動電圧を印加すると、トレンチに沿ったチャネル層にチャネル領域が形成され、チャネル領域を通じて電流が流れ、ＭＯＳＦＥＴはオン状態となる。
【００１７】
一方、ソース電極とドレイン電極の間に、ドレイン電極を正電圧とした電源電圧を印加した状態でゲート電極に印加する駆動電圧が、閾値電圧以下の場合、ＭＯＳＦＥＴはオフ状態となる。
【００１８】
【特許文献１】
特開平９−２７０５１２号公報 （第１０頁、第２３図）
【００１９】
【発明が解決しようとする課題】
かかる従来のトレンチ構造の高耐圧ＭＯＳＦＥＴでは、オフ状態において、逆バイアスとなるチャネル層２４とドレイン領域２２界面のＰＮ接合から、図１２の破線の如く空乏層が広がる。これを駆動電圧Ｖ０印加時の空乏層とする。ドレイン領域２２であるＮ−エピタキシャル層はＰ型のチャネル層２４に比較して不純物濃度が低いため、空乏層の多くはドレイン領域２２方向に延び、ドレイン電圧を保持する。
【００２０】
この状態において、最外周トレンチの２７ａのボトムエッジは、実動作領域内のトレンチ２７のボトムエッジと比較して最も大きな電界強度を有しているため、ここに電界集中が発生する。
【００２１】
以下にその理由を説明する。
【００２２】
まず、各トレンチのボトムエッジの電界強度Ｅは次式によって示される。
【００２３】
Ｅ＝ Ｖ０／ｄ
上式において、ｄは、各トレンチのボトムエッジから、最も近接するドレイン領域側の空乏層端までの距離であり、図１２の如く、最外周トレンチ２７ａではｄ１１であり、実動作領域のトレンチ２７ではｄ１２である。
【００２４】
また、ドレイン領域２２に広がる空乏層は、隣接する空乏層が一体化して連続しているが、チャネル層２４に広がる空乏層は絶縁膜が設けられたトレンチ２７内部へ広がらないため、トレンチ２７により分離されている。実動作領域においては、各トレンチ２７で分離され且つチャネル層２４の不純物濃度がドレイン領域２２の不純物濃度よりも高濃度であるため、チャネル層２４側への空乏層の広がりは少なく、ドレイン領域２２側へ大きく広がる。一方最外周トレンチ２７ａの外側では、Ｐ＋型領域まで充分離間されており、トレンチ２７による制限が無いため、チャネル層２４側では実動作領域よりも空乏層が広がりやすい。更に、固定された印加電圧Ｖ０の場合、最も広がった部分の空乏層の幅ｄ０は実動作領域内およびその外周でほぼ均一である。
【００２５】
つまり、最外周トレンチ２７ａの外側では、チャネル層２４側への空乏層が広がりやすい分、ドレイン領域３３側への空乏層の広がりが実動作領域内よりも少なくなる。従って、トレンチ２７よりもボトムエッジから空乏層端までの距離が狭く（ｄ１２＞ｄ１１）なる。尚、実動作領域内では、等間隔でトレンチ２７が配置されており、空乏層は均等に広がるため、最外周トレンチ２７ａのみ、空乏層端までの距離ｄ１１が短くなる。
【００２６】
すなわち、各トレンチのボトムエッジの電界強度Ｅは最外周トレンチ２７ａが最も強くなり、ここに電界集中が発生するのである。このため、ドレイン−ソース間（ＩＧＢＴであればコレクタ−エミッタ間）の耐圧が劣化し、高温時では定格値割れする問題があった。
【００２７】
具体的には図１９に、コレクタ−エミッタ間耐圧（ＶＣＥＳ）と温度（Ｔａ）の特性図を示す。この図によれば、電界集中のため周囲温度が７５℃以上ではＶＣＥＳ値が下がり、負の温度特性となってしまう。このため特性の向上が図れず、電界集中によるコレクタ−エミッタ間の耐圧劣化が大きな問題であった。
【００２８】
【課題を解決するための手段】
本発明はかかる課題に鑑みてなされ、第１に、多数のトレンチ型ＭＯＳトランジスタのセルを配列した実動作領域の最外周のトレンチ深さを他のトレンチよりも浅くすることにより解決するものである。
【００２９】
第２に、一導電型半導体基板表面に設けた逆導電型領域と、前記半導体基板に設けたトレンチと、少なくとも前記トレンチ内を覆う絶縁膜と、前記トレンチ内に埋設された半導体材料よりなる電極と、前記逆導電型領域表面で前記トレンチに隣接して設けられた一導電型領域とからなるセルを多数個配列した実動作領域を有する半導体装置において、前記実動作領域の最外周に配置されるトレンチ深さを前記実動作領域の他のトレンチよりも浅くすることにより解決するものである。
【００３０】
第３に、ドレイン領域となる一導電型半導体基板表面に設けた逆導電型のチャネル層と、前記半導体基板に設けたトレンチと、少なくとも前記トレンチ内を覆う絶縁膜と、前記トレンチ内に埋設された半導体材料よりなる電極と、前記チャネル層表面で前記トレンチに隣接して設けられた一導電型のソース領域とからなるセルを多数個配列した実動作領域を有する半導体装置において、前記実動作領域の最外周に配置されるトレンチ深さを前記実動作領域の他のトレンチよりも浅くすることにより解決するものである。
【００３１】
また、前記最外周のトレンチ開口幅は他のトレンチ開口幅よりも狭いことを特徴とするものである。
【００３２】
第４に、多数のトレンチ型ＭＯＳトランジスタのセルを配列した実動作領域の最外周に向かってトレンチ深さを徐々に浅く設けることにより解決するものである。
【００３３】
第５に、一導電型半導体基板表面に設けた逆導電型領域と、、前記半導体基板に設けたトレンチと、少なくとも前記トレンチ内を覆う絶縁膜と、前記トレンチ内に埋設された半導体材料よりなる電極と、前記逆導電型領域表面で前記トレンチに隣接して設けられた一導電型領域とからなるセルを多数個配列した実動作領域を有する半導体装置において、前記実動作領域の最外周付近の前記トレンチの深さを前記最外周に向って徐々に浅く設けることにより解決するものである。
【００３４】
第６に、ドレイン領域となる一導電型半導体基板表面に設けた逆導電型のチャネル層と、前記半導体基板に設けたトレンチと、少なくとも前記トレンチ内を覆う絶縁膜と、前記トレンチ内に埋設された半導体材料よりなる電極と、前記チャネル層表面で前記トレンチに隣接して設けられた一導電型のソース領域とからなるセルを多数個配列した実動作領域を有する半導体装置において、前記実動作領域の最外周付近の前記トレンチの深さを前記最外周に向って徐々に浅く設けることにより解決するものである。
【００３５】
また、前記最外周付近の前記トレンチ開口幅は、前記最外周に向かって徐々に狭くなることを特徴とするものである。
【００３６】
第７に、開口幅の異なるマスクを用いて、実動作領域内部とその最外周で深さの異なるトレンチを同一工程で形成することにより解決するものである。
【００３７】
第８に、一導電型の半導体基板表面に逆導電型領域を形成する工程と、予定の実動作領域とその最外周とで深さの異なるトレンチを形成する工程と、前記トレンチの内壁に絶縁膜を形成する工程と、前記トレンチに埋設される半導体材料からなる電極を形成する工程と、前記逆導電型領域表面で前記トレンチに隣接して一導電型領域を形成する工程とを具備することにより解決するものである。
【００３８】
第９に、ドレイン領域となる一導電型の半導体基板表面に逆導電型のチャネル層を形成する工程と、予定の実動作領域とその最外周とで深さの異なるトレンチを形成する工程と、前記トレンチの内壁にゲート絶縁膜を形成する工程と、前記トレンチに埋設される半導体材料からなる電極を形成する工程と、前記チャネル層で前記トレンチに隣接して一導電型のソース領域を形成する工程とを具備することにより解決するものである。
【００３９】
また、前記実動作領域の最外周は他の実動作領域よりもマスクの開口幅を狭く形成し、深さの異なるトレンチを同時に形成することを特徴とするものである。
【００４０】
第１０に、開口幅の異なるマスクを用いて、実動作領域最外周に向かって徐々に深さの異なるトレンチを同一工程で形成することにより解決するものである。
【００４１】
第１１に、一導電型の半導体基板表面に逆導電型領域を形成する工程と、予定の実動作領域最外周付近においてはその深さが徐々に浅くなるように前記予定の実動作領域にトレンチを形成する工程と、前記トレンチの内壁に絶縁膜を形成する工程と、前記トレンチに埋設される半導体材料からなる電極を形成する工程と、前記逆導電型領域表面で前記トレンチに隣接して一導電型領域を形成する工程とを具備することにより解決するものである。
【００４２】
第１２に、ドレイン領域となる一導電型の半導体基板表面に逆導電型のチャネル層を形成する工程と、予定の実動作領域最外周付近においてはその深さが徐々に浅くなるように前記予定の実動作領域にトレンチを形成する工程と、前記トレンチの内壁にゲート絶縁膜を形成する工程と、前記トレンチに埋設される半導体材料からなる電極を形成する工程と、前記チャネル層で前記トレンチに隣接して一導電型のソース領域を形成する工程とを具備することにより解決するものである。
【００４３】
また、前記実動作領域最外周付近では徐々にマスクの開口幅を狭く形成し、前記最外周に向って徐々に浅くなるトレンチを同時に形成することを特徴とするものである。
【００４４】
【発明の実施の形態】
以下に本発明の実施の形態をトレンチ構造のＮチャネル型のパワーＭＯＳＦＥＴを用いて詳細に説明する。
【００４５】
まず、本発明の第１の実施の形態の半導体装置を、図１から図８を参照して説明する。
【００４６】
図１は、パワーＭＯＳＦＥＴの構造を示す。
【００４７】
トレンチ型パワーＭＯＳＦＥＴは、半導体基板１、２と、チャネル層４と、トレンチ７、７ａと、ゲート酸化膜１１と、ゲート電極１３と、ソース領域１５と金属電極１７とから構成される。
【００４８】
半導体基板は、Ｎ＋型のシリコン半導体基板１の上にＮ−型のエピタキシャル層を積層してドレイン領域２とする。
【００４９】
チャネル層４は、ドレイン領域２の表面に選択的にＰ型のボロン等を注入した拡散領域であり、実動作領域の内部ではトレンチ７の深さよりも浅くなっている。このチャネル層４のトレンチ７に隣接した領域に、チャネル領域（図示せず）が形成される。チャネル層４は、実動作領域全面にわたり同じ形成深さであり、実動作領域外のチャネル層４周端部には、耐圧を確保するためのＰ＋型領域が設けられる。
【００５０】
トレンチ７は、チャネル層４を貫通してドレイン領域２まで到達させ、一般的には半導体基板上に格子状またはストライプ状にパターニングする。
【００５１】
実動作領域の最外周のトレンチ７ａは、その深さが他のトレンチ７より浅く設けられ、このトレンチ７ａにおいてはドレイン領域２まで到達しなくてもよい。トレンチ７、７ａ内壁にはゲート酸化膜１１を設け、ゲート電極１３を形成するためにポリシリコンを埋設する。
【００５２】
ゲート酸化膜１１は、少なくともチャネル層４と接するトレンチ７内壁に、駆動電圧に応じて数百Åの厚みに設ける。ゲート酸化膜１１は絶縁膜であるので、トレンチ７内に設けられたゲート電極１３と半導体基板に挟まれてＭＯＳ構造となっている。
【００５３】
ゲート電極１３は、トレンチ７に埋設されたポリシリコンよりなり、そのポリシリコンには、低抵抗化を図るためにＰ型不純物が導入されている。このゲート電極１３は、半導体基板の周囲を取り巻くゲート連結電極（図示せず）まで延在され、半導体基板上に設けられたゲートパッド電極（図示せず）に連結される。
【００５４】
ソース領域１５は、トレンチ７に隣接したチャネル層４表面にＮ＋型不純物を注入した拡散領域であり、実動作領域を覆う金属のソース電極１７とコンタクトする。また、隣接するソース領域１５間のチャネル層４表面には、Ｐ＋型不純物の拡散領域であるボディコンタクト領域１４を設け、基板の電位を安定化させる。
【００５５】
層間絶縁膜１６は、ソース電極１７とゲート電極１３との絶縁のため、少なくともゲート電極１３を覆って設けられ、トレンチ開口部にその一部を残している。
【００５６】
ソース電極１７は、アルミニウム等をスパッタして所望の形状にパターニングされる。実動作領域上を覆い、ソース領域およびボディコンタクト領域とコンタクトする。
【００５７】
隣接するトレンチ７および７ａで囲まれた部分が１つのセルとなり、このセルが多数個集まって実動作領域となっている。
【００５８】
かかるトレンチ構造の高耐圧ＭＯＳＦＥＴにおいて、ソース電極とドレイン電極の間に、ドレイン電極を正電圧とした電源電圧を印加した状態でゲート電極に閾値電圧以上の駆動電圧を印加すると、トレンチに沿ったチャネル層にチャネル領域が形成され、チャネル領域を通じて電流が流れ、ＭＯＳＦＥＴはオン状態となる。
【００５９】
一方、ソース電極とドレイン電極の間に、ドレイン電極を正電圧とした電源電圧を印加した状態でゲート電極に印加する駆動電圧が、閾値電圧以下の場合、ＭＯＳＦＥＴはオフ状態となる。
【００６０】
本発明の特徴は、実動作領域最外周のトレンチ７ａ深さを他の実動作領域のトレンチ７深さよりも浅く設けることにある。
【００６１】
かかるトレンチ構造の高耐圧ＭＯＳＦＥＴでは、オフ状態において、逆バイアスとなるチャネル層４とドレイン領域２界面のＰＮ接合から、図１の破線の如く空乏層が広がる。これを駆動電圧Ｖ０印加時の空乏層とする。ドレイン領域２であるＮ−エピタキシャル層は、Ｐ型のチャネル層に比較して不純物濃度が低いため、空乏層の多くはドレイン領域２方向に延び、ドレイン電圧を保持する。
【００６２】
本実施形態においては、最外周トレンチ７ａの深さが異なるのみで、他の構成要素は従来と同一である。このとき同じ駆動電圧Ｖ０を印加すると、空乏層は従来の図１２と同様に広がる。また、最外周トレンチ７ａからチャネル層４の周端部のＰ＋型領域４ａまでの距離も従来と同様であるので、チャネル層４側への空乏層の広がりも従来と同等であり、空乏層全体の厚みも従来と同等のｄ０となる。
【００６３】
しかし、本実施形態では、最外周トレンチ７ａが浅く設けられており、最外周トレンチ７ａのボトムエッジから、ドレイン領域２に広がる空乏層端までの距離ｄ２が、従来のｄ１１よりも大きくなっている。つまり、図１に示す最外周トレンチ７ａのボトムエッジの電界強度Ｅ２（＝Ｖ０／ｄ２）は従来の最外周トレンチ２７ａのボトムエッジの電界強度Ｅ１（＝Ｖ０／ｄ１１）より小さくなり、電界集中を緩和することができる。これにより、ドレイン−ソース間の耐圧劣化が抑制でき、高温時に定格値割れする問題を大幅に低減することができる。
【００６４】
具体的なコレクタ−エミッタ間耐圧と周囲温度の特性（ＶＣＥＳ−Ｔａ特性）を図２に示す。実線が本実施形態の半導体素子による特性であり、点線が従来の特性である。この図によれば本発明の構造を採用することにより、周囲温度（Ｔａ）が絶対最大定格である１５０℃の範囲においてＶＣＥＳが正の温度特性となった。従来は７５℃以上の周囲温度にて負の温度特性となっていたことと比較すると、大幅に特性が改善されたことになる。
【００６５】
尚、本発明の実施の形態においてはＭＯＳＦＥＴを例に説明したが、ＩＧＢＴにおいても、本発明の構造が適用できる。
【００６６】
次に本発明の半導体装置の製造方法を図３から図８を用いて説明する。尚、チャネル層周端部のＰ＋型領域は図示を省略する。
【００６７】
本発明の半導体装置の製造方法は、ドレイン領域となる一導電型の半導体基板表面に逆導電型のチャネル層を形成する工程と、予定の実動作領域とその最外周とで深さの異なるトレンチを形成する工程と、トレンチの内壁にゲート絶縁膜を形成する工程と、トレンチに埋設される半導体材料からなる電極を形成する工程と、チャネル層でトレンチに隣接して一導電型のソース領域を形成する工程とから構成される。
【００６８】
本発明の第１の工程は図３に示す如く、ドレイン領域２となる一導電型の半導体基板表面に逆導電型のチャネル層４を形成することにある。
【００６９】
Ｎ＋型シリコン半導体基板１にＮ−型のエピタキシャル層を積層してドレイン領域２を形成する。実動作領域外の予定のチャネル層４周端部には、高濃度のＰ型不純物を注入、拡散してＰ＋型領域を形成する。更に、全面にドーズ量１０１３オーダーでボロン等の不純物を注入した後、拡散してＰ型のチャネル層４を形成する。
【００７０】
尚、ＩＧＢＴの場合は、Ｐ型半導体領域にＮ型エピタキシャル層を設け、その上にＮ−型エピタキシャル層を積層してコレクタ領域を形成すれば、後の工程は同一工程で実施ができる。
【００７１】
本発明の第２の工程は図４から図６に示す如く、予定の実動作領域とその最外周とで深さの異なるトレンチを形成することにある。
【００７２】
本工程は本発明の特徴となる工程であり、トレンチ開口部の開口幅が異なるマスクを用いて実動作領域内とその最外周で深さの異なるトレンチを同一工程にて形成するものである。
【００７３】
図４では、全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）のＣＶＤ酸化膜５を厚さ数千Åに生成する。その後、レジスト膜によるマスクをトレンチ開口部となる部分を除いてかけて、ＣＶＤ酸化膜５をドライエッチングして部分的に除去し、チャネル領域４が露出したトレンチ開口部を形成する。このとき、同一エッチング条件であればトレンチ深さは開口部の幅が小さいほうが浅くなる特性を利用して、実動作領域最外周のトレンチ開口部６ａが実動作領域内のトレンチ開口部６より開口幅が小さくなるようなパターンのマスクを用いて露光する。具体的には実動作領域内のトレンチ開口部６が例えば１μｍ程度の開口幅であれば最外周トレンチ開口部６ａは０．５μｍ程度に形成する。
【００７４】
図５では、ＣＶＤ酸化膜５をマスクとしてトレンチ開口部６、６ａのシリコン半導体基板をＣＦ系およびＨＢｒ系ガスによりドライエッチングし、トレンチを形成する。このとき、前述のごとく最外周では開口幅が狭いため、他の部分よりも浅いトレンチ７ａとなり、１度のエッチングで深さの異なる２種類のトレンチ７、７ａが形成される。ここで必ずしも最外周のトレンチ７ａはドレイン領域２に達する深さでなくてもよい。これにより、後の工程でトレンチにゲート電極１３を埋設すると、実動作領域最外周のゲート電極（トレンチ７ａ）ボトムエッジの電界集中を緩和することができる。
【００７５】
通常、深さの異なるトレンチを形成するには、エッチング条件を変えるなど、工程を増やすことになるが、本発明においては開口幅を小さくすることにより同一工程で深さの異なるトレンチを同時に形成できる。つまり、トレンチエッチングのマスクパターンを変更するだけで、従来の製造プロセスを用いてトレンチ７ａボトムエッジの電界集中を緩和することができる。
【００７６】
本発明の第３の工程は図６に示す如く、トレンチ７の内壁にゲート絶縁膜を形成することにある。
【００７７】
ダミー酸化をしてトレンチ７内壁とチャネル層４表面に酸化膜（図示せず）を形成してドライエッチングの際のエッチングダメージを除去し、その後、この酸化膜とＣＶＤ酸化膜５をエッチングにより除去する。
【００７８】
更に、全面を熱酸化してゲート酸化膜１１を駆動電圧に応じて例えば厚み約７００Åに形成する。
【００７９】
本発明の第４の工程は図７に示す如く、トレンチに埋設される半導体材料からなる電極を形成することにある。
【００８０】
全面にノンドープのポリシリコン層を付着し、リンを高濃度に注入・拡散して高導電率化を図り、ゲート電極１３を形成する。その後全面に付着したポリシリコン層をマスクなしでドライエッチして、トレンチ７に埋設したゲート電極１３を残す。
【００８１】
本発明の第５の工程は図８に示す如く、チャネル層４でトレンチ７に隣接して一導電型のソース領域１５を形成することにある。
【００８２】
まず、基板の電位を安定化させるために、レジスト膜によるマスクにより選択的にボロン等の不純物をドーズ量１０１５オーダーでイオン注入し、Ｐ＋型のボディコンタクト領域１４を形成した後、レジスト膜を除去する。
【００８３】
その後、新たなレジスト膜で予定のソース領域１５およびゲート電極１３を露出する様にマスクして、砒素をドーズ量１０１５オーダーでイオン注入し、Ｎ＋型のソース領域１５をトレンチ７に隣接するチャネル層４表面に形成した後、レジスト膜を除去する。
【００８４】
更に、全面にＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）層をＣＶＤ法により付着して、層間絶縁膜１６を形成する。その後、レジスト膜をマスクにして少なくともゲート電極１３上に層間絶縁膜１６を残す。その後アルミニウムをスパッタ装置で全面に付着して、ソース領域１５およびボディコンタクト領域１４にコンタクトするソース電極１７を形成する。
【００８５】
次に、本発明の第２の実施の形態を図９から図１１を参照して詳細に説明する。第２の実施の形態は、実動作領域最外周付近のトレンチ深さを最外周にむかって徐々に浅く設けるものである。
【００８６】
図９には、第２の実施の形態の構造を示す。
第２の実施の形態のトレンチ型パワーＭＯＳＦＥＴは、半導体基板１、２と、チャネル層４と、トレンチ７、７ａ、７ｂと、ゲート酸化膜１１と、ゲート電極１３と、ソース領域１５と金属電極１７とから構成される。
【００８７】
尚、トレンチ７、７ａ、７ｂ以外の構成要素は第１の実施形態と同様であるので詳細な説明は省略する。
【００８８】
半導体基板１上のドレイン領域２表面にはチャネル層４を設け、チャネル層４を貫通してトレンチ７、７ａ、７ｂを設ける。
【００８９】
実動作領域のほとんどの領域のトレンチ７は、チャネル層４を貫通してドレイン領域２まで到達させ、一般的には半導体基板上に格子状またはストライプ状にパターニングする。
【００９０】
本実施形態においては、実動作領域の最外周付近に位置する複数周のトレンチは、最外周に向ってトレンチ深さが徐々に浅くなるように設ける。例えば実動作領域のトレンチ７と比較して、実動作領域最外周のトレンチ７ａは、浅く設けられる。更に、最外周のトレンチ７ａよりも深く、多くの実動作領域のトレンチ７よりも浅いトレンチ７ｂを最外周の内側（以降本明細書では外周と称する）に設ける。すなわちトレンチは実動作領域最外周付近、本実施形態では最外周と外周の２周に於いて、徐々に、その深さを浅く設ける。これらトレンチ７ａ、７ｂにおいてはドレイン領域２まで到達しなくてもよい。これらの深さの一例としては、実動作領域トレンチ７＝約３μｍ、外周トレンチ７ｂ＝約２．５μｍ〜３μｍ、最外周トレンチ７ａ＝約２．５μｍ程度である。
【００９１】
トレンチ７、７ｂ、７ａ内壁にはゲート酸化膜１１を設け、ポリシリコンを埋設してゲート電極１３を形成する。このゲート電極１３は、半導体基板の周囲を取り巻くゲート連結電極（図示せず）まで延在され、半導体基板上に設けられたゲートパッド電極（図示せず）に連結される。
【００９２】
トレンチ７に隣接したチャネル層４表面にＮ＋型不純物を注入し、実動作領域を覆う金属のソース電極１７とコンタクトするソース領域１５を設ける。また、隣接するソース領域１５間のチャネル層４表面には、Ｐ＋型不純物の拡散領域であるボディコンタクト領域１４を設け、基板の電位を安定化させる。
【００９３】
層間絶縁膜１６は、ソース電極１７とゲート電極１３との絶縁のため、少なくともゲート電極１３を覆って設けられ、トレンチ開口部にその一部を残している。
【００９４】
ソース電極１７は、アルミニウム等をスパッタして所望の形状にパターニングされる。実動作領域上を覆い、ソース領域およびボディコンタクト領域とコンタクトする。
【００９５】
隣接するトレンチ７、７ｂおよび７ａで囲まれた部分が１つのセルとなり、このセルが多数個集まって実動作領域となっている。
【００９６】
本実施形態によれば、実動作領域外周付近の例えば２周において、外周トレンチ７ｂ、最外周トレンチ７ａと徐々にその深さが浅く成るトレンチを設けることにある。
【００９７】
この場合、オフ状態において、駆動電圧Ｖ０印加時の逆バイアスとなるチャネル層とドレイン領域界面のＰＮ接合から広がる空乏層を破線で示す。空乏層の広がりおよび空乏層の幅ｄ０は、従来と同様であるので、外周トレンチ７ｂのボトムエッジから空乏層までの距離ｄ３は、ｄ１１＜ｄ３＜ｄ２となる。すなわち電界強度Ｅ３もＥ２＜Ｅ３＜Ｅ１となり、電界強度の変化をゆるやかに遷移させることができる。
【００９８】
これにより、ドレイン−ソース間の耐圧劣化が抑制でき、高温時に定格値割れする問題を大幅に低減することができる。
【００９９】
尚、本発明の実施の形態においてはＭＯＳＦＥＴを例に説明したが、ＩＧＢＴにおいても、本発明の構造が適用できる。
【０１００】
次に図１０、図１１および図９を用いて第２の実施形態の半導体装置の製造方法を説明する。尚、チャネル層周端部のＰ＋型領域は図示を省略する。
【０１０１】
第２の実施形態における半導体装置の製造方法は、一導電型の半導体基板表面に逆導電型領域を形成する工程と、予定の実動作領域最外周付近においてはその深さが徐々に浅くなるように前記予定の実動作領域にトレンチを形成する工程と、前記トレンチの内壁に絶縁膜を形成する工程と、前記トレンチに埋設される半導体材料からなる電極を形成する工程と、前記逆導電型領域表面で前記トレンチに隣接して一導電型領域を形成する工程とから構成される。尚、第２工程であるトレンチ形成工程以外は第１の実施の形態と同様であるので詳細な説明は省略する。
【０１０２】
第１工程：ドレイン領域２となる一導電型の半導体基板表面に逆導電型のチャネル層４を形成する。
【０１０３】
尚、ＩＧＢＴの場合は、Ｐ型半導体領域にＮ型エピタキシャル層を設け、その上にＮ−型エピタキシャル層を積層してコレクタ領域を形成すれば、後の工程は同一工程で実施ができる。
【０１０４】
第２工程：予定の実動作領域最外周付近においてはその深さが徐々に浅くなるように前記予定の実動作領域にトレンチを形成する工程（図１０、図１１）。
【０１０５】
本工程は本発明の特徴となる工程であり、トレンチ開口部の開口幅が異なるマスクを用いて実動作領域最外周付近においてはその深さが徐々に浅くなるトレンチを同一工程にて形成するものである。
【０１０６】
図１０では、全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）のＣＶＤ酸化膜５を厚さ数千Åに生成する。その後、レジスト膜によるマスクをトレンチ開口部となる部分を除いてかけて、ＣＶＤ酸化膜５をドライエッチングして部分的に除去し、チャネル領域４が露出したトレンチ開口部を形成する。このとき、同一エッチング条件であればトレンチ深さは開口部の幅が小さいほうが浅くなる特性を利用して、実動作領域最外周付近のたとえば最外周とその内側の２周に配置されるトレンチにおいて、トレンチ開口幅が徐々に狭くなるようなパターンのマスクを用いて露光する。すなわち、最外周トレンチ開口部６ａは、実動作領域内のトレンチ開口部６より開口幅を小さくし、更に最外周の内側（以降外周と称する）では実動作領域内より狭く、最外周トレンチ開口部６ａよりも広いトレンチ開口部６ｂとする（６＜６ｂ＜６ａ）。具体的には実動作領域内のトレンチ開口部６を例えば０．８６μｍ程度の開口幅とし、外周トレンチ開口幅６ｂを０．５μｍ、最外周トレンチ開口部６ａは０．３８μｍ程度に形成する。
【０１０７】
図１１では、ＣＶＤ酸化膜５をマスクとしてトレンチ開口部６、６ａ、６ｂのシリコン半導体基板をＣＦ系およびＨＢｒ系ガスによりドライエッチングし、トレンチを形成する。このとき、前述のごとく最外周および外周では開口幅が狭いため、段階的に浅いトレンチ７ｂ、７ａとなり、１度のエッチングで深さの異なる３種類のトレンチ７、７ｂ、７ａが形成される。ここで必ずしも外周トレンチ７ｂおよび最外周のトレンチ７ａはドレイン領域２に達する深さでなくてもよい。これにより、後の工程でトレンチにゲート電極１３を埋設すると、実動作領域最外周のゲート電極（トレンチ７ｂ、７ａ）ボトムエッジの電界集中を緩やかな変化で緩和することができる。
【０１０８】
通常、深さの異なるトレンチを形成するには、エッチング条件を変えるなど、工程を増やすことになるが、本発明においてはトレンチエッチングのための開口幅を小さくすることにより同一工程で深さの異なるトレンチを同時に形成できる。トレンチ開口幅は、フォトリソグラフィの限界までせばめることができるので、実動作領域中央付近の開口幅からこの限界の開口幅まで段階的に狭く（トレンチ深さを浅く）することができる。つまり、トレンチエッチングのためのマスクパターンを変更するのみで、従来の製造プロセスを用いてゲート電極ボトムエッジの電界集中を緩和する半導体装置の製造方法を提供することができる。
【０１０９】
第３工程：全面を熱酸化してゲート酸化膜１１を駆動電圧に応じて例えば厚み約７００Åに形成する（図６参照）。
【０１１０】
第４の工程：トレンチに埋設されるポリシリコン層からなるゲート電極１３電極を形成する（図７参照）。
【０１１１】
第５の工程：チャネル層４でトレンチ７に隣接して一導電型のソース領域１５を形成し、基板の電位を安定化させるために、Ｐ＋型のボディコンタクト領域１４を形成する（図８参照）。
【０１１２】
更に、層間絶縁膜１６を形成する。その後アルミニウムをスパッタ装置で全面に付着して、ソース領域１５およびボディコンタクト領域１４にコンタクトするソース電極１７を形成し、図９に示す最終構造を得る。
【０１１３】
第１の実施の形態の如く、最外周のみを浅くしてもトレンチボトムエッジの電界集中を緩和させることが可能であるが、第２の実施の形態の如く段階的に浅くするとより電界集中の緩和に効果的である。この場合、トレンチを段階的に浅く設ける遷移領域は、前述の如く、開口部を徐々に狭くすることで同一工程に置いて深さの異なるトレンチを形成できる。つまり、従来どおりの一度のトレンチ形成プロセスで実施できるので、プロセス上フォトリソグラフィの限界まで段階的に形成することが可能である。しかし、遷移領域のトレンチは、ドレイン領域に達する深さでなくてもよく、その場合ＭＯＳＦＥＴのセルとして機能しない。このようなトレンチを増やしてしまうと、動作特性にも影響しかねないため、電界集中の緩和を目的とするのであれば、第２の実施形態に示した２段階程度で十分である。
【０１１４】
【発明の効果】
本発明に依れば、実動作領域最外周はその内部よりトレンチ深さが浅いため、実動作領域の周端部のトレンチボトムエッジの電界集中を緩和できる。電界集中を抑えることによりドレイン−ソース間（ＩＧＢＴであればコレクタ−エミッタ間）の耐圧の劣化を抑制する半導体装置を実現できる。
【０１１５】
また、開口幅の異なるマスクを用いて、実動作領域内とその最外周で深さの異なるトレンチを同一工程で形成することを特徴とするもので、エッチング工程を追加することなく、従来のプロセスで実動作領域内よりもその外周のトレンチ深さを浅く形成することができ、耐圧劣化を抑制する半導体装置の製造方法を提供できるものである。
【０１１６】
つまり、ドレイン−ソース間（ＩＧＢＴであればコレクタ−エミッタ間）の耐圧劣化が抑制でき、高温時に定格値割れする問題を大幅に低減することができる。
【０１１７】
また、本発明の製造方法によれば、同一エッチング工程において深さの異なるトレンチを同時に形成できる。つまり、製造工程を増やすことなく、従来と同一プロセスでボトムエッジの電界集中を緩和できる。つまりドレイン−ソース間（ＩＧＢＴであればコレクタ−エミッタ間）の耐圧劣化を抑制し、高温時の定格値割れを抑える半導体装置の製造方法を容易に提供できる利点を有する。
【０１１８】
また、図９の如く、実動作領域最外周付近の複数周のトレンチについて段階的に浅くすることにより、最外周のみを浅くした場合と比較して更に電界集中を緩和できる。この製造プロセスも最外周と外周のトレンチ開口幅を２段階で縮小することにより、同一のトレンチ形成工程で徐々に深さが浅くなるトレンチを形成することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置を説明する断面図である。
【図２】本発明の半導体装置を説明する特性図である。
【図３】本発明の半導体装置の製造方法を説明する断面図である。
【図４】本発明の半導体装置の製造方法を説明する断面図である。
【図５】本発明の半導体装置の製造方法を説明する断面図である。
【図６】本発明の半導体装置の製造方法を説明する断面図である。
【図７】本発明の半導体装置の製造方法を説明する断面図である。
【図８】本発明の半導体装置の製造方法を説明する断面図である。
【図９】本発明の半導体装置を説明する断面図である。
【図１０】本発明の半導体装置の製造方法を説明する断面図である。
【図１１】本発明の半導体装置の製造方法を説明する断面図である。
【図１２】従来の半導体装置を説明する断面図である。
【図１３】従来の半導体装置の製造方法を説明する断面図である。
【図１４】従来の半導体装置の製造方法を説明する断面図である。
【図１５】従来の半導体装置の製造方法を説明する断面図である。
【図１６】従来の半導体装置の製造方法を説明する断面図である。
【図１７】従来の半導体装置の製造方法を説明する断面図である。
【図１８】従来の半導体装置の製造方法を説明する断面図である。
【図１９】従来の半導体装置を説明する特性図である。

Claims (10)

  1. コレクタ領域となる一導電型半導体層と、
    該一導電型半導体層表面に設けられた逆導電型チャネル層と、
    前記一導電型半導体層の裏面に設けられたコレクタ領域となる逆導電型半導体領域と、
    前記チャネル層の形成深さが略均一な実動作領域と、
    該実動作領域の内側に設けられた第１トランジスタと、第２トランジスタとを有し、
    前記第１トランジスタは、第１トレンチと、該第１トレンチ内を覆う第１絶縁膜と、前記第１トレンチ内に埋設された第１ゲート電極と、該第１トレンチに隣接して設けられた一導電型の第１エミッタ領域とを備え、
    前記第２トランジスタは、第２トレンチと、該第２トレンチ内を覆う第２絶縁膜と、前記第２トレンチ内に埋設された第２ゲート電極と、該第２トレンチに隣接して設けられた一導電型の第２エミッタ領域とを備え、
    前記第２トランジスタは、複数の前記第１トランジスタを囲む最外周に配置され、前記第２トレンチの深さは、前記第１トレンチより浅いことを特徴とする半導体装置。
  2. ドレイン領域となり一導電型の高濃度半導体基板と低濃度半導体層を積層した半導体基板と、
    該半導体基板表面に設けられた逆導電型チャネル層と、
    該チャネル層の形成深さが略均一な実動作領域と、
    該実動作領域の内側に設けられた第１トランジスタと、第２トランジスタとを有し、
    前記第１トランジスタは、第１トレンチと、該第１トレンチ内を覆う第１絶縁膜と、前記第１トレンチ内に埋設された第１ゲート電極と、該第１トレンチに隣接して設けられた一導電型の第１ソース領域とを備え、
    前記第２トランジスタは、第２トレンチと、該第２トレンチ内を覆う第２絶縁膜と、前記第２トレンチ内に埋設された第２ゲート電極と、該第２トレンチに隣接して設けられた一導電型の第２ソース領域とを備え、
    前記第２トランジスタは、複数の前記第１トランジスタを囲む最外周に配置され、前記第２トレンチの深さは、前記第１トレンチより浅いことを特徴とする半導体装置。
  3. 前記第２トレンチの開口幅は前記第１トレンチの開口幅よりも狭いことを特徴とする請求項１または請求項２に記載の半導体装置。
  4. 前記実動作領域の内側に設けられた第３トレンチと、該第３トレンチ内を覆う第３絶縁膜と、前記第３トレンチ内に埋設された第３ゲート電極と、該第３トレンチに隣接して設けられた一導電型の第３エミッタ領域とを有する第３トランジスタを有し、該第３トランジスタは前記第１トランジスタと前記第２トランジスタの間に配置され、前記第３トレンチの深さは、前記第１トレンチより浅く前記第２トレンチより深いことを特徴とする請求項１に記載の半導体装置。
  5. 前記実動作領域の内側に設けられた第３トレンチと、該第３トレンチ内を覆う第３絶縁膜と、前記第３トレンチ内に埋設された第３ゲート電極と、該第３トレンチに隣接して設けられた一導電型の第３ソース領域とを有する第３トランジスタを有し、該第３トランジスタは前記第１トランジスタと前記第２トランジスタの間に配置され、前記第３トレンチの深さは、前記第１トレンチより浅く前記第２トレンチより深いことを特徴とする請求項２に記載の半導体装置。
  6. 前記第３トレンチの開口幅は、前記第１トレンチの開口幅より狭く、前記第２トレンチの開口幅より広いことを特徴とする請求４または請求項５に記載の半導体装置。
  7. 一導電型半導体層が逆導電型半導体領域上に積層された半導体基板を準備し、コレクタ領域となる前記半導体基板表面に逆導電型チャネル層を形成する工程と、
    前記チャネル層の形成深さが略均一な実動作領域の内側の、トレンチの形成領域に、第１の開口幅と、該第１の開口幅より狭い第２の開口幅の開口部を有するマスクを用いて、複数の第１トレンチと、該第１トレンチを囲む最外周に該第１トレンチより浅い第２トレンチを同時に形成する工程と、
    該第１トレンチおよび第２トレンチの内壁にそれぞれ第１絶縁膜および第２絶縁膜を形成する工程と、
    前記第１トレンチおよび第２トレンチに埋設される第１ゲート電極および第２ゲート電極を形成する工程と、
    前記逆導電型チャネル層表面で前記第１トレンチおよび第２トレンチにそれぞれ隣接して逆導電型の第１エミッタ領域および第２エミッタ領域を形成する工程と、
    を具備することを特徴とする半導体装置の製造方法。
  8. ドレイン領域となり一導電型の高濃度半導体基板と低濃度半導体層を積層した半導体基板表面に逆導電型チャネル層を形成する工程と、
    前記チャネル層の形成深さが略均一な実動作領域の内側の、トレンチの形成領域に、第１の開口幅と、該第１の開口幅より狭い第２の開口幅の開口部を有するマスクを用いて、複数の第１トレンチと、該第１トレンチを囲む最外周に該第１トレンチより浅い第２トレンチを同時に形成する工程と、
    該第１トレンチおよび第２トレンチの内壁にそれぞれ第１絶縁膜および第２絶縁膜を形成する工程と、
    前記第１トレンチおよび第２トレンチに埋設される第１ゲート電極および第２ゲート電極を形成する工程と、
    前記チャネル層表面で前記第１トレンチおよび第２トレンチにそれぞれ隣接して逆導電型の第１ソース領域および第２ソース領域を形成する工程と、
    を具備することを特徴とする半導体装置の製造方法。
  9. 前記マスクは、第１の開口幅より狭く、前記第２の開口幅より広い第３の開口幅の開口部が設けられ、該マスクを用いて、前記第１トレンチより外側で前記第２トレンチより内側の前記半導体基板の表面に前記第１トレンチより浅く前記第２トレンチより深い第３トレンチを前記第１トレンチおよび前記第２トレンチと同時に形成する工程と、
    該第３トレンチ内壁に第３絶縁膜を形成する工程と、
    前記第３トレンチに埋設される第３ゲート電極を形成する工程と、
    前記第３トレンチに隣接する一導電型の第３エミッタ領域を形成する工程と、
    を具備することを特徴とする請求項７に記載の半導体装置の製造方法。
  10. 前記マスクは、第１の開口幅より狭く、前記第２の開口幅より広い第３の開口幅の開口部が設けられ、該マスクを用いて、前記第１トレンチより外側で前記第２トレンチより内側の前記半導体基板の表面に前記第１トレンチより浅く前記第２トレンチより深い第３トレンチを前記第１トレンチおよび前記第２トレンチと同時に形成する工程と、
    該第３トレンチ内壁に第３絶縁膜を形成する工程と、
    前記第３トレンチに埋設される第３ゲート電極を形成する工程と、
    前記第３トレンチに隣接する一導電型の第３ソース領域を形成する工程と、
    を具備することを特徴とする請求項８に記載の半導体装置の製造方法。
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